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KR20140134812A - 단선 테스트가 용이한 회로기판, 및 이를 포함하는 반도체 디바이스 - Google Patents

단선 테스트가 용이한 회로기판, 및 이를 포함하는 반도체 디바이스 Download PDF

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KR20140134812A
KR20140134812A KR1020130054476A KR20130054476A KR20140134812A KR 20140134812 A KR20140134812 A KR 20140134812A KR 1020130054476 A KR1020130054476 A KR 1020130054476A KR 20130054476 A KR20130054476 A KR 20130054476A KR 20140134812 A KR20140134812 A KR 20140134812A
Authority
KR
South Korea
Prior art keywords
pad
circuit board
test
wiring pattern
bump
Prior art date
Application number
KR1020130054476A
Other languages
English (en)
Inventor
신민철
김병진
김재윤
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Filing date
Publication date
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Abstract

본 발명은 프로브 핀을 가늘게 만드는 별도의 공정이 필요없고 비용을 획기적으로 절감할 수 있을 뿐만 아니라, 프로브 핀과 패드 사이의 접촉불량을 방지할 수 있고, 프로브 핀에 의한 범프 패드의 손상을 방지할 수 있는 단선 테스트가 용이한 회로기판 및 이를 포함하는 반도체 디바이스에 관한 것이다.
본 발명에 따른 단선 테스트가 용이한 회로기판은 제1면, 및 상기 제1면과 대향하는 제2면을 포함하는 절연층; 상기 제1면 상에 형성되고, 범프 패드, 테스트 패드, 확장부, 및 비아 패드를 포함하는 제1배선패턴; 상기 제2면 상에 형성되고, 볼 패드를 포함하는 제2배선패턴; 상기 절연층을 관통하여 형성되고, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 도전성 비아; 및 상기 제1배선패턴 상에 형성되고, 상기 범프 패드를 노출시키는 제1오프닝 및 상기 테스트 패드를 노출시키는 제2오프닝을 포함하는 제1보호층;을 포함하는 것을 특징으로 한다.

Description

단선 테스트가 용이한 회로기판, 및 이를 포함하는 반도체 디바이스 {Printed circuit board for easy open/short testing and semiconductor device with the same}
본 발명은 단선 테스트가 용이한 회로기판, 및 이를 포함하는 반도체 디바이스에 관한 것이다.
오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 기술이다. 반도체 패키지 기술은 회로부가 형성된 반도체 다이를 회로기판 상에 용이하게 실장되도록 하여 반도체 다이의 동작 신뢰성을 확보하고, 반도체 다이를 외부 환경으로부터 보호하기 위한 기술이다.
일반적으로, 반도체 패키지 제조시, 회로기판의 단선과 같은 불량을 먼저 테스트하여 반도체 패키지의 잠재적인 불량요소를 제거한다.
현재 사용되는 테스트 장치의 경우, 회로기판의 범프 패드 피치가 40~60㎛이면, 프로브 핀을 가늘게 만들기 어려워 테스트 비용이 증가하는 문제점이 있다.
또한, 비아 패드에 프로브 핀을 접촉시켜 회로기판의 불량을 테스트하는 방법은, 도전성 비아 드릴링 시 비아 패드에 형성된 딤플(Dimple)로 인하여, 프로브 핀이 비아 패드와 접촉이 잘 안되고 비아 패드에 크랙이 생기는 문제점이 있다.
대한민국 공개특허공보 10-2009-0092469(2009.9.1) 대한민국 공개특허공보 10-2007-0095073(2007.9.28)
본 발명은 프로브 핀을 가늘게 만드는 대신에 비아 패드와 범프 패드 사이의 확장부(tear drop)에 오프닝을 형성하여 테스트 패드를 노출시킴으로써, 범프 패드에 비해 면적이 커진 테스트 패드에 프로브 핀을 접촉시켜, 프로브 핀을 가늘게 만드는 별도의 공정 비용을 절감하고, 프로브 핀과 패드 사이의 접촉불량을 방지할 수 있고, 프로브 핀에 의한 범프 패드의 손상을 방지할 수 있는, 단선 테스트가 용이한 회로기판 및 이를 포함하는 반도체 디바이스를 제공한다.
본 발명의 실시예에 따른 단선 테스트가 용이한 회로기판은, 제1면, 및 상기 제1면과 대향하는 제2면을 포함하는 절연층; 상기 제1면 상에 형성되고, 범프 패드, 테스트 패드, 확장부, 및 비아 패드를 포함하는 제1배선패턴; 상기 제2면 상에 형성되고, 볼 패드를 포함하는 제2배선패턴; 상기 절연층을 관통하여 형성되고, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 도전성 비아; 및 상기 제1배선패턴 상에 형성되고, 상기 범프 패드를 노출시키는 제1오프닝 및 상기 테스트 패드를 노출시키는 제2오프닝을 포함하는 제1보호층;을 포함할 수 있다.
상기 테스트 패드는 상기 범프 패드와 상기 비아 패드 사이의 상기 확장부 상에 형성될 수 있다.
상기 테스트 패드의 폭이 상기 범프 패드의 폭보다 넓을 수 있다.
상기 테스트 패드의 폭이 상기 비아 패드 쪽으로 가면서 점차 넓어질 수 있다.
상기 테스트 패드의 크기는 제2오프닝의 크기보다 작거나 클 수 있다.
상기 제1배선패턴은 복수개로 형성되고, 상기 테스트 패드의 피치는 상기 범프 패드의 피치에 대하여 1.5 내지 3배일 수 있다.
상기 회로기판은, 상기 제2배선패턴 상에 형성되고, 상기 볼 패드를 노출시키는 제3오프닝을 포함하는 제2보호층을 더 포함할 수 있다.
본 발명의 실시예에 따른 단선 테스트가 용이한 회로기판을 포함하는 반도체 디바이스는, 상기 회로기판; 범프를 통하여 상기 회로기판의 제1배선패턴 중 상기 범프 패드에 전기적으로 연결된 반도체 다이; 상기 반도체 다이를 인캡슐레이션하는 인캡슐런트; 및 상기 회로기판의 제2배선패턴 중 상기 볼 패드에 전기적으로 연결된 솔더 볼을 포함할 수 있다.
본 발명의 단선 테스트가 용이한 회로기판 및 이를 포함하는 반도체 디바이스에 의하면, 프로브 핀을 가늘게 만드는 별도의 공정이 필요없고 비용을 획기적으로 절감할 수 있을 뿐만 아니라, 프로브 핀과 패드 사이의 접촉불량을 방지할 수 있고, 프로브 핀에 의한 범프 패드의 손상을 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 단선 테스트가 용이한 회로기판의 제1배선패턴을 도시한 부분 평면도이고, 도 1b는 회로기판의 종단면을 도시한 종단면도이다.
도 2a는 도 1a의 회로기판 중 2-2선을 취한 NSMD(Nonsolder mask defined)형 회로기판을 도시한 단면도이고, 도 2b는 다른 실시예에 따른 SMD(Solder mask defined)형 회로기판을 도시한 단면도이다.
도 3a, 도 3b, 및 도 3c는 도 1a의 회로기판의 제1배선패턴을 복수개 배치한 것을 각각 도시한 도면이다.
도 4a 및 도 4b는 도 1a의 단선 테스트가 용이한 회로기판을 포함하는 반도체 디바이스를 각각 도시한 도면이다.
이하, 실시예와 첨부한 도면을 통하여 본 발명에 따른 단선 테스트가 용이한 회로기판 및 이를 포함하는 반도체 디바이스를 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 단선 테스트가 용이한 회로기판의 제1배선패턴을 도시한 부분 평면도이고, 도 1b는 회로기판의 종단면을 도시한 종단면도이다. 상기 종단면은 상기 회로기판을 도 1a의 1-1선 방향으로 자른 단면을 말한다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 단선 테스트가 용이한 회로기판(100)은 절연층(110), 제1배선패턴(120), 제2배선패턴(130), 도전성 비아(140), 제1보호층(150), 및 제2보호층(160)을 포함한다.
상기 절연층(110)은 평평한 제1면(111) 및 평평한 제2면(112)을 포함한다. 상기 제1면(111) 과 상기 제2면(112)은 서로 대향한다. 상기 절연층(110)의 재질은 에폭시 수지 또는 폴리이미드일 수 있다. 하지만, 상기 재질로 본 발명을 한정하는 것은 아니다.
상기 제1배선패턴(120)은 범프 패드(121), 테스트 패드(122), 확장부(123), 및 비아 패드(124)를 포함하고, 상기 절연층(110)의 상기 제1면(111) 상에 형성된다.
상기 범프 패드(121)는 솔더 범프(310) 또는 구리 필러(410)와 융착되어 반도체 다이(320,420)와 전기적으로 연결된다. 상기 범프 패드(121)의 피치는 대략 40~60㎛이다. 그러나, 이러한 수치로 본 발명을 한정하는 것은 아니다.
상기 테스트 패드(122)는 회로기판 테스트 시, 단선테스트 장치의 프로브 핀(500)이 접촉하여 상기 회로기판(100)의 단선여부를 검증할 수 있게 한다. 상기 테스트 패드(122)의 폭은 상기 범프 패드(121)의 폭보다 넓으므로, 프로브 핀(500)을 가늘게 하지 않아도 상기 회로기판(100)의 단선여부를 용이하게 확인할 수 있다. 상기 테스트 패드(122)는 상기 범프 패드(121)와 전기적으로 연결되어 있다.
상기 확장부(123)는 상기 범프 패드(121)에 비하여 넓은 폭을 가지고, 후술할 비아 패드(124)에 비하여 좁은 폭을 가진다. 즉, 확장부(123)는 상기 범프 패드(121)와 상기 비아 패드(124) 사이에 형성하고, 상기 범프 패드(121)에서 상기 비아 패드(124)로 가면서 폭이 점차 넓어진다. 상기 테스트 패드(122)는 상기 확장부(123) 상에 위치된다. 상기 확장부(123)는 상기 테스트 패드(122)와 전기적으로 연결되어 있다. 실질적으로, 상기 확장부(123)는 상기 테스트 패드(122)를 포함한다.
상기 비아 패드(124)는 도전성 비아(140) 주위에 형성되고, 도전성 비아(140) 형성 시의 드릴링에 의해 딤플이 형성되면서 표면이 편평하지 않다. 따라서, 상기 비아 패드(124)는 프로브 핀(500)을 접촉시키기 위한 넓은 패드 면적을 제공하고 있지만, 상기 딤플에 의해 상기 프로브 핀(500)과의 접촉 불량이 생길 수 있고, 상기 프로브 핀(500)과의 접촉에 의해 상기 표면에 크랙이 발생될 수 있다. 상기 비아 패드(124)는 상기 확장부(123)와 전기적으로 연결되어 있다.
상기 범프 패드(121), 상기 테스트 패드(122), 상기 확장부(123), 및 상기 비아 패드(124)는 구리로 이루어질 수 있다. 하지만, 상기 재질로 본 발명을 한정하는 것은 아니다.
상기 제2배선패턴(130)은 볼 패드(131)를 포함하고, 상기 절연층(110)의 상기 제2면(112) 상에 형성된다. 상기 제2배선패턴(130)은 구리로 이루어질 수 있다. 하지만, 상기 재질로 본 발명을 한정하는 것은 아니다.
상기 볼 패드(131)는 솔더 볼(340,440)과 전기적으로 연결된다.
상기 도전성 비아(140)는 상기 절연층(110)을 관통하여 형성되고, 내부에 도전성 물질이 충진된다. 상기 도전성 물질은 구리일 수 있다. 상기 도전성 비아(140)는 상기 제1배선패턴(120)과 상기 제2배선패턴(130)을 전기적으로 연결한다. 상기 도전성 비아(140)의 직경은 대략 100~120㎛이다. 그러나, 이러한 수치로 본 발명을 한정하는 것은 아니다.
상기 제1보호층(150)은 제1오프닝(151) 및 제2오프닝(152)을 포함하고, 상기 제1배선패턴(120) 및 상기 절연층(110)의 상기 제1면(111) 상에 형성된다. 상기 제1오프닝(151)은 상기 제1배선패턴(120)의 상기 범프 패드(121)를 노출시킨다. 상기 제2오프닝(152)은 상기 제1배선패턴(120)의 상기 테스트 패드(122)를 노출시킨다. 상기 제1보호층(150)은 폴리머, 고분자수지, 및 폴리이미드로 이루어질 수 있다. 하지만, 상기 재질로 본 발명을 한정하는 것은 아니다.
도 2a는 도 1a의 회로기판 중 2-2선을 취한 NSMD(Nonsolder mask defined)형 회로기판을 도시한 단면도이고, 도 2b는 다른 실시예에 따른 SMD(Solder mask defined)형 회로기판을 도시한 단면도이다.
도 2a 및 도 2b에 의하면, 상기 제2오프닝(152)의 크기는 상기 테스트 패드(122)의 크기보다 크거나 작을 수 있다. 즉, 도면 2a에 의한, NSMD(Nonsolder mask defined)형 회로기판(100)에서는 상기 제1보호층(150)이 상기 테스트 패드(122)로부터 이격되어 있으므로 상기 제2오프닝(152)의 크기가 상기 테스트 패드(122)의 크기보다 크다. 반면, 도면 2b에 의한, SMD(Solder mask defined)형 회로기판(100)에서는 상기 제1보호층(150)이 상기 테스트 패드(122)를 둘러싸고 있으므로 상기 제2오프닝(152)의 크기가 상기 테스트 패드(122)의 크기보다 작다. 여기서, 상기 제1보호층은 솔더 마스크를 의미한다.
상기 제2보호층(160)은 제3오프닝(153)을 포함하고, 상기 제2배선패턴(130) 및 상기 절연층(110)의 상기 제2면(112) 상에 형성된다. 상기 제3오프닝(153)은 상기 볼 패드(131)를 노출시킨다.
회로기판(100)의 단선 테스트 시, 상기 프로브 핀(500)의 일단을 상기 테스트 패드(122)에 접촉시키고, 타단을 상기 볼 패드(131)에 접촉시켜, 상기 범프 패드(121)와 볼 패드(131) 간 전기적 연결 상태를 테스트한다.
도 3a, 도 3b, 및 도 3c는 도 1a의 회로기판의 제1배선패턴을 복수개 배치한 것을 각각 도시한 도면이다.
도 3a에 의하면, 도 1a의 제1배선패턴(120)이 복수개 나란히 배치되어 있다. 상기 제1배선패턴(120) 사이의 거리가 작은 영역에는 제1오프닝(151)이 형성되어 있고, 상기 제1배선패턴(120) 사이의 거리가 큰 영역에는 제2오프닝(152)이 형성되어 있다. 상기 제1오프닝(151)과 상기 제2오프닝(152)은 상기 제1배선패턴(120)들의 양쪽을 각각 오픈한다.
상기 제1오프닝(151)에 의해 노출된 각각의 상기 제1배선패턴(120) 상에 범프 패드(121)가 위치하고, 상기 제2오프닝(152)에 의해 노출된 각각의 상기 제1배선패턴(120) 상에 테스트 패드(122)가 위치한다.
도 3b 및 도 3c에 의하면, 상기 도 3a의 상기 제1오프닝(151)을 중심으로 상기 제1배선패턴(120)의 양쪽에 제2오프닝(152)을 형성한다.
상기와 같은 구성을 형성하기 위하여, 도 3b에서, 상기 제1오프닝(151)의 제1배선패턴(120)을 상기 제1배선패턴(120) 사이의 거리가 큰 영역과 멀어지는 방향으로, 하나 건너 연장하여 연장 영역을 형성한다. 따라서, 상기 연장 영역에서의 상기 제1배선패턴(120) 사이의 거리는 상기 제1오프닝(151)에서보다 커진다. 상기 연장 영역에 제2오프닝(152)을 형성한다. 한편, 상기 제1배선패턴(120) 사이의 거리가 큰 영역 중 상기 제2오프닝(152)이 형성되지 않은 제1배선패턴(120)에 각각 제2오프닝(152)을 형성한다.
또한, 상기와 같은 구성을 형성하기 위하여, 도 3c에서, 상기 제1오프닝(151)의 제1배선패턴(120)을 바깥쪽으로 연장하되, 기수번째 상기 제1배선패턴(120)과 우수번째 상기 제1배선패턴(120)의 연장방향이 반대되게 연장한다. 따라서 상기 제1배선패턴(120)을 연장하여 형성한 연장 영역은 각각 상기 제1오프닝(151)의 양쪽에 형성되게 된다. 상기 연장 영역들에 제2오프닝(152)을 각각 형성한다.
상기 제1오프닝(151)에 의해 노출된 각각의 상기 제1배선패턴(120) 상에 범프 패드(121)가 위치하고, 상기 제2오프닝(152)에 의해 노출된 각각의 상기 제1배선패턴(120) 상에 테스트 패드(122)가 위치한다.
상기 도 3a, 도 3b, 및 도 3c에 도시한 바와 같이, 상기 제1배선패턴(120)은 복수개로 형성되고, 상기 테스트 패드(122)의 피치는 상기 범프 패드(121)의 피치(x로 표시)에 대하여 1.5 내지 3배이다. 상기와 같은 구성으로, 테스트 시 프로브 핀(500)을 범프 패드(121) 또는 비아 패드(124)에 접촉시키는 대신 범프 패드(121)에 비하여 면적이 크고, 표면이 편평하여 프로브 핀(500)과의 접촉이 우수한 테스트 패드(122)에 접촉시켜, 테스트의 용이성과 정확성을 도모한다. 보다 구체적으로, 프로브 핀(500)을 범프 패드(121) 대신 테스트 패드(122)에 접촉시켜 테스트를 진행함으로써, 범프 패드(121)에 대한 손상을 방지할 수 있다. 또한, 종래에 프로브 핀(500)을 편평하지 못한 비아 패드(124)에 접촉시켜 테스트를 진행할 때보다 평평한 테스트 패드(122)에 접촉시킴으로써 패드와 프로브 핀(500)과의 접촉 불량을 방지할 수 있다.
도 4a 및 도 4b는 도 1a의 단선 테스트가 용이한 회로기판을 포함하는 반도체 디바이스를 각각 도시한 도면이다.
도 4a 및 도 4b에 도시한 바와 같이, 본 발명의 실시예에 따른, 단선 테스트가 용이한 회로기판을 포함하는 반도체 디바이스는 회로기판(100), 반도체 다이(320,420), 인캡슐런트(330,430), 및 솔더 볼(340,440)을 포함한다.
상기 회로기판(100)에 대한 구성은 위에서 설명하였으므로, 여기서 생략한다.
상기 반도체 다이(320,420)에 관하여, 도 4a에서 상기 반도체 다이(320,420)는 솔더 범프(310)를 통하여 상기 회로기판(100)의 범프 패드(121)에 전기적으로 연결된다.
또한, 상기 범프 패드(121)의 피치가 작을 경우, 상기 반도체 다이(320,420)는 도 4b에 도시한 바와 같이, 카파 필러(410)를 통하여 상기 범프 패드(121)에 전기적으로 연결된다. 상기 카파 필러(410)는 솔더 캡(411)을 통하여 상기 범프 패드(121)와 전기적으로 연결된다.
상기 인캡슐런트(330,430)는 상기 반도체 다이(320,420)를 인캡슐레이션하고, 상기 회로기판(100)과 상기 반도체 다이(320,420)를 외부로부터 보호한다.
상기 솔더 볼(340,440)은 상기 회로기판(100)의 제2배선패턴(130) 중 상기 볼 패드(131)에 전기적으로 연결되어, 외부기기 단자와의 접속에 사용된다.
상기 실시예에 따른 반도체 디바이스는 단선 테스트를 진행한 회로기판(100)을 패키지에 사용하므로, 불량 회로기판으로 인한 패키지 불량 손실을 방지할 수 있으므로, 값비싼 반도체 다이(320,420)의 금전적 낭비를 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않고 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술 적 정신이 있다고 할 것이다.
100:회로기판 110: 절연층
111: 제1면 112: 제2면
120:제1배선패턴 121: 범프 패드
122: 테스트 패드 123:확장부
124: 비아 패드 130: 제2배선패턴
131: 볼 패드 140: 도전성 비아
150: 제1보호층 151: 제1오프닝
152: 제2오프닝 153: 제3오프닝
160: 제2보호층 310: 솔더 범프
320,420: 반도체 다이 330,430: 인캡슐런트
340,440: 솔더 볼 410: 카파 필러
411: 솔더 캡 500: 프로브 핀

Claims (7)

  1. 제1면, 및 상기 제1면과 대향하는 제2면을 포함하는 절연층;
    상기 제1면 상에 형성되고, 범프 패드, 테스트 패드, 확장부, 및 비아 패드를 포함하는 제1배선패턴;
    상기 제2면 상에 형성되고, 볼 패드를 포함하는 제2배선패턴;
    상기 절연층을 관통하여 형성되고, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 도전성 비아; 및
    상기 제1배선패턴 상에 형성되고, 상기 범프 패드를 노출시키는 제1오프닝 및 상기 테스트 패드를 노출시키는 제2오프닝을 포함하는 제1보호층;을 포함하고,
    상기 테스트 패드는 상기 범프 패드와 상기 비아 패드 사이의 상기 확장부 상에 형성되는 것을 특징으로 하는 회로기판.
  2. 제1항에 있어서,
    상기 테스트 패드의 폭이 상기 범프 패드의 폭보다 넓은 것을 특징으로 하는 회로기판.
  3. 제1항에 있어서,
    상기 테스트 패드의 폭이 상기 비아 패드 쪽으로 가면서 점차 넓어지는 것을 특징으로 하는 회로기판.
  4. 제1항에 있어서,
    상기 제2배선패턴 상에 형성되고, 상기 볼 패드를 노출시키는 제3오프닝을 포함하는 제2보호층을 더 포함하는 것을 특징으로 하는 회로기판.
  5. 제1항에 있어서,
    상기 테스트 패드의 크기는 제2오프닝의 크기보다 작거나 큰 것을 특징으로 하는 회로기판.
  6. 제1항에 있어서,
    상기 제1배선패턴은 복수개로 형성되고, 상기 테스트 패드의 피치는 상기 범프 패드의 피치에 대하여 1.5 내지 3배인 것을 특징으로 하는 회로기판.
  7. 제1항에 기재된 회로기판;
    범프를 통하여 상기 회로기판의 제1배선패턴 중 상기 범프 패드에 전기적으로 연결된 반도체 다이;
    상기 반도체 다이를 인캡슐레이션하는 인캡슐런트; 및
    상기 회로기판의 제2배선패턴 중 상기 볼 패드에 전기적으로 연결된 솔더 볼을 포함하는 반도체 디바이스.
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