TWI436717B - 可內設功能元件之電路板及其製造方法 - Google Patents
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Description
本發明基於日本專利申請案:日本特願2008-218558號(2008年8月27日提申)主張優先權,該申請案的所記載內容以引用納入本說明書。
本發明係關於可內設功能元件之配線基板及其製造方法。
關於半導體基板之構造及製造方法,例如日本特開2002-064178(專利文獻1)所揭示之技術中,係將半導體裝置利用覆晶晶片連接等連接於電路基板後,將如此的基板,與具有形成空腔並且充填有導電性糊劑等之貫通介層孔的電路基板,進行交替疊層,並藉由於最下層基板附加焊球,成為半導體疊層封裝體。
例如日本特開2001-332863(專利文獻2)、日本特開2001-339165(專利文獻3)、日本特開2001-352174(專利文獻4)、日本特開2002-084074(專利文獻5)、日本特開2002-170840(專利文獻6)、日本特開2002-246504(專利文獻7)中,於核心基板形成通孔,且其內部,以活性面為上之面朝上使用黏接劑搭載半導體晶片,從電極端子上建立配線層。又,於核心基板形成貫通介層孔,並於兩面將配線層以半加成法等予以建立。又,以面朝上搭載半導體元件於金屬或陶瓷構成之熱沉,,並從電極端子上建立配線層。
例如日本特開2006-339421(專利文獻8)中,於支持板上以建立法形成絕緣層及導體層後,將形成有金柱凸塊或焊料等凸塊之半導體晶片,利用面朝下,即所謂的覆晶晶片法,在支持板上之導體配線將凸塊連接後,以底填補強,並且將連接的半導體晶片外周以樹脂被覆,之後,以建立法形成介層孔及絕緣層、導體層。
例如日本特開2005-236039(專利文獻9)中,對於轉印基板上搭載半導體IC晶片之處的周邊,以導體配線於晶片側面形成定位
圖案。
[專利文獻1]日本特開2002-064178號公報
[專利文獻2]日本特開2001-332863號公報
[專利文獻3]日本特開2001-339165號公報
[專利文獻4]日本特開2001-352174號公報
[專利文獻5]日本特開2002-084074號公報
[專利文獻6]日本特開2002-170840號公報
[專利文獻7]日本特開2002-246504號公報
[專利文獻8]日本特開2006-339421號公報
[專利文獻9]日本特開2005-236039號公報
又,上述專利文獻1~9的所有開示內容以引用納入於本說明書。以下分析,由本發明提供。
第1問題點為,於專利文獻2~7中,為了形成位在內設的功能元件側面的金屬介層孔,因此,在位於該功能元件側面之部分以雷射或鑽頭形成介層孔洞,並於絕緣樹脂表面形成金屬電鍍種層時,需要濺鍍或無電解電鍍,但是對於經粗糙化之樹脂面或突出的玻璃布或二氧化矽填料,難以完全被覆種層,未被種層被覆之樹脂面部分,即使於之後的電解電鍍後,密接強度仍然為低的,且由於將功能元件內設於電路基板所產生的內部應力,可能會在位於功能元件之側面的金屬介層孔與絕緣樹脂之間發生剝離。
第2問題點為,如專利文獻1~7所揭示之技術,當內設功能元件時,將無支持板、以有機樹脂為基材之電路基板使用於功能元件搭載面之下時,由於搭載負荷,造成電路基板之有機樹脂部分彎曲,元件本身產生彎曲應力,當內設的功能元件由矽、玻璃或陶瓷等構成時,元件本身會損傷而產量可能下降。又,接續於搭載之步驟中,當重疊幾層樹脂層使得將功能元件儘量被覆時,當使用真空沖壓或真空層合法時,會發生與先前元件搭載時同樣發生對於元件造成負荷的可能性。
第三問題點,於專利文獻9係預先在晶片側面形成之後成為介層孔的金屬柱,於晶片搭載後將樹脂對於晶片周邊及金屬柱周邊供給,之後藉由拋光,使晶片上之電極端子與金屬柱露出頂部。但於此時,難以供給含有玻璃布等在XY方向擴展的補強材的樹脂,樹脂的選擇可能性減少。又,金屬柱係以電鍍形成,側面平坦,與樹脂的密接弱,有時對於將晶片內設於基板而往基板的彎曲等應力的接著強度低。
第四問題點,如專利文獻2~7所記載,當供給覆蓋內設有功能元件的部分的絕緣樹脂層並使熱硬化時,表面形狀不為平坦,之後配線形成或電子零件搭載等的作業性及製品的產量有可能降低。
本發明係有鑑於以上問題點而生,本發明之一態樣,課題在於提供對應力的耐受性強的配線基板。本發明之另一態樣中,課題在於提供配線基板之形成及功能元件對於配線基板之連接予以合併處理的方法。
本發明之第1態樣中,本發明之配線基板係將1層以上之導體配線層及1層以上之絕緣樹脂層疊層而成,特徵在於:包含1個以上之金屬介層孔,該金屬介層孔係貫通該絕緣樹脂層而成,且該絕緣樹脂層包含粒子狀及/或纖維狀的補強成分,於該金屬介層孔與該絕緣樹脂層之交界面,該金屬介層孔為將該補強成分加入其內部的強化構造。
補強成分,例如:二氧化矽填料、玻璃纖維、芳醯胺纖維、Aramika薄膜等公知的補強材,該等當中可使用1種或組合多數種。
本發明之第2態樣中,本發明之配線基板,係將1層以上之導體配線層與1層以上之絕緣樹脂層疊層構成,並包含貫通該絕緣樹脂層而成之1個以上之金屬介層孔,於該金屬介層孔與該絕緣樹脂層之交界面,具有該金屬介層孔與該絕緣樹脂不經由電鍍種層而直接相互嚙合的凹凸狀交界剖面構造。
本發明之第3態樣中,本發明之電子裝置,特徵在於:係使用上述配線基板形成。
本發明之第4態樣中,本發明之配線基板之製造方法,係製造如以下之配線基板:疊層1層以上之導體配線層及1層以上之絕緣樹脂層而成,該絕緣樹脂層包含粒子狀及/或纖維狀補強成分,且包含貫通該絕緣樹脂層而成之1個以上之金屬介層孔;特徵在於:於該金屬介層孔與該絕緣樹脂層之交界面,形成該金屬介層孔將該補強成分加入其內部的強化構造。
本發明之第5態樣中,本發明之配線基板之製造方法,係製造如以下之配線基板:將1層以上之導體配線層與1層以上之絕緣樹脂層疊層而成,且包含將該絕緣樹脂層貫通而成之1個以上之金屬介層孔;特徵在於:該金屬介層孔與該絕緣樹脂層之交界面,形成該金屬介層孔與該絕緣樹脂不經由電鍍種層而直接相互嚙合之凹凸狀交界剖面構造。
本發明之第6態樣中,本發明之配線基板之製造方法包含以下步驟:於支持板之上,形成第1導體配線層及絕緣樹脂層至少各1層;於該絕緣樹脂層形成介層孔洞,並將於該介層孔洞內側面之該絕緣樹脂粗糙化;以該支持板作為供電層,於該介層孔洞內部利用電鍍形成金屬介層孔。
本發明之第7態樣中,本發明之配線基板之製造方法包含以下步驟:以上述配線基板作為核心基板,於該核心基板的兩面交替形成絕緣樹脂層與導體配線層;形成將各該導體配線層間接線之金屬介層孔。
本發明之可內設功能元件之配線基板,可形成對於由於內設功能元件而產生之應力或對於來自外部之彎曲應力為高強度的,未直接連接於功能元件的金屬介層孔,於金屬介層孔與絕緣樹脂之間不發生剝離,可得高可靠性的製品。又,利用本發明之配線基板之製造方法,配線基板之形成及功能元件對於配線基板之連接可一併處理,能以較少步驟數製造高可靠性的配線基板。
配線基板宜為,前述絕緣樹脂層與前述金屬介層孔之前述交界面,以0.1~5μm範圍的輪廓(凹凸高度)粗糙化。
前述絕緣樹脂層與前述金屬介層孔之交界面,宜不形成由金屬構成之電鍍種層。
可使1個以上之功能元件含於前述絕緣樹脂層內,且,於內設之前述功能元件之電路面即活性面形成1個以上之電極端子,且配置於最為靠近該功能元件之活性面的第1導體配線層與該功能元件之活性面,宜介由該電極端子接線。
至少1個前述電極端子之與前述第1導體配線層部分相接的電極端子內徑,宜大於與前述功能元件之活性面相接部分之電極端子內徑。
形成於前述功能元件之活性面的前述電極端子,宜為於與前述第1導體配線層之接線部分交界面具有電鍍種層,且該電極端子側面之與前述樹脂層之交界面不具有電鍍種層。
位於與前述功能元件之活性面為相反面側的前述配線基板最表面的第2導體配線層,宜除了該第2導體配線層之配線表面部以外被前述絕緣樹脂被覆。
前述第1導體配線層與前述第2導體配線層,宜介由位於從前述功能元件分離的前述金屬介層孔接線。「位於從功能元件分離的金屬介層孔」,係指未直接連接於功能元件的介層孔。
前述金屬介層孔,宜為與該金屬介層孔之側面相接的絕緣樹脂的交界面及與前述第2導體配線層之交界面不存在電鍍種層,於與前述第1導體配線層之交界面存在電鍍種層。
前述金屬介層孔與前述第1導體配線層接線之處,宜為該金屬介層孔形成具有其中央部厚於外周部且上部往外側伸出的傘狀部的蘑菇形狀,且形成與前述第2導體配線層之交界面相比,與該第1導體配線層之交界面的內徑較大的鉚釘狀。
於前述配線基板之兩面側,前述絕緣樹脂層與前述導體配線層交替配置,且各該導體配線間介由前述金屬介層孔接線較佳。
前述樹脂層可含有用於使配線基板之機械強度增加的中間層。又,可為於金屬製或陶瓷製支持板上,以前述絕緣樹脂層作為基材,將前述導體配線層及前述功能元件疊層搭載之構成。
又,就上述配線基板之金屬介層孔之製造方法而言,可將前述絕緣樹脂層之介層孔洞內側面粗糙化,以導體板作為供電層,利用電解電鍍、無電解電鍍、或印刷所為之導電性糊劑充填形成。又,可包含以下步驟:搭載至少1個功能元件,並且於該功能元件之周圍形成絕緣樹脂層。又,可包含以下步驟:於該功能元件之上形成1層以上第2導體配線層後,移除該支持板。
又,上述配線基板之製造方法,可更包含以下步驟:利用拋光或研削將該金屬介層孔上部平坦化,同時將該功能元件之電極端子部分正上方的前述絕緣樹脂除去。
又,上述製造方法中,前述支持板係預先形成有脫離層者,製造步驟中宜將該支持板從該脫離層移除較佳。
又,上述製造方法中,前述支持板宜含有銅、鐵、鈦、鎳、鉻、鋁、鈀、鈷任一者1種以上之金屬元素。
內設有功能元件之本發明之配線基板之外形,由於較內設的功能元件其外形較大,故可在基板的表面擴大功能元件之電極端子的配線規則,於接續的功能元件內設基板與電子裝置的連接,可為作業性、及可靠性優異的構裝。
功能元件,可使用在Si、GaAs、LiTaO3
、LiNbO3
、水晶等形成有配線之半導體或SAW濾器或薄膜功能元件等,或於電容器、電阻、電感等晶片零件、印刷基板、可撓性基板等形成有配線者,但不限於此等。支持板可使用矽、玻璃、氧化鋁、玻璃陶瓷、氮化鈦、氮化鋁等陶瓷、銅、不銹鋼、鐵、鎳等金屬、厚的聚醯亞胺、環氧樹脂等有機樹脂,但不限於此等。
形成在從功能元件分離之位置(即未與功能元件直接連接)的第2種介層孔,當利用電鍍法使用金、銀、銅、鎳等導體金屬形成時,係利用雷射在絕緣樹脂層設置介層孔開口部後,以去膠渣處理除去樹脂殘渣,將介層孔內之絕緣樹脂表面也以0.1~5μm的輪廓粗糙化。此時輪廓若為0.1μm以下,則與以電鍍形成之介層孔金屬之間未見到密接強度上升。又,當於大於5μm之輪廓,由於樹脂成分破壞,且樹脂表面之強度變得脆弱,因此,在電鍍金屬與絕緣樹脂之間會發生裂痕。又,形成配線之線寬與線間之距離(線/間隔)為15μm/15μm以下之窄間距的配線會變難。
本發明之金屬介層孔之製造方法,藉由以支持板作為供電層,將介層孔開口部內進行電解電鍍使金屬充填之充填介層孔(field via)等可較佳地應用,但不限於此等。介層孔之開口方法,可應用UV-YAG、CO2
雷射等,但不限此等。又,藉由使絕緣樹脂層為感光性,可利用曝光顯影將介層孔進行開口。
使功能元件之電極端子(即功能元件上直接形成作為電極之介層孔,也稱為「第1種介層孔」)及從功能元件分離(於側面)形成之第2種介層孔從絕緣樹脂層表面露出之方法,可利用研削或拋光使內部的第1種及第2種介層孔同時露出於基板表面。
本發明中,露出於表面的導體配線部分的形成,可使用銅、鎳、金、銀、Sn-Ag焊料等。例如,導體配線由鍍銅形成時,可藉由以無電解電鍍、濺鍍形成種層形成及施以電解電鍍、或印刷處理及回流平坦化處理等,較佳地形成,但是導體配線表面之材質不限於此等。關於位於本發明之配線基板所內設之功能元件側面的介層孔金屬,較佳可使用銅、鎳、金、銀、Sn-Ag,但不限於此等。可藉由電鍍形成介層孔金屬,但亦可藉由印刷方式完成導電性糊劑之印刷後,再以高溫處理使介層孔內之金屬成為一體物。
本發明中,形成於功能元件之電極端子(第1種介層孔),可較佳為使用由銅、鎳、金、銀等構成之圓柱狀之稱為柱者,或Sn-Ag焊料等球上者,或由Au或銅等構成之柱凸塊等,但不限於此等。
又,本發明之可內設功能元件之配線基板之最表面,為了限制露出於表面之導體配線部分並防止導體配線氧化,或防止使用焊料之構裝時於導體配線間發生短路,而形成僅於必要處設有開口部的抗焊層。又,於露出於該開口部之導體配線,可藉由施加銅、鎳、金、銀、Sn-Ag焊料等、無電解電鍍、電解電鍍、印刷處理等,以形成抗氧化或焊料透濕性優異的導體配線。
又,本發明之配線基板為了多層配線化,可建立於兩面交替形成絕緣層與導體配線層,且於導體配線間介由介層孔成為接線狀態。如此種多層化的配線基板,或利用切割使個片化後構裝到其他電路基板、功能元件之電子零件,或進一步更內設已內設有功能元件的配線基板,也在本發明之申請專利範圍內。
以下參照圖式詳細說明本發明之實施例。
(實施例1)
圖1(a)、(b)顯示本發明之第1實施例。圖1(a)、(b),顯示配置於本發明之配線基板內之第2種金屬介層孔(即功能元件電極以外之介層孔)7之剖面構造。圖1(a)中,由電解電鍍形成之銅之金屬介層孔7之頂面為凹凸10μm以下之平坦度,且與絕緣樹脂層8之頂面為高度±5μm以下之誤差,處於同平面,介由(電鍍)種層55與(第1)導體配線層3接線。種層55,以濺鍍裝置依順形成Ti為30~200nm之厚度、Cu為200~400nm之厚度。又,於金屬介層孔7之下部接線有(第2)導體配線層4,金屬介層孔7與導體配線層4之間不存在種層。不具有與異材之交界面,故可利用溫度循環試驗或高溫高濕試驗、彎曲試驗確認金屬介層孔7與導體配線層4之連接部分維持優異的可靠性。
於金屬介層孔7之側面與絕緣樹脂層8相接之界面,樹脂界面以0.1~5μm之輪廓(高低差、凹凸)經粗糙化,形成於樹脂表面之微細凹凸部分成為有介層孔金屬納入的狀態,可達成優異的密接強度。僅憑如此亦可使強度提升至充分高,但是使用如圖1所示含有補強材之絕緣樹脂時,可加入絕緣樹脂所含之無機補強材例如玻璃布81或或二氧化矽填料82而形成的金屬介層孔7,故可使與金屬介層孔7更密接接合,可維持優異的密接強度,即使對於3維方向的耐變形性亦強,可得到優異的可靠性的配線基板。
圖1(b)中,形成金屬介層孔7之頂面中心為10μm以上,較金屬介層孔7之頂面端部更為厚的蘑菇狀,且,形成相較於絕緣樹脂層8之開口部,蘑菇形狀的傘部分大了約0.1~10μm的形狀。在該蘑菇狀構造之上,介由電鍍種層55形成導體配線層3。該蘑菇形狀之傘部,係形成於絕緣樹脂層8之金屬介層孔7發揮鉚釘的功能,對於Z軸方向的彎曲,可得到優異可靠性,以-55℃~125℃之熱循環試驗確認。與圖1(a)同樣,金屬介層孔7之下部接線有導體配線層4,在金屬介層孔7與導體配線層4之間不存在種層。又,於金屬介層孔7之側面,與絕緣樹脂層8相接之界面之性狀,與圖1(a)說明過者同。
第2種金屬介層孔為蘑菇狀之情形,亦為蘑菇形狀成為突出形,但是,其他之功能元件內設基板表面為平坦。此情形中,可提升對於Z軸方向之彎曲的可靠性,使蘑菇形狀高度為對於其上供給之絕緣樹脂層之高度以下,藉此可建立形成高密度的多層配線。
如圖1所示,於金屬介層孔7與絕緣樹脂層8之交界面沒有電鍍種層。因此,不會發生如習知技術設置電鍍種層時容易產生的空洞(void),可成為構造缺陷少的高可靠性的構造。此構造能以後述製造方法較佳地製造。
(實施例2)
圖2(a)、(b)顯示實施例2。圖2(a)顯示內設於絕緣樹脂層8之功能元件1之電極接墊15之上所形成之電極端子5與導體配線層3,介由(電鍍)種層55接線之本發明之配線基板之構造剖面圖。絕緣樹脂層8,使用味之素Finetechno(股)製「ABF-GX」或日立化成工業(股)製「GEA-679FG」等市售的預浸體。又,也可使用硬化前為液狀之日立化成工業(股)製「PIMEL」、新日鐵化學(股)公司製「V-259PA」(商品名)、住友Baekelite(股)公司製「sumiresin CRC-8300」(商品名)形成。
電極端子5,係利用鍍銅以高度5μm~50μm形成。電鍍種層55,位於導體配線層3之底部與絕緣樹脂層8上部之間,於其同一表面上在電極端子5與導體配線層3之間也存在電鍍種層55。種層55,從絕緣樹脂層8側起至導體配線層3底部之間以濺鍍裝置依序形成Ti厚度為30~200nm、Cu厚度為200~400nm。在此,種層55也可同樣依序以濺鍍處理Cr層與Cu層之組合,或Pd層與Cu層、Ti層與Cu層之組合。又,種層55也可使用無電解Cu電鍍形成,於此情形,為了進行置換電鍍,含有若干量的Pd或Sn。
又,相接於種層55之絕緣樹脂層8之頂面,與電極端子5之頂面為高度±5μm以下之誤差,處於同平面。藉由為此種構造,電極端子5與導體配線層3於成為移位點少的平面的連接構造,可得到高製品可靠性。又,於導體配線層3之形成步驟,藉由使電極端子5之露出部與絕緣樹脂層8之表層位於同平面上之狀態形成配線,防鍍層圖案之曝光顯影變得容易,導體配線層3與電極端子5,可進行位置精度優異的接線。
形成種層55之前處理,通常使用KMnO4
、NaMnO4
等進行去膠渣處理,將絕緣樹脂層8及露出之電極端子5之表面粗糙化,因此,通常帶有約10μm以下的表面粗糙度,但是,藉此粗糙化處理,可強化絕緣樹脂層8與種層55、導體配線層3之間之密接強度,可提高製品之可靠性。
導體配線層3以Cu為5~25μm之厚度形成。又,當鈍性金屬為必要時,使用Au。又,以Cu形成配線時,也可直接使用,但是,為了抗氧化,表面進行Ni與Au之無電解電鍍處理。因應表面構裝,將Sn、Sn-Ag、Sn-Ag-Cu焊料,藉由糊劑印刷及回流平坦化處理方式供給到導體配線層3之表面。導體配線層3形成後,將配線圖案以外的多餘種層55,以利用藥劑之化學蝕刻,或利用IBE(Ion Beam Etching,離子束蝕刻)之機械蝕刻,將導體配線層3作為電路使用。
圖2(b)顯示為了將圖2(a)之絕緣樹脂層8與種層55之密接強度更提高,在絕緣樹脂層8上形成與種層之密接強度強的絕緣樹脂層83的構造。使用絕緣樹脂層83時,為了保持電極端子5之因為研削而一度露出之部分的開口,希望絕緣樹脂層83為以CO2
或UV-YAG雷射之加工性優異者或感光性型式的樹脂。
於絕緣樹脂層83上,與圖2(a)之情形同樣,以依序濺鍍Cr與Cu、或Ti與Cu,形成種層55。該絕緣樹脂層83之開口徑藉由小於電極端子5之直徑,可增加通常之電極端子5之端子間拉出的配線條數,基板全體體積可收縮。
(實施例3)
圖3(a)、(b)、(c)顯示本發明之配線基板之實施例3。圖3(a)、(b)、(c)顯示在作為基材之絕緣樹脂層8內設功能元件1之本發明之配線基板之剖面構造圖。在以GaAs、矽為基材之功能元件1之上,形成各層為1~20μm厚之由鍍銅形成的第1導體配線層3及第2導體配線層4。由功能元件1之銅構成之電極端子5與導體配線層3之間,如圖2(a)或(b)所示接線。金屬介層孔7與導體配線層3之間,如圖1(a)、(b)所示接線,在金屬介層孔7與絕緣樹脂層8之側面,亦如圖1(a)、(b)密接。與基板1之電極端子面為相反側的第2導體配線層4的高度,較樹脂層8表面下陷0~20μm(即表面高度低於樹脂層8之表面),導體配線層4側面被絕緣樹脂層8所覆蓋,導體配線層4之外表面未被絕緣樹脂層8所覆蓋。
圖3(a)之情形,顯示電極端子5僅一部分接線於導體配線層3之例,於此情形,可介由電極端子5直接連接其他功能元件於內設的功能元件1。尤其,其他裝置為具有與功能元件1之電極端子5為相同間距之電極端子的晶片時,可利用覆晶晶片連接,介由Sn-Ag之無鉛焊料,使功能元件1與活性面對合而與其他裝置連接,可靠性高且同時可以5GHz以上的快速傳送速度在2個功能元件間進行信號傳達。
圖3(b)之情形,顯示電極端子5全部接線於導體配線層3,於此情形,可在導體配線層3的配線電路排序,以經擴大、縮小的配線間距與其他功能元件連接。本技術中,藉由將帶有50μm間距之電極端子5的功能元件1於配線層3將間距擴大,形成100μm間距之電極接墊,並且藉由與其他的帶有100μm間距之電極端子的裝置連接,可以高可靠性及5GHz以上於2個功能元件間進行高速傳送。
圖3(c)之情形,功能元件1之電極端子501存在推拔,本推拔與位於功能元件1側面之第2種金屬介層孔7為同方向。藉由於電極端子501存在推拔,導體配線層3與功能元件1間之絕緣樹脂層8內,電極端子501以插入方式形成,故即使樹脂熱膨脹,仍不會於電極端子501與絕緣樹脂層8之間發生剝離,可提高製品可靠性。又,藉由與圖1同樣,在電極端子501之側面也以0.1~5μm的輪廓形成微細凹凸,可提高電極端子501金屬與絕緣樹脂層8之間之密接強度,可更提高可靠性。
圖3(a)、(b)、(c)均為,與功能元件1之電極端子5、501為相反側之面,藉由稱為晶粒附著薄膜之半硬化樹脂形成的接著層2連接功能元件1與導體配線層4。藉此,當功能元件1發熱時,熱通過導體配線層4而可向外發散,可提高製品之可靠性。
又,確認導體配線層4,於正上方搭載有功能元件之部分,當功能元件1之外形為8mm×8mm時,藉由預先形成與電極端子5為相反面之外形相近之配線圖案,或較功能元件1之外形為大面積之圖案8.5mm×8.5mm,藉此可得到高效率的放熱效果,同時,可達成保護功能元件1免於遭受來自基板外側之衝擊的作用,可形成高可靠性的電路基板構造。保護功能元件1之效果,確認於功能元件厚度為200μm以下之情形為大,可抑制由於基板彎曲所致應力對於功能元件1局部造成應力,且可防止由於功能元件1破裂等造成破壞。
為了促進如此方式功能元件之放熱,設置功能元件內設基板放熱用之配線圖案,且放熱圖案可自由設置為使得緩和於基板之配線材料與功能元件之間由於熱膨脹係數差異所產生的應力,故可使製品高可靠性化。
又,導體配線層4由於形成有圖案,且於通常之放熱板等大面積的金屬一體物貼附於功能元件晶片背面而成之封裝體,在適當處設置絕緣樹脂層8露出之部分,因此,容易緩和在功能元件與導體配線層4之間由於材質之熱膨脹係數差異所產生的應力,當依照本發明形成之功能元件內設基板作為半導體封裝體使用時,確認可成為高可靠性的超壽命的製品。
關於導體配線層3、4,可認為使用依照電鍍法、印刷法的銅、鎳、金、銀、無鉛焊料等一種以上為宜,但不限於此等。
關於絕緣樹脂層8,宜使用以環氧樹脂、聚醯亞胺、液晶聚合物等為基質者,但不限於此等。又,為了高強度化或高速傳送性提升,絕緣樹脂層8內部可使用含有芳醯胺不織布、芳醯胺薄膜、玻璃布、二氧化矽薄膜之材料,但於絕緣樹脂含有之材料不限此等。又,此等絕緣樹脂層8可在與金屬介層孔7之交界面相互嚙合,能對於基板彎曲等應力發揮優異的可靠性。本實施例中,絕緣樹脂層8使用於環氧樹脂基材內部含有玻璃布者,及含有芳醯胺不織布者,及含有芳醯胺薄膜者。又,確認也可使用聚醯亞胺。
晶粒附著薄膜(die attachment film),確認可使用Lintec(股)公司製「LE-4000」(商品名)、「LE-5000」(商品名)、日立化成工業(股)公司製「DF402」(商品名)任一者。藉由在功能元件1正上方所設置之導體配線層3直接構裝電子零件,可縮短該等電子零件與功能元件1之電極端子5間之距離,可得到優異的高速電特性。
藉由在設置於功能元件1正上方之導體配線層3直接構裝電子零件,可縮短該等電子零件與功能元件1之電極端子5間之距離,得到優異的高速電特性。絕緣樹脂層8可以1種樹脂作為功能元件內設基板之基材,但是,本發明由於不限制樹脂層數、種類,故可將樹脂層疊層作為絕緣樹脂層8。藉由區分疊層所得樹脂層,於靠近基板表面的樹脂層,作為對抗來自外部之彎曲應力或
抑制裂痕為強或柔軟的樹脂,於接近功能元件1之絕緣樹脂,藉由使熱膨脹係數接近功能元件1,抑制於樹脂與功能元件間產生的裂痕,可提升可靠性。
(實施例4)
圖4顯示本發明之實施例4。顯示以各層厚度為10~500μm之有機絕緣樹脂層8、10、11為基材,並內設功能元件的電路基板構造。以矽、玻璃、聚醯亞胺作為基材,並於利用蒸鍍薄膜形成有電阻、電容、電感電路之功能元件1的上下,各形成1層由銅得到的導體配線層3及導體配線層4。最頂面在由銅構成之功能元件1之電極端子5與導體配線層3之間,介由圖2(a)或(b)所示種層55接線。又,金屬介層孔7與導體配線層3之間,如圖1(a)、(b)之方式接線,於金屬介層孔7與絕緣樹脂層8之側面,亦如圖1(a)、(b)之方式密接。功能元件1之排列著電極端子5之側的相反面,介由環氧樹脂基材之接著層2,接著於設置在導體配線層4正上方的絕緣樹脂層10。導體配線層4,除了外部表面以外的全體為絕緣樹脂層10所覆蓋,在絕緣樹脂層10表面更為內側形成有配線。
上下的導體配線層3與4,介由於介層孔內部以含有電鍍銅或Sn-Ag系粉末之導電性糊劑充填的金屬介層孔7而接線。本發明中,不需限制絕緣樹脂之層數、種類,使用絕緣樹脂層8、絕緣樹脂層10、絕緣樹脂層11三層。藉由如此區分絕緣樹脂層,在接近基板表面的絕緣樹脂層10、11,為聚醯亞胺系樹脂或環氧系樹脂,為對於來自外部的彎曲應力或裂痕的抑制強或柔軟的樹脂,接近功能元件1的絕緣樹脂層8為含有玻璃布或玻璃填料、芳醯胺不織布、芳醯胺薄膜的有機樹脂,熱膨脹係數接近功能元件1,藉此,可抑制於樹脂與功能元件間發生的裂痕,提升可靠性。
又,藉由區分絕緣樹脂層,可組合耐熱溫度高的樹脂及低的樹脂、成本高的樹脂及低的樹脂使用,可提升製品可靠性同時達成低成本化。有機絕緣樹脂層8、10、11的厚度,可因應內設的功能元件的厚度變化。當如絕緣樹脂層9,於功能元件之電極端子外周預先設置絕緣層的情形,可選擇與絕緣樹脂層9密接良好的樹脂作為絕緣樹脂層11。關於樹脂層之組合數不限為三層,可在製造步驟之中重疊多層樹脂層。
又,本構造與圖3(b)之構造得到相異效果係在於,藉由使絕緣樹脂層10存在於接著層2與導體配線層4之間,於內設動作時之發熱量低的功能元件1時,在功能元件1之正上及正下方的基板表面,可形成導體配線層3、導體配線層4二個導體配線圖案。該等露出於依照本發明之功能元件內設基板表面的導體配線圖案上,可進行電子零件的表面構裝或半導體覆晶晶片連接等,於構裝可有效活用基板面積,可減小基板面積,貢獻於製品的小型化。
(實施例5)
圖5顯示本發明之實施例5,以有機絕緣樹脂層8作為基材之內設有功能元件1的電路基板構造。功能元件1之上,形成有1層厚度10μm的銅的導體配線層3,於功能元件1之下形成有2層厚度10μm之銅的導體配線層41及厚度10μm的銅的導體配線層4。由矽基材形成的功能元件1之電極端子5與導體配線層3之間,介由種層55接線。功能元件1之與排列著電極端子5之側為相反面,介由接著層2而接著於設置在導體配線層4正上方的導體配線層41。導體配線層3與導體配線層41之間,介由位於功能元件1側面之銅的金屬介層孔7接線,於導體配線層41與導體配線層4之間介由銅的導體介層孔71接線。又,導體配線層4之高度低於絕緣樹脂層8,導體配線層4之側面相接於絕緣樹脂層8,但是導體配線層4表面未被絕緣樹脂層8所覆蓋。
本發明中,位於功能元件1之頂面底面的導體配線層數可自由設定。藉由將導體配線層41設置於導體配線層4正上方,可由於接地等的設計自由度增大,得到良好的電特性。藉由於多面積使用銅配線,可得良好的放熱性。又,銅的導體配線層4的功能元件正下方部分具有電路圖案時,藉由使導體配線層41之功能元件搭載位置較功能元件外形更大,形成平坦的圖案,可得到良好的功能元件晶片搭載性。
(實施例6)
圖6、7、8、9,顯示本發明的實施例6。圖6顯示以有機絕緣樹脂層8、10、11為基材,於內設有功能元件1的基板表面背面形成有抗焊層51的構造。功能元件1之上下各形成有1層的導體配線層3及導體配線層4,功能元件之電極端子5與導體配線層3之間介由圖2(a)或(b)所示種層55接線。金屬介層孔7與導體配線層3之間,如圖1(a)、(b)的方式接線,金屬介層孔7與絕緣樹脂層8之交界面也如圖1(a)、(b)所示密接。上下的導體配線層3與4之間,介由於介層孔內部由金屬或導電性糊劑充填的金屬介層孔7接線。功能元件1之與排列著電極端子5之側的相反面,接著於設置在導體配線層4正上方的絕緣樹脂層10。又,導體配線層4的高度低於絕緣樹脂層10表面,且位於導體配線層4的各導體配線層側面為絕緣樹脂層10所覆蓋,但是導體配線層4表面未被絕緣樹脂層10所覆蓋。
抗焊層,當使用液狀抗焊層時,利用印刷法或旋塗法供給,當使用乾式薄膜抗焊層時,以層合法供給,之後,藉由曝光顯影處理、本硬化,形成厚度2~50μm且設有必要開口部52的抗焊層。於該開口部52,如圖7所示搭載焊球53後,可作為球閘陣列(Ball Grid Array)(BGA)封裝體使用。
導體配線層4之基板表面如圖3(b)所示,已在與絕緣樹脂層10之表面為相同或凹下的位置配置有導體配線面,因此,可不需要抗焊層51,直接形成圖8所示焊球53,且由於未形成抗焊層的份量,與成本減低相關聯,且可以抑制抗焊層與絕緣樹脂層10之間發生裂痕。但是,如圖7,於導體配線層3存在的面,為了防止電子零件12進行表面構裝時的回流平坦化處理造成無鉛焊料13或第2LSI、無線元件等功能元件111的焊球531等因為熔融導致導體配線間短路,希望設置僅於電極端子部分開口的抗焊層51,但是當基板薄且防止基板翹曲時,為了保持基板表背構造的對稱性,宜於導體配線層4的表面側也設置抗焊層51。
又,如圖9所示,形成有焊球53之面,可與圖8相反,為在功能元件1之電極端子5側的面。於此情形,內設的功能元件1之電極端子5,與該封裝體介由焊球53而接線的主機板等之電路基板間的間的配線長度可縮短,可得到高速電特性優異的製品。為圖6、7、8、9之構造之情形,於圖3(b)之情形,係以絕緣樹脂層8的一種樹脂作為功能元件內設基板的基材使用,相對於此,本發明中,因為不限樹脂層數、種類,因此,使用樹脂層8、樹脂層10、樹脂層11的三層。
藉由以此方式區分樹脂層,以接近基板表面的樹脂層10、11作為對於來自外部的彎曲應力或裂痕的抑制為強或柔軟的熱膨脹係數約60ppm/K的樹脂,並且接近功能元件1的絕緣樹脂層8,為了使熱膨脹係數接近功能元件1,使用含二氧化矽填料及玻璃布之約30ppm/K的樹脂,可抑制樹脂與功能元件間發生的裂痕,提高於溫度循環試驗或彎曲試驗中的可靠性。
又,藉由區分樹脂層,可組合使用耐熱溫度為200℃以上的高的聚醯亞胺系樹脂及耐熱溫度為180℃以下的低的環氧系樹脂、組合高成本的樹脂及低成本的樹脂,可提升製品可靠性,同時達成低成本化。有機樹脂層8、10、11的厚度,可視內設的功能元件的厚度變化。關於樹脂層之組合不限三層。
圖6所示絕緣樹脂層10可作為固定功能元件1之背面時之接著劑。可藉由將絕緣樹脂層10以層合法供給後,使暫時硬化,可達成形狀保持,且於其上搭載功能元件1以達成。
又,圖6、7、8、9之構造,為得到與圖3(b)之構造為不同效果,係藉由使絕緣樹脂層10存在於接著層2與導體配線層4之間,於使用動作時之發熱量低的功能元件1時,可於功能元件1之正上及正下方的基板表背面,形成導體配線圖案。又,該等配線間,由於介由金屬介層孔7連接,因此,該等電路基板可縱向疊層,可形成高密度的構裝體。
又,由於所有的介層孔係對於功能元件1上之電極端子5從上方進行雷射加工,因此,介層孔的推拔(介層孔底部與上部內徑的大小關係)朝向相同方向,設置為:對於有導體配線層4的基板面,內徑減小,對於相反面的具有導體配線層3的基板面,內徑增大。此時,金屬介層孔7的底部,有時會以雷射加熱,使介層孔外周樹脂形狀成為一部分約10μm的內徑膨脹的狀態。推拔為相同方向,係指於將介層孔內部進行金屬電鍍的步驟,容易觀察電鍍部分,容易判別良好的電鍍狀態及不良處,能提高製品品質。
關於金屬介層孔7,當相對於金屬介層孔7上部之內徑的高度比大於1:1時,藉由將無鉛焊料糊劑或導電性糊劑以印刷法充填,施加熱處理,也可使介層孔內部之金屬粒子間一體化。於設置於該等基板兩面的導體配線圖案上,可進行電子零件之表面構裝或半導體覆晶晶片連接等,於構裝可有效活用基板面積,可減小基板面積,貢獻於製品的小型化。
(實施例7)
圖10顯示本發明的實施例7。圖10顯示以有機樹脂層8、10、11作為基材之內設有功能元件1的配線基板構造。於GaAs基材形成的厚度20μm的功能元件1上下,各形成1層導體配線層3與導體配線層4。於功能元件1之電極端子5與導體配線層3之間,介由依序濺鍍Ti及Cu形成的種層55接線。金屬介層孔7與導體配線層3之間,如圖1(a)、(b)之方式接線,於金屬介層孔7與絕緣樹脂層8之交界面,也如圖1(a)、(b)之方式接線。上下之導體配線層3與4之間,介由於介層孔內部充填有金屬或導電性糊劑的金屬介層孔7接線。功能元件1,在排列有電極端子5之側的相反面介由接著層2接著於導體配線層4。導體配線層4之高度,低於絕緣樹脂層8表面約5μm,導體配線層4側面為絕緣樹脂層8所覆蓋,但是導體配線層4表面未被絕緣樹脂層8所覆蓋。又,在導體配線層3更為上一層,配置導體配線層32,在與導體配線層3之間介由導體介層孔151連接。
圖10中顯示位在本功能元件內設基板之導體配線層3及導體配線層3更上一層的導體配線層32的一部分,以鈦氮化物或鈦氧化物形成電阻體401,又,以鉭氧化物或鍶.鈦氧化物形成介電體402,又,顯示含有螺旋形狀或曲折形狀的電感403的配線基板構造。
不論實施例7,位於本功能元件內設基板之導體配線層3及導體配線層3更為上一層的導體配線層32的一部分,可存在含有Cu、W、Cr、Pt、Ni、Zn、Fe、Al、C、Mn、Ir、Ti、N、O中任一種以上元素的電阻體,且存在含有Mg、Ti、Sr、Ba、Ca、Zn、Al、Ta、Si、Au、N、O中任一種以上元素的介電體,且可內設含有螺旋形狀或曲折形狀的電感的功能元件1。
在此,本發明中,於利用導體配線層32而接線於功能元件1之電極端子5的導體介層孔152底部,也可設置與種層55不同的種層。又,該等電阻體、介電體、電感也可形成於與功能元件1之電極端子5為相反面。本發明中,藉由含有上述電阻體、介電體、電感當中任一以上,可減少於基板內設或藉由於基板表面構裝而搭載的被動元件的體積,且可得到優異的電特性。又,藉由形成在LSI上,由於Q值減小而難以形成的電感形成,在本發明之功能元件內設基板也能輕易形成,可以小體積得到高功能。
圖10所示本發明之功能元件內設基板中,可形成抗焊層並使用,且作為核心基板之內設有功能元件之層的兩面可設置多數導體配線層及絕緣樹脂層,可作為高功能多層配線基板。
(實施例8)
圖11顯示本發明之實施例8。圖11顯示以有機絕緣樹脂層8作為基材,在功能元件1的側面設置金屬或陶瓷的中間層404的功能元件內設配線基板構造。功能元件1的上下各形成有1層導體配線層3與導體配線層4。功能元件之電極端子5與導體配線層3之間,介由圖2(a)或(b)所示種層55接線。金屬介層孔7與導體配線層3之間,如圖1(a)、(b)之方式接線,金屬介層孔7與絕緣樹脂層8之側面亦如圖1(a)、(b)之方式密接。功能元件1在排列著電極端子5之側為相反面,介由接著層2接著於導體配線層4。又,導體配線層4之高度均與絕緣樹脂層8之表面同或低,導體配線層4側面雖被絕緣樹脂層8所覆蓋,但是,導體配線層4表面未被絕緣樹脂層8所覆蓋。
在此,中間層404係用於對於基板提供強度者,可提升製品的可靠性。在此,可因應內設之功能元件1的厚度,使用0.05mm~0.3mn的不銹鋼SUS304或Kovar合金系。對於該中間層利用導體配線層3、4介由Cu電鍍介層孔接線(未圖示),藉此可作為接地層,可得優異的電特性。又,當功能元件1的發熱量大時,藉由使中間層為金屬,可成為具有優異放熱特性的功能元件內設基板。又,中間層404以由SiO2
、Al2
O3
等構成之陶瓷基板形成時,藉由在該陶瓷基板內部先形成多數導體配線層,可得到更多層的功能元件內設基板。
功能元件1之電極端子5與導體配線層3之間藉由如圖2(a)或(b)之實施例2所示接線,可進一步提高配線間之接線位置精度、及就構造而言的製品可靠性。圖11所示功能元件內設基板,可形成抗焊層並使用,且核心基板可使用減去法在內設功能元件元1之層的兩面以低成本設置多數導體配線層及絕緣樹脂層,可成為高功能的多層配線基板。
(實施例9)
圖12顯示本發明之實施例9,係以有機(絕緣)樹脂層8、10、11為基材之功能元件內設配線基板構造。功能元件1之上下各形成1層導體配線層3與導體配線層4。功能元件之電極端子5與導體配線層3之間,介由圖2(a)或(b)所示種層55接線。金屬介層孔7與導體配線層3之間,如圖1(a)、(b)所示接線,金屬介層孔7與絕緣樹脂層8之側面也如圖1(a)、(b)所示密接。上下之導體配線層3與4之間,介由在介層孔內部充填有金屬電鍍或導電性糊劑的金屬介層孔7接線。與功能元件1之排列著電極端子5之側為相反面,直接接著於設置在導體配線層4正上方的絕緣樹脂層10。又,導體配線層4之高度均與絕緣樹脂層10表面同或低,導體配線層4之側面為絕緣樹脂層10所覆蓋,但是導體配線層4表面未被絕緣樹脂層10所覆蓋。
為圖12之構造情形,相對於圖3(b)為介由接著層2將功能元件1接著於絕緣樹脂層10,係未隔著接著層2而將功能元件1接著於絕緣樹脂層10。絕緣樹脂層10本身為樹脂,因此,於硬化前之半硬化狀態,藉由將功能元件1之與電極端子5為相反面直接對於絕緣樹脂層10加熱並同時進行加壓搭載,絕緣樹脂層10因為熱而增加流動性,能與功能元件1密接。藉此,不需要約2~40μm厚度的接著層2,可達成內設基板的薄化。又,藉由使絕緣樹脂層10存在於功能元件1與導體配線層4之間,當內設動作時之發熱量低的功能元件1,於功能元件1之正上及正下方基板的表背,可形成導體配線圖案。
在該等導體配線圖案上可進行電子零件之表面構裝或半導體覆晶晶片連接等,構裝可有效活用基板面積,減小基板面積,貢獻於製品之小型化。又,所有的介層孔的推拔朝向同一方向,設置成:對於有導體配線層4的基板面,內徑減小,對於相反面的內徑增大。
又,圖12中,於位在功能元件1的單側的活性面設置電極端子5,但是,調整功能元件與導體配線層3之電極間距。宜使用預先將稱為銅柱的圓柱狀銅或一層以上導體配線層形成於絕緣樹脂層9內部者,形狀或材質不限。又,該等電極端子露出於表面時,由於元件搭載時的對準標記清楚可見,因此,有提高搭載精度的效果,但是,當電極端子埋沒於絕緣樹脂層9之中時,具有表面保護的效果,且有使功能元件搭載時之作業性為良好的效果。
在此絕緣樹脂層9使用日立化成工業公司製「PIMEL」、DOW公司製「BCB」等,但並不限定。又,本發明之電路基板構造中,當於樹脂內部內設功能元件時,為了減低成本,可於功能元件上不形成絕緣樹脂層9而使用。
(實施例10)
圖13、14顯示本發明之實施例10。圖13顯示各內設功能元件1、31之配線基板,利用接著層40進行絕緣性連接及利用充填有導電性糊劑之介層孔45的導電性連接,將功能元件縱向疊層之內設有多數個功能元件的配線基板剖面圖。
在此,接著層40,宜使用以環氧樹脂、聚醯亞胺、液晶聚合
物等為基質者,但不限於該等。又,於接著層40內部為了高強度化或高速傳送性提升的目的,宜使用含有芳醯胺不織布、芳醯胺薄膜、玻璃布、二氧化矽薄膜的材料,但是絕緣樹脂層的含有材料不限於此等。本實施例中,接著層40通常使用稱為預浸體之於環氧樹脂中含有玻璃布者,或於環氧樹脂中含有芳醯胺不織布者,厚度為20~80μm。又,在此使用的導電性糊劑含有Sn、Ag、Bi、Cu等元素構成的粉末,組成因應製造處理的溫度決定。又,粉末粒徑於介層孔45之內徑為100μm以下時,定為10μm以下。
如功能元件1、31,當內設的功能元件之電極端子面彼此相對設置時,可以得到功能元件間之最短距離的電連接,可成為高速電特性優異的功能元件內設電路基板。
又,於圖13之構造中,在基板兩面,以本發明之製造方法露出高度位置均勻的導體配線表面,因此該電路基板使用於半導體之覆晶晶片連接等時,可經常保持LSI與電路基板導體配線間之距離為一定,可為高可靠性的連接。
又,位於基板兩面的導體配線層4、34,於較包圍該等配線層之絕緣樹脂層42、10更為下凹的位置露出表面,之後表面以焊料金屬等接合BGA球或其他裝置時,不必形成抗焊層,可以低成本形成製品。
又,本實施例中,如圖13所示係將本發明之功能元件內設基板彼此連接,但是將功能元件內設基板與其他多層配線基板利用接著層40為絕緣性連接及利用導電性糊劑以介層孔45為之導電性連接進行連接,也可形成本發明之功能元件內設基板。
又,將該等貼合而連接之含有功能元件內設基板的二基板的外形尺寸可為不同,可有效率的縮小功能元件內設基板的體積。
圖14顯示,將如圖13所示本發明之將2個功能元件疊層狀態之功能元件內設基板301、302進一步利用接著層40進行絕緣性連接及利用導電性糊劑之介層孔45所為之導電性連接而疊層得到之功能元件內設配線基板構造剖面。如此將多種功能元件疊層,可縮短各功能元件間之配線長度,可以克服表面構裝僅能於2維方向構裝電子零件的問題,可進行3維的高度密集的電子零件構裝。
(實施例11)
圖15、圖16顯示本發明之實施例11。圖15顯示使用功能元件內設基板作為核心基板,於兩面使用半加成法,使厚度10~80μm的絕緣樹脂層21、22存在於厚度1~25μm之銅導體配線25、26間,使導體配線間以導體介層孔23、24等接線建立之電路基板構造。此構造,具有將近年之微細間距的功能元件之電極端子排列隨著接近電路基板表面而擴大的效果。又,內設功能元件之核心基板之製作場所與之後之兩面配線層建立之場所可為分開的,後者由於不需要設備導入等,可以將製品成本壓低。
圖16顯示,利用如圖15所示本發明之功能元件內設基板,於與主機板連接之面形成0.5mm間距的焊球53,並於相反面將由電阻、電容構成之電子零件12與功能元件111介由焊料13、531連接形成封裝體的構造。藉由使功能元件1與功能元件111以短距離接線,可提升高速電特性。又,藉由以3維配置功能元件,可減小構裝面積,貢獻於製品小型化。
(製造方法之實施例1)
圖17顯示本發明之製造方法之實施例1。如圖17(a)所示,首先對於銅構成之支持板101,供給乾式薄膜、清漆之防鍍層,曝光顯影後以電鍍法電鍍第1鎳配線圖案102為厚度0.5~20μm。此時的配線圖案102,於支持板101為Cu或不銹鋼等金屬時,當將該支持板101以蝕刻除去時希望不溶於蝕刻液,因此,希望為與支持板101不同的材質。又,由於支持板除去後成為露出表面的金屬,因此可較佳利用金或焊料電鍍,但不限此等。又,配線圖案102也可不為一電鍍層,而由數種電鍍層構成。
又,支持板之除去方法,當不是化學蝕刻而是將支持板機械性拋光時,或以應力剝離支持板時等,可以沒有配線圖案102。支持板可應用Si、玻璃、鋁、不銹鋼、聚醯亞胺、環氧樹脂等構成之單材料或複合材料,但不限於此等。又,支持板不是導電材料時,藉由以濺鍍或無電解電鍍供供電鍍種金屬,可形成配線圖案102。
支持板以蝕刻以外的方法除去時,宜使用將脫離材預先對於支持板材料內部供給的方法,但不限此等。例如,就接著於由玻璃、鋁、不銹鋼、聚醯亞胺、矽、環氧樹脂等構成之單材料形成之板的脫離層而言,可使用在二層銅箔銅箔間形成有脫離層之三井金屬礦業(股)公司製附載體極薄銅箔Micro Thin(MT)系列,或住友3M(股)公司製單面脫離貼帶「PTFE貼帶」作為支持板,但是由複合材料構成之支持板不限於此等。
之後,不剝離防鍍層,或一度剝離後利用新的防鍍層形成圖案以電鍍法形成第2銅配線圖案103為5~20μm的厚度,並將防鍍層剝離。此時希望配線圖案103存在於配線圖案102上。配線圖案103由於支持板除去後殘存為導體配線層,因此可使用金、銅、鎳等,但不限於此等。之後,可交替形成幾層絕緣樹脂層與導體配線層。
接續的步驟中,介由如圖17(b)之由有機樹脂構成之厚度10~30μm之接著層2,以加熱及加壓將厚度10~725μm的功能元件1搭載於配線圖案103之上。此時搭載有元件的部分,若先形成能形成無空隙之金屬區域的配線圖案103,則支持板除去後此部分可發揮放熱板之功能,係屬較佳,但不限於此。
功能元件1預先設置有圓柱狀或多層配線構成之電極端子5,但此外也可使用金柱凸塊,電極端子5之形狀不限此等。電極端子5之材質亦由Cu、Ag、Ni等構成,但不限於此等。晶片活性面需要保護時,可供給絕緣樹脂層9。有絕緣樹脂層9時,搭載前之功能元件之電極端子5可埋藏於絕緣樹脂層9而不露出於表面。
接續的步驟中,將如圖17(c)所示從功能元件1之電極端子5側將幾層的絕緣樹脂層8、10、11,於樹脂為含有環氧樹脂時利用峰值160~300℃的真空沖壓供給並使硬化。樹脂之供給方法宜使用真空層合法或真空沖壓法,但不限於此等。樹脂含有聚醯亞胺時,當以旋塗法等供給聚醯亞胺樹脂後,進行峰值溫度200~400℃的樹脂硬化。當對於供給導體配線層或支持板之上供給絕緣樹脂層時,藉由將配線層或支持板之表面粗糙化,可提高與絕緣樹脂層之間的密接強度。此時,當除去支持板時,決定恰當的樹脂層組合及樹脂層的配置順序,使得本功能元件內設基板不致翹曲。
又,配置於功能元件之側面的絕緣樹脂層8,當含有玻璃布或芳醯胺薄膜等不流動物質時,以樹脂中含有之沖壓時不流動的物質不致破損功能元件的方式,預先使與功能元件外形相同,或使一方向的寬約大0.1~1mm,在絕緣樹脂層8設置空間。絕緣樹脂層之層數、種類,可因應內設之功能元件1之厚度或基板全體之厚度適當判斷,也可為單層。
在接續的步驟中,如圖17(d)所示,使用CO2
雷射、UV-YAG雷射等雷射裝置,φ20~800μm的介層孔洞67開口直到支持板附近之配線圖案103為止將。之後,利用藥液進行去膠渣處理,將介層孔洞內部之配線圖案103上之樹脂殘渣去除,同時,將介層孔洞67之內側面樹脂表面粗糙化。此時,於絕緣樹脂層8、10、11含有之玻璃布或二氧化矽填料、芳醯胺不織布、Aramika薄膜等補強材露出於表面亦無妨。
以稀硫酸等弱酸清洗開口部之配線圖案103後,以支持板101作為供電層,進行銅之電解電鍍,如圖17(e)所示,於介層孔洞內形成金屬介層孔7。銅以外,也可以金、鎳等進行電解電鍍。此時,絕緣樹脂層11上不需要形成防鍍層,因此,能為低成本處理。利用電解電鍍,介層孔洞67內部全體成為由電鍍金屬充填的充填介層孔7,如圖17(e)所示,介層孔之上部,電鍍金屬形成蘑菇狀亦無妨。
金屬介層孔7,由於電鍍在預先將內側面粗糙化的絕緣樹脂層,因此可發生固定效果,得到優異的密接性。又,由於預先將從樹脂層表面露出的絕緣樹脂層8、10、11所含有的玻璃布或二氧化矽填料、芳醯胺不織布、Aramika薄膜等補強材加入並電鍍,因此,在金屬介層孔7與樹脂內部之補強材之間也可得到高接合
強度,本功能元件內設基板可對於彎曲等應力得到高可靠性。
金屬介層孔7之形成,可利用無電解電鍍法為金屬充填,或將導電性糊劑以印刷法充填,但不限於此等方法。在任一情形均為,可利用與絕緣樹脂之間的固定效果或與樹脂補強材之接合,達成高密接強度。
於接續的步驟中,如圖17(f)所示使用研削、或拋光法,使功能元件1之電極端子5由絕緣樹脂層11露出頂部,同時從設置在功能元件晶片之側面位置的金屬介層孔7周邊的絕緣樹脂層11將露出的部分削去,能使金屬介層孔7之上部與絕緣樹脂層11為同高度。所以,金屬介層孔7、絕緣樹脂層11、電極端子5均為實質上位在同一平面上。接續於前,於圖17(g)以稀硫酸等弱酸清洗配線部後,以銅、鎳等無電解電鍍或、Ti層與Cu層之組合、Pd層與Cu層之組合、Cr層與Cu層之組合構成之一以上之元素以濺鍍處理形成1層以上的導電層,並作為接續之配線電鍍步驟中的種層。此外,構成種層之元素,選擇能有效率地進行如圖13所示電阻體、電感、電容之形成步驟者。種層以無電解電鍍或濺鍍供給後,於導體配線層3形成時,為了形成防鍍層係進行曝光,但是由於全平面範圍焦點合致,故能以高產量形成線寬5μm的微細導體配線層3。
以1~30μm厚度形成銅電鍍配線後,除去防鍍層,將配線部分以外之種層蝕刻,藉此完成導體配線層3。本發明中,於支持板除去前,在導體配線層3交替形成絕緣樹脂層、導體配線層,藉此,可得到於功能元件1上介由介層孔連接之多層配線。導體配線層3,也可利用印刷法形成。於此情形,全平面範圍為平坦,故印刷性優異,可形成微細的配線。金屬介層孔7無法以擦光拋光等將蘑菇狀之上部分完全削去時,配線之微細度相較於平坦時為較小,但是蘑菇的傘部作為對於樹脂層之鉚釘的功用,可更加提升可靠性。支持板作為放熱板使用時,能以圖17(g)之狀態作為封裝體使用,為本發明之申請專利範圍。
於接續的步驟中,當如圖17(h)所示支持板101為銅時,以銅蝕刻液進行蝕刻,使由鎳構成之導體配線層102露出。此時,導體配線層102之高度,與包圍外周之絕緣樹脂層10為同高度。
也可直接作為配線基板使用,但是可如接續的步驟圖17(i)所示,將鎳導體配線層102以與使用於支持板101之蝕刻的藥液為不同的鎳移除劑等蝕刻,使由銅構成之導體配線層103露出於表面。此時,銅配線層103之高度,成為較包圍周圍的絕緣樹脂層10低0.5~20μm左右的位置,絕緣樹脂層10可作為抗焊層的功能。又,導體配線層102、103係於支持板上依序形成有配線的配線層,表面未中介樹脂層,可得到高可靠性之可構裝的電路基板。又,導體配線層102、103之高度,係原先形成於支持板上者,故為均勻,可適於作為半導體元件、BGA封裝體等表面構裝的電極端子,可得到高連接可靠性。如此得到之功能元件內設電路基板,可直接以此狀態使用,又,可形成具有任意開口部之5~30μm厚的抗焊層,用於其次之多裝置之表面構裝。
又,以圖17(h)、或(i)之狀態作為核心基板,於兩面使用加成法、半加成法、減去法,與絕緣樹脂層交替形成導體配線層,藉此可如圖18形成具多層配線的功能元件內設基板。又,圖17(h)、或(i)之狀態的功能元件內設基板,可利用切割使個片化後內設於其他之電路基板。
支持板除了金屬以外,若為玻璃、矽、陶瓷而具剛性之材料,藉由以導體元素將種層進行濺鍍蒸鍍,可利用電鍍形成導體配線層4,於支持板除去之步驟中,除了蝕刻以外,確認也可利用拋光、利用於脫離層之剝離,而除去支持板。
如此方式,使用於支持板之上形成配線層與絕緣樹脂層,並於其上搭載功能元件之方法,即使於功能元件為脆性的情形,受到搭載時之加壓,支持板仍不會變形,因此對於功能元件不會造成應力,功能元件本身沒有破損之虞。又,之後將絕緣樹脂層利用沖壓或層合對於功能元件外周供給之情形中,由於基底有支持板,故可不使功能元件破損而製造高可靠性的製品。
又,由於能在附著有支持板之狀態,在功能元件之端子部分上方建立配線層,因此,即使絕緣樹脂層之總厚度薄之情形,仍能在介層孔加工或電鍍步驟、絕緣層之供給步驟,不會因基板的彎曲造成功能元件破損,作業性優異。又,可於較功能元件更位於下方的支持板部分,於配線層直接形成介層孔,故當支持板為金屬時,可不經無電解電鍍而進行寬高比大之介層孔內部之電鍍加工,可提高電可靠性。
又,由於除去支持板使基板背面的導體配線露出,因此,有支持板的部分相較於樹脂表面,導體配線表面位於同位置或成為低凹的形狀,因此,可不供給抗焊層而表面樹脂作為抗焊層的作用,且形成於支持板之上的導體配線高度均勻,其位置於半導體等構裝時可得高連接可靠性。又,將支持板除去時,功能元件面不會露出於表面,可防止於步驟中造成晶片損傷。
又,由於將功能元件連接的同時可形成電路基板,因此,為形成習知電路基板形成所必要之費用及功能元件構裝必要的費用的合計,即,為了形成封裝體全體的必要成本可削減。且,能將功能元件以3維於短距離密集化於電路基板內,可形成高速傳送特性優異的製品。
本發明中,因為將內設的功能元件之電極端子以研削露出於表面以進行配線形成,因此,防鍍層圖案之曝光顯影,可一面直接確認其電極端子一面進行曝光顯影,因此,能以優異的位置精度形成配線形成,可形成高規格的配線電路。
又,與內設之功能元件未直接連接的金屬介層孔之形成,藉由以雷射等形成介層孔洞後,進行去膠渣處理及灰化(asher)處理,藉此消除介層孔洞底部之支持板上之樹脂殘渣,同時可使介層孔洞內部之樹脂面粗糙化。於此方式,可於絕緣樹脂內部混入玻璃布、芳醯胺纖維、Aramika薄膜、二氧化矽樹脂等用於使可靠性上升的添加物。又,由於利用去膠渣處理等,該等添加物露出於表面,因此,藉由接續之以介層孔內部之支持板作為供電層的介層孔內部電鍍,可形成電鍍金屬中絕緣樹脂及絕緣樹脂之添加物加入到內部的金屬介層孔,形成金屬於周邊樹脂層、添加劑之間,具有高強度複合材料,可得到高可靠性。
又,第2種介層孔洞內之金屬電鍍,可藉由從支持板供電而於較樹脂厚度為厚的電鍍時,形成蘑菇上之金屬介層孔。於此情形,蘑菇狀電鍍金屬在絕緣樹脂上也可同時達成作為鉚釘的作用,能得到更高可靠性。
藉由使功能元件之電極端子(第1種金屬介層孔),與金屬電鍍後之第2種介層孔,同時研削、或拋光,本發明之功能元件內設基板具有優異的平坦性。與內設之功能元件之電極端子側為相反面,也進行於支持板上之配線形成,因此,包含支持板除去步驟之製造步驟終了後,位於功能元件內設基板之表背兩面的配線層及絕緣層成為平坦構造,亦為其一大特徵。如此方式,表面為平坦,尚可提高製品之平坦性,之後建立多層配線時,可具有優異的配線密度。
(製造方法之實施例2)
圖18顯示本發明之製造方法之實施例2。與圖17(a)同樣,於圖18(a)中,在0.1~1.0mm厚度之銅支持板101上各以電鍍法形成厚度2~20μm之鎳配線層102、5~30μm之銅配線層103。之後,如圖18(b)所示,將厚度10~500μm之聚醯亞胺或含有環氧樹脂成分之絕緣樹脂層10以真空層合供給並硬化。絕緣樹脂層10,於支持板除去後亦存在於功能元件正下方,因此,導體配線層102、103可成為用於放熱板效果之廣面積的無空隙圖案,而且導體配線層102、103可成為BGA接墊或覆晶晶片用接墊等任意的配線形狀。樹脂層之供給,宜使用真空層合機,或真空沖壓機、輥塗機、旋塗機、簾塗機等,但不限於此等。
於接續的步驟中,如圖18(c)所示,將由矽基材構成的功能元件1介由環氧系晶粒附著薄膜而成的厚度10~30μm的接著層2,接著於絕緣樹脂層10。圖18(b)緊接著可將絕緣樹脂層10硬化,但是,若使絕緣樹脂層10於半硬化狀態安裝功能元件1,可不使用接著層2而進行功能元件晶片之搭載。
之後,如圖18(d)所示,將絕緣樹脂層8、金屬或陶瓷所成之
中間層404利用真空層合機或真空沖壓供給,如圖18(e)所示將功能元件1外周以樹脂密封。此時,絕緣樹脂層數,可使用1種以上,希望設計成支持板除去後,本電路基板的翹曲小,有助於製品可靠性、製造時之作業性,也希望也考慮到與功能元件之材料的密接性,決定絕緣層的配置。
又,當配置於功能元件之側面的絕緣樹脂層8含有玻璃布或芳醯胺薄膜等不流動的物質時,預先於與功能元件之外形為相同或一方向的寬度大了約0.1~1mm左右,於絕緣樹脂層8設置好空間,使得樹脂中含有之沖壓時不流動的物質不會造成功能元件破損。
金屬(SUS340等)或陶瓷形成的中間層404,當基板厚度薄時,於防止翹曲、提高剛性具有效果。該中間層404,為形成用於將導體配線層103與導體配線層3之間接線的介層孔洞67,為了於之後步驟進行雷射加工,預先於任意場所以較介層孔洞67的外形更大的尺寸,以化學蝕刻開口,於成為功能元件1存在處的部分,以相同於功能元件1或更大尺寸開口。
於接續的步驟,如圖18(f)所示,使用CO2
雷射、UV-YAG雷射等雷射裝置,對於支持板附近的導體配線層103開口φ50~800μm的介層孔洞67。之後,以藥液進行去膠渣處理,除去介層孔洞內部之導體配線層103上的樹脂殘渣,同時使介層孔洞67之內側面樹脂粗糙化。此時,絕緣樹脂層8、10含有之玻璃布或二氧化矽填料、芳醯胺不織布、Aramika薄膜等補強材露出於表面亦無妨。
於接續的步驟中,藉由如圖17(e)所示進行銅之電解電鍍,於介層孔洞內形成金屬介層孔7。此時,不需在絕緣樹脂層11上形成防鍍層,因此可成為低成本的處理。因為電解電鍍,介層孔洞67內部,成為全體為電鍍金屬充填的充填介層孔7,如圖17(e)所示,於介層孔之上部,電鍍金屬形成蘑菇狀亦無妨。
金屬介層孔7,由於係電鍍於預先經粗糙化的絕緣樹脂層,產生固定效果,可得到優異的密接性。又,將預先露出於樹脂表面
之絕緣樹脂層8、10所含有的玻璃布或二氧化矽填料、芳醯胺不織布、Aramika薄膜等補強材加入,如圖1所示電鍍,因此,於金屬介層孔7與樹脂內部之補強材間也可得到高接合強度,本功能元件內設基板可對於彎曲等應力得到高可靠性。金屬介層孔7之形成,可為利用無電解電鍍法之金屬充填或將導電性糊劑以印刷法充填,但不限於此等方法。利用與絕緣樹脂之間的固定效果或與樹脂補強材之接合,可達成高密接強度。
於接續的步驟中,如圖18(g)所示使用研削法,使功能元件1之電極端子5從絕緣樹脂層8露出頂部,同時削去從設置於功能元件晶片之側面位置的金屬介層孔7的周邊絕緣樹脂層8露出的部分,可使金屬介層孔7之上部與絕緣樹脂層8為相同高度。因此,金屬介層孔7、絕緣樹脂層8、電極端子5的所有可除了基板本身的翹曲以外,位在凹凸5μm以下的同平面上,接續於圖18(h)之將種層利用無電解電鍍或濺鍍供給後,形成導體配線層3時,係進行為形成防鍍層的曝光,但由於全平面範圍焦點合致,因此,可以高產量進行微細導體配線層3之形成。
電鍍後將防鍍層以醇等除去,並將配線部分以外之種層以酸等蝕刻,藉此完成導體配線層3。導體配線層3也可利用印刷法形成。於此情形,由於全平面範圍為平坦,因此,印刷性優異,可形成微細的配線。當金屬介層孔7利用擦光拋光等未完全削去蘑菇狀之上部分時,配線的微細度比起平坦時為小,但是蘑菇的傘部分作為對於樹脂層的鉚釘的作用,可更加提升可靠性。支持板作為放熱板使用時,能加工圖18(h)的狀態為封裝體,為本發明之申請專利範圍。
之後的步驟,與圖17(h)、(i)同樣,於圖18(i)除去銅支持板101,於圖18(j)使導體配線層103露出於表面。以此得到的功能元件內設電路基板,可以於此狀態使用,但是,也可進一步形成具有任意開口部的厚度5~30μm的抗焊層,使用於其次的多裝置構裝。此時可僅於單面形成抗焊層。又,也可以將圖18(i)、(j)狀態作為核心基板,於兩面使用加成法、半加成法、減去法,與絕緣
樹脂層交替形成導體配線層。
(製造方法之實施例3)
圖19顯示本發明之製造方法的實施例3。如圖19(a)所示,預先在玻璃支持板101上供給環氧系樹脂5~30μm作為成為抗焊層的絕緣層51,並於其上之層進行無電解銅電鍍後,形成銅的導體配線層4厚度為5~30μm。之後,除去防鍍層,將配線圖案以外之無電解銅電鍍以蝕刻除去。
與之後之圖18(c)~(h)步驟同樣地,供給絕緣樹脂層10、搭載形成有電極端子5之功能元件1後,利用絕緣樹脂層8、11將功能元件1之外周以樹脂密封,並介由金屬介層孔7連接導體配線層3、4,藉此將功能元件1與本發明之電路基板電連接。
於接續的步驟中,如圖19(b)所示,將玻璃支持板101以藥液或拋光除去,使絕緣樹脂層51露出於表面,並以雷射等於構裝於電路基板之零件之電極端子,對於相應部分進行介層孔(開口部)52開口,藉此作為抗焊層的功能。又,於相反面,也形成將介層孔開口的厚度5~30μm的抗焊層51。
接著如圖19(c)所示,將焊球53搭載於單側之抗焊層的開口部,將多個如此附有焊球的功能元件內設基板作為封裝體,進行各封裝體之電檢查後,如圖19(d)進行疊層及回流平坦化處理,藉此可疊層二個以上功能元件內設基板。相較於將多種、多個功能元件設於一個功能元件內設基板,疊層內設1個功能元件的功能元件內設基板時,全體體積會增大,但是,會有於中途步驟可進行各功能元件內設基板之電檢查的優點,能提升製品的產量。
(製造方法之實施例4)
圖20顯示本發明之製造方法之實施例4。使用內設有由Si基材構成之功能元件1的本發明之功能元件內設基板410,再將多個本發明之功能元件內設基板內設於大型基板411,藉此以功能元件內設基板410作為核心層,於單面或兩面設置1層以上銅配線層與絕緣層。此時,藉由設計為使得與功能元件1之各電極端子5接線而擴大端子間距的配線層存在於功能元件內設基板410之表面,功能元件內設基板410於內設於大型基板411前容易進行電檢查。又,僅將於電檢查判定為良品的直徑8吋的功能元件內設基板410,內設於500mm×600mn尺寸的大型基板411,藉此可提升製品產量,可降低於大型板的處理步驟的製造成本。
又,功能元件內設基板410為了從內設之功能元件1之電極端子5直接將配線層接線,係使用可形成微細配線圖案的半加成法形成,但是,於500mm×600mm尺寸的大型基板411的配線步驟中,雖不形成微細配線但可以低成本的減去法形成配線時,於2處分別製造,於作業上為有效率的且產量良好,能進行低成本的製品量產。
以上,係依據上述實施形態說明本發明,但是本發明不僅限於上述實施形態之構成,該技術領域中具有通常知識者可得的各種變形、修正當然包含於本發明之範圍內。
1...功能元件
2...接著層
3...(第1)導體配線層
4...(第2)導體配線層
5...電極端子(第1種介層孔)
7...第2種金屬介層孔
8、9、10、11...絕緣樹脂層
12...電子零件
13...無鉛焊料
14...導體介層孔
15...電極接墊
21、22...絕緣樹脂層
23、24...導體介層孔
25、26、33...導體配線
31...功能元件
32...導體配線層
34...功能元件
35...電極端子
38...絕緣樹脂層
40...接著層(絕緣樹脂層)
41...導體配線層
42...絕緣樹脂層
45...介層孔
51...抗焊層
52...開口部
53...焊球
55...(電鍍)種層
67...介層孔洞
71...導體介層孔
81...玻璃布
82...二氧化矽填料
83...絕緣樹脂層
101...支持板
102、103...配線圖案(導體配線層)
111...功能元件
151、152...導體介層孔
301、302...功能元件內設配線基板
401...電阻體
402...介電體
403...電感
404...中間層
410...功能元件內設基板
411...大型基板
501...電極端子
531...焊球(焊料)
532...底填樹脂
圖1顯示本發明之實施例1,(a)為第2種金屬介層孔之剖面示意圖。(b)為蘑菇形狀之第2種金屬介層孔之剖面示意圖。
圖2顯示本發明之實施例2,(a)為第1種介層孔之剖面示意圖。(b)顯示含有接著用絕緣層之第1種介層孔之剖面示意圖。
圖3顯示本發明之實施例3,(a)為含有功能元件之配線基板之剖面示意圖。(b)為將功能元件之電極與導體配線層皆連接的配線基板。(c)為功能元件之電極在推拔上的配線基板。
圖4顯示本發明之實施例4之配線基板之剖面示意圖。
圖5顯示本發明之實施例5之配線基板之剖面示意圖。
圖6顯示形成有抗焊層之本發明之實施例6之配線基板之剖面示意圖。
圖7顯示構裝有功能元件之本發明之實施例6之配線基板之剖面示意圖。
圖8顯示不使用抗焊層時,本發明之實施例6之配線基板之剖面示意圖。
圖9顯示焊球設於與圖8為相反側之本發明之實施例6之配線基板之剖面示意圖。
圖10顯示本發明之實施例7之搭載有電阻體等之配線基板之剖面示意圖。
圖11顯示本發明之實施例8之具有中間層之配線基板之剖面示意圖。
圖12顯示本發明之實施例9之不具有用於功能元件之接著層之配線基板之剖面示意圖。
圖13顯示本發明之實施例10之疊層有2個配線基板之配線基板之剖面示意圖。
圖14顯示本發明之實施例10之將疊層基板進一步疊層之配線基板之剖面示意圖。
圖15本發明之實施例11之疊層有導體配線層之配線基板之剖面示意圖。
圖16本發明之實施例11之搭載有球閘(ball grid)之圖15所示之配線基板之剖面示意圖。
圖17(a)~(i)顯示本發明之製造方法之實施例1之配線基板之製造方法之剖面示意圖。
圖18(a)~(j)顯示本發明之製造方法之實施例2之配線基板之製造方法之剖面示意圖。
圖19(a)~(d)顯示本發明之製造方法之實施例3之配線基板之製造方法之剖面示意圖。
圖20顯示本發明之製造方法之實施例4之配線基板之製造方法之剖面示意圖。
3...(第1)導體配線層
4...(第1)導體配線層
7...第2種金屬介層孔
8...絕緣樹脂層
55...(電鍍)種層
81...玻璃布
82...二氧化矽填料
Claims (5)
- 一種配線基板之製造方法,特徵在於包含以下步驟:於支持板之上,形成第1導體配線層及絕緣樹脂層至少各1層;於該絕緣樹脂層形成介層孔洞,且將該介層孔洞內側面之該絕緣樹脂粗糙化;以該支持板作為供電層,於該介層孔洞內部以電鍍方式形成金屬介層孔;搭載至少1個功能元件,且於該功能元件之周圍形成絕緣樹脂層;於該功能元件之上形成1層以上之第2導體配線層後,除去該支持板。
- 如申請專利範圍第1項之配線基板之製造方法,其中,於該介層孔洞內部形成該金屬介層孔的步驟,係以印刷方式代替電鍍充填導電性糊劑而形成金屬介層孔之步驟。
- 如申請專利範圍第1或2項之配線基板之製造方法,其中,更包含以下步驟:利用拋光或研削將該金屬介層孔上部平坦化,同時將該功能元件之電極端子部分正上方之該絕緣樹脂除去。
- 如申請專利範圍第1或2項之配線基板之製造方法,其中,該支持板係預先形成有脫離層,於製造步驟中將該支持板從該脫離層除去。
- 如申請專利範圍第1或2項之配線基板之製造方法,其中,該支持板含有銅、鐵、鈦、鎳、鉻、鋁、鈀、鈷中任一者以上之金屬元素。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5688289B2 (ja) | 2008-05-09 | 2015-03-25 | インヴェンサス・コーポレイション | チップサイズ両面接続パッケージの製造方法 |
US8168470B2 (en) * | 2008-12-08 | 2012-05-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound |
JP4833307B2 (ja) * | 2009-02-24 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法 |
JPWO2010134511A1 (ja) * | 2009-05-20 | 2012-11-12 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2011096900A (ja) * | 2009-10-30 | 2011-05-12 | Fujitsu Ltd | 導電体およびプリント配線板並びにそれらの製造方法 |
WO2011089936A1 (ja) * | 2010-01-22 | 2011-07-28 | 日本電気株式会社 | 機能素子内蔵基板及び配線基板 |
US8232643B2 (en) | 2010-02-11 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lead free solder interconnections for integrated circuits |
US20130050967A1 (en) * | 2010-03-16 | 2013-02-28 | Nec Corporation | Functional device-embedded substrate |
WO2011114774A1 (ja) * | 2010-03-18 | 2011-09-22 | 日本電気株式会社 | 半導体素子内蔵基板およびその製造方法 |
JP5715835B2 (ja) * | 2011-01-25 | 2015-05-13 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
US8709933B2 (en) * | 2011-04-21 | 2014-04-29 | Tessera, Inc. | Interposer having molded low CTE dielectric |
US20120286416A1 (en) * | 2011-05-11 | 2012-11-15 | Tessera Research Llc | Semiconductor chip package assembly and method for making same |
JP2013041633A (ja) * | 2011-08-11 | 2013-02-28 | Dainippon Printing Co Ltd | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブ、およびサスペンション用基板の製造方法 |
US11127664B2 (en) * | 2011-10-31 | 2021-09-21 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
US8957518B2 (en) * | 2012-01-04 | 2015-02-17 | Mediatek Inc. | Molded interposer package and method for fabricating the same |
KR20130097481A (ko) * | 2012-02-24 | 2013-09-03 | 삼성전자주식회사 | 인쇄회로기판(pcb) 및 그 pcb를 포함한 메모리 모듈 |
TWI508249B (zh) * | 2012-04-02 | 2015-11-11 | 矽品精密工業股份有限公司 | 封裝件、半導體封裝結構及其製法 |
US9236322B2 (en) * | 2012-04-11 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for heat spreader on silicon |
JP5122018B1 (ja) * | 2012-08-10 | 2013-01-16 | 太陽誘電株式会社 | 電子部品内蔵基板 |
US9686854B2 (en) * | 2012-09-25 | 2017-06-20 | Denso Corporation | Electronic device |
US9035194B2 (en) * | 2012-10-30 | 2015-05-19 | Intel Corporation | Circuit board with integrated passive devices |
JP5285819B1 (ja) * | 2012-11-07 | 2013-09-11 | 太陽誘電株式会社 | 電子回路モジュール |
US20140167900A1 (en) | 2012-12-14 | 2014-06-19 | Gregorio R. Murtagian | Surface-mount inductor structures for forming one or more inductors with substrate traces |
TWI489176B (zh) * | 2012-12-14 | 2015-06-21 | Elan Microelectronics Corp | 行動電子裝置的螢幕控制模組及其控制器 |
KR101420543B1 (ko) * | 2012-12-31 | 2014-08-13 | 삼성전기주식회사 | 다층기판 |
KR101995276B1 (ko) * | 2013-01-18 | 2019-07-02 | 메이코 일렉트로닉스 컴파니 리미티드 | 부품내장기판 및 그 제조방법 |
US9087777B2 (en) * | 2013-03-14 | 2015-07-21 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US8884427B2 (en) | 2013-03-14 | 2014-11-11 | Invensas Corporation | Low CTE interposer without TSV structure |
US9165878B2 (en) * | 2013-03-14 | 2015-10-20 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US9119313B2 (en) * | 2013-04-25 | 2015-08-25 | Intel Corporation | Package substrate with high density interconnect design to capture conductive features on embedded die |
KR102031967B1 (ko) | 2013-05-07 | 2019-10-14 | 엘지이노텍 주식회사 | 발광 소자 패키지 |
JP2015028986A (ja) * | 2013-07-30 | 2015-02-12 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
KR101548421B1 (ko) * | 2013-08-27 | 2015-08-28 | 삼성전기주식회사 | 다층인쇄회로기판의 제조방법 |
US9613930B2 (en) * | 2013-10-25 | 2017-04-04 | Infineon Technologies Ag | Semiconductor device and method for manufacturing a semiconductor device |
JP6303443B2 (ja) * | 2013-11-27 | 2018-04-04 | Tdk株式会社 | Ic内蔵基板の製造方法 |
US9443758B2 (en) | 2013-12-11 | 2016-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connecting techniques for stacked CMOS devices |
US9553059B2 (en) | 2013-12-20 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside redistribution layer (RDL) structure |
JP6341714B2 (ja) * | 2014-03-25 | 2018-06-13 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
CN105981484B (zh) * | 2014-04-10 | 2018-11-09 | 株式会社村田制作所 | 元器件内置多层基板 |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
KR101634067B1 (ko) * | 2014-10-01 | 2016-06-30 | 주식회사 네패스 | 반도체 패키지 및 그 제조방법 |
US9406629B2 (en) * | 2014-10-15 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package structure and manufacturing method thereof |
JP5778331B1 (ja) * | 2014-12-26 | 2015-09-16 | 古河電気工業株式会社 | 絶縁電線およびコイル |
JP5778332B1 (ja) * | 2014-12-26 | 2015-09-16 | 古河電気工業株式会社 | 耐曲げ加工性に優れる絶縁電線、それを用いたコイルおよび電子・電気機器 |
KR102356810B1 (ko) * | 2015-01-22 | 2022-01-28 | 삼성전기주식회사 | 전자부품내장형 인쇄회로기판 및 그 제조방법 |
TWI562299B (en) * | 2015-03-23 | 2016-12-11 | Siliconware Precision Industries Co Ltd | Electronic package and the manufacture thereof |
JP6299657B2 (ja) * | 2015-04-22 | 2018-03-28 | 京セラドキュメントソリューションズ株式会社 | インクジェット記録装置 |
JP6620989B2 (ja) * | 2015-05-25 | 2019-12-18 | パナソニックIpマネジメント株式会社 | 電子部品パッケージ |
US10090241B2 (en) * | 2015-05-29 | 2018-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device, package structure and method of forming the same |
JP2017017238A (ja) * | 2015-07-03 | 2017-01-19 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
TW201719824A (zh) * | 2015-11-20 | 2017-06-01 | 恆勁科技股份有限公司 | 封裝基板 |
CN106783795A (zh) * | 2015-11-20 | 2017-05-31 | 恒劲科技股份有限公司 | 封装基板 |
KR102582421B1 (ko) * | 2016-01-29 | 2023-09-25 | 삼성전자주식회사 | 인쇄회로기판 및 이를 구비한 전자소자 패키지 |
DE102016103585B4 (de) * | 2016-02-29 | 2022-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt |
US10811182B2 (en) | 2016-10-28 | 2020-10-20 | Samsung Electro-Mechanics Co., Ltd. | Inductor and method of manufacturing the same |
US9875958B1 (en) | 2016-11-09 | 2018-01-23 | International Business Machines Corporation | Trace/via hybrid structure and method of manufacture |
CN106783631B (zh) * | 2016-12-22 | 2020-01-14 | 深圳中科四合科技有限公司 | 一种二极管的封装方法及二极管 |
CN106783632B (zh) * | 2016-12-22 | 2019-08-30 | 深圳中科四合科技有限公司 | 一种三极管的封装方法及三极管 |
CN108307581A (zh) | 2017-01-12 | 2018-07-20 | 奥特斯奥地利科技与系统技术有限公司 | 具有嵌入式部件承载件的电子设备 |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
US11276634B2 (en) * | 2017-05-23 | 2022-03-15 | Intel Corporation | High density package substrate formed with dielectric bi-layer |
US10892671B2 (en) * | 2017-07-25 | 2021-01-12 | GM Global Technology Operations LLC | Electrically conductive copper components and joining processes therefor |
JP2019041041A (ja) * | 2017-08-28 | 2019-03-14 | 新光電気工業株式会社 | 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法 |
US10886263B2 (en) * | 2017-09-29 | 2021-01-05 | Advanced Semiconductor Engineering, Inc. | Stacked semiconductor package assemblies including double sided redistribution layers |
JP7062929B2 (ja) * | 2017-11-30 | 2022-05-09 | 凸版印刷株式会社 | タッチパネル |
US10849239B2 (en) * | 2018-01-19 | 2020-11-24 | Ncc Nano, Llc | Method for curing solder paste on a thermally fragile substrate |
JP7046639B2 (ja) * | 2018-02-21 | 2022-04-04 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
US11315891B2 (en) | 2018-03-23 | 2022-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming semiconductor packages having a die with an encapsulant |
JP6766989B1 (ja) * | 2018-12-13 | 2020-10-14 | 株式会社村田製作所 | 樹脂基板、および電子機器 |
US10985118B2 (en) * | 2019-02-22 | 2021-04-20 | Xsight Labs Ltd. | High-frequency module |
US11101226B2 (en) | 2019-02-22 | 2021-08-24 | DustPhotonics Ltd. | Method for conveying high frequency module and a high-frequency module |
JP2021150311A (ja) | 2020-03-16 | 2021-09-27 | キオクシア株式会社 | 半導体装置 |
TW202201673A (zh) | 2020-03-17 | 2022-01-01 | 新加坡商安靠科技新加坡控股私人有限公司 | 半導體裝置和製造半導體裝置的方法 |
US11715699B2 (en) * | 2020-03-17 | 2023-08-01 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
KR20220001634A (ko) * | 2020-06-30 | 2022-01-06 | 삼성전기주식회사 | 인쇄회로기판 |
JP2023043862A (ja) * | 2021-09-16 | 2023-03-29 | 方略電子股▲ふん▼有限公司 | 電子装置 |
US12040284B2 (en) | 2021-11-12 | 2024-07-16 | Invensas Llc | 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna |
WO2024048713A1 (ja) * | 2022-08-31 | 2024-03-07 | 京セラ株式会社 | 印刷配線板及びその製造方法 |
US20240130040A1 (en) * | 2022-10-12 | 2024-04-18 | Innolux Corporation | Conductive film and test component |
CN116417356B (zh) * | 2023-06-12 | 2023-09-05 | 甬矽半导体(宁波)有限公司 | 芯片封装方法、芯片封装模块和内埋衬底式芯片封装结构 |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05235544A (ja) * | 1992-02-19 | 1993-09-10 | Ibiden Co Ltd | 複合プリント配線板の製造方法 |
CN1044762C (zh) * | 1993-09-22 | 1999-08-18 | 松下电器产业株式会社 | 印刷电路板及其制造方法 |
US5457605A (en) * | 1993-11-23 | 1995-10-10 | Motorola, Inc. | Electronic device having coplanar heatsink and electrical contacts |
US6147869A (en) * | 1997-11-24 | 2000-11-14 | International Rectifier Corp. | Adaptable planar module |
JP2000236150A (ja) * | 1999-02-16 | 2000-08-29 | Nec Kansai Ltd | 配線基板およびその製造方法 |
WO2001031984A1 (fr) | 1999-10-26 | 2001-05-03 | Ibiden Co., Ltd. | Panneau de cablage realise en carte imprimee multicouche et procede de production |
JP4854846B2 (ja) | 2000-02-25 | 2012-01-18 | イビデン株式会社 | 多層プリント配線板の製造方法 |
JP4854845B2 (ja) | 2000-02-25 | 2012-01-18 | イビデン株式会社 | 多層プリント配線板 |
JP4749563B2 (ja) | 2000-02-25 | 2011-08-17 | イビデン株式会社 | 多層プリント配線板および多層プリント配線板の製造方法 |
JP4656737B2 (ja) | 2000-06-23 | 2011-03-23 | イビデン株式会社 | 多層プリント配線板および多層プリント配線板の製造方法 |
JP4562881B2 (ja) | 2000-08-18 | 2010-10-13 | イビデン株式会社 | 半導体モジュールの製造方法 |
JP4931283B2 (ja) | 2000-09-25 | 2012-05-16 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
JP4618919B2 (ja) | 2000-12-15 | 2011-01-26 | イビデン株式会社 | 半導体素子を内蔵する多層プリント配線板の製造方法 |
US6873529B2 (en) * | 2002-02-26 | 2005-03-29 | Kyocera Corporation | High frequency module |
JP4037697B2 (ja) * | 2002-06-19 | 2008-01-23 | イビデン株式会社 | 多層化回路基板およびその製造方法 |
JP4054269B2 (ja) * | 2003-03-20 | 2008-02-27 | Tdk株式会社 | 電子部品の製造方法および電子部品 |
JP3938921B2 (ja) * | 2003-07-30 | 2007-06-27 | Tdk株式会社 | 半導体ic内蔵モジュールの製造方法 |
JP2005150553A (ja) * | 2003-11-18 | 2005-06-09 | Ngk Spark Plug Co Ltd | 配線基板およびその製造方法 |
JP2005236039A (ja) | 2004-02-19 | 2005-09-02 | Tdk Corp | 半導体ic内蔵基板及びその製造方法、並びに、半導体ic内蔵モジュール |
TWI269423B (en) * | 2005-02-02 | 2006-12-21 | Phoenix Prec Technology Corp | Substrate assembly with direct electrical connection as a semiconductor package |
JP4227973B2 (ja) * | 2005-05-26 | 2009-02-18 | Tdk株式会社 | 基板、電子部品、及び、これらの製造方法 |
JP4016039B2 (ja) | 2005-06-02 | 2007-12-05 | 新光電気工業株式会社 | 配線基板および配線基板の製造方法 |
US7737368B2 (en) * | 2005-09-30 | 2010-06-15 | Sanyo Electric Co., Ltd. | Circuit board and method of manufacturing circuit board |
JP2007096185A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 回路基板 |
JP2007180105A (ja) * | 2005-12-27 | 2007-07-12 | Sanyo Electric Co Ltd | 回路基板、回路基板を用いた回路装置、及び回路基板の製造方法 |
JP4476226B2 (ja) * | 2006-02-24 | 2010-06-09 | 三洋電機株式会社 | 回路基板および回路基板の製造方法 |
TWI298941B (en) | 2006-04-19 | 2008-07-11 | Advanced Semiconductor Eng | Method of fabricating substrate with embedded component therein |
WO2007126090A1 (ja) * | 2006-04-27 | 2007-11-08 | Nec Corporation | 回路基板、電子デバイス装置及び回路基板の製造方法 |
JP4758869B2 (ja) * | 2006-11-08 | 2011-08-31 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP2008159973A (ja) * | 2006-12-26 | 2008-07-10 | Nec Corp | 電子部品モジュールおよびこれを内蔵した部品内蔵回路基板 |
KR100811034B1 (ko) * | 2007-04-30 | 2008-03-06 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판의 제조방법 |
JP2009016818A (ja) * | 2007-07-04 | 2009-01-22 | Samsung Electro-Mechanics Co Ltd | 多層印刷回路基板及びその製造方法 |
US7893527B2 (en) * | 2007-07-24 | 2011-02-22 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor plastic package and fabricating method thereof |
TWI450666B (zh) * | 2007-11-22 | 2014-08-21 | Ajinomoto Kk | 多層印刷配線板之製造方法及多層印刷配線板 |
JP5284146B2 (ja) * | 2008-03-13 | 2013-09-11 | 日本特殊陶業株式会社 | 多層配線基板、及びその製造方法 |
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