TW306001B - - Google Patents

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A7 B7 五、發明説明（1 ) (請先閱讀背面之注意事項再填寫本頁) 本發明係關於延長由DRAM (Dynamic RandomAcce ss Memory)所構成之半導體記憶電路之資料保持時間之 延長裝置及延長方法。 近年來，已開發出許多利用內部儷池驅動之攜帶式資 訊裝置。這種攜帶式裝置爲了延長內部電池囅動內部零件 之時間，希望更進一步減少其內部零件之一之半導櫳記憶 電路之消耗功率。 構成半導體記憶電路之D R AM因爲其構造上之原因 ，使其記億之資料，亦即儲存之電荷洩漏。因此，即使在 非動作狀態時，亦即待命時，其使傭存之電荷復原成初期 狀態之更新動作必須以一定之時間間隔重複進行。若可將 更新動作之間隔設定爲較長，即可減少待命時之消耗電流 ，可延長攜帶式裝置之內部電池之溽命。 以下說明D RAM之主要結構，及儲存之電荷之洩漏 通路。 經濟部中央標準局員工消費合作社印製 第2 5圖表示DRAM之主要結構。圖中，a爲記憶 體晶胞，b爲設置許多個記憶體晶胞a而構成之記憶體晶 胞陣列。記憶體晶胞a係由記憶體晶胞電晶體c及記憶體 晶胞電容器d所構成。記憶體晶胞電晶體c之閘極G經由 字線WL連接於字線驅動電路6，第1電極q經由位元線 BL連接於偵測放大器f·記億體晶胞c之第2電極t與 記憶體晶胞電容器d之一方之電極互相連接而形成電荷儲 存節點j 。電荷儲存節黏j中儲存相當於一定電位VSN 之電荷做爲資料，例如在高資料時被充電成V S N = 本紙張尺度遑用中國國家標準（CNS ) A4現格（210X297公釐） -4 - \/ 3〇6〇〇ι A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（2 ) Vcc (Vcc爲例如3. 6V之電源電壓），在低資料 時被充電成爲VSN=〇v·記億體晶胞電容器d之另― 電極連接於晶胞板節點g。記憶體晶胞板電位產生電路h 施加一定之晶胞板節點電位V c p (例如V c p = 1. 8V)於該節點g。一定之基板節點電位VBB (例 如VBB=-1. 5V)施加於記憶體晶胞電晶體c之基 板節點i。 第2 7圖表示記億髖晶胞電晶體c所產生之電荷之洩 漏通路。圖中之記憶體晶胞電晶體c係由N通道型MO S 電晶體所構成。圖中，電荷儲存節點j經由記憶體晶胞電 晶體c之P型基板與N型擴散層間之P N接合k連接於基 板節點i 。因此，儲存高資料之電荷儲存節點j ( V S N =3. 6V)中，儲存之電荷經由PN接合k洩漏至P型 基板而流入基板節點i (VBB=—1. 5乂）中。當記 憶體晶胞電晶體c成爲斷路狀態時，若第1電極Q之電位 低於第2電位t之電位，則第1電極q變成源極，第2電 極t變成吸極，因而形成電荷從第2電極t洩漏至第1電 極q之洩漏通路Lpl。相反的，若第2電極t之電位較 低時，第2電極t成爲源極，第1電極q成爲吸極，形成 電荷從第1電極q洩漏至第2電極t之洩漏通路Lp2。 因此，在儲存高資料之電荷儲存節黏j ( V S N = 3 . 6 V)中，儲存之電荷從第2電極t經由洩漏通路L p 1洩 漏至第1電極q，而在儲存低資料之電荷儲存節點j ( VSN = 〇v)中，第1電極q中之電荷經由洩漏通路 -5 本紙法尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） -'v/ ^ 「裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（3 ) L P 2流入第2電極大。因此，如第2 6圖所示，在記憶 髙資料時，在對一定之記億體晶胞a進行更新後，至其記 億體晶胞a之電荷儲存節點j之電位VSN降低至髙賫料 之讀出界限電位VI im( )之期間內，必須對一 定之記憶體晶胞a進行另一次更新。若電荷儲存節點電位 V S N之降低速度慢（亦即電荷儲存節點j之電荷洩漏置 少）時，可將更新週期設定爲較長，因此可減小待命時之 消耗電流。 各記億髏晶胞之電荷儲存節點j之電荷洩漏量不相同 。因此，通常更新週期係對應於洩漏最多之記億體晶胞設 定爲較長。 因此，可考慮將記億體晶胞陣列b中，洩漏置多而不 良之記憶體晶胞置換成洩漏童少之良好記億體晶胞。然而 ，當D RAM之容置變大時，不良記憶體晶胞之數置亦增 加•故從冗餘面稹增大等觀點而言，以冗餘記憶體晶胞置 換全部記億體晶胞，實際上並非良策· 因此，在日本特開平4—17916號，及平5_ 經濟部中央標準局員工消費合作社印製 . 1裝-- (請先聞讀背面之注意事項再填寫本頁)

2 9 1 5 3 4號中揭示之技術中，即使電荷儲存節點 j之電位因通過P N接合之電荷之洩漏而發生變化，仍在 開始動作之前使其電位復原至原來之電位值。該技術係容 許電荷之洩漏之消極方法。日本特開平6-111567 (習用例1 )中揭示之限制電荷洩漏量本身之稹極技術中 ，係減小P N接合兩端之電位差而加以限制，藉此減少通 過P N接合之洩漏電流而加以抑制•該公報中，限制P N 本紙張尺度適用中國國家橾季（CNS ) A4規格（210X297公釐） A7 B7 3〇6〇〇χ 五、發明説明（4 ) (請先閱讀背面之注意事項再填寫本頁) 接合之電位差使其變成較小之結構係降低晶胞板節點g之 電位，藉此以記億體晶胞電容器d之電容置耦合降低電荷 儲存節點j之電位，以便限制電荷儲存節點j與基板節點 i間之電位差（亦即P N接合之電位差）使其變小。 經濟部中央標隼局員Η消費合作社印製 在 Γ Α34 ns 256 Mb DRAM with Brosted Sense-Grou nd Scheme」（1 9 94 IEEE I nternationa1 So 1id-State C ircuits Conference/ SESSION 8/DRAMS ANDNON-VOLATIL E MEMORIES/PAPER TA8.2)(習用例2)中揭示一種在記 億體晶胞電晶體c成爲斷路時限制流通於其吸極與源極間 之洩漏電流（斷路電流）之技術。其中*在待命時*亦即 字線之電位成爲電位時，將位元線B L之電位設定 爲稍高於零電位之電位。該技術因爲在待命時位元線B L 之電位成爲設定電位。因此，若記億體晶胞電晶雔c之第 1電極q (連接於位元線B L之«極）成爲源極時，記億 體晶胞電晶體c之閘極與源極間之電位差Vgs (=閘極 電位Vg -源極電位V s )成爲負電位·因此記億體晶胞 電晶體c之斷路狀態更加強，可有效的抑制從電荷儲存節 點j經由記憶體晶胞電晶體c流通至位元線B L之斷路電 流量。 然而，若希望稹極的減小P N接合之洩漏電流及記億 髖晶胞電晶體c之斷路電流時，即使組合習用例與習用例 2 *仍發生如下之問題。 亦即習用例1中，若電荷儲存節點j中儲存低資料時 (V S N = 〇 V )，於待命當中，該節黏j之電位配合晶 本紙張尺度適用中國國家標準（CNS ) Α4规格（2丨0><297公釐） A7 B7 五、發明説明（5 ) 胞板節點g之電位下降控制而成爲負電位。此時，記億體 晶胞電晶體c之第2電極t (連接於電荷儲存節黏j之電 極）成爲源極，閘極與源極間之電壓Vg s成爲正電位， 故記憶體晶胞電晶體c成爲導通，結果電流從位元線B L 經由記億體晶胞電晶體c流至電荷儲存節點j ，故電荷儲 存節點j之電位上昇，破壤低資料。這種缺點在電荷儲存 節點J中儲存高資料時不會發生*亦即此時，記憶體晶胞 電晶體c之第1電極q(連接於位元線BL之電極）成爲 源極，故習用例2之結構產生如期之作用，記憶體晶胞電 晶》c之斷路狀態加強。結果，從電荷儲存節黏J經由記 憶體晶胞電晶體J流通至位元線B L之斷路電流減小，故 電荷儲存節點J之高資料可順利的殘存。 經濟部中央標準局員工消費合作社印製 --;-------J装------訂 (請先閱讀背面之注意事項再填寫本頁) 採用習用例2之結構有時較採用習用例1之結構更爲 有效。亦即若記憶體晶胞電晶體係採用如第1 6圖所示之 S Ο I (Silicon On Insulator)構造之電晶 18 時，因爲 有絕緣體設置在P型基板與2個電極之間，故PN接合不 存在。因此，不必考慮通過P N接合流通之洩漏電流•若 記憶體晶胞電晶體更細微化時，因爲閘極氧化膜之耐壓降 低，故施加電壓必須低，因此，記億體晶胞電晶體之臨限 值氰壓亦降低，通過記憶體晶胞電晶體之電流亦增加。此 時，採用習用例2而減小通過記憶體晶胞之斷路電流成爲 重要因素。但亦可能有不能採用習用例2之情況。以下說 明這種情況。在待命中，集中進行對各記憶體晶胞a之更 新時，有不進行更新動作之完全停止期間。通常在該完全 本紙張尺度適用中國國家標準（CNS ) A4規格（21 〇 X 297公釐） 經濟部中央標準局員工消費合作社印裝 A7 _____ B7 五、發明説明（6 ) 停止期間內，位元線B L被預先充電成爲電源電壓或其中 間電位（電源電壓之1/2之亀位）•因此，在此狀況下 ，不能採用習用例2之結構（亦即以字線電位爲、〇〃電 位爲前提，設定爲稍高於該電位之高電位之結構） 。在此狀況下，若電荷儲存節黏J中儲存低資料，則記億 體晶胞電晶體c之第2電極t (連接於電荷儲存節點j之 電極）成爲源極，故記億《晶胞電晶體c導通，電流從位 元線B L經由記憶體晶胞電晶體c流通至電荷儲存節點j ，可能破壤低資料。 DRAM中，因爲記憶低資料之記憶體晶胞與記慵高 資料之記憶體晶胞混合存在，故習用例中皆不可能在不破 壤該兩種資料之情況下抑制P N接合之洩漏電流或記憶體 晶胞電晶體之斷路電流。 本發明之目的爲提供一種可解決上述問題，在不破壞 各電荷儲存節點之低資料或高資料之情況下抑制P N接合 之洩漏電流或記億體晶胞電晶體之斷路電流，延長資料之 保持期間，因此可設定較長之更新週期，減輕攜帶式裝置 之內部電池之消耗電流之裝置及方法。 本發明之目的爲提供一種在限制P N接合之電位差及 抑制洩漏電流時，爲了加強記憶體晶胞電晶體之斷路狀態 ，抑制電荷流通記憶體晶胞電晶體。 若使用具有S 0 I構造之電晶體做爲記億體晶胞電晶 體.時，可在完全停止期間內抑制竃荷流通記憶體晶胞電晶 體。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ 11 n^裝 訂 1 I--^ (請先閱讀背面之注意事項再填寫本頁) B7 3〇6〇〇^ 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 本發明之目的及特徵可由以下之說明成爲更明確。 以下參照圖式說明本發明之實施例。（第1實施例） 本第1圖爲本發明第1實施例之D RAM之全部結構 。該DRAM中，2 1爲記憶體晶胞陣列，2 2爲記憶體 晶胞陣列2 1中之許多記億體晶胞（圖中只表示1個）。 記憶體晶胞2 2具有記憶體晶胞電容器5。81^，/81^ 爲成對之2條位元線* WL爲字線，6爲驅動字線WL之 字驅動電路。2 3爲放大2條位元線BL，/BL間之電 位差之偵測放大器。 如第3圖所示，記憶體晶胞電容器5係由第1電極 5a ，第2電極5b，挾持於第1與第2電極5a，5b 間之絕緣膜5 c所構成。 記憶體晶胞電晶體4中，閘極（控制電極）G連接於 字線WL，第1電極q連接於位元線BL，而在基板節黏 2上施加一定之基板節點電位VBB (例如VBB = -1 . 5V)。記憶體晶胞電晶體4之第2電極t與記億 經濟部中央標準局員工消费合作杜印製 體晶胞電容器5之第1電極5 a互相連接，該連接點形成 電荷儲存節點1。在儲存低資料時，電荷儲存節點1中儲 存相當於1定之電位VSN(=0V)之電荷，而在傭存 髙資料時儲存相當於一定電位V S N (=電源電壓V c c (例如3. 6V)之電荷。 記億體晶胞電容器5之第2電極5 b連接於記憶體晶 胞2 2之晶胞板節點3。該晶胞板節點3連接於供給晶胞 板節黏電位V c p於節黏3之晶胞板電位切換電路（晶胞 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~~ -10 - 經濟部中央標準局員工消費合作社印製 A7 ____B7_ 五、發明説明（8 ) 板電位切換電路）8之輸出端8 a。 第2圖表示記億體晶胞電晶髏4之結構。記憶體晶胞 電晶體4係由形成於P型基板2 a上之N型第1電極q ， N型第2電極，及具有閘極G之N型電晶體所構成。圖中 之N型記億體晶胞電晶體4具有N型第2電極t與P型基 板2a之PN接合11。該PN接合11係接合二極體， 其電荷儲存節點1側成爲陰極，基板節點2 a側成爲陽極 ，容許電流從基板節點2流向電荷儲存節點1。第3圖表 示對應於第1圖所示D RAM之增加第2圖所示記憶體晶 胞電晶體4之PN接合11之結構。 晶胞板節點電位切換電路8連結於產生一定之髙電位 (一定電位）Vcpi(例如1. 8V)之髙電位產生電 路（第1晶胞板電位產生電路）16，及產生一定之低電 位Vcp2 (例如0V)之低電位產生電路（第2晶胞板 電位產生電路）1 7。晶胞板節點電位切換電路8選擇該 高電位Vcpl(=1. 8V)或低電位Vcp2 (= 0V)中之任一方，將該被選擇之電位從输出端子8 a供 給於晶胞板節點3 » 待命時，進行叢訊更新。因此，待命時可區分爲進行 叢訊更新之集中更新期間與不必進行集中更新之完全停止 期間•在完全停止期間內，位元線BL，/BL皆被預充 電爲電源電壓Vc c之1/2值之中間電位（1/2 ·

Vc c)。第3圖中· 7爲定時《路。該定時電路7利用 時間測試，於待命時區別現在之期間爲更新期間或完全停 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) '

-π - V (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 A7 B7 五、發明説明（9 ) 止期間，將表示更新期間或完全停止期間之信號供給於晶 胞板節點電位切換電路8，而在更新期間內產生RAS ( Row Address Strobe) β 晶胞板節點電位切換電路8從定時電路7接受期間區 別信號，在更新期間內選擇高電位產生電路1 6，而在完 全停止期間內選擇低電位產生電路1 7，將選擇之電位 V c ρ 1或V c ρ 2做爲晶胞板節黏電位V c ρ供給於晶 胞板節點3。 如第3圖所示，字驅動電路6連接於字線電位切.換電 路1 0。字線電位切換電路1 0切換接地電位V s s (= 0V)與負電位VBB(例如=1. 5V)而將之输出。 具體言之，如第4圖所示，字線電位切換電路1 〇具有接 地之NMOS型第1電晶體Q7，及输入負電位VBB ( —1. 5V)之NMOS型第2電晶體Q6»NM0S型 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第1電晶體Q 7之閘極從定時電路7接受表示集中更新期 間之信號（''Η'位準）及表示動作時之信猇Ml而開始 動作，NMOS型第2電晶體Q6之閘極從定時器7接受 表示完全停止期間之信號（位準）而開始動作。 第4圖表示字驅動電路6之具體結構。圖中，WD爲 字驅動線。E t h爲接地線。Q1爲將驅動字線WD連接 於字線WL之NMO S型驅動控制電晶體* Q 3爲將接地 線E t h連接於字線WD之NMOS型接地控制電晶體。 接地控制電晶體Q 3連接於字線電位切換電路1 〇之2個 電晶體Q 6，Q 7 · 本紙張尺度適用中國國家樑串·（ CNS )八4規格（210X297公釐） -12 - 經濟部中央標準局員工消費合作社印裝 3θ^Ο〇1 Λ7 __ B7 五、發明説明（ίο) 字線驅動器6中，2 5爲解碼器，該解碼器解碼輸入 信號ADD - 2。選擇本身之字線WL時，字驅動線WD 被解碼器25之输出設定爲高電位VWLO(=3. 6v )9Q8及Q9串聯之2個NMOS電晶髖，該電晶體皆 接受選擇信號ADD-1，若其內容爲指令其本身之內容 時導通，將節點A之電位設定爲接地電位7 s s。Q 1 〇 接受輸入信號VPRE，在其信號VPRE之電位位準成 爲時導通，將昇壓電源之電位（將字線WL活性化 之電位）VPP供給於節點A * Q2爲NMOS型電晶體 °該電晶體在節點A之電位成爲（ = VP P )時導 通’將字線電位切換電路1 〇所選擇之通常電位VWL 1 ( = Vss)或負電位 VWL2( = VBB = — 1. 5 v )供給於節點B。QB爲PMOS型電晶體。該電晶體在 節點A之電位成爲( = Vs s )時導通，將活性電 位VPP供給於節點B。QD爲NMOS型電晶體（第1 電晶體）。該電晶體在節點B之電位成爲通常電位 VWL1 ( = Vss)或負電位 VWL2 ( = VBB = -1 · 5V)時導通，將節點VA (驅動控制電晶體Q1 之閘極）設定爲通常電位VWL1 ( = Vss)，或負電 位VWL2 (=VBB = -1. 5 v )，而在節點B之電 位成爲活性電位V P P時，將節點VA設定爲一定電位（ VPP—Vt (Vt爲臨限值電壓）。INV爲倒相器， 該倒相器將節點B之電位反轉，將反轉之電位供給於接地 控制電晶體Q3之閘極· 本紙伕尺度適用中國國家揉隼（CNS>A4規格（210X297公釐〉 -13 - y ^ 「裝-- (請先閱讀背面之注意事項再填寫本頁)

，1T 經濟部中央標隼局員工消費合作社印裝 A / B7 五、發明説明（η ) 字驅動電路6之動作如下9亦即在動作時，及在待命 中之叢訊更新期間內選擇本身之字線WL時’信號A D D 一 1使電晶體Q8，Q9，QB及QD導通’節點VA之 電位成爲一定電位（VP P - V t ) ’故驅動控制電晶體 Q 1導通。信號A D D _ 2使字18動線WD成爲高電位V WL1(=3. 6v)。因此，字線WL之電位被設定爲 高電位VWL1 ( = 3. 6v)。此時，電晶體Q10 ’ Q 2及接地控制電晶體Q 3成爲斷路狀態。 動作時及在待命中之更新期間內，若未選擇本身之字 線WL時，字線電位切換電路1 0之第1電晶體Q 7導通 ，將通常電位VWL 1 ( = V s s )供給於字驅動電路6 之接地線E t h。字驅動電路6中之電晶體Q1 0，Q2 導通，節點B之電位成爲接地電位VWL1 ( = Vss) 。結果，接地控制電晶體Q 3導通，將字線WL之電位設 定爲接地線Eth之電位VWL1(=Vss)。此時， 電晶體QB及驅動控制電晶體Q1成爲斷路狀態。 在待命中之完全停止期間內，字線電位切換電路1 0 之第2電晶體Q6導通，將負電位VWL2 ( = VBB = -1 · 5v)供給於字線驅動電路6之接地線Eth。字 顆ί動電路6之動作與未選擇本身之字線WL時之動作相同 。亦即，由於電晶體Q10，Q2之導通，節點Β之電位 成爲負電位VWL2(=VBB=—1. 5v)，接地控 制電晶體Q 3導通，將字線WL設定爲接地線E t h之電 位VWL2 ( = - 1. 5)。此時，負電位VBB (= 泰紙張尺度遑用中國國家標準（CNS ) A4规格（210X297公釐） -14 - v ：Π裝------訂------Ϊ, (請先閱讀背面之注意事項再填寫本頁) A7 ___B7 五、發明説明（12 ) —1. 5v)又施加於節點B及節點VA，故驅動控制電 晶體Q1成爲斷路狀態。 若將第2電晶體Q 6之驩動能力設定爲小於第1電晶 體Q7之驅動能力，則即使將2個電晶體Q6，Q7，皆 設定爲導通狀態，字線WL及節點VA之電位只通過第1 電晶體Q7下降至接地電位Vs s附近，然後，經由第2 電晶體緩慢的下降至負電位VBB ( = —l. 5v) ·字 驅動電路6及字線電位切換電路10構成切換記憶體晶胞 電晶體4之閘極電位之電極電位切換電路2 0。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 以下說明本實施例之動作。首先，於待命時，於集中 (叢訊）更新期間（第1期間）內，如第5圓所示的從字 驅動電路6中重複產生RA S信號•因此，逐次的將字線 活性化並且選擇，而且連接於該被選擇之字線之記億體晶 胞電晶體4導通，進行對應之記憶體晶胞2 2之更新。具 體言之，該更新係由於記憶體晶胞電晶體4之導通將電荷 儲存節點1之儲存電荷經由記憶體晶胞電晶體4傳送至位 元線B L，然後，由偵測放大器2 3放大一對位元線B L ，/ B L之電位差，而經由位元線B L放大之電荷經由記 億體晶胞電晶體4再度被儲存於電荷儲存節點1而進行。 在更新期間內，字線驅動電路6將一定電位VWL· 1 ( VWL 1 =〇 v )供給於未被選擇之字線WL ·電位切換 電路8將高電位Vc p 1施加於晶胞板節點3 ’而將一定 電位¥88 1 (VBB1= - 1. 5v)施加於基板節點 2 。 本紙張尺度適用中國國家橾牟（CNS ) A4说格（210 X 297公釐） -15 - A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明 ( 13 ) 1 | 集 中 更 新 期 間 終 了 後 進 入 完 全 停 止 期 間 ( 第 2 期 間 ) 1 1 1 時 t 由 於 電 位 切 換 電 路 8 之 切 換 » 在 晶 胞 板 節 點 3 上 施 加 1 1 高 電 位 V C P 1 ( 1 8 V ) 至 低 電 位 V C P 2 ( = /—V 1 I 請 1 -I 0 V ) 做 爲 晶 胞 板 電 位 V C P 〇 此 時 » 因 爲 字 線 W L 之 電 先 閱 I I 位 V W L 成 爲 非 活 性 電 位 V W L 1 ( = 0 V ) 故 記 億 體 背 1 | 之 1 晶 胞 電 晶 體 4 成 爲 斷路 > 電 位 儲存節 點 1 成 爲 浮 動 狀 態 0 注 意 1 事 1 電 位 儲 存 節 點 1 之 漂 浮 電 容 置 充 分 小 於 記 憶 體 晶 胞 « 容 器 項 再 填 1 5 之 電 容 置 0 因 此 9 當 晶 胞 板 節 點 3 之 電 位 V C P 降 低 -- 窝 本 裝 1 定 電 位 ( V C P 1 — V C P 2 = 1 • 8 V ) 時 由 於 記 憶 頁 1 1 體 晶 胞 電 容 器 5 之 電 容 量 耦 合 y 電 位 儲存 節 點 1 之 電 位 1 1 V S N 亦 降 低 1 8 V 0 1 1 因 此 在 記 億 高 資 料 之 記 億 體 晶 胞 2 2 中 * 電 荷 儲 存 訂 1 節 點 1 與 基 板 節 點 2 間 之 電 位 差 亦 即 施 加 於 接合 二 極 體 1 I 1 1 之 電 壓 ( V S N — V B B ) 從 5 1 V ( = 3 * 6 V 1 I — ( — 1 5 V ) 降 低 至 3 3 V ( = 1 8 V — ( 1 α — 1 5 V ) ) 〇 儲 存 低 資 料 之 記 億 體 晶 胞 2 2 中 施 加 Γ 於 P N 接 合 1 1 之 電 壓 ( V S N — V B B ) 從 1 5 ( = 1 1 0 V — ( — 1 5 V ) 降 低 至 — 0 3 V ( = 一 1 8 V 1 — ( — 1 5 V ) 0 其 降 低 幅 度 等 於 晶 胞板 節 點 3 之 電 位 1 V C P 之 降 低 幅 度 ( V C P 1 — V C P 2 = 1 8 V ) 0 1 I 結 果 J 在 完 全 停 止 期 間 內 儲 存 低 或 髙 資 料 之 各 記 億 體 晶 1 1 I 胞 2 2 中 9 P N 接 合 1 1 之 電 位 差 被 限 刖 成 極 小 9 故 如 第 1 1 2 圖 所 示 » 從 電 荷 儲 存 節 點 1 經 由 接 合 二 極 體 1 1 洩 漏 至 1 1 基 板 節 點 2 之 電 流 1 1 減 少 〇 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 - 經濟部中央標隼局員工消费合作社印裝 A7 _B7_ 五、發明説明（I4 ) 儲存低資料之記億體晶胞2 2中，電荷儲存節點1之 電位V S N如上述的隨著晶胞板節點3之電位V c p之下 降而降低成一0. 3v*此時，因爲PN接合11成爲順 偏壓，故如第6圚所示，電荷儲存節點1之電位VSN被 固定於當初基板節點2之竃位VBB(—1· 5v)附近 。此時，記憶體晶胞電晶體4之第1電極q之電位成爲位 元線BL之預定電電位（=1/2 · Vc c)，記憶體晶 胞電晶體4之第2電極t成爲源極。然而，字線WL之電 位VWL從通常值VWL1 ( = 〇v)降低至負爾:位 V B B ( = - 1 . 5 v )，該負電位 VBB( = 一1. 5v)施加於記憶體晶胞電晶體4之閘極，故記憶 體晶胞電晶體4之閘極與源極間之電位Vg s變成0電位 ，加強記億體晶胞電晶體4之斷路狀態。結果，從位元線 B L經由記億體晶胞電晶體4流通至電荷儲存節黏1之電 流量減少。因此，可保持良好之電荷儲存節點1之低資料 〇 然後，開始變成更新期間時，晶胞板節黏3之電位 Vcp從低電位Vcp2 ( = 〇v)切換成高電位Vcp (=1. 8v) ·因此，由於記憶體晶胞電容器5之電容 量耦合，電荷儲存節點1之電位VSN亦上昇1 . 8 v。 若任意的設定晶胞板節點3之電位變動置（V c p 1 — Vcp2)，使得在高資料時該上昇之電荷儲存節點1之 電位VSN變成高於高資料讀出界限電壓乂1 im( #)(=初期電位Vcc —完全停止期間時之電位下降量 本紙張尺度ϋ用巾關家鮮（CNS ) A4规格（210X297公羞)一 '~~ ~ 17 - —III Γ裝------訂 (請先閱讀背面之注意事項再填寫本頁) _〇l A7 ____B7 五、發明説明（15 ) △VH)，在低資料時變成低於低資料讀出界限電壓 VI i m ( ' L ")(=初期電位 Vss ( = 〇v)+ 完 全停止期間時之電位上昇置AVL)，則可分別做爲低或 高資料讀出。 因此，如第5圖中資線所示。年論儲存於電荷儲存節 點1之資料爲低資料或高資料，其電荷儲存節點1之電位 變化速度較該圖中虛線所示之習用裝置之速度爲慢，使得 資料之保持時間增長》 以上在待命中之完全停止期間內將晶胞板電位V c p 從高電位Vcpl (=1. 8v)切換成低電位Vcp2 ( = 0v) ·但本發明不受其限制。本發明亦可應用於將 晶胞板於每字線WL以電氣方式分割而選擇1條字線時， 將該字線所屬之晶胞板節點3從低電位Vcp2(=〇v )切換成高電位Vcpl(=1. 8v)，如第28圖所 示的成爲分散更新之情況。在該分散更新時，因爲執行更 新之期間被分割成許多段，故與集中更新比較，發熱量較 少•（第1實施例之變更例） 經濟部中央標隼局員工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 第7圈至第9圖表示第1實施例之變更例1。第1實 施例中，將字線WL之電位在集中更新期間時設定爲接地 電位Vs s ，在完全停止期間時設定爲負電位VBB。在 變更例中，變更字驅動電路6之一部分結構，如第7圓所 示的在更新期間及完全停止期間皆將字線WL之電位設定 爲負電位VB B，待命時經常加強記憶體晶胞電晶體4之 斷路程度。 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ~~~ -18 - 經濟部中央標隼局員工消費合作社印製 3〇6〇〇! Λ7 B7 五、發明説明（16) 在第8圖之字驅動電路6 >中，接地控制電晶體（負 電位控制電晶體）Q 3及NMOS型電晶體（第2電晶體 )Q 2係由臨限值電壓V t N大之電晶體所構成。各臨限 值電壓VtN係接地電壓Vs s與負電位VBB (= 一 1. 5v)之差電位（ = 1. 5v)以上之數值（

Vs s-VBB^VtN)(例如 VtN = 2· Ον)。 2個電晶體Q2，Q3之連接點’亦即節點C，或接地線 (配線）E t h連接於負電位VBB ·在節點B與接地間 配置串聯之2個NMOS型電晶AIQ4，Q5，而節點A 之電位被供給於一方之電晶髖（第3電晶體）Q4之閘極 ，另一方之電晶體Q5連接成二極髏。2個電晶體Q3， Q 5之驩動能力設定爲大於NMO S型電晶體Q 2之驅動 能力。 字驅動電路6/之動作如下•以下只說明與第1實施 例之字驅動器6之不同。動作時及更新期間時若選擇本身 之字線，則節點Α之電位變成接地電位V s s ，節點Β之 電位變成昇壓電位VP P，故驅動控制電晶體Q 1導通， 字線WL之電位變成字驅動線WD之電位VP P。此時， NMO S型電晶髖Q 2之閘極與源極間電壓V g s變成 Vgs=Vs s-VBB = l. 5v，但因爲其臨限值電 壓 VtN( = 2. 〇v)大於電壓 Vgs ( = 1. 5 v ) ，故變.成斷路，因此，不會產生從節點B至負電位VB B 之貫穿電流。節點B之電位VPP被倒相器INV反轉而 成爲接地鼋位V s s ，而該反轉電位V s s输入接地控制 本紙張尺度通用中國國家揉準（CNS ) A4規格（210X297公釐） I I 1 裝 II 訂 II -^ (請先閱讀背面之注意事項再填寫本頁) -19 - A7 B7 經濟部中央標隼局員工消費合作社印装 五、發明説明 ( 17 ) 1 ] 電晶 體 Q 3 之 閘 極 0 因 此 接 地 控 制 電 晶 體Q 3 之 閘 極 與 1 1 源極 間 電 位 V g S 變 成 V S S = V S S — V B B 0 然 後 而 1 1 基於 上 述 理 由 ♦ 接 地 控 制 電 晶 體 Q 3 成 爲 斷路 > 不 會 產 生 1 I 從字 線 W L 流 至 負 電 位 V B B 之 貫 穿 電 流 0 請 先 閱 I 若 在 更 新 期 間 內 未 選 擇 本 身 之 字 線 時 ，及 完 全 停 止 期 讀 背 ir 1 —1 I 間內 時 f 在 其 開 始 時節 點 A 之 電 位 變 成 昇 壓電 位 V P P 後 之 注 意 1 1 I ，N Μ 0 S 型 電 晶 體 Q 2 > Q 4 Q 5 同 時導 通 〇 然 而 1 事 項 1 I 因爲 電 再 填 晶 體 Q 2 之 ΒΠΤ 规 動 能 力 小 於 其 他 串 聯 之電 晶 體 Q 4 9 寫 本 裝 Q 5 之 驅 動 能 力 9 故 充 電 於 節 點 B 及 節 黏 V A 之 電 荷 經 由 頁 1 1 串聯 之 電 晶 體 Q 4 > Q 5 接 地 〇 然 後 當 2個 節 點 B 1 1 V A 之 電 位 變 成 — 定 電 位 ( = V S S + V t ) 時 在 此 時 1 1 刻， 充 電 電 荷 經 由 電 晶 體 Q 2 被 排 出 至 負 電位 V B B 2 訂 I 個節 點 B 9 V A 之 電 位 變 成 該 負 電 位 V B B。 結 果 電 源 1 I 電位 ( = m Η 難 ) 施加 於 接 地 控 制 電 晶 體 Q 3 之 閘 極 而 使 1 1 I 電晶 體 Q 3 導 通 » 字 線 W L 經 由 接 地 線 E t h 連 接 於 負 電 1 位V Β B 使 字 線 W L 之 電 位 變 成 負 電 位 V Β B 0 第 9 圓 丨· 表示 字 驅 動 電 路 6 - 之 動 作 之模 擬 波 形 〇 1 1 因 此 本 變 更 列 中 9 可 省 略 第 1 實 施 例中 所 需 要 之 供 1 給於 字 線 電 位 切 換 電 路 1 0 之 控 制 信 號 t 可在 不 增 加 消 耗 1 電流 之 情 況 下 簡 化 結 構 » ( 第 1 實 施 例 之 變更 例 2 ) 1 I 第 1 0 ( a ) 圖 表 示 第 1 實 施 例 之 變 更例 2 〇 第 1 實 1 1 1 施例 中 » 即 使 記 億 體 晶 胞 電 晶 體 4 之 斷 路 電流 小 * 若 晶 胞 1 1 板節 點 3 之 電 位 V C P 之 變 化 宽度 ( V C pl 一 V C P 2 1 1 )大 時 9 將 晶 胞 板 節 點 3 之 電 位 從低 電 壓 V c P 1 復 元 成 1 1 本紙張尺度適用t國圔家揉牟（CNS) A4規格（210X297公釐） -20 - 經濟部中央標準局員工消費合作社印製 A7 ____B7_ _ 五、發明説明（i8) 通常電壓V c P 2時，可能發生電荷儲存節點1之電位超 過低資料讀出界限電壓V 1 i m ( ）而變成不能讀 出低資料之情況•本變更例中，減小晶胞板節點3之電位 變化寬度。 亦即，如第10(a)圖所示，在晶胞板節點電位切 換電路8與低電壓產生電路17之間設置NMOS型二極 體1 2。該二極體1 2係由NMOS型電晶體所構成，其 源極s連接於低電壓產生電路1 7，其閘極G及吸極D連 接於電位切換電路8。 因此，本變更例中，若晶胞板節黏電位切換電路8選 擇低電壓產生電路1 7，則晶胞板節黏3之電位V c p如 第11圖所示的變成較低電壓Vcpl ( = 〇v)高相當 於NMO S電晶體之臨限值電壓V t之亀位Vc p 1 — Vt。結果，晶胞板節點3之電位變化宽度變成1/2 · Vcc-Vt，與未設置NMOS二極髖12時比較（第 1實施例），減小相當於臨限值電壓Vt之宽度•因此， 當晶胞板節點電位Vcp從低電壓Vcp2(=〇v)上 昇成髙電壓Vcpl (=l/2*Vcc)時，依照第1 實施例，係如第1 1圖中虛線所示，電荷儲存節點1之電 位VSN稍微高出低資料讀出界限電壓VI im( )，但依照本變更例，則如該圖中虛線所示，可將電荷儲 存節點1之電位1之電位V S N限制於低讀出界限電壓V 1 im( )以下，結果可讀出低資料《 此外，因爲高電壓產生電路16之高電壓Vcpl( 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） ~Γ -21 - v ^ -----「裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明（i9) =1/2 · Vc c )可利用位元線B L之預先電電源’而 低電壓產生電路1 7之低電壓v c P 2 ( = 0 v )可利用 裝載DRAM之晶粒全部之接地電位GND ’故不必另外 設置電位產生電路。若以臨限值電壓v t之絕對值極小之 電晶體構成二極體1 2 ’則可更精密的調整晶胞板節點3 之電位變化量》 如第1 0 ( b )圈所示’二極體1 2亦可串聯2個以 上之NMOS電晶髖而構成。亦可如圖中（c)所示，以 PMO S電晶體取代NMO S電晶體構成二極體。此時， 將PMOS電晶體之源極連接於電位切換電路8，將閘極 及吸極連接於低電壓產生電路1 7。二極體亦可裝設在電 位切換電路8與高電壓產生電路1 6之間•此時，若以N MOS電晶體構成二極髏，則如該圖中（c)所示，將閘 極及吸極連接於高電壓產生電路1 6，將源極連接於電位 切換電路8。若以PMO S電晶體構成二極體時，則如該 圖中（e)所示，將源極連接於高電壓產生電路16，將 吸極及閘極連接於電位切換電路8。（第2實施例） 第1 2圖表示本發明之第2資施例。第1實施例中係 在完全停止期間內將晶胞板節點3之電位V c p從高電位 V c p 1 ( = 1 . 8v)切換成低電位 VCP2 ( = 0v )»但本實施例中係在完全停止期間內將基板節點2之電 位VBB從低電位VBB(=-1. 5v)切換成高電位 VBB2 (=0v)而降低PN接合11兩端之電位差。 亦即，第1 2圖中，晶胞板節點3之電位V c p係固 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公麈） --------叫装------訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梂準局員工消费合作社印裝 A7 B7 五、發明説明（20) 定爲通常值（=1. 8v)·基板節黏2連結於基板節點 電位切換電路（基板電位切換電路）9。基板節點切換電 路9從定時電路7接受期間區別信號•在更新期間內選擇 負電位（一定電位）VBB1( = — 1. 5 v )，而在完 全停止期間內選擇高電位VBB2(=〇v)，將選擇之 電位VB B 1或VB B2做爲基板節點電位VB.B，從输 出端子9 a供給於基板節點2。其他結構與第1實施例相 同，故相同部分以相同記號表示而省略其說明。 因此，本實施例中，如第1 3圖所示，於完全停止期 間內，基板節點2之電位VBB從低電位1 ( = -1，5 v)上昇至髙電位2 ( = 〇v)。如此，可將電荷儲存節 點1與基板節點2間之電位差（VSN — VBB)，亦即 PN接合11之電位差降低相當於基板節點2之電位上昇 (=1. 5v)之數值。結果*與第1實施例相同的，從 電荷儲存結1經過P N接合7流通至基板節點2之洩漏電 流I 1減小，電荷儲存節點1之電位V S N之電位變化速 度變慢，可增長資料之保持時間•因此，更新週期可設定 爲較習用者更長，故可減小待命時之內部電ϋ之消耗電流 ，減小消耗電力。 基板節點2之電位VB Β在下一次更新期間內從髙電 位VBB2 ( = 〇ν)復元成通常值之低電位vbBl ( = -1. 5 v )，故對以後之動作完全無影響· 第1 4圓表示本實施例之效果•由圈中所示可知，本 資施例之資料保持期間大約爲習用例之3倍* 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

L 訂 -23 - 經濟部中央揉率局貝工消费合作社印東 A7 • B7 五、發明説明（21) 通常更新電流I REF係根據更新週期t REF而決定，其 關係可由下式表示。

I REF = I dc + Q / t REF 在上述關係式中，I dc表示經常流通之洩漏電流λ該 洩漏電流I dc在全部更新電流中所估之比率小，故可忽略 。Q爲一次更新動作時消耗之電荷置•爲一定數值•因此 ，若資料保持時間變成3倍，則更新週期t REF亦可延長 大約3倍，故更新電流I REF可減小爲習用之大約1/3 。（第3實施例） 第15圈表示本發明之第3實施例•本實施例係例如 使用S ◦ I構造之電晶體做爲記憶體晶胞電晶體時，若通 過記憶髖晶胞電晶體之P N接合流通之洩漏電流小或無電 流時，抑制記憶體晶胞電晶體斷路時通過第1電極與第2 .電極間之電流（斷路電流）。 第1 5圖中，記憶體晶胞電晶镫4 /係使用S O I構 造之電晶體•如第16圓所示，該電晶體4,係在P型基 板2 a與N型第1與第2電極q，t之間設置絕緣體2 0 而構成。因此，SOI構造中，連接於電荷儲存節點1之 N型第2電極t與P型基板2 a之PN接合不存在，不必 考慮從電荷儲存節點1流通至基板2 a之洩漏電流》 第1 5圖中，8 >爲晶胞板節點電位切換電路（晶胞 板電位切換電路）。該電位切換電路在待命時從定時 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）_ 24 _ V — (請先閲讀背面之注意事項再填寫本頁)

A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明 ( 22 ) 1 電 路 7 接 受 期 間 區 別 信 號 • 在 更 新 時選擇低 電 位 ( — 定 電 1 | 位 ) V C P 1 ( 例 如 1 * 8 V ) » 在完全停 止 期 間 時 選 擇 1 I 高 電 位 V C P 2 ( 例 如 3 6 V ) *將選擇 之 電 位 1 1 V C P 1 或 V C P 2 做 爲 晶 胞 板 節 酤電位從 输 出 端 子 8 一 請 閲 1 1 施 加 於 晶 胞 板 3 上 • 讀 背 1 字 囅 動 電 路 6 中 输 入 一 定 電 位（=0 V ) 做 爲 供 給 之 ί主 1 | 意 1 | 於 非 選 擇 字 線 W L 之 電 位 V W L Ο 本實施例 之 其 他 結構 與 事 項 1 I 再 1 —ΝΙ 第 1 實 施 例相 同 » 故 以 相 同 記 號 表 示相同構 件 而 省 略 其 說 填 寫 太 裝 1 1 明 〇 今 頁 以 下 參 照 第 1 7 Η 說 明 本 資 施 例之動作 « 在 完 全 停 止 1 1 期 間 內 字 線 W L 之 電 位 爲 % 0 雔 ，位元線 B L 之 電 位 成 1 1 爲 中 間 電 位 ( 1 / 2 • V C C = 1 .8 v ) 〇 因 此 記 憶 訂 1 體 晶 胞 電 晶 體 4 一 之 閘 極 電 壓 V S 爲' 0， V 第 1 電 極 1 | q 之 電 位 成 爲 中 間 電 位 ( = 1 • 8 V ) ··在 完 全 停 止 期 間 1 I 內 晶 胞 板 節 點 3 之 電 位 從 低 電 位 V c ρ 1 ( = 1 * 8 V 1 Λ ) 提 高 至 高 電 位 V C Ρ 2 ( 3 • 6 )。因 此 由 於 記 憶 Γ I 體 晶 胞 電 容 器 5 之 電 容 量 耦 合 9 電 荷儲存節 點 1 之 電 位 亦 I 1 上 昇 相 當 於 晶 胞 板 節 點 3 之 電 位 上 昇值（= 1 8 V ) 0 - 1 1 剛 開 始 變 成 完 全 停 止 期 間 時 > 儲 存 高資料之 電 荷 儲 存 節 點 I 1 1 之 電 位 爲 5 • 4 V ( = 電 源 電 壓 (V c c = 3 6 V + 1 I 電 位 上 昇 值 ( = 1 * 8 V ) ) 9 而 儲存低資 料 之 電 荷儲 存 1 I 節 點 1 之 電 位 爲 1 • 8 V ( =: — 定 電位（0 V + 電 位 上 昇 值 ( = 1 * 8 V ) 〇 1 假 設 未 控 制 晶 胞 板 節 黏 3 之 m 位上昇時 t 若 儲 存 低 資 1 1 本紙張尺度適用中國國家揉準（CNS誠格⑽乂29姆）-25 _ A7 B7 經濟部中央橾準局員工消費合作社印策 五、 發明説明 ( 23 ) 1 | 料 » 則 記 億 體 晶 胞電 晶 體 4 中 電 位 較低 之第 2 電極 t ( 1 1 電 荷 儲 存 節 點 1 )成 爲 源 極 » 閘 極 與 源極 間之 電 壓V g S 1 1 成 爲 0 電 壓 ，故 記 憶 體 晶 胞 電 晶 體4 一成 爲 較弱 之 斷 «S 1 | 請 1 I 路 狀 態 ♦ 因 此 * 從位 元 線 B L 經 由 電 晶體 4 一 流 通至 電 荷 先 閲 1 | 讀 1 儲 存節 點 1 之 洩 漏電 流 增 加 〇 然 而 9 本實 施例 中 ，由 於 晶 背 面 1 I 胞 板 節 點 3 之 電 位上 昇 控制 > 使得 電 荷儲存節 點 1之 電 位 之 意 1 1 上 昇 至 1 - 8 V ，故 閘 極 與 源 極 間 之 電壓 V g S 變成 負 電 項 再 1 填 壓 ( = 1 8 V )， 記 憶 體 晶 胞 電 晶 體4 /成 爲 較強 之 斷 本 裝 I 路 狀 態 0 因 此 從位 元 線 B L 經 由 記 憶體 晶胞 電 晶體 4 頁 1 1 流 通 至 電 荷 儲 存 節點 1 之 洩 漏 電 流 I 3 R 減少 ( 此時 位 1 1 元 線 B L 之 電 位 (= — 1 8 V ) 與 電荷儲存節 黏1 之 電 1 1 位 V S N ( = 1 .8 V ) 相 等 而 在 記憶 髏晶 胞 電晶 體 4 訂 1 之 第 1 與 第 2 電 極q 與 t 之 間 iWr m 電 位 差， 故無 洩 漏電 流 1 | I 3 R 通 過 ) 9 1 1 I 若 儲 存 高 資 料時 記 憶 體 晶 胞 電 晶體 4 ^ 之 電位 低 之 1 i 第 1 電 極 Q 成 爲 源極 而 閘 極 與 源 極 間之 電壓 V S s 成 爲 Γ 負 電 位 ( — 1 8 v ) * 故 記 憶 體 晶 胞電 晶體 4 /成 爲 較 1 1 強 之 斷 路 狀 態 〇 因此 9 從 電 荷 儲 存 節 點1 流通 至 位元 線 ! B L 之 洩 漏 電 流 13 L 少 9 1 在 下 — 次 更 新期 間 內 9 晶 胞板 節 點3 之電 位 V c P 從 1 1 高 位 V C P 2 ( =3 • 6 V ) 復 原 成 通常 之低 電 位 1 1 I V C P 1 ( = 1 .8 V ) f 電 荷 儲 存 節點 1之 電 位V S N 1 1 | 降 低 1 * 8 V t 故不 影 響 此 後 之 更 新 動作 0 1 1 因 此 9 依 照 本實 施 例 t 可 減 少 記 慵體 晶胞 電 晶體 4 〆 1 1 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X29*7公釐） -20 - 經濟部中央標準局員工消費合作社印裝 A7 __B7 五、發明説明（24) 成爲斷路時從位元線B L流通至電荷儲存節點1之洩漏電 流（斷路電流），使保持低資料之電荷儲存節點1之電位 V S N之電位上昇速度減慢，故可延長低賫料之保持時間 〇 晶胞板節點3之電位V c p之上昇值不一定爲 1. 8v，但爲了設定爲該電位以外之電位，需要Vcc ( = 3. 6v)及 l/2*Vcc(=l. 8v)以外之 電源電壓。（第4實施例） 第1 8圖表示本發明之第4實施例•在使用具有 S 0 I構造之記憶體晶胞電晶髖時，若處理通過記憶體晶 胞電晶體之P N接合之洩漏電流之必要性小或無時，依照 第3實施例係提高記億體晶胞電晶體之源極電壓，將記億 體晶胞電晶體之閘極與源極間之電壓Vg s設定爲負電位 ，加強該電晶體之斷路狀態。在本實施例中，係降低記憶 體晶胞電晶體之閘極電壓，將閘極與源極間之電壓V g s 設定爲負電位而加強其斷路狀態· 第1 8圇中，記憶體晶胞電晶髏4 >係使用如第1 5 圇所示之具有S Ο I構造之電晶體。晶胞板節黏3上施加 —定之晶胞板電位Vcp(例如1. 8v)。其他節點構 與第3圜相同。第1 8圚中之字驅動電路6與第1實施例 相同的，於待命時，在更新期間內將非選擇之字線WL之 電位設定爲通常之電位VWL (Ον)，而在完全停止期 間內將字線WL之電位設定爲負電位VWL2(= 一 1 . 5 ν )。 本紙張尺度遑用中國國家橾準（CNS ) A4規格（210X297公釐） I 1 I - I - 4. 士又 -S- - - ^^1 —1— n -^¾ i - ,- (請先閲讀背面之注意事項再填寫本頁) 27 經濟部中央標隼局員工消费合作社印袈 A7 B7 五、發明説明（25 ) 因此，本實施例中，於待命之完全停止期間內，記億 體晶胞電晶體4 ^之閘極電位成爲字線WL之電位，亦即 負電位VWL2 (=—1. 5ν)。另一方面，位元線 BL之電位爲中間電位（l/2.Vcc=l. 8v)， 電荷儲存節點1之電位在完全停止期間開始時若爲高資料 ，則成爲Vcc ( = 3. 6 v )，低資料時成爲v 。因此，無論儲存高或低資料時，記憶體晶胞電晶體4 / 之閘極與源極間之電壓V g s皆成爲負電位，記憶體晶胞 電晶體4 /之斷路程度增強。結果，如第1 9圖所示，可 使從位元線BL經由記億髖晶胞電晶體4/流通至電荷儲 存節點1之洩漏電流I 3R，及流向其相反方向之洩漏電 流I 3 L減少，藉此有效的增長高及低資料之保持期間。 (第5實施例） 第2 0图表示本發明之第5賁施例•本實施例中，將 第3圖所示之結構至少設在第1或第2群A，B中。2個 群A，B共用定時器7 / ·定時器（時序控制電路）7 / 在待命中將表示更新期間之信號供給於第1群A時，將表 示完全停止期間之信號供給於第2群B。相反>，將表示 完全停止期間之信號供給於第1群A時，將表示更新期間 之信號供給於第2群B。因此，當第1群A正在進行更新 動作時，第2群B完全停止，而當第2群B正在進行更新 動作時，第1群A完全停止。 各群A，B之晶胞板節點電位切換電路8 z ，8 >分 別具有連接於本身之晶胞板節點3之開關電路8 > a ， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） V’ I I II 1 II ----- —-I I 叫 I! 1 - —II .............. (請先閱讀背面之注意事項再填寫本頁) -28 經濟部十央標準局員工消費合作社印裝 A7 __B7__ 五、發明説明（26) 8 — a，而2個開關電路由連接電路1 8互相連接。各開 關電路8 / a，8 / a在從更新期間變成完全停止期間時 ，及相反的從完全停止期間變成更新期間時成爲接通。 同樣的，各群A，B之字線電位切換電路1 0 > ， 1〇/分別具有連接於本身之晶胞板節黏3之開關電路 1 〇 > a，1 0 > a。2個開關電路由連接電路1 9互相 連接。各開關電路1 0 > a，1 0 / a在從更新期間變成 完全停止期間時，或相反的從完全停止期間變成更新期間 時成爲接通。 因此，當一方之群（例如第1群A)成爲更新期間時 ，第1群A內之晶胞板節點3之電位成爲通常電位 V c p 1 ( = 1 . 8 v )，而字線WL之電位成爲通常電 位VWL1 ( = 0v) *此時*另一方之群（第2群B) 成爲完全停止期間，而第2群B內之晶胞板節點3之電位 成爲低電位Vcp2(=〇v)，字線WL之電位成爲低 髦位 VWL2 ( = - 1· 5v)。 當第1群A從更新期間變成完全停止期間時，亦即第 2群B從完全停止期間變成更新期間時，第1群A之晶胞 板節點3之電位從通常電位Vcpl ( = 1. 8v)變成 低電位Vcp2 ( = 0v) ·相反的第2群B之晶胞板節 點3從低電位Vcp2 ( = 〇v)變成通常電位Vcpl (=1 . 8 v )，而第1群A之字線WL之電位從通常電 位VWL1 ( = 0v)變成低電位乂界1^2 ( = — 1 ，5 v)，第2群B之字線位從低電位VWL2 (= 氏张尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 3 ' ~~ (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 -29 - A7 B7 經濟部中央標準局員工消費合作社印«. 五、 發明説明 ( 27 ) 1 | — 1 - 5 V ) 變 成 通 常 電 位 V W L 1 ( = 0 V ) 0 此 時 » 1 1 1 各 電 位 切 換 電 路 8 » 1 0 〆 之 開 關 電 路 接 通 * 2 個 群 A 1 1 > B 之 晶 胞 板 節 點 3 及 各 字 線 互 相 連 接 0 故 如 第2 1 圖 所 /·-V 1 I 請 | 示 » 將 第 1 群 A 之 記 憶 體 晶 胞 電 容 器 5 之 電 荷 供 給 於 第 2 先 閲 1 讀 1 群 B 之 記 億 體 晶 胞 電 容 器 5 « 而 且 將 第 1 群 A 之 字 線 W L 背 I 1 之 1 之 電 荷供給 於 第 1 群 A 之 字 線 W L 9 因 此 9 可 再 度 利 用 電 注 意 1 事 1 荷 t 因 而 可 減 少 需 要 電 位 上 昇 之 記 憶 體 晶 胞 電 容 器 5 或 字 項 再 1 填 線 W L 之 電 位 上 昇 控 制 所 箱 之 消 耗 電 力 〇 各 群 A » B 之 晶 寫 本 裝 板 頁 1 胞 節 點 電 位 切 換 電 路 8 8 之 開 關 電 路 8 a 1 8 a 及 連 接 罵 路 1 8 各 群 A B 之 字 線 電 位 切 換 電 路 1 1 1 0 1 0 之 開 關 電 路 1 0 a 1 0 一 a 及 連 接 電 1 1 路 1 9 構 成 電 荷 再 分配 裝 置 3 0 • 訂 1 本 實 施 例 中 係 將 2 個 群 A B 間 之 電 荷 之 再 利 用 應 1 I 用 於 第 1 實 施 例 之 結 構 〇 其 他採 用 應 用 於 第 2 實 施 例 之 第 1 1 I 2 2 圖 之 結 構 9 應 用 於 第 3 資 施 例 之 第 2 3 圖 之 結 構 及 1 一1 - rrhs 應 〇 用 於 第 4 實 施例 之 第 2 4 圖 之 結 構 ♦ 皆 可 產 生 相 同 效 果 Γ 1 1 圖 式 • 1 1 1 I 第 1 圈 爲 本 發 明 第 1 實 施 例 之 D R A Μ 之 全 部 概 略 TO 1 構 圖 * 第 2 圖 爲 本 發 明 第 1 實 施 例 之 記 憶 體 晶 胞 m 晶 體 之 模 1 1 式 圖 • 1 1 第 3 圖 爲 本 發 明 第 1 實 施 例 之 D R A Μ 之 要 部 等 效 電 1 1 本紙浪尺度逋用中國國家標牟（CNS ) A4規格（2丨0X297公釐） -30 - B7 3060οι 五、發明説明（28 ) 路圖； (請先閱讀背面之注意事項再填寫本頁) 第4圖爲本發明第1實施例之字驅動電路及字線電位 切換電路之具體結構圖： 第5圚爲本發明第1實施例之D R A Μ之動作之波形 圖； 第6圖爲本發明第1實施例之D R A Μ之其他動作之 波形圖； 第7圖爲本發明第1資施例之變更例1之字驅動電路 圖； 第8圓爲本發明第1實施例之變更例之D RAM之動 作波形圓： 第9圖爲本發明第1實施例之變更例1之字驅動《路 之楔擬波形圖： 第1 0 ( a )圖爲本發明第1實施例之變更例2之 D R A Μ之要部等效電路圖； 第1 0 (b)圖爲本發明第1實施例之變更例2之 DRAM所具有之二極髏之第1變更例之圖； 經濟部中央標準局員工消f合作社印製 第1 0 ( c )圖爲該二極體之第2變更例之圖： 第1 0 ( d )圖爲該二極體之第3變更例之圖； 第1 0 ( e )圔爲該二極體之第4變更例之圖： 第1 1圖爲本發明第1實施例之變更例2之DRAM 之動作圖： 第1 2圖爲本發明第2實施例之DRAM之要部等效 電路圓： 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） -31 - 經濟部中央標準局員工消費合作社印製 A7 ____ B7_ 五、發明説明（29 ) 第13圖爲本發明第2資施例之DRAM之動作圖： 第14圖爲本發明第2實施例之DRAM之資料保持 時間加長之效果之圖； 第15圓爲本發明第3實施例之DRAM之要部之等 效電路圖； 第1 6圖爲本發明第3實施例之SO I構造之記憶體 晶胞電晶體之斷面圖： 第1 7圖爲本發明第3實施例之DRAM之動作圔； 第1 8圓爲本發明第4實施例之DRAM之要部等效 電路圖； 第19圖爲本發明第4實施例之DRAM之動作圖： 第2 0圖爲本發明第5實施例之DRAM之要部等效 電路圖； 第2 1圖爲本發明第5實施例之時序控制之波形園： 第2 2圓爲將本發明第5實施例應用於第2實施例時 之DRAM之要部等效電路圖； 第2 3圖爲將本發明第5資施例應用於第3資施例時 之D R A Μ之要部等效電路圖； 第2 4圖爲將本發明第5賁施例應用於第4實施例時 之DRAM之要部等效電路圖； 第2 5圖爲習用之DRAM之要部結構圚； 第2 6圖爲習用之DRAM之動作波形圓： 第2 7圖爲習用之NMO S電晶體之P N接合之電流 洩漏通路之模式圖： 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 A7 B7 五、發明説明（3〇) 第2 8圖爲在本發明中進行分散更新時之時序圖。 (請先閱讀背面之注意事項再填寫本頁) ·‘裝. 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X 297公釐） -33 -

Claims (1)

1. 填請夭賓明-ΤΠ^夺N戶· #'正^44!?無^-更實質内容是否准予修正β 蛵濟部中央棣準局員工消費合作社印製 申利範圍 ____________________一種半導體記憶電路之資料保持時間之延長裝置 ，包括許多個記憶體晶胞，各記億體晶胞分別具有在第1 電極與第2電極之間設置絕緣體而構成之電容器，及在基 板上配置控制電極及其他2個電極之記憶體晶胞電晶體， 該電容器之第2電極連接於晶胞板，電容器之第1電極與 «* ,記憶體晶胞電晶體之2個電極中之一方連接，該連接點成 /爲電荷儲存節點，記憶體晶胞電晶體之2個電極中之一方 7連接於位元線，在電荷儲存節點與基板之間形成Ρ Ν接合 ，在待命中之第1期間內，於至少一個記憶體晶胞之電荷 儲存節點內儲存一定童之電荷，延長在待命中之第2期間 內停止儲存電荷之半導體記憶電路之電荷儲存節點內之資 料保持時間，其特徵爲包括：具有連接於晶胞板之輸出端 子，在第1期間內將晶胞板之電位設定爲一定電位，在第 2期間內將電位設定爲Ρ Ν接合之兩端之電位差變成小於 第1期間時之電位差之電位之晶胞板電位切換電路；及連 接於記憶體晶胞電晶體之控制電極，在第1期間內將控制 電極之電位設定爲一定電位，在第2期間內將電位設定爲 增強記憶體晶胞電晶體之斷路程度之電位之電極電位切換 電路，減小待命中流通Ρ Ν接合之洩漏電流及流通記憶體 晶胞電晶體之斷路電流》 ν/.如申請專利範圔第1項之裝置，其中記憶體晶胞 電晶體係由NMO S型電晶體所構成之記憶體晶胞電晶體 之控制電極連接於字線，電極電位切換電路包括將字線之 電位切換成動作時與待命時之字驅動電路，將由字驅動電 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印裝 8〇6〇〇l abI C8 D8六、+請專利範園 路切換之待命時之字線之電位在第1期間內設定爲一定電 位，在第2期間內設定爲低於該一定電位爲增強記憶體晶 胞電晶體之斷路程度之字線電位切換電路。 如申請專利範圍第2項之裝置，其中字線電位切 換電路具有並聯之第1與第2電晶體，第1電晶體上施加 接地電位，在第1期間內被控制成導通而將接地電位供給 於字驅動電路，第2電晶體上施加低電位，在第2期間內 被控制成導通而將低電位供給於字驅動電路。 如申請專利範圍第1項之裝置，其中具有辨別待 命中之第1期間與第2期間之定時器，將辨別信號供給於 晶胞板電位切換電路及電極電位切換電路。 如申請專利範圍第1項之裝置，其中基板之電位 係設定爲負電位，晶胞板電位切換電路在第2期間內將晶 胞板之電位切換成低於一定電位之低電位，將P N接合兩 端之電位差設定爲低於第1期間時之電位差。 如申請專利範圍第1項之裝置，其中位元線在第 2期間內被預充電成爲電源電位或其一半之電位。 如申請專利範圍第1項之裝置，其中記憶體晶胞 電晶體係由NMO S型電晶體所構成，記憶體晶胞電晶體 之控制電極連接於字線，電極電位切換電路係由將字線之 電位切換成動作時之電位與待命時之電位之字驅動電路所 構成，字驅動電路在待命時將字線之電位經常設定爲低於 該一定電位之電位而增強記憶體晶胞電晶體之斷路程度。 爲/.如申請專利範圍第7項之裝置，其中字驅動電路 r.--{ I裝^------訂-----/ 練—· (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） -2 - A8 Βδ C8 D8 #、申請專利範圍 包括字驅動線，供給低電位之配線，將字驅動線連接於字 線之驅動控制電晶體，將配線連接於字線之負電位控制電 晶體，當一定之節點之電位成爲一定之髙位時，使驅動控 制電晶體成爲導通而且使負電位控制電晶體成爲斷路之第 1電晶體，及在第2期間時將一定之節點連接於負電位之 第2及第3電晶體，將負電位控制電晶體及第2電晶體之 各臨限值電壓設定爲從接地電位減去負電位之電位差以上 之一定之電壓，將第2電晶體之驅動能力設定爲小於第3 電晶體之驅動能力。 v^·如申請專利範圔第5項之裝置，其中又包括產生 一定電位並且連接於晶胞板電位切換電路之第1晶胞板電 位產生電路，產生低電位並且將該低電位供給於晶胞板電 · 位切換電路之第2晶胞板電位產生電路，及由設在第1晶 胞板電位產生電路與晶胞板電位切換電路之間，使第1晶 胞板電位產生電路所產生之一定電位降低微小值而將之供 給於晶胞板電位切換電路之NMO S型或PMO S型電晶 體所構成之二極體。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 3^0.如申請專利範圍第5項之裝置，其中又包括產 生一定之電位並將該電位供給於晶胞板電位切換電路之第 1晶胞板電位產生電路，產生低電位並且連接於晶胞板電 位切換電路之第2晶胞板電位產生電路，及由設在第2晶 胞板電位產生電路與晶胞板電位切換電路之間，使第2晶 胞板電位產生電路所產生之低電位昇高微小值而將之供給 於晶胞板電位切換電路之NMO S型或PMO S型電晶體 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐) " 一 3 一 3o^〇〇l A8 Βδ C8 D8 六、申請專利範圍 所構成之二極體。 i/l . 一種半導體記憶電路之資料保持時間之延長方 法，其特徵爲：在待命中之第1期間內將NMO S型之記 憶體晶胞電晶體之閘極電位設定爲高電位而使記億體晶胞 電晶體成爲導通，如此將記憶體晶胞電晶體與電容器間之 電荷儲存節點之電荷傳送至位元線，然後以偵測放大器放 大位元線之電荷，將放大之位元線之電荷經由記憶體晶胞 電晶體再度儲存於電荷儲存節點，然後，在待命中之第2 期間內降低連接於電容器之晶胞板之電位，如此減小儲存 節點與記憶體晶胞電晶體之基板間之P N接合兩端之電位 差，而且將記憶體晶胞電晶體之閘極電位從高電位切換成 一定之低電位，藉此增加記憶體晶胞電晶體之斷路程度。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) i/2. —種半導體記憶電路之資料保持時間之延長裝 置，包括許多個記憶體晶胞，各記憶體晶胞分別具有在第 1電極與第2電極之間設置絕緣體而構成之電容器，及在 基板上設置控制電極及其他2個電極而構成記憶體晶胞電 晶體，電容器之第1電極與記憶體晶胞電晶體之2個電極 中之一個電極互相連接而其連接點成爲電荷儲存節點，記 憶體晶胞電晶體之2個電極中之另一電極連接於位元線， 在電荷儲存節點與基板間形成P N接合，在待命中之第1 期間內於至少一個記億體晶胞之電荷儲存節點中儲存一定 量之電荷，於待命中之第2期間內停止儲存電荷之半導體 記憶電路之電荷儲存節點之資料保持時間之延長裝置，其 特徵爲包括：具有連接於記憶體晶胞電晶體之基板之輸出 本紙張尺度適用中國國家標準（CNS > A4規格（21〇Χ；297公釐） _ a _ ' 經濟部中央標準局員工消費合作社印製 S〇6〇〇l A8 B8 C8 ____ D8 六、申請專利範圍 端子，在第l期間內將基板之電位設定爲一定電位，在第 2期間內將電位設定爲第2期間內之P N接合兩端之電位 差成爲小於第1期間內之電位差之電位之基板電位切換電 路，及連接於記憶體晶胞電晶體之控制電極，在第1期間 內將控制電極之電位設定爲一定電位，在第2期間內則設 定爲增強記憶體晶胞電晶體之斷路程度之電位之電極電位 切換電路，並且減少待命時通過P N接合之洩漏電流及通 過記憶體晶胞電晶體之斷路電流。 .如申請專利範圍第1 2項之裝置，其中基板電 位切換電路在第1期間內將基板之電位設定爲一定之負電 位，在第2期間內切換成高於負電位之電位，使P N接合 兩端之電位差成爲小於第1期間時之電位差，電極電位切 換電路在第1期間內將記憶體晶胞電晶體之控制電極之電 位設定爲一定電位，在第2期間內則設定爲低於該一定電 位之低電位而增強記憶體晶胞電晶體之斷路程度。 ϋνί. —種半導體記憶電路之資料保持時間之延長方 法，其特徵爲：在待命中之第1期間內將NMO S型記憶 體晶胞電晶體之閘極電位設定爲高電位而使記憶體晶胞電 晶體成爲導通，藉此將記憶體晶胞電晶體與電容器間之電 荷儲存節點之電荷傳送至位元線，然後以偵測放大器放大 位元線之電荷，將放大之位元線之電荷經由記憶體晶胞電 晶體再度儲存於電荷儲存節點，然後，在待命中之第2期 間內昇高記憶體晶胞電晶體之基板之電位，藉此減小電荷 儲存節點與記憶體晶胞電晶體之基板間之Ρ Ν接合兩端之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ~ --------^ .裝------訂------{沐一Γ· (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榇準局貝工消费合作社印製 A8 B8 C8 D8 六、申請專利範圍 電位差，而且將記憶體晶胞電晶體之閘極電位從高電位切 換成一定之低電位，藉此增強記憶體晶胞電晶體之斷路程 度。 i/5 . —種半導體記憶電路之資料保持時間之延長裝 置，包括許多個記憶體晶胞，各記億體晶胞分別具有在第 1電極與第2電極之間設置絕緣體而構成之電容器，及在 基板上設置控制電極及其他2個電極而構成之記憶體晶胞 電晶體，電容器之第2電極連接於晶胞板，電容器之第1 電極與記憶晶胞電晶體之2個電極中之一個電極連接，其 連接點成爲電荷儲存節點，記憶體晶胞電晶體之2個電極 中之另一電極連接於位元線•在待命中之第1期間內，於 至少1個記憶體晶胞之電荷儲存節點上施加一定量之電荷 ，在待命中之第2期間內停止儲存電荷之半導體記憶電路 之電荷儲存節點之資料保持時間之延長裝置，其特徵爲： 包括具有連接於晶胞板之輸出端子，在第1期間內將晶胞 板之電位設定爲一定電位，在第2期間內則設定爲增強記 憶體晶胞電晶體之斷路程度之電位之晶胞板電位切換電路 ，並且減少待命中通過記憶體晶胞電晶體之斷路電流。 .如申請專利範圍第1 5項之裝置，其中晶胞板 電位切換電路在第1期間內將晶胞板之電位設定爲一定電 位，在第2期間內設定爲高於一定電位之高電位而增強記 憶體晶胞電晶體之斷路程度。 i/7 .如申請專利範圍第1 5項之裝置，其中記憶體 晶胞電晶體係由在控制電極及其他2個電極與基板之間設 本紙張尺度適用十國國家標準（〇灿）八4規格（210父297公釐） „ --I I — II —^ ，裝 I I I I I —訂------^ ^ J. (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 置絕緣體之SO I (Silicon On Insulator)構造之電晶 體所構成。 l/8. —種半導體記億電路之資料保持時間之延長方 法，其特徵爲：在待命中之第1期間內將NMO S型記憶 體晶胞電晶體之閘極之電位設定爲高電位而使記憶體晶胞 電晶體成爲導通，藉此將記憶體晶胞電晶體與電容器間之 電荷儲存節點之電荷傳送至位元線，然後以偵測放大器放 大位元線之電荷，將放大之位元線之電荷經由記憶體晶胞 電晶體再度儲存於電荷儲存節點，然後，在待命中之第2 期間內，將連接於電容器之晶胞板之電位切換成高電位， 藉此增強記憶體晶胞電晶體之斷路程度。 經濟部中央標準局員工消費合作社印製 (請先鬩讀背面之注意事項再填寫本頁) ^9 · 一種半導體記憶電路之資料保持時間之延長裝 置，包括許多個記憶體晶胞，各記憶體晶胞分別具有在第 1電極與第2電極之間設置絕緣體而構成之電容器，及在 基板上設置控制電極及其他2個電極而構成之記憶體晶胞 電晶體，電容器之第1電極與記憶體晶胞電晶體之2個電 極中之一個電極連接，其連接點成爲電荷儲存節點，記億 體晶胞電晶體之2個電極中之另一電極連接於位元線，在 待命中之第1期間內，於至少1個記憶體晶胞之電荷儲存 節點中儲存一定量之電荷，在待命中之第2期間內停止儲 存電荷之半導體記憶電路之電荷儲存節點之資料之保持時 間之延長裝置，其特徵爲：具有連接於記憶體晶胞電晶體 之控制電極，在第1期間內將該控制電極之電位設定爲一 定電位，在第2期間內則設定爲增強記憶體晶胞電晶體之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -7 - 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 斷路程度之電位之電極電位切換電路，並且減少待命中通 過記憶體晶胞電晶體之斷路電流。 .如申請專利範圍第1 9項之裝置，其中電極電 位切換電路在第1期間內將記憶體晶胞電晶體之控制電極 之電位設定爲一定電位，在第2期間內設定爲低於一定電 位之位而增強記憶體晶胞電晶體之斷路程度。 2 1 .如申請專利範圍第1 9項之裝置，其中記憶體 晶胞電晶體係由在控制電極及其他2個電極與基板之間設 置絕緣體之SO I (Silicon On Insulator)構造之電晶 體所構成。 2/4. —種半導體記憶電路之資料保持時間之延長方 法，其特徵爲：在待命中之第1期間內將NMO S型記憶 體晶胞電晶體之閘極電位設定爲高電位而使記憶體晶胞電 晶體成爲導通，如此將記憶體晶胞電晶體與電容器間之電 荷儲存節點之電荷傳送至位元線，然後，以偵測放大器放 大位元線之電荷，將放大之位元線之電荷經由記憶體晶胞 電晶體再度儲存於電荷儲存節點，然後，在待命中之第2 期間內，將記憶體晶胞電晶體之閘極電位從高電位切換成 一定之低電位，藉此增強記憶體晶胞電晶體之斷路程度。 必/ 3 ·如申請專利範圍第1項之裝置，其中許多記憶 體晶胞至少被分割成第1與第2群，而且包括當第1群從 第1期間變成第2期間後，使第2群從第2期間變成第1 期間之時序控制電路，及在第1群從第1期間變成第2期 間後開始至第2群從第2期間變成第1期間爲止之期間內 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐} ^--f 裝------訂------^ (請先聞讀背面之注$項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 ，以第1時序控制電路將靥於第1群之記憶體晶胞之電容 器之第2電極連接於靥於第2群之記憶體晶胞之電容器之 第2電極，在兩個電極之間再度利用電荷，並且將屬於第 1群之記億體晶胞電晶體之控制電極連接於屬於第2群之 記憶體晶胞電晶體之控制電極，在2個控制電極之間再度 利用電荷之電荷再度分配裝置。 如申請專利範圍第1，12，15，19或 2 3項之裝置，其中待命中之第1期間爲進行集中吏新動 作之期間，而待命中之第2期間爲不進行集中更新動作之 完全停止期間。 —種半導體記憶電路之資料保持期間之延長裝 置，其特徵係利用如申請專利範圍第1 1 ，1 4，1 8， 2 2項之方法，待命中之第1期間爲進行集中更新動作之 期間，而待命中之第2期間爲不進行集中更新動作之完全 停止期間者。 ------；—nf 裝------訂------{ Λ—· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 -