KR20000027646A - 반도체 메모리 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
본 발명은 대기모드에서 셀 플레이트 전압을 제어하여 서브-스레시홀드 전류로 인한 파워소모를 감소시키도록 한 반도체 메모리 소자에 관한 것으로, 플레이트 노드와 저장 노드로 된 셀 캐패시터와 비트라인을 워드라인의 인에이블여부에 따라 연결시키는 셀 트랜지스터와, 상기 셀 트랜지스터가 턴오프된 대기모드시 상기 셀 트랜지스터의 게이트-소오스 전압을 네가티브로 유지시키는 바이어스를 상기 플레이트 노드로 가하여 서브-스레시홀드 누설전류를 감소시키는 셀 플레이트 전압 제어수단을 구비함으로써, 대기모드에서 셀 플레이트에 종래의 Vcp보다 높은 레벨의 DC 바이어스(Vdd)를 가하여 저장 노드를 전하 펌핑시켜서 셀 트랜지스터의 실효 문턱전압을 높이게 되어 대기모드에서 문제가 되는 서브-스레시홀드 누설전류를 급격히 감소시키게 된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 대기상태와 액티브상태에 따라 셀 플레이트에 상호 다른 레벨의 바이어스를 가하도록 된 반도체 메모리 소자에 관한 것이다.
디램이 스케일링 다운(Scaling-Down)되어 트랜지스터의 밀도가 급속히 증가하였으며 파워소모 감소를 위해 사용전압도 점점 낮아지고 있다. 낮은 전압레벨로 보다 향상된 천이속도를 얻기 위해서 문턱전압(Threshold Voltage)도 점점 낮아지게 되었는데, 이로 인해 서브-스레시홀드 누설(Sub-Threshold Leakage)이 새로운 문제로 부각되었다.
특히 트랜지스터의 밀도가 높은 셀 지역에서 문제가 심각하였는데, 이를 위해 셀 트랜지스터의 문턱전압을 별도로 높이는 공정과 함께 셀 트랜지스터를 턴온시키기 위해 높은 레벨의 셀 트랜지스터 입력용 전압이 필요하는 등의 여러가지 문제점을 안고 있다.
그에 따라, 서브-스레시홀드 누설전류를 감소시키기 위해 종래의 디램에서는 도 1에 도시된 바와 같은 단위 셀 구조를 취하게 되는데, 플레이트 노드(10; Plate Node)에는 액티브모드 및 대기모드에 상관없이 균일하게 0.5Vdd의 바이어스가 인가되며, 저장 노드(12; Storage Node)는 데이터 전하가 저장된다.
대기모드(워드라인(WL)이 0일때)에서 서브-스레시홀드 누설전류를 감소시키기 위해 셀 트랜지스터(14)는 다른 영역의 트랜지스터보다 문턱전압을 높여서 사용하게 되며, 이를 위해 NMOS기판에는 디램내부에서 만들어진 네가티브 바이어스(Vbb)가 가해지게 된다.
또, 높은 문턱전압을 지닌 셀 트랜지스터(14)를 턴온시킬 경우에는 메인 파워보다 높은 레벨(Vpp)의 파워를 셀 트랜지스터(14)의 게이트 노드에 공급한다.
즉 상기 도 1의 구조에서, 셀 트랜지스터(14)의 게이트에는 Vdd보다 높은 전압(Vpp)이 인가되게 되어 있고 벌크(bulk)쪽에는 (-)전압인 Vbb를 공급하게 되어 있는데, 이 Vpp와 Vdd는 디램 내부에서 생성되며, 디램동작에 있어 다른 영역의 트랜지스터보다 높은 문턱전압을 갖게 하여 서브-스레시홀드 누설전류를 감소시키기 위함이다.
그런데, 상기 도 1과 같은 구조는 Vpp, Vbb레벨을 생성하기 위한 회로 및 공정의 추가와 그에 따른 공정마진을 필요로 하게 된다. 그리고 아직까지 1셀당 수 fA정도의 서브-스레시홀드 누설전류가 발생하고 있다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 대기모드에서 셀 플레이트 전압을 제어하여 서브-스레시홀드 전류로 인한 파워소모를 감소시키도록 한 반도체 메모리 소자를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자는, 플레이트 노드와 저장 노드로 된 셀 캐패시터와 비트라인을 워드라인의 인에이블여부에 따라 연결시키는 셀 트랜지스터와,
상기 셀 트랜지스터가 턴오프된 대기모드시 상기 셀 트랜지스터의 게이트-소오스 전압을 네가티브로 유지시키는 바이어스를 상기 플레이트 노드로 가하여 서브-스레시홀드 누설전류를 감소시키는 셀 플레이트 전압 제어수단을 구비하는 것을 특징으로 한다.
도 1은 종래 디램의 단위 셀을 나타낸 회로도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 회로도,
도 3은 도 2에 도시된 셀 플레이트 전압 제어수단의 내부구성도이다.
< 도면의 주요부분에 대한 부호의 설명>
10 : 플레이트 노드 12 : 저장 노드
14 : 셀 트랜지스터 16 : 워드라인
18 : 비트라인 센스앰프 20 : 셀 플레이트 전압 제어수단
22 : 셀 캐패시터 24 : 비트라인
30 : 액티브모드 검출부 32 : 대기모드 검출부
34 : 레벨 쉬프터 36 : 셀 플레이트 전압 출력부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 회로도이다.
셀 트랜지스터(14)는 플레이트 노드(10)와 저장 노드(12)로 된 셀 캐패시터(22)와 비트라인(24)을 워드라인(16)의 인에이블여부에 따라 연결시킨다.
비트라인 센스앰프(18)는 저장 노드(12)에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 준다.
그리고, 미설명 부호 Cb는 비트라인 캐패시턴스이고, 상기 셀 트랜지스터(14)의 기판전압으로는 접지전압(Vss)을 이용한다.
셀 플레이트 전압 제어수단(20)은 대기모드시와 액티브모드시 상호 다른 레벨의 바이어스를 플레이트 노드(10)에 인가해 주게 되는데, 특히 셀 트랜지스터(14)가 턴오프되어 있을 때(대기모드시) 게이트-소오스간의 전압을 네가티브로 유지하도록 바이어스를 가해줌으로써 셀 트랜지스터(14)의 실질적인 문턱전압을 높여준 것과 같은 효과를 보이도록 하고 있다.
즉, 액티브모드시(셀 트랜지스터(14)가 턴온되었을 때)에는 플레이트 노드(10)에 종래와 마찬가지로 0.5Vdd의 바이어스를 가해주고, 액티브모드에서 대기모드로 진입하게 되면 상기 플레이트 노드(10)에 0.5Vdd 대신 Vdd의 바이어스를 가해주게 된다. 이때 저장 노드(12)는 전하 펌핑(Charge Pumping)되어 셀 트랜지스터(14)의 게이트-소오스간의 전위차는 네가티브가 되며 서브-스레시홀드 누설전류는 급격히 감소하게 된다.
도 3은 본 발명에서의 셀 플레이트 전압 제어수단(20)의 내부구성도이고, 상기 셀 플레이트 전압 제어수단(20)은 디램 내부에서 각 뱅크마다 하나씩 위치하도록 설계된다.
상기 셀 플레이트 전압 제어수단(20)은 액티브 명령신호(rasp; Row Active Strobe Pulse)와 뱅크 어드레스(AX AB)를 입력받아 신호처리하여 상기 셀 트랜지스터(14)가 액티브상태인지를 검출하는 액티브모드 검출부(30)와, 프리차지신호(prgp; Precharge Pulse)와 뱅크 어드레스(AX AB)를 입력받아 신호처리하여 상기 셀 트랜지스터(14)가 대기상태인지를 검출하는 대기모드 검출부(32)와, 상기 대기모드 검출부(32)에서의 신호를 고전압(Vpp) 레벨로 승압시키는 레벨 쉬프터(34) 및, 상기 액티브모드 검출부(30) 및 상기 레벨 쉬프터(34)로부터의 신호에 따라 상기 플레이트 노드로의 바이어스 전압을 가변하여 제공하는 셀 플레이트 전압 출력부(36)로 구성된다.
상기 셀 플레이트 전압 출력부(36)는 셀 플레이트 전압출력단(Vcp)과 비트라인 프리차지 전압단(Vblp) 사이에 접속되고 게이트로는 상기 액티브모드 검출부(30)로부터의 신호를 입력받아 턴온되어 제 1바이어스 전압(Vblp; 0.5Vdd)을 상기 플레이트 노드(10)로 전달하는 NMOS트랜지스터로 된 제 1바이어스 전압 전달소자(M1)와, 상기 셀 플레이트 전압출력단(Vcp)과 전원전압단(Vdd) 사이에 접속되고 게이트로는 상기 레벨 쉬프터(34)로부터의 신호를 입력받아 턴온되어 상기 제 1바이어스 전압(Vblp)보다 높은 제 2바이어스 전압(Vdd)을 상기 플레이트 노드(10)로 전달하는 NMOS트랜지스터로 된 제 2바이어스 전압 전달소자(M2)로 구성된다.
상기 레벨 쉬프터(34)는 상기 셀 플레이트 전압 출력부(36)내의 제 2바이어스 전압 전달소자(M2)를 통해 완전한 Vdd레벨이 플레이트 노드(10)로 전달되도록 Vdd레벨을 Vpp레벨로 승압시켜 제 2바이어스 전압 전달소자(M2)로 보낸다.
이어, 상기와 같은 내부구성을 갖춘 셀 플레이트 전압 제어수단(20)의 동작에 대해 설명하면 다음과 같다.
액티브모드의 경우, 액티브 명령신호(rasp) 및 뱅크 어드레스(AX AB)가 인에이블되면 액티브모드 검출부(30)내의 낸드게이트(K1)에서는 로우레벨의 신호를 출력하고 래치(30a)를 통해 하이레벨(Vdd)의 신호가 셀 플레이트 전압 출력부(36)의 제 1바이어스 전압 전달소자(M1)의 게이트로 전송된다. 이때 인버터(IV)의 출력신호(노드(N1)의 신호)가 플로팅(floating)상태로 되더라도 래치(30a)에 의해 액티브모드 검출부(30)의 출력단(A)은 계속 하이레벨이 된다.
그에 따라, 상기 제 1바이어스 전압 전달소자(M1)가 턴온되어 플레이트 노드(10)에 0.5Vdd의 바이어스를 공급한다.
한편 대기모드의 경우, 프리차지신호(prgp)와 뱅크 어드레스(AX AB)가 인에이블되면 상기 액티브모드 검출부(30)의 출력단(A)은 로우레벨로 디스차지되어 상기 제 1바이어스 전압 전달소자(M1)를 턴오프시킨다.
이때, 대기모드 검출부(32)의 낸드게이트(K2)는 로우레벨의 신호를 출력하고 래치(32a)를 통해 하이레벨의 신호를 레벨 쉬프터(34)로 보낸다. 그 결과 레벨 쉬프터(34)의 출력단(B)은 Vpp레벨로 차징되고, 이 출력단(B)으로부터의 신호에 의해 상기 셀 플레이트 전압 출력부(36)의 제 2바이어스 전압 전달소자(M2)가 턴온된다.
그에 따라, 그 제 2바이어스 전압 전달소자(M2)를 통해 상기 플레이트 노드(10)로 Vdd의 바이어스가 공급된다.
이와 같이 대기모드시 게이트-소오스전압을 네가티브로 유지하게끔 셀 플레이트 바이어스가 높아지면 셀 트랜지스터(14)의 저장 노드(12)가 전하 펌핑되어 셀 트랜지스터(14)의 액티브 바이어스를 높여줌으로써, 셀 트랜지스터(14)의 문턱전압 증가의 효과를 가져오며, 서브-스레시홀드 누설전류를 감소시키게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 대기모드에서 셀 플레이트 전압을 높여 저장 노드를 전하 펌핑시킴으로써 셀 트랜지스터의 실효 문턱전압을 높이게 되어 셀 트랜지스터 문턱전압 공정, NMOS 기판공정에서의 마진확보도 기대할 수 있을 뿐만 아니라 액티브시 셀 트랜지스터의 실제 문턱전압이 종래에 비해 낮아짐으로써 셀 트랜지스터의 게이트 바이어스 Vpp레벨도 낮출 수 있는 여유가 생겨 파워소모도 훨씬 작아지게 된다.
특히, 대기모드에서 셀 플레이트에 종래의 Vcp보다 높은 레벨의 DC 바이어스(Vdd)를 가하여 저장 노드를 전하 펌핑시켜서 셀 트랜지스터의 실효 문턱전압을 높임으로써 대기모드에서 문제가 되는 서브-스레시홀드 누설전류를 급격히 감소시키게 되어 디램동작의 신뢰성이 향상되며 파워소모도 감소하여 저전력 소자에 적합한다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.
Claims (6)
- 플레이트 노드와 저장 노드로 된 셀 캐패시터와 비트라인을 워드라인의 인에이블여부에 따라 연결시키는 셀 트랜지스터와,상기 셀 트랜지스터가 턴오프된 대기모드시 상기 셀 트랜지스터의 게이트-소오스 전압을 네가티브로 유지시키는 바이어스를 상기 플레이트 노드로 가하여 서브-스레시홀드 누설전류를 감소시키는 셀 플레이트 전압 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서, 상기 셀 플레이트 전압 제어수단은 액티브 명령신호와 뱅크 어드레스를 입력받아 신호처리하여 상기 셀 트랜지스터가 액티브상태인지를 검출하는 액티브모드 검출부와, 프리차지신호와 뱅크 어드레스를 입력받아 신호처리하여 상기 셀 트랜지스터가 대기상태인지를 검출하는 대기모드 검출부와, 상기 대기모드 검출부에서의 신호를 고전압 레벨로 승압시키는 레벨 쉬프터 및, 상기 액티브모드 검출부 및 상기 레벨 쉬프터로부터의 신호에 따라 상기 플레이트 노드로의 바이어스 전압을 가변하여 제공하는 셀 플레이트 전압 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2항에 있어서, 상기 셀 플레이트 전압 출력부는 상기 액티브모드 검출부로부터의 신호에 의해 제 1바이어스 전압을 상기 플레이트 노드로 전달하는 제 1바이어스 전압 전달소자와, 상기 레벨 쉬프터로부터의 신호에 의해 상기 제 1바이어스 전압보다 높은 제 2바이어스 전압을 상기 플레이트 노드로 전달하는 제 2바이어스 전압 전달소자로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 3항에 있어서, 상기 제 1바이어스 전압은 0.5Vdd인 것을 특징으로 하는 반도체 메모리 소자.
- 제 3항에 있어서, 상기 제 2바이어스 전압은 Vdd인 것을 특징으로 하는 반도체 메모리 소자.
- 제 3항에 있어서, 상기 제 1 및 제 2바이어스 전압 전달소자는 NMOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045603A KR20000027646A (ko) | 1998-10-28 | 1998-10-28 | 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045603A KR20000027646A (ko) | 1998-10-28 | 1998-10-28 | 반도체 메모리 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000027646A true KR20000027646A (ko) | 2000-05-15 |
Family
ID=19555981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045603A KR20000027646A (ko) | 1998-10-28 | 1998-10-28 | 반도체 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027646A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-10-28 KR KR1019980045603A patent/KR20000027646A/ko not_active Application Discontinuation
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981028 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19990708 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19981028 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20010607 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
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