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CN117769247A - 半导体存储器件 - Google Patents

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CN117769247A
CN117769247A CN202311240239.1A CN202311240239A CN117769247A CN 117769247 A CN117769247 A CN 117769247A CN 202311240239 A CN202311240239 A CN 202311240239A CN 117769247 A CN117769247 A CN 117769247A
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CN
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bit line
layer
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CN202311240239.1A
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金真雅
金冈昱
S·闵
李忠炫
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

提供了一种半导体存储器件。该半导体存储器件包括基板，该基板包括具有由单元元件隔离层限定的有源区的单元区、在单元区附近的外围区以及在单元区和外围区之间的边界区。该器件包括：字线结构，在基板中并在第一方向上延伸；位线结构，在基板上在与第一方向交叉的第二方向上从单元区延伸到边界区，包括依次堆叠在基板上的第一单元导电层和第二单元导电层；以及位线接触，在基板和位线结构之间并将基板与位线结构连接。边界区中的第二单元导电层比单元区中的第二单元导电层厚。

Description

半导体存储器件
技术领域
各种示例实施方式涉及半导体存储器件。
背景技术
随着半导体器件变得越来越高度集成，各电路图案正变得更精细从而在相同面积内实现更多的半导体器件。也就是，随着半导体器件的集成度的提高，半导体器件的部件的设计规则已经减少。
在高度按比例缩小的半导体器件中，形成多条布线线路和插置在布线线路之间的多个接触的工艺已经变得越来越复杂和困难。
发明内容
各种示例实施方式提供一种可提高可靠性和/或性能的半导体存储器件。
示例实施方式的各种目的和/或改进不限于以上阐述的那些，本领域普通技术人员将从以下描述清楚地理解没有在这里提及的附加特征。
根据一些示例实施方式的一种半导体存储器件包括：基板，包括具有由单元元件隔离层限定的有源区的单元区、在单元区附近的外围区以及在单元区和外围区之间的边界区；字线结构，在第一方向上在基板中延伸；位线结构，在基板上在与第一方向交叉的第二方向上从单元区延伸到边界区，包括依次堆叠在基板上的第一单元导电层和第二单元导电层；以及位线接触，在基板和位线结构之间并将基板与位线结构连接。边界区中的第二单元导电层比单元区中的第二单元导电层厚。
可选地或另外地，根据各种示例实施方式的一种半导体存储器件包括：基板，包括具有由单元元件隔离层限定的有源区的单元区、在单元区附近的外围区以及在单元区和外围区之间的边界区；字线结构，在第一方向上在基板中延伸；位线结构，在基板上在与第一方向交叉的第二方向上从单元区延伸到基板上的边界区，包括在远离基板的方向上依次堆叠的第一单元导电层和第二单元导电层；以及位线接触，在基板和位线结构之间并将基板与位线结构电连接。边界区中的第一单元导电层的上表面低于单元区中的第一单元导电层的上表面，边界区中的第二单元导电层的沿着第一方向的长度长于单元区中的第二单元导电层的沿着第一方向的长度。
可选地或另外地，根据各种示例实施方式的一种半导体存储器件包括：基板，包括具有由单元元件隔离层限定的有源区的单元区、在单元区附近的外围区以及在单元区和外围区之间的边界区；字线结构，在基板中在第一方向上在基板中延伸；位线结构，在基板上在与第一方向交叉的第二方向上从单元区延伸到边界区，包括依次堆叠在基板上的第一单元导电层至第三单元导电层；以及位线接触，在基板和位线结构之间并将基板与位线结构电连接。位线接触的上表面低于单元区中的第一单元导电层的上表面并高于边界区中的第一单元导电层的上表面，在位线接触上的第三单元导电层比单元区中的第一单元导电层上的第三单元导电层厚并且比边界区中的第三单元导电层薄。
附加和/或其它示例实施方式的这些和其它细节被包含在详细描述和附图中。
附图说明
通过参照附图详细描述其示例性实施方式，以上和其它的方面和特征将变得更加明显，附图中：
图1是示出根据一些示例实施方式的半导体存储器件的单元区的示意性布局图；
图2是示出包括图1的单元区的半导体存储器件的示意性布局图；
图3是示出图1的字线和有源区的布局；
图4和图5是沿着图1的线A-A和线B-B截取的剖视图；
图6是沿着图2的线C-C截取的剖视图；
图7是沿着图2的线D-D截取的剖视图；
图8是沿着图2的线E-E截取的剖视图；
图9是示出根据一些示例实施方式的半导体存储器件的视图；
图10是示出根据一些示例实施方式的半导体存储器件的视图；
图11a至图19c是示出中间步骤以描述根据一些示例实施方式的制造半导体器件的方法的视图；以及
图20a和图20b是示出中间步骤以描述根据一些示例实施方式的制造半导体器件的方法的视图。
具体实施方式
图1是示出根据一些示例实施方式的半导体存储器件的单元区的示意性布局图。图2是示出包括图1的单元区的半导体存储器件的示意性布局图。图3是示出图1的字线和有源区的布局。图4和图5是沿着图1的线A-A和线B-B截取的剖视图。图6是沿着图2的线C-C截取的剖视图。图7是沿着图2的线D-D截取的剖视图。图8是沿着图2的线E-E截取的剖视图。
作为参考，图6可以是在单元区隔离层22中沿着图1的位线BL截取的剖视图。
尽管通过示例的方式在附图中示出与根据一些示例性实施方式的半导体存储器件相关的动态随机存取存储器(DRAM)，但是示例实施方式不限于此，其它实施方式可以包括其它器件，诸如但不限于非易失性存储器件。
参照图1至图3，根据一些示例实施方式的半导体存储器件可以包括单元区20、单元区隔离层22和外围区24。
单元区隔离层22可以沿着单元区20的周边形成或布置。单元区隔离层22可以将单元区20与外围区24隔离。外围区24可以被限定在单元区20附近。在一些示例实施方式中，在单元区20与外围区24之间的其中形成单元区隔离层22的区域可以被称为边界区。
单元区20可以包括多个单元有源区ACT，例如对应于单元有源区ACT的多个岛。单元有源区ACT可以由形成在基板(图4的100)中的单元元件隔离层(图4的105)限定。随着半导体存储器件的设计规则减少，单元有源区ACT可以设置为对角线和/或斜线的条形。例如，单元有源区ACT可以在第三方向D3上延伸。
多个栅电极可以跨越单元有源区ACT在第一方向D1上设置。第一方向D1可以与第三方向D3成一角度，诸如斜角。多个栅电极可以彼此平行地延伸。多个栅电极可以是例如多条行线或字线WL。字线WL可以以恒定的间隔设置，例如以特定的节距设置。字线WL的宽度和/或字线WL之间的间距或节距或间隔可以根据设计规则来确定。
每个单元有源区ACT可以被在第一方向D1上延伸的两条字线WL分成三个部分。单元有源区ACT可以包括存储连接区103b和位线连接区103a。位线连接区103a可以位于单元有源区ACT的中心部分处或其附近，存储连接区103b可以位于单元有源区ACT的端部。
在与字线WL正交的第二方向D2上延伸的多条列线或位线BL可以设置在字线WL上。第二方向D2可以垂直于第一方向D1并相对于第三方向D3成锐角，例如成小于45度的角度。多条位线BL可以彼此平行地延伸。位线BL可以以恒定的间隔设置。位线BL的宽度和/或位线BL之间的间距或节距或间隔可以根据设计规则来确定。位线BL的数量可以等于、大于或小于字线WL的数量。
根据一些示例实施方式的半导体存储器件可以包括形成在单元有源区ACT上的各种接触布置。各种接触布置可以包括例如数字接触或直接接触DC、掩埋接触BC、着陆垫LP等。
直接接触DC可以指将单元有源区电连接到位线BL的接触。掩埋接触BC可以指将单元有源区ACT连接到诸如忆阻器和/或电容器的存储元件的下电极(图4的191)的接触。鉴于布置结构，在掩埋接触BC和单元有源区ACT之间的接触面积可以是小的。因此，可以引入导电的着陆垫LP来扩大与电容器的下电极(图4的191)的接触面积以及与单元有源区ACT的接触面积。
着陆垫LP可以设置在单元有源区ACT和掩埋接触BC之间，并可以设置在掩埋接触BC和电容器的下电极(图4的191)之间。在根据各种示例实施方式的半导体存储器件中，着陆垫LP可以设置在掩埋接触BC和电容器的下电极之间。由于通过引入着陆垫LP增大了接触面积，所以可以减小单元有源区ACT和电容器的下电极之间的接触电阻，和/或可以改善信号裕度。
直接接触DC可以连接到位线连接区域103a。掩埋接触BC可以连接到存储连接区103b。由于掩埋接触BC设置在单元有源区ACT的两个端部处，所以在与单元有源区ACT的两端相邻的状态下，着陆垫LP可以设置为与掩埋接触BC部分地重叠。例如，掩埋接触BC可以形成为在相邻的字线WL之间和在相邻的位线BL之间与单元有源区ACT和单元元件隔离层(图4的105)重叠。
字线WL可以布置或形成在掩埋于基板100中或内的结构中。字线WL可以在直接接触DC或掩埋接触BC之间跨越单元有源区ACT设置。如所示的，两条字线WL可以设置为与一个单元有源区ACT交叉。由于单元有源区ACT在第三方向D3上延伸，字线WL可以与单元有源区ACT成小于90°的角度。
直接接触DC和掩埋接触BC可以对称地设置。为此，直接接触DC和掩埋接触BC可以设置在沿着第一方向D1和第二方向D2的直线上。不同于直接接触DC和掩埋接触BC，着陆垫LP可以在位线BL延伸的第二方向D2上设置为Z字形。可选地或另外地，着陆垫LP可以设置为在字线WL延伸的第一方向D1上与每条位线BL的相同侧部分重叠。例如，第一行的每个着陆垫LP可以与相应的位线BL的左侧重叠，第二行的每个着陆垫LP可以与相应的位线BL的右侧重叠。
参照图1至图8，根据一些示例实施方式的半导体存储器件可以包括多个单元栅极结构110、多个位线结构140ST和多个位线接触146。
基板100可以包括单元区20、单元区隔离层22和外围区24。基板100可以是或可以包括硅基板或绝缘体上硅(SOI)。可选地，基板100可以包括但不限于硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。基板100可以是掺杂的或者可以是未掺杂的。
多个单元栅极结构110、多个位线结构140ST、多个存储接触120和信息存储器190可以设置在单元区20中。外围栅极结构240ST可以设置在外围区24中。
单元元件隔离层105可以形成在单元区20的基板100中。单元元件隔离层105可以具有浅沟槽隔离(STI)结构，该STI结构具有优异的元件隔离特性。单元元件隔离层105可以在单元区20中限定单元有源区ACT。如图1所示，由单元元件隔离层105限定的单元有源区ACT可以具有包括短轴和长轴的长岛形状。在一些示例实施方式中，单元有源区ACT可以具有倾斜的形状从而相对于形成在单元元件隔离层105中的字线WL具有小于90°的角度。在一些示例实施方式中，单元有源区ACT可以具有倾斜的形状从而相对于形成在单元元件隔离层105上的位线BL具有小于90°的角度。
单元区隔离层22也可以提供有具有浅沟槽隔离(STI)结构的单元边界隔离层。
单元元件隔离层105和单元区隔离层22中的每个可以包括但不限于硅氧化物层、硅氮化物层或硅氮氧化物层中的至少一种。在图4至图8中，单元元件隔离层105和单元区隔离层22中的每个被示出为由一个绝缘层形成，但是这仅是为了描述的方便，本公开不限于此。取决于单元元件隔离层105和单元区隔离层22的宽度，单元元件隔离层105和单元区隔离层22中的每个可以由一个绝缘层或多个绝缘层形成。
尽管单元元件隔离层105的上表面、基板100的上表面和单元区隔离层22的上表面被示出为位于同一平面上或彼此共面，但是示例实施方式不限于此。
单元栅极结构110可以形成在基板100和单元元件隔离层105中。单元栅极结构110可以跨越单元元件隔离层105和由单元元件隔离层105限定的单元有源区ACT形成。单元栅极结构110可以包括形成在基板100和单元元件隔离层105中的单元栅极沟槽115、单元栅电极112、单元栅极覆盖图案113和单元栅极覆盖导电层114。在这种情况下，单元栅电极112可以对应于字线WL。与所示的示例不同，单元栅极结构110可以不包括单元栅极覆盖导电层114。
单元栅极绝缘层111可以沿单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘层111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。单元栅极绝缘层111可以包括例如硅氧化物、硅氮化物、硅氮氧化物或具有比硅氧化物的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌或它们的组合中的至少一种。
单元栅电极112可以形成或布置在单元栅极绝缘层111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极覆盖导电层114可以沿着单元栅电极112的上表面延伸。
单元栅电极112可以包括金属、金属合金、导电的金属氮化物、导电的金属碳氮化物、导电的金属碳化物、金属硅化物、掺杂的半导体材料(诸如掺杂的多晶硅)、导电的金属氮氧化物或导电的金属氧化物中的至少一种。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx或它们的组合中的至少一种，但是不限于此。单元栅极覆盖导电层114可以包括例如掺杂的或未掺杂的多晶硅和/或掺杂的或未掺杂的多晶硅锗，但是不限于此。
单元栅极覆盖图案113可以设置在单元栅电极112和单元栅极覆盖导电层114上。单元栅极覆盖图案113可以填充在形成单元栅电极112和单元栅极覆盖导电层114之后剩余的单元栅极沟槽115。单元栅极绝缘层111被示出为沿着单元栅极覆盖图案113的侧壁延伸，但是不限于此。单元栅极覆盖图案113可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)或它们的组合中的至少一种。
尽管没有示出，但是可以在单元栅极结构110的至少一侧形成杂质掺杂区。杂质掺杂区可以是或者可以对应于晶体管的源极/漏极区。
位线结构140ST可以包括单元导电线140和单元线覆盖层144。单元导电线140可以形成在单元元件隔离层105和其中形成有单元栅极结构110的基板100上。单元导电线140可以与单元元件隔离层105和由单元元件隔离层105限定的单元有源区ACT交叉。单元导电线140可以形成为与单元栅极结构110交叉。在这种情况下，单元导电线140可以对应于位线BL。
单元导电线140可以为多层。单元导电线140可以包括例如第一单元导电层141、第二单元导电层142和第三单元导电层143。第一至第三单元导电层141、142和143可以在远离基板100的方向上依次堆叠在基板100和单元元件隔离层105上。在一些示例实施方式中，单元导电线140被示出为三层膜，但是不限于此。
参照图4，单元元件隔离层105可以包括第一区域105_1和第二区域105_2，在第一区域105_1中形成将在后面描述的位线接触146，在第二区域105_2中没有形成位线接触146。形成在第一区域105_1上的单元导电线140_2可以包括第二单元导电层142和第三单元导电层143。形成在第二区域105_2上的单元导电线140_1可以包括第一至第三单元导电层141、142和143。
在一些示例实施方式中，第三单元导电层143的上表面的高度可以在单元区20和单元区隔离层22上相同。
第一至第三单元导电层141、142和143可以包括例如掺有杂质的半导体材料(诸如掺杂的多晶硅)、导电的硅化物化合物、导电的金属氮化物、金属或金属合金中的至少一种。例如，第一单元导电层141可以包括掺杂的半导体材料，诸如多晶硅。第二单元导电层142可以包括导电的硅化物化合物或导电的金属氮化物中的至少一种。第三单元导电层143可以包括金属(诸如钨W)和/或金属合金中的至少一种，但是不限于此。
位线接触146可以形成在单元导电线140和基板100之间。例如，单元导电线140可以形成在位线接触146上。例如，位线接触146可以形成在单元导电线140与具有长岛形状的单元有源区ACT的中心部分交叉的点处。位线接触146可以形成在位线连接区103a和布线结构140之间。
位线接触146可以将单元导电线140电连接到基板100。在这种情况下，位线接触146可以对应于直接接触DC。位线接触146可以包括例如掺有杂质的半导体材料(诸如掺杂的多晶硅)、导电的硅化物化合物、导电的金属氮化物或金属中的至少一种。
在图4中，在与位线接触146的上表面重叠的区域中，单元导电线140可以包括第二单元导电层142和第三单元导电层143。在不与位线接触146的上表面重叠的区域中，单元导电线140可以包括第一至第三单元导电层141、142和143。
单元线覆盖层144可以设置在单元导电线140上。单元线覆盖层144可以沿着单元导电线140的上表面在第二方向D2上延伸。单元线覆盖层144可以包括例如硅氮化物层、硅氮氧化物层、硅碳氮化物层或硅氧碳氮化物层中的至少一种。在根据一些示例实施方式的半导体存储器件中，单元线覆盖层144可以包括例如硅氮化物层。单元线覆盖层144被示出为单层，但是不限于此。例如，单元线覆盖层144可以是多层。然而，当构成多层的每个层由相同的材料制成时，单元线覆盖层144可以被视为单层，例如同质单层。
单元绝缘层130可以形成在基板100和单元元件隔离层105上。更详细地，单元绝缘层130可以布置或形成在其中没有形成位线接触146的单元元件隔离层105和基板100上。单元绝缘层130可以形成在基板100和单元导电线140之间以及在单元元件隔离层105和单元导电线140之间。
单元绝缘层130可以为单层，但是可以替代地为多层，该多层包括如所示的第一单元绝缘层131和第二单元绝缘层132。例如，第一单元绝缘层131可以包括硅氧化物层，第二单元绝缘层132可以包括硅氮化物层，但是这些层不限于此。
单元线间隔物150可以设置在单元导电线140的侧壁和单元线覆盖层144的侧壁上。单元线间隔物150可以在单元导电线140的形成有位线接触146的部分中形成在基板100和单元元件隔离层105上。单元线间隔物150可以设置在单元导电线140的侧壁、单元线覆盖层144的侧壁和位线接触146的侧壁上。
然而，在单元导电线140的其中没有形成位线接触146的剩余部分中，单元线间隔物150可以设置在单元绝缘层130上。单元线间隔物150可以设置在单元导电线140的侧壁和单元线覆盖层144的侧壁上。
单元线间隔物150可以是单层，但是可以是多层，该多层包括如所示的第一至第四单元线间隔物151、152、153和154。例如，第一至第四单元线间隔物151、152、153和154可以包括硅氧化物层、硅氮化物层、硅氮氧化物层(SiON)、硅氧碳氮化物层(SiOCN)、空气以及它们的组合中的一种，但是不限于此。
例如，第二单元线间隔物152可以不设置在单元绝缘层130上，而是可以设置在位线接触146的侧壁上。
在图6中，位线结构140ST可以沿着第二方向D2从单元区20纵向地延伸到边界区。位线结构140ST可以包括限定在单元区隔离层22上的一个侧壁。单元边界间隔物246可以设置在位线结构140ST的一个侧壁上。
参照图5，栅栏图案170可以设置在基板100和单元元件隔离层105上。栅栏图案170可以形成为与形成在基板100和单元元件隔离层105中的单元栅极结构110重叠。栅栏图案170可以设置在沿第二方向D2延伸的位线结构140ST之间。栅栏图案170可以包括例如硅氧化物、硅氮化物、硅氮氧化物或它们的组合中的至少一种。
存储接触120可以设置在沿第一方向D1彼此相邻的单元导电线140之间。存储接触120可以设置在沿第二方向D2彼此相邻的栅栏图案170之间。存储接触120可以在相邻的单元导电线140之间与基板100和单元元件隔离层105重叠。存储接触120可以连接到单元有源区ACT的存储连接区103b。存储接触120可以是或者可以对应于掩埋接触BC。
存储接触120可以包括例如掺有杂质的半导体材料(诸如掺杂的多晶硅)、导电的硅化物化合物、导电的金属氮化物或金属中的至少一种。
存储垫160可以形成在存储接触120上。存储垫160可以电连接到存储接触120。在这种情况下，存储垫160可以对应于着陆垫LP。
存储垫160可以与位线结构140ST的上表面的一部分重叠。存储垫160可以包括例如掺有杂质的半导体材料(诸如掺杂的多晶硅)、导电的硅化物化合物、导电的金属氮化物、导电的金属碳化物、金属或金属合金中的至少一种。
存储垫间隔物160SP可以设置在存储接触120上。存储垫间隔物160SP可以设置在存储垫160和位线结构140ST之间以及在存储图案160和栅栏图案170之间。与所示的示例不同，存储垫间隔物160SP可以被省略。
存储垫间隔物160SP可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层、硅氧碳氮化物层或硅碳氮化物层(SiCN)中的至少一种。
隔离绝缘层180可以形成在存储垫160和位线结构140ST上。例如，隔离绝缘层180可以设置在单元线覆盖层144上。隔离绝缘层180可以限定存储垫160的形成多个隔离区的区域。在一些示例实施方式中，隔离绝缘层180可以不覆盖存储垫160的上表面。
隔离绝缘层180包括绝缘材料以将多个存储垫160彼此电隔离。例如，隔离绝缘层180可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、硅氧碳氮化物层或硅碳氮化物层中的至少一种。
第一蚀刻停止层292可以设置在隔离绝缘层180和存储垫160上。第一蚀刻停止层292可以延伸到外围区24以及单元区20。第一蚀刻停止层292可以包括硅氮化物层、硅碳氮化物层、硅硼氮化物层(SiBN)、硅氮氧化物层或硅氧碳化物层中的至少一种。
信息存储器190可以设置在存储垫160上。信息存储器190可以电连接到存储垫160。信息存储器190的一部分可以设置在第一蚀刻停止层292中。信息存储器190可以包括例如电容器，但是不限于此。信息存储器190包括第一下电极191、第一电容器电介质层192和第一上电极193，并可以对应于或不对应于电容器。
第一下电极191可以设置在存储垫160上。第一下电极191被示出为具有柱形，但是不限于此。第一下电极191可以具有圆柱形状；然而，示例实施方式不限于此，第一下电极191可以具有棱柱形和/或管形。第一电容器电介质层192形成在第一下电极191上。第一电容器电介质层192可以沿着第一下电极191的轮廓形成。第一上电极193形成在第一电容器电介质层192上。第一上电极193可以围绕第一下电极191的外侧壁。
例如，第一电容器电介质层192可以设置在与第一上电极193垂直地重叠的部分。对于另一示例，不同于所示的示例，第一电容器电介质层192可以包括与第一上电极193垂直重叠的第一部分和不与第一上电极193垂直重叠的第二部分。例如，在一些示例实施方式中，第一电容器电介质层192的第二部分可以是未被第一上电极193覆盖的部分。
第一下电极191和第一上电极193中的每个可以包括例如掺杂的半导体材料(诸如掺杂的多晶硅)、导电的金属氮化物(例如钛氮化物、钽氮化物、铌氮化物或钨氮化物)、金属(例如钌、铱、钛或钽)和导电的金属氧化物(例如铱氧化物、铌氧化物等)，但是不限于此。
第一电容器电介质层192可以包括例如硅氧化物、硅氮化物、硅氮氧化物、高介电常数材料以及它们的组合中的一种，但是不限于此。在根据一些示例实施方式的半导体存储器件中，第一电容器电介质层192可以包括其中锆氧化物、铝氧化物和锆氧化物依次堆叠的堆叠层结构。在根据一些示例实施方式的半导体存储器件中，第一电容器电介质层192可以包括包含铪(Hf)的电介质层。在根据一些示例实施方式的半导体存储器件中，第一电容器电介质层192可以具有铁电材料层和顺电材料层的堆叠层结构。
参照图7，外围栅极结构240ST可以设置在边界区和外围区24的至少一部分中。外围栅极结构240ST的一部分被示出为与单元区隔离层22重叠，但是不限于此。外围栅极结构240ST可以设置为在第二方向D2上与在第二方向D2上延伸的位线结构140ST相邻。
外围栅极结构240ST可以包括依次堆叠在基板100上的外围栅极绝缘层230、外围导电线240和外围栅极覆盖层244。外围栅极结构240ST可以包括设置在外围导电线240的侧壁和外围栅极覆盖层244的侧壁上的外围间隔物245。
外围导电线240可以包括依次堆叠在外围栅极绝缘层230上的第一至第三外围导电层241、242和243。
第一外围导电层241可以包括与第一单元导电层141的材料相同的材料。第二外围导电层242可以包括与第二单元导电层142的材料相同的材料。第三外围导电层243可以包括与第三单元导电层143的材料相同的材料，但是不限于此。
外围栅极绝缘层230可以包括例如硅氧化物、硅氮化物、硅氮氧化物或具有比硅氧化物的介电常数高的介电常数的高介电常数材料。
外围间隔物245可以包括例如硅氮化物、硅氮氧化物、硅氧化物、硅碳氮化物、硅氧碳氮化物或它们的组合中的至少一种。尽管外围间隔物245被示出为单层，但是示例实施方式不限于此。外围间隔物245可以是多层。
外围栅极覆盖层244可以设置在第三外围导电层243上。外围栅极覆盖层244可以包括例如硅氮化物层、硅氮氧化物或硅氧化物中的至少一种。外围栅极覆盖层244被示出为单层，但是不限于此。
第二蚀刻停止层250可以设置在基板100上。第二蚀刻停止层250可以沿着外围栅极结构240ST的轮廓形成。第二蚀刻停止层250可以沿着单元边界间隔物246的侧壁延伸。
第二蚀刻停止层250可以包括例如硅氮化物层、硅氮氧化物层、硅碳氮化物层或硅氧碳氮化物层中的至少一种。
单元层间绝缘层295可以设置在第二蚀刻停止层250上。例如，单元层间绝缘层295可以设置在单元区隔离层22上。单元层间绝缘层295可以设置在外围栅极结构240ST和位线结构140ST之间。单元层间绝缘层295可以设置在沿第二方向D2彼此面对的单元导电线140和外围导电线240之间。单元层间绝缘层295可以设置在位线结构140ST附近。
单元层间绝缘层295可以包括例如基于氧化物的绝缘材料。
插入层间绝缘层291设置在外围栅极结构240ST和单元层间绝缘层295上。插入层间绝缘层291可以覆盖外围栅极结构240ST和单元层间绝缘层295。插入层间绝缘层291可以覆盖在单元层间绝缘层295的上表面之上突出的第二蚀刻停止层250。
插入层间绝缘层291可以包括与单元层间绝缘层295的材料不同的材料。插入层间绝缘层291可以包括例如基于氮化物的绝缘材料。例如，插入层间绝缘层291可以包括硅氮化物。
外围布线线路265可以设置在插入层间绝缘层291上。位线接触插塞261可以通过穿过单元线覆盖层144连接到单元导电线140。
外围布线线路265和位线接触插塞261可以包括与存储垫160的材料相同的材料。
第一蚀刻停止层292可以设置在外围布线线路265和位线接触插塞261上。
外围层间绝缘层293可以设置在第一蚀刻停止层292上。外围层间绝缘层293可以覆盖第一上电极193的侧壁。外围层间绝缘层293可以包括绝缘材料。
参照图8，层间绝缘层291a和291b可以形成在位线结构140ST上。例如，层间绝缘层291a和291b可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、硅氧碳氮化物层或硅碳氮化物层中的至少一种，但是不限于此。
外围布线线路265可以设置在层间绝缘层291b中并电连接到位线结构140ST或外围电路。尽管没有详细示出，但是外围布线线路265可以通过穿过层间绝缘层291a和291b的至少一部分而连接到单元导电线140。
间隔物150e可以设置在单元导电线140的侧壁和单元线覆盖层144的侧壁上。间隔物150e可以形成在基板100和单元区隔离层22上。
间隔物150e可以为单层，但是如所示的，间隔物150e可以为多层，其包括第一至第三间隔物151e、153e和154e。例如，第一至第三间隔物151e、153e和154e可以独立地或共同地包括硅氧化物层、硅氮化物层、硅氮氧化物层(SiON)、硅氧碳氮化物层(SiOCN)、空气及其组合中的一种或更多种，但是不限于此。
根据一些示例实施方式，在单元区20和单元区隔离层22中，第三单元导电层143的上表面可以是相同的。
参照图6，边界区中的第三单元导电层143的厚度T13可以比设置在单元区20的第一单元导电层141上的第三单元导电层143的厚度T11或在位线接触146上的第三单元导电层143的厚度T12厚。在位线接触146上的第三单元导电层143的厚度T12可以比设置在单元区20的第一单元导电层141上的第三单元导电层143的厚度T11厚。例如，在位线接触146上的第三单元导电层143的厚度T12可以比设置在单元区20的第一单元导电层141上的第三单元导电层143的厚度T11厚，并可以比边界区中的第三单元导电层143的厚度T13薄。
参照图4，位线接触146的上表面U22可以低于单元区20的第一单元导电层141的上表面U21。参照图4和图8，边界区中的第一单元导电层141的上表面U23可以低于单元区20的第一单元导电层141的上表面U21。
例如，位线接触146的上表面U22可以低于单元区20的第一单元导电层141的上表面U21或在其下面，并可以高于边界区中的第一单元导电层141的上表面U23或在其上面。
此外，参照图4，在位线接触146上的第二单元导电层142的上表面U32可以低于在第一单元导电层141上的第二单元导电层142的上表面U31。参照图4和图8，在边界区中的第二单元导电层142的上表面U33可以低于在位线接触146上的第二单元导电层142的上表面U32。
参照图4和图8，边界区中的第一单元导电层141的厚度T23可以比单元区20中的第一单元导电层141的厚度T21或位线接触146的厚度T22薄。
根据一些示例实施方式，单元区和边界区中的位线结构140ST的单元导电层140的形状形成为彼此不同，从而可以减少由于边界区中的单元导电层140的宽度减小而导致的元件可靠性的缺陷。
图9是示出根据一些示例实施方式的半导体存储器件的视图。图10是示出根据一些示例实施方式的半导体存储器件的视图。
作为参考，图9是与沿着图2的线C-C截取的截面图对应的视图。图10是与沿着图2的线E-E截取的截面图对应的视图。为了便于描述，以下描述将基于与参照图1至图8所做的描述的差异。
参照图9和图10，在边界区中，第一单元导电层141可以被完全去除，使得第二单元导电层142可以直接形成在单元绝缘层130上。在这种情况下，第三单元导电层143的厚度Ts13可以比图6的第三单元导电层143的厚度T13厚。
此外，与所示的示例不同，可以不插置第二单元导电层142。在这种情况下，第三单元导电层143可以形成在边界区中的单元绝缘层130上，第三单元导电层143可以形成在单元区20中的第一单元导电层141上。
图11a至图19c是示出中间步骤以描述根据一些示例实施方式的制造半导体器件的方法的视图，并表示例如沿着图1和图2的线A-A、C-C和E-E的截面透视图。在与制造半导体器件的方法相关的描述中，将简要地进行或省略与参照图1至图10进行的描述重复的描述。
参照图1、图2和图11a至图11c，提供包括单元区20、外围区24和单元区隔离层22的基板100。
单元栅极结构110可以形成在单元区20的基板100中。单元栅极结构110可以在第一方向D1上纵向地延伸。单元栅极结构110可以包括或者可以限定单元栅极沟槽115，并可以包括单元栅极绝缘层111、单元栅电极112、单元栅极覆盖图案113和单元栅极覆盖导电层114。
随后，可以在单元区20上形成单元绝缘层130，例如可以沉积和/或可以生长单元绝缘层130。尽管没有详细示出，但是单元绝缘层130可以暴露外围区24的基板100。
可以在单元绝缘层130上形成初始第一单元导电层141p，例如可以通过诸如物理气相沉积(PVD)工艺和/或化学气相沉积(CVD)工艺的工艺沉积初始第一单元导电层141p。初始第一单元导电层141p可以沿着单元绝缘层130的上表面形成。
参照图12a至图12c，可以在初始第一单元导电层141p上形成光致抗蚀剂PR，例如可以沉积和/或旋涂和/或图案化光致抗蚀剂PR。光致抗蚀剂PR可以形成在初始第一单元导电层141p的至少部分区域上。如图12b所示，初始第一单元导电层141p的其中未形成光致抗蚀剂PR的其它区域可以被暴露。光致抗蚀剂PR可以包括光敏绝缘材料，但是不限于此。例如，诸如硬掩模层和/或抗反射涂层的其它层可以被包括在光致抗蚀剂PR中和/或与光致抗蚀剂PR协同地被分开地沉积。
参照图13a和图13b，可以去除在单元区隔离层22的部分区域上的初始第一单元导电层141p，例如可以通过湿蚀刻工艺和/或通过干蚀刻工艺蚀刻在单元区隔离层22的部分区域上的初始第一单元导电层141p第一厚度D1一样多。如上所述，光致抗蚀剂PR形成在初始第一单元导电层141p上，并且在单元区隔离层22上的初始第一单元导电层141p可以通过使用蚀刻工艺去除一厚度(诸如动态确定(或者，可选地，预定的)的厚度)一样多，并可以不被完全蚀刻。因此，在单元区20上的初始第一单元导电层141p可以形成为比在单元区隔离层22上的初始第一单元导电层141p厚。
参照图14a和图14b，可以在初始第一单元导电层141p和基板100之间形成初始位线接触146p。初始位线接触146p可以设置在稍后将描述的单元导电层结构140p_ST和基板100之间。
随后，可以去除初始位线接触146p，例如可以湿蚀刻和/或干蚀刻初始位线接触146p与第二厚度D2一样多，第二厚度D2比第一厚度D1薄。在这种情况下，可以在其中没有形成初始位线接触146p的初始第一单元导电层141p上形成掩模，并且初始位线接触146p可以通过使用蚀刻工艺去除预定厚度一样多。因此，初始位线接触146p的上表面的高度可以被拉平为低于初始第一单元导电层141p的上表面的高度。例如，可以在初始位线接触146p的上表面和初始第一单元导电层141p的上表面之间形成台阶差。
参照图15a至图15c，可以在基板100上形成初始单元导电层140p，其包括初始第一单元导电层141p、初始第二单元导电层142p和初始第三单元导电层143p。初始第二单元导电层142p可以沿着初始第一单元导电层141p的表面形成在初始第一单元导电层141p上。随后，初始第三单元导电层143p可以形成在初始第二单元导电层142p上。
然后，可以使用化学机械抛光(CMP)工艺和/或回蚀刻工艺等对初始第三单元导电层143p的上表面进行平坦化。
因此，初始第三单元导电层143p可以形成为在单元区20和单元区隔离层22上的每个位置具有不同的厚度。例如，在单元区隔离层22上的初始第三单元导电层143p的厚度可以比在单元区20上的初始第三单元导电层143p的厚度厚。
可选地或另外地，初始第三单元导电层143p可以在单元区20上形成为具有不同的厚度。例如，在初始位线接触146p上的初始第三单元导电层143p的厚度可以比其中没有形成初始位线接触146p的初始第一单元导电层141p上的初始第三单元导电层143p的厚度厚。
参照图16a至图16c，单元导电层结构140p_ST可以形成在单元区20的基板100上。单元导电层结构140p_ST可以形成在单元绝缘层130上。初始位线接触146p可以将单元导电层结构140p_ST连接到基板100。
单元导电层结构140p_ST可以包括依次堆叠在单元绝缘层130上的初始单元导电层140p和下单元覆盖层144p。单元边界间隔物246可以形成在单元导电层结构140p_ST的侧壁上。
尽管没有详细示出，但是外围栅极结构240ST可以形成在外围区24的基板100上。如图7所示，外围栅极结构240ST可以包括外围栅极绝缘层230、外围栅极导电层240、外围栅极覆盖层244和外围间隔物245。
单元导电层结构140p_ST可以与外围栅极结构240ST同时形成，例如完全或至少部分地与外围栅极结构240ST在同一工艺室中同时形成。单元边界间隔物246可以与外围间隔物245同时形成，例如完全或至少部分地与外围间隔物245在同一工艺室中同时形成。
然后，可以在基板100上形成(例如沉积和/或旋涂)第二蚀刻停止层250。第二蚀刻停止层250可以形成在单元导电层结构140p_ST和外围栅极结构240ST上。第二蚀刻停止层250可以沿着单元导电层结构140p_ST的轮廓和外围栅极结构240ST的轮廓延伸。
然后，可以在第二蚀刻停止层250上形成第一初始层间绝缘层290p。第一初始层间绝缘层290p可以完全覆盖第二蚀刻停止层250。第一初始层间绝缘层290p可以包括例如基于氧化物的绝缘材料。
参照图17a至图17c，可以去除设置在单元导电层结构140p_ST和外围栅极结构240ST上的第二蚀刻停止层250的上表面上的第一初始层间绝缘层290p，以在第二蚀刻停止层250上形成第二初始层间绝缘层290g。
例如，可以使用化学机械抛光(CMP)工艺和/或回蚀刻工艺形成第二初始层间绝缘层290g。也就是，可以使用化学机械抛光(CMP)工艺和/或回蚀刻工艺去除在单元导电层结构140p_ST和外围栅极结构240ST上的第一初始层间绝缘层290p。
因此，可以暴露在单元导电层结构140p_ST的上表面和外围栅极结构240ST的上表面上的第二蚀刻停止层250。
结果，图18b的单元层间绝缘层295可以形成在第二蚀刻停止层250上。
与所示的示例不同，单元层间绝缘层295的在外围栅极结构240ST和单元导电层结构140p_ST之间的部分可以通过额外的掩模工艺进一步去除。
参照图18a至图18c，插入层间绝缘层291可以形成在单元层间绝缘层295上。
插入层间绝缘层291可以形成在单元层间绝缘层295和突出在单元层间绝缘层295之上的第二蚀刻停止层250上。插入层间绝缘层291可以形成在单元区20以及外围区24上。
参照图19a至图19c，可以通过图案化在单元区20上的插入层间绝缘层291和第二蚀刻停止层250以及单元导电层结构140p_ST来形成位线结构140ST。
单元线覆盖层144可以包括图案化的下单元覆盖层144p、图案化的第二蚀刻停止层250和图案化的插入层间绝缘层291。
可以在形成位线结构140ST的同时形成位线接触146。
随后，可以形成单元线间隔物150。然后，栅栏牺牲绝缘层可以形成在沿第一方向D1彼此相邻的位线结构140ST之间。栅栏牺牲绝缘层可以形成在位线结构140ST的上表面上以及在间隔物154和154e上。通过图案化栅栏牺牲绝缘层，可以在单元栅极结构110上形成栅栏图案170。
在形成栅栏图案170之后，可以在相邻的单元导电线140之间和在相邻的栅栏图案170之间形成存储接触120。
在图4至图8中，在形成存储接触120之后，可以形成存储垫160、外围布线线路265和位线接触插塞261。
然后，可以形成第一蚀刻停止层292。此外，可以形成信息存储器190。
图20a和图20b是示出中间步骤以描述根据一些示例实施方式的制造半导体器件的方法的视图。在与制造半导体器件的方法相关的描述中，将简要地进行或省略与参照图11a至图19c进行的描述重复的描述。
参照图20a和图20b，在边界区中第三单元导电层143沿着第一方向D1的长度W13可以比在位线接触146上的第三单元导电层143沿着第一方向D1的长度W12长。
参照图20a和图20b，在位线接触146上的第三单元导电层143沿第一方向D1的长度W12可以比设置在单元区20的第一单元导电层141上的第三单元导电层143沿第一方向D1的长度W11长。
位线接触146沿着第一方向D1的长度W22可以比在位线接触146上的第三单元导电层143沿着第一方向D1的长度W12短。
在位线接触146上的第三单元导电层143沿着第一方向D1的长度W12可以朝向基板100增大，但不限于此。
此外，在边界区中，第一单元导电层141沿着第一方向D1的长度W23可以短于第三单元导电层143沿着第一方向D1的长度W13。
第三单元导电层143沿着第一方向D1的长度W13可以朝向基板100增大，但是不限于此。
参照图20a和图20b，第一区域105_1的第三单元导电层143的侧壁S12的斜度A12、第二区域105_2的第三单元导电层143的侧壁S11的斜度A11和边界区中的第三单元导电层143的侧壁S13的斜度A13可以彼此不同。
详细地，第一区域105_1的第三单元导电层143的侧壁S12的斜度A12可以大于第二区域105_2的第三单元导电层143的侧壁S11的斜度A11，并且可以小于边界区中的第三单元导电层143的侧壁S13的斜度A13。
参照图20a和图20b，在位线接触146上的第二单元导电层142沿着第一方向D1的长度W32可以比位线接触146沿着第一方向D1的长度W22长。
此外，在边界区中，第二单元导电层142沿着第一方向D1的长度W33可以比第一单元导电层141沿着第一方向D1的长度W23长。
参照图20a和图20b，第一区域105_1的第二单元导电层142的侧壁S12的斜度A12、第二区域105_2的第二单元导电层142的侧壁S11的斜度A11和边界区中的第二单元导电层142的侧壁S13的斜度A13可以彼此不同。
详细地，第一区域105_1的第二单元导电层142的侧壁S12的斜度A12可以大于第二区域105_2的第二单元导电层142的侧壁S11的斜度A11，并且可以小于或少于边界区中的第二单元导电层142的侧壁S13的斜度A13。
第二单元导电层142沿着第一方向D1的长度可以朝向基板100增大，但是不限于此。
尽管已经参照附图描述了各种示例实施方式，但是对于本领域普通技术人员将是明显的，发明构思可以以各种形式实现和/或制造，而不限于上述示例实施方式，并且可以在不脱离精神和必要特征的情况下以其它特定形式实施。因此，以上示例实施方式在所有方面都被认为是说明性的而非限制性的。此外，示例实施方式不一定相互排斥。例如，一些示例实施方式可以包括参照一个或更多个附图描述的一个或更多个特征，并且还可以包括参照一个或更多个其它附图描述的一个或更多个特征。
本申请要求于2022年9月23日在韩国知识产权局提交的韩国专利申请第10-2022-0120712号的优先权以及由此产生的所有权益，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
基板，包括具有由单元元件隔离层限定的有源区的单元区、在所述单元区附近的外围区以及在所述单元区和所述外围区之间的边界区；
字线结构，在所述基板中并在第一方向上延伸；
位线结构，在所述基板上并在与所述第一方向交叉的第二方向上从所述单元区延伸到所述边界区，所述位线结构包括依次堆叠在所述基板上的第一单元导电层和第二单元导电层；以及
位线接触，在所述基板和所述位线结构之间，所述位线接触将所述基板与所述位线结构连接，
其中所述边界区中的所述第二单元导电层比所述单元区中的所述第二单元导电层厚。
2.根据权利要求1所述的半导体存储器件，其中在所述单元区中，所述位线接触的上表面在所述第一单元导电层下面。
3.根据权利要求1所述的半导体存储器件，其中在所述单元区中，在所述位线接触上的所述第二单元导电层比在所述第一单元导电层上的所述第二单元导电层厚。
4.根据权利要求1所述的半导体存储器件，其中沿着所述第一方向，所述边界区中的所述第二单元导电层比在所述位线接触上的所述第二单元导电层长。
5.根据权利要求1所述的半导体存储器件，其中在所述单元区中，沿着所述第一方向，在所述位线接触上的所述第二单元导电层比在所述第一单元导电层上的所述第二单元导电层长。
6.根据权利要求1所述的半导体存储器件，其中沿着所述第一方向，所述位线接触比在所述位线接触上的所述第二单元导电层短。
7.根据权利要求1所述的半导体存储器件，其中在所述边界区中，沿着所述第一方向，所述第一单元导电层比所述第二单元导电层短。
8.根据权利要求1所述的半导体存储器件，其中
所述单元元件隔离层包括其中存在所述位线接触的第一区域和其中不存在所述位线接触的第二区域，以及
在所述第一区域上的所述第二单元导电层的侧壁的斜度、在所述第二区域上的所述第二单元导电层的侧壁的斜度和在所述边界区中的所述第二单元导电层的侧壁的斜度彼此不同。
9.根据权利要求1所述的半导体存储器件，其中所述位线结构还包括在所述第一单元导电层和所述第二单元导电层之间的第三单元导电层。
10.根据权利要求9所述的半导体存储器件，其中沿着所述第一方向，在所述位线接触上的所述第三单元导电层比所述位线接触长。
11.根据权利要求9所述的半导体存储器件，其中，在所述边界区中，沿着所述第一方向，所述第三单元导电层比所述第一单元导电层长。
12.根据权利要求9所述的半导体存储器件，其中
所述单元元件隔离层包括其中存在所述位线接触的第一区域和其中不存在所述位线接触的第二区域，以及
在所述第一区域上的所述第三单元导电层的侧壁的斜度、在所述第二区域上的所述第三单元导电层的侧壁的斜度和在所述边界区中的所述第三单元导电层的侧壁的斜度彼此不同。
13.一种半导体存储器件，包括：
基板，包括具有由单元元件隔离层限定的有源区的单元区、在所述单元区附近的外围区以及在所述单元区和所述外围区之间的边界区；
字线结构，在所述基板中并在第一方向上延伸；
位线结构，在所述基板上并在与所述第一方向交叉的第二方向上从所述单元区延伸到所述边界区，所述位线结构包括在远离所述基板的方向上依次堆叠的第一单元导电层和第二单元导电层；以及
位线接触，在所述基板和所述位线结构之间，所述位线接触将所述基板与所述位线结构电连接，
其中所述边界区中的所述第一单元导电层的上表面低于所述单元区中的所述第一单元导电层的上表面，以及
沿着所述第一方向，所述边界区中的所述第二单元导电层比所述单元区中的所述第二单元导电层长。
14.根据权利要求13所述的半导体存储器件，其中所述位线接触的上表面在所述单元区中的所述第一单元导电层的上表面下面并且在所述边界区中的所述第一单元导电层的上表面上面。
15.根据权利要求13所述的半导体存储器件，其中沿着所述第一方向，在所述位线接触上的所述第二单元导电层比所述单元区中的所述第一单元导电层上的所述第二单元导电层长，并且比所述边界区中的所述第二单元导电层短。
16.根据权利要求13所述的半导体存储器件，其中在所述位线接触上的所述第二单元导电层比所述单元区中的所述第一单元导电层上的所述第二单元导电层厚，并且比所述边界区中的所述第二单元导电层薄。
17.根据权利要求13所述的半导体存储器件，其中所述边界区中的所述第一单元导电层比所述单元区中的所述第一单元导电层薄。
18.根据权利要求13所述的半导体存储器件，其中
所述单元元件隔离层包括其中存在所述位线接触的第一区域和其中不存在所述位线接触的第二区域，以及
所述边界区中的所述第二单元导电层的侧壁的斜度大于在所述第一区域上的所述第二单元导电层的侧壁的斜度。
19.一种半导体存储器件，包括：
基板，包括具有由单元元件隔离层限定的有源区的单元区、在所述单元区附近的外围区以及在所述单元区和所述外围区之间的边界区；
字线结构，在所述基板中在第一方向上延伸；
位线结构，在所述基板上在与所述第一方向交叉的第二方向上从所述单元区延伸到所述边界区，所述位线结构包括依次堆叠在所述基板上的第一单元导电层至第三单元导电层；以及
位线接触，在所述基板和所述位线结构之间并将所述基板与所述位线结构电连接，
其中所述位线接触的上表面在所述单元区中的所述第一单元导电层的上表面下面，并高于所述边界区中的所述第一单元导电层的上表面，以及
在所述位线接触上的所述第三单元导电层比所述单元区中的所述第一单元导电层上的所述第三单元导电层厚，并且比所述边界区中的所述第三单元导电层薄。
20.根据权利要求19所述的半导体存储器件，其中在所述位线接触上的所述第三单元导电层的侧壁的斜度大于在所述单元区中的所述第一单元导电层上的所述第三单元导电层的侧壁的斜度，并且小于所述边界区中的所述第三单元导电层的侧壁的斜度。
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