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TW202226498A - 用於晶片間資料訊號傳遞之電力遞送橋接技術 - Google Patents

用於晶片間資料訊號傳遞之電力遞送橋接技術 Download PDF

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TW202226498A
TW202226498A TW110135427A TW110135427A TW202226498A TW 202226498 A TW202226498 A TW 202226498A TW 110135427 A TW110135427 A TW 110135427A TW 110135427 A TW110135427 A TW 110135427A TW 202226498 A TW202226498 A TW 202226498A
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治國 錢
杰拉爾德 帕斯達斯特
王佩佩
丹尼爾 克魯格
艾德華 巴頓
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美商英特爾公司
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Abstract

一種積體電路(IC)封裝，其包含一基體，該基體包含嵌入於一介電質內之一橋接晶粒。包含一第一輸入/輸出(I/O)傳輸器之一第一晶粒及包含一第二I/O接收器之一第二晶粒且電氣耦接至該橋接晶粒。一第一訊號跡線及一第一電力導體係在該橋接晶粒內。該第一訊號跡線及該第一電力導體電氣耦接至該第一I/O傳輸器及該第二I/O接收器。該第一訊號跡線用以攜載一數位訊號且該第一電力導體用以向該第二I/O接收器提供一電壓以讀取該數位訊號。

Description

用於晶片間資料訊號傳遞之電力遞送橋接技術
本發明係有關於用於晶片間資料訊號傳遞之電力遞送橋接技術。
發明背景
近年來，對於處理器(例如，CPU)與記憶體之間的高記憶體頻寬之增加需求已有助於驅動對低電力、高頻寬封裝資料I/O鏈路之興趣。諸如小晶片整合之其他多晶片封裝(MCP)應用亦需要高頻寬封裝鏈路。當前晶粒間I/O電路需要專用電源供應器以用於其位於獨立晶片上之傳輸器及接收器。需要MCP內之高頻寬鏈路的連結晶粒之數目正隨著封裝技術發展而增長。由於晶粒間I/O用於晶粒複合體中之各個位置處，因此向每一傳輸器及接收器提供專用電力電路系統引起重要挑戰。包括用以驅動I/O收發器電路之額外電力軌可增加電力佈線複雜性，增加電力消耗且導致訊號完整性降級，從而導致降低訊號頻寬。一個解決方案係使用本端數位電力軌。然而，在現代處理器中，晶粒可在不同頻率及電壓位準下操作，從而在傳輸器與接收器電路之間產生共模電壓差。因此，可能導致顯著眼睛裕度損失，從而降低I/O訊號接收保真度。
依據本發明之一實施例，係特地提出一種積體電路(IC)封裝，其包含：一基體，其包含嵌入於一介電質內之一橋接晶粒；一第一晶粒，其包含一第一輸入/輸出(I/O)傳輸器；一第二晶粒，其包含一第二I/O接收器；以及一第一訊號跡線及一第一電力導體，其在該橋接晶粒內且各自電氣耦接至該第一I/O傳輸器及該第二I/O接收器，該第一訊號跡線用以攜載一數位訊號且該第一電力導體用以向該第二I/O接收器提供一電壓以讀取該數位訊號。
較佳實施例之詳細說明
本說明書中對「一實施例」、「一個實施例」、「一些實施例」或「其他實施例」之參考意謂結合該等實施例所描述之特定特徵、結構或特性包括於至少一些實施例中，但未必包括於所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種出現未必皆指代相同實施例。若說明書陳述「可(may、might或could)」包括組件、特徵、結構或特性，則並非需要包括彼特定組件、特徵、結構或特性。在本說明書或申請專利範圍提及「一(a/an)」元件之情況下，並不意謂存在該等元件中之僅一者。在本說明書或申請專利範圍提及「一額外」元件之情況下，並不排除存在多於一個額外元件。
此處，術語「電路」或「模組」可指代經配置為彼此合作以提供所要功能之一或多個被動及/或主動組件。術語「訊號」可指代至少一個電流訊號、電壓訊號、磁訊號或資料/時脈訊號。
此處，術語「微處理器」一般係指包含中央處理單元(CPU)或微控制器之積體電路(IC)封裝。微處理器封裝在本揭露內容中被稱為「微處理器」。微處理器插槽接收微處理器並將其電氣耦接至印刷電路板(PCB)。
「一(a/an)」及「該」之含義包括多個參考物。「在……中」之含義包括「在……中」及「在……上」。豎直定向處於z方向且應理解，「頂部」、「底部」、「上方」、「上」及「下方」之敍述指代z維度上具有常見含義之相對位置。一般而言，「頂部」、「上方」及「上」指代z維度上之較高位置，而「底部」、「下方」及「下」指代z維度上之較低位置。術語「在……上」在本揭露內容中用以指示一個特徵或物件相對於較低特徵或物件處於較高位置，且與之直接接觸。然而，應理解，實施例未必限於圖中所繪示之定向或組配。
術語「實質上」、「接近」、「大致」、「幾乎」及「約」一般指代在目標值之+/-10%內(除非特定指定)。除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件僅指示正參考相同物件之不同例項，且並不意欲暗示如此描述之物件必須在時間上、空間上、等級上抑或以任何其他方式按給定序列。
出於本揭露內容之目的，片語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
本文中所描述為封裝架構，其包含嵌入於封裝基體內以將第一晶粒上之傳輸器(Tx)電源供應器輸出佈線至第二晶粒上之接收器(Rx)的橋接層，該第二晶粒具有至相同封裝中之第一晶粒的I/O鏈路。一實例為包括於MCP封裝中之CPU及記憶體晶片。以此方式自一個晶粒遞送至另一晶粒之電力，連同密集訊號佈線可能夠簡化多個連結晶粒上之電壓調節器設計及電力佈線結構，其中可避免在每一晶片上需要額外專用電力軌。橋接層可呈諸如嵌入式多晶粒互連橋(EMIB)之嵌入式橋接晶粒的形式，其包含高密度I/O佈線以及共同基體上之連結晶粒之間的電力遞送軌。儘管針對諸如EMIB封裝之嵌入式橋描述所揭露之電力遞送橋接架構的例示性實施方式，但所揭露之收發器間電力遞送I/O橋接層可實施於包含矽插入物、扇出型晶圓級封裝技術(例如，在重佈層內)、積體扇出型(InFO)封裝技術、標準有機封裝以及本文未列出之其他封裝技術的其他封裝架構中。
具體言之，電力遞送佈線可包括在配置於多層橋接晶粒中之不同電壓上操作的多個電力網。特定橋接晶粒層中之每一網的跡線佈局可包括來自共用相同層之每一網的跡線，其中來自每一電力網之跡線可為並排。在不同層中延行之特定網之跡線可藉由層間通孔縫合在一起。作為一實例，二個電力網可存在於橋接晶粒內，一個網耦接至Vcc1源，且第二網耦接至Vcc2源。Vcc1及Vcc2可分別對應於二個晶粒，晶粒1及晶粒2，上之I/O收發器電壓位準。I/O收發器可標記為Tx1/Rx1及Tx2/Rx2，其對應於晶粒1及晶粒2上之I/O收發器。傳訊可為單向的(亦即，僅驅動凸塊之TX及僅接收凸塊之RX)或可為雙向的(亦即，相同凸塊上之TX及RX)。晶粒1一般可針對所有其電路在Vcc1下操作，因此具有以Vcc1調節之局部電源，而晶粒2一般可在Vcc2下操作，藉此包含在其電力軌上維持Vcc2之電壓的電壓調節電路系統。
Vcc1與Vcc2可顯著不同，Vcc1可為1.0 V，而Vcc2可為0.6 V。自Tx1輸出且發送至Rx2之訊號對於「1」位元具有約1 V之邏輯HI位準，而Rx2之邏輯HI為0.6 V。來自Tx1之具有高於0.6 V之振幅的HI位元可在Rx2之輸出處引起工作循環失真(歸因於0.5 V為自LOW至HI及HI至LOW的自傳入之1.0 V擺動TX至RX中的跳變點，該RX之跳變點自然地可為0.3 V，但若設定為0.5 V可能導致RX電路供應空餘空間問題及具有降低之效能的輸出處之故障或工作循環失真)，此又可能無法在緊隨其後之取樣器處經擷取(其將會導致必須減小訊號頻率直至其工作為止)。視電晶體RC時間常數而定，在Tx1發送邏輯LO之前Rx2輸入可不穩定至Vss或Vss位準位元。因此，眼圖裕度可減少。由於眼睛裕度減少，LO(零)位元可被誤讀為HI(1)位元。諸如被自Tx1發送之位元的Rx2誤讀之資料錯誤增大裝置之位元錯誤率(BER)。為了適應電壓差，Rx2可耦接至Vcc1網。位準移位電路系統機載晶粒2可在I/O循環期間在Vcc1 (例如，1 V)下驅動Rx2，從而消除Rx2之過度驅動及訊號失真，從而能夠進行自Tx1發出之I/O訊號的高保真度接收。
對於自Tx2至Rx1之在相對方向上流動之資料，反之亦然。在Vcc1或實例之後的1V下操作之Rx1可將邏輯LO位元解譯為具有0.5 V或更小之振幅的任何訊號。然而，自在Vcc2 (例如，0.6 V)下操作之Tx2發出的HI位元可具有0.6 V (例如，Vcc2)之最大振幅。歸因於相位跳動及振幅雜訊，自Tx2發出之資料流中之許多HI位元可不產生臨限值或導致嚴重工作循環失真或無法達成RX電路系統之跳變，再次導致讀取錯誤，該等錯誤將會藉由Rx1降低接收保真度或降低有可能之頻率效能(即，操作之頻率減小)。
以類似於自晶粒1至晶粒2之資料傳遞的方式，所揭露之橋接晶粒上的Vcc2電力遞送網可耦接至晶粒2上之Tx2及晶粒1上之Rx1以歸因於晶粒間電壓位準差而顯著地降低任何BER。藉由將Vcc2耦接至Rx1，Rx1可在I/O傳輸循環期間藉由Vcc1至Vcc2之位準移位而在Vcc2下操作。因此，可能夠進行自晶粒2至晶粒1之高保真度資料傳遞，從而降低上述位元讀取錯誤。
根據一些實施例，包括Vcc1、Vcc2、Vss等之電力遞送網亦可在封裝基體內鄰近於橋接晶粒佈線。晶粒外佈線可耦接至橋接晶粒，例如自母板電源供應器將電力耦接至橋接晶粒中。晶粒外佈線亦可直接耦接至附接晶粒，例如晶粒1及晶粒2。在一些高電力裝置實施方式中，晶粒外電力網可補充橋接晶粒內之內部電力網。
所揭露之橋接晶粒的實施例包含多個金屬化層，其中來自電力遞送網之跡線豎直地堆疊。如所指出，在每一位準跡線處，不同網可彼此鄰近。舉例而言，用於不同層之佈線佈局可包括側向鄰近於Vcc2跡線之Vcc1跡線，其間有Vss跡線。在相同電力網內，豎直鄰近之跡線可具有不同寬度。舉例而言，儘管來自每一電力及接地網之跡線可以特定次序鄰近地佈置為多層(例如，以Vcc1、Vss、Vcc2之次序)，但第一層中之Vss跡線可具有不同於第二層中之第二寬度的第一寬度。同時，側接Vss跡線之Vcc1及Vcc2跡線在第二層中可比第一層中之對應跡線寬。豎直不同之跡線寬度可減小迴路電感。
除了電力及接地網以外，橋接晶粒金屬化亦可包含用於專用層上之單向晶粒間資料傳遞之訊號跡線。訊號跡線可顯著地比用於啟用高密度訊務之電力跡線窄，且包括穿插在鄰近訊號攜載跡線之間的非訊號跡線(例如，每一第三跡線與Vss相關聯)以減少側向串擾。專用層可與含有電力跡線之層分離，以便減少訊號與電力佈線之間的耦接。在一些實施例中，分離之橋接晶粒層可各自專用於單向訊號佈線。舉例而言，堆疊於電力網層下方之層可包含攜載自晶粒1至晶粒2之訊號的多個I/O跡線，而層堆疊中下部之另一層可包含攜載自晶粒2至晶粒1之訊號的多個I/O跡線。為了減少二組I/O跡線佈線之間的豎直串擾，在一些實施例中，接地平面包括於介入在Tx1至Rx2 I/O層與Tx2至Rx1 I/O層之間的層上。
標記有「橫截面」、「剖面」、「平面」及「等距」之視圖對應於笛卡爾座標系統內之正交平面。因此，在x-z平面中截取橫截面及剖面視圖，在x-y平面中截取平面視圖，且在3維笛卡爾座標系統(x-y-z)中截取等距視圖。在適當時，圖式標記有軸線以指示圖之定向。
圖1繪示根據本揭露內容之一些實施例的包含電力遞送橋接(PFB)晶粒103之封裝100的橫截面示意圖。
分別在PFB晶粒103內之Vcc1電力遞送網101及Vcc2電力遞送網102以及分別在基體106內之晶粒外Vcc1電力遞送網104及Vcc2電力遞送網105經示意性地表示以展示主要佈線。I/O及Vss (例如，接地)網亦存在，但為了清楚起見在圖中省略。所有電力及I/O訊號網在後續圖中實體詳細地展示。儘管在 圖 1之示意圖中Vcc1電力網101及Vcc2電力網102分別顯示為在PFB晶粒103內豎直(例如z)高度處(例如，如 圖 4A 至圖 4C中所展示)，但其可共用相同實體層且因此共用PFB晶粒103內之豎直位準。電力網佈線101及102分別耦接至附接晶粒107及108內之收發器電路系統。收發器電路系統包含晶粒107中之Rx 109及Tx 110、晶粒108中之Tx 111及Rx 112。用於晶粒107上之Rx 109及晶粒108上之Tx 111的電力埠(例如， 圖 7中所展示)經由豎直互連件113電氣耦接至Vcc1電力網101及104。用於晶粒108上之Tx 111及晶粒107上之Rx 109的電力埠(例如， 圖 7中所展示)經由互連件114電氣耦接至Vcc2電力網102及105。
封裝100可為包含多個晶粒之MCP封裝。晶粒107及108表示封裝100內之二個或更多個連結晶粒。晶粒107及108可經由在PFB晶粒103內之I/O佈線(圖中未示)及電力遞送佈線101及102而彼此連結。一實例為經由嵌入於基體106中之PFB晶粒103而彼此連結之二個微處理器(CPU)小晶片。基體位準電力網104及105可併入至基體106之金屬化層中，該等金屬化層可包含與有機介電質層壓層交錯之銅金屬化層。諸如陶瓷之無機及複合材料可用作金屬化層之間的隔離層。
基體106內之基體位準電力網佈線104及105之示意性圖示亦展示於圖1中。二個網之豎直分離未必指示基體106內之基體位準電力佈線之實體分佈。基體位準電力遞送網104及105二者之一些佈線可共用相同金屬化層。
著陸互連焊墊115及116可提供耦接至印刷電路板(PCB)之表面黏著件，其中電力可分別耦接至在基體106內佈線之晶粒外電力網104及105。在一些實施例中，在PFB晶粒103內佈線之電力網101及102可耦接至晶粒外電力網104及105，如所展示，藉此對應電力位準(例如，Vcc1及Vcc2)耦接至每一網。在一些實施例中，電力網104及105經由PCB互連至外部電源。電壓調節器機載晶粒107及108可將經由晶粒外電力網104及105供應之電壓局部轉換成Vcc1及Vcc2。可根據晶粒107及108內之匯流排條件而動態地調節電壓Vcc1及Vcc2。
PFB晶粒103可包含以豎直降序標記為例如M5、M4、M3、M2及M1之多個金屬化層。金屬化層M5至M1可包含厚度在0.5微米與5微米之間的範圍經圖案化於銅層中之跡線及互連焊墊。如下文所描述，金屬層M5至M1藉由之介電層(圖中未示)分離。如 圖 1中所展示，耦接至PFB 103之晶粒107[晶粒1]及晶粒108[晶粒2]可在PFB晶粒103之整個寬度上彼此相對。在圖之y方向上。
圖2A 及圖2B分別繪示根據本揭露內容之一些實施例的在PFB晶粒103之層M5 200及層M4 210之x-y平面中的平面視圖。
在 圖 2A 及圖2B中，「橋接晶粒」可指代上文所描述之PFB晶粒103。由於層M5及M4之寬度及長度定向以及尺寸等於橋接晶粒(例如，PFB晶粒103)之寬度及長度定向以及尺寸，因此亦可參考層200及210 (例如，層M5或M4)使用「橋接晶粒」。
圖2A展示根據一些實施例之橋接晶粒之金屬化層200 (例如，M5)。Vcc1電力軌201及Vcc2電力軌202分別在橋接晶粒之相對側上(例如，在y方向上)沿層M5之長度(例如，在x方向上)延伸。在 圖 2A中，經標記為「晶粒1」及「晶粒2」之層M5的相對側指示橋接晶粒相對於經耦接封裝晶粒之定向。圖右側之虛線指示晶粒1及晶粒2中之每一者可與橋接晶粒所具有之重疊程度的實例。 圖 2中經標記為「晶粒1」及「晶粒2」之虛線矩形可作為視覺輔助包括於該圖中，以便於參考在橋接晶粒之整個寬度上的相對側。
在M5內，Vcc2電力網支配Vcc1及Vss網。Vcc2電力網包含在圖之y方向上延伸之Vcc2晶粒間跡線203。Vcc2晶粒間跡線203可耦接至晶粒2上之Tx2的電力端子及晶粒1上之Rx1的電力端子以將電力自Tx2遞送至Rx1。在一些實施例中，Vcc2晶粒間跡線203與Vcc2電力軌202相連。橫向跡線204及205側向(例如，在x方向上)延伸且可將包含橫向跡線204及205之柵格中的Vcc2晶粒間跡線203連結在一起。橫向跡線204及205可將晶粒1及晶粒2上之低電力電路系統耦接至Vcc2電力網。
Vcc2橫向跡線205在Vcc1晶粒間跡線206a至206b與Vss晶粒間跡線207a至207b之間延伸，從而將每一晶粒間跡線之」一」部分與「b」部分電隔離。Vcc1晶粒間跡線206a可藉由延伸至鄰近層中之豎直互連件而電短接至Vcc1晶粒間跡線206b，如 圖 4A中所展示。以類似方式，Vss晶粒間跡線207a及207b可電短接在一起且藉由豎直互連件耦接至Vss網，如 圖 4C中所展示。
Vcc1晶粒間跡線206a及206b (206a至206b)平行於Vcc2晶粒間跡線203，且鄰近於Vss晶粒間跡線207a及207b (207a至207b)。Vss晶粒間跡線207a至207b可位於Vcc1晶粒間跡線206a至206b與Vcc2晶粒間跡線203之間。
Vcc2晶粒間電力跡線203與Vcc1晶粒間電力跡線206a至206b之間的Vss晶粒間跡線207a至207b之位置可有助於抑制電力雜訊串擾。在所繪示之實施例中，Vss晶粒間接地跡線207a至207b具有寬度w1，該寬度小於Vcc1晶粒間跡線206a至206b之寬度w2及Vcc2晶粒間電力跡線203之寬度w3。寬度w1、w2及w3可經調節以最小化共面電力跡線之間的相互電磁耦接且減小電力網雜訊串擾。Vss晶粒間跡線207a至207b參考接地電位。
圖2A之插圖放大展示Vcc2電力軌202中金屬化之例示性柵格微觀結構。柵格微觀結構包含分別在圖之x及y方向上延伸之正交線208及209。插圖中所展示之柵格微觀結構亦可併入於橋接晶粒之所有層M5至M1中的Vcc1電力網及Vss接地網金屬化中。
現參考 圖 2B，層210 (例如，層M4)內之Vcc1電力網包含晶粒間跡線211，該等晶粒間跡線在y方向上延伸、藉由Vcc1橫向跡線212及213一起接合至柵格網路中且在Vcc1晶粒間跡線211之間側向地延伸。Vcc1晶粒間跡線211可將晶粒1上之Tx1的電力埠與晶粒2上之Rx2的電力埠互連以將電力自Tx1遞送至Rx2。Vcc1橫向跡線212可接入晶粒1及/或晶粒2中之低電力電路系統。Vcc1晶粒間跡線211可與M5中之Vcc1晶粒間跡線206a及206b對準。通孔(圖中未示)可將Vcc1晶粒間跡線211豎直地互連至M5中之Vcc1晶粒間跡線206a及206b，如下文所描述。
層M4內之Vcc2電力網包含鄰近Vss晶粒間跡線215a與215b之間的Vcc2晶粒間跡線214a及214b。在Vcc1晶粒間跡線211與Vcc2晶粒間跡線214a至214b之間分別插入Vss晶粒間跡線215a至215b。儘管Vcc2晶粒間跡線214a至214b由Vcc1橫向跡線212分隔開。但舉例而言，Vcc2晶粒間跡線214a至214b可藉由與M5中之Vcc2晶粒間跡線203的跨層互連而彼此耦接且耦接至Vcc2電力網。
M4內之Vss接地網包含沿著M4之晶粒1及晶粒2邊緣分別側向延伸的Vss軌216及217。在所繪示之實施例中，Vss軌216與Vss晶粒間跡線215a相連。Vss晶粒間跡線215b藉由Vcc1橫向跡線212與Vss晶粒間跡線215a分隔開。
如上文所指出，M4中之Vcc1、Vcc2及Vss晶粒間跡線可對準且豎直地互連至M5內之對應晶粒間跡線。舉例而言，M5中之Vcc1晶粒間跡線206a至206b可與M4中之Vcc1晶粒間跡線211對準。M5中之Vss晶粒間跡線207a至207b可與M4中之Vss晶粒間跡線215a至215b對準。M5中之Vcc2晶粒間跡線203可與M4中之Vss晶粒間跡線213a至213b對準。層M5及M4中之對應結構之間的豎直互連在下文描述且展示於 圖 4A 至圖 4C中。
將Vss晶粒間跡線215a至215b分別定位於鄰近Vcc1晶粒間跡線211與Vcc2晶粒間跡線214a至214b之間可抑制M4內之Vcc1與Vcc2電力網之間的電磁耦接，從而降低Vcc1與Vcc2電力網之間的串擾。晶粒間跡線寬度可與M5中之對應晶粒間跡線寬度之寬度相反以降低迴路阻抗。M4內之Vss晶粒間跡線215a至215b之較大寬度w4可增強M5中之Vcc1晶粒間跡線206a至206b及/或Vcc2晶粒間跡線203與Vss網的跨層電磁耦接。電力網與Vss網之間的增強之跨層電磁耦接可進一步降低電力網雜訊及串擾。
舉例而言，M4中之Vss晶粒間跡線215a至215b具有寬度w4，該寬度大於層M5中之對應Vss晶粒間跡線207a至207b的寬度w1。M5中之Vcc2晶粒間跡線203可比對應Vcc2晶粒間跡線214a至214b寬(例如，寬度w3＞寬度w5)。M5中之Vcc1晶粒間跡線206a至206b可比M4中之對應Vcc1晶粒間跡線211寬(例如，w2＞w6)。層M4中之Vss晶粒間跡線215a至215b之較大寬度可增加Vcc1及Vcc2晶粒間跡線與Vss晶粒間跡線之間的電磁耦接。可藉由增強Vcc1及Vcc2晶粒間跡線與接地之電磁耦接來抑制Vcc1及Vcc2晶粒間跡線上之雜訊。層M4中之Vss晶粒間跡線215a至215b的較大寬度亦可能夠降低Vcc1及Vcc2電力網之迴路阻抗。
圖3A繪示根據本揭露內容之一些實施例的層M3之x-y平面中之平面視圖。
層M3 (例如，層300)包含沿橋接晶粒(例如，橋接晶粒100)之晶粒1邊緣延伸的Vcc1軌支路301以及沿橋接晶粒之晶粒2邊緣延伸的Vcc2軌支路302。多個I/O線303在Vcc1軌支路301與Vcc2電力軌支路302之間延伸。I/O線303可藉由I/O線303之端子與電力軌301及302之間的介電質條帶(圖中未示)而與電力軌301及302電隔離。在裝置操作期間，訊號線303可將I/O訊號自晶粒1上之Tx1耦接至晶粒2上之Rx2 (例如，參見 圖 1)。在一些實施例中，Vcc1電力軌301具有顯著大於Vcc2電力軌302之寬度w9的寬度w8。電力軌寬度w8及w9之差可反映M3內之晶粒1及晶粒2的相對電力分佈。
參考 圖 3A之插圖，展示了I/O線303之放大視圖。插圖中所展示之線圖案係放大了I/O線303內之由虛線框圍封的區域。插圖中所展示之該組I/O線可在x方向上沿M3之長度重複多次。在一些實施例中，每一重複組I/O線303包含14個訊號線304，該等訊號線標記為自0至D之十六進位數字(14十進位)。所標記之七個電力或接地網線Vcc1線305、Vcc2線306及Vss線307可穿插在訊號線304之間。在一些實施例中，電力或接地網線(例如，Vss線307)插入於每一對訊號線304之間，從而隔離每一對訊號線304以降低訊號串擾。
圖3B繪示根據本揭露內容之一些實施例的層M1之x-y平面中之平面視圖。
層M1 (層310)之金屬化佈局類似於M3，不同之處在於Vcc1及Vcc2電力軌之y軸定向與層M3之定向相反。在所繪示之實施例中，晶粒2邊緣上之Vcc2電力軌311的寬度w10大於M1之晶粒1邊緣上之Vcc1電力軌312的寬度w11。在M1內，Vcc2電力軌支路311相較於Vcc1電力軌支路312所需之電流量(例如，用以耦接至晶粒1)而言可攜載更大電流量(例如，用以耦接至晶粒2)。M1中之Vcc2電力網金屬化的優勢可平衡上文所描述之M3中之Vcc1電力網金屬化的優勢。
I/O線312在Vcc2電力軌311與Vcc1電力軌312之間延伸。 圖 3B中之插圖展示I/O線313內之由虛線框圍封的區域之放大視圖。I/O線313包含藉由電力或接地網線315、316、317側接之訊號線314對。電力及接地網線可包括Vss接地網線316、Vcc1電力網線315以及Vcc2電力網線317。電力及接地網線315、316及317係在鄰近對I/O訊號線314 (標記為0-D十六進位、0-14十進位)之間以最小化訊號線314之間的訊號串擾。
圖4A繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒100中之Vcc1網400之y-z平面中的橫截面視圖，其展示層M5至M1中之Vcc1結構之間的豎直互連。
圖4A中所展示之橫截面視圖可沿 圖 2A 及圖2B中之y-z平面A-A'截取。在 圖 4A中，展示了橋接晶粒(例如，PFB晶粒103)之層M5至M1中之Vcc1電力網支路的例示性豎直互連。層M5至M1中之金屬化結構可包含位於介電材料401之層之間的圖案化銅層。在一些實施例中，介電材料401包含氧化矽、氮化矽或碳化矽。除了Vcc1網金屬化結構以外。對Vcc2及Vss網內之豎直互連的描述經保留用於下文關於 圖 4B 及圖 4C之論述。
頂部層級互連焊墊402經由通孔403電氣耦接至M5中之Vcc1結構(例如，Vcc1晶粒間跡線206a及206b)、Vcc1電力軌201。M5中之Vcc1電力軌201、Vcc1晶粒間跡線206a及206b藉由多個通孔404互連至跨大部分M4之Vcc1晶粒間跡線208。M5中之Vcc1晶粒間跡線206a及206b經由耦接至M4中之Vcc1晶粒間跡線208的多個通孔404電短接在一起。
下部層中之Vcc1網結構之間的層互連之級聯(例如，M4中之Vcc1晶粒間跡線208、分別在M3及M1中之Vcc1電力軌支路301及311)。Vcc1金屬化結構(例如，下部層M3及M1中之Vcc1電力軌301及311藉由通孔405互連至M4結構，且藉由通孔406及407彼此互連。M2中之著陸墊408為包含通孔406及407之通孔堆疊的部分。通孔407在M1中之Vcc1電力軌311與M2中之著陸墊408之間延伸，且通孔406在M2中之著陸墊408與M3中之Vcc1電力軌之間延伸。通孔堆疊可將M1中之Vcc1電力軌311互連至Vcc1電力網。可藉由經介電材料401回填之間隙409將著陸墊407與M2中之周圍Vss金屬化物430隔離。
層M3內之I/O訊號線304可藉由間隙410與Vcc1電力軌301及Vcc2電力軌302電隔離。間隙410可由介電材料401回填。層M1內之I/O訊號線314可類似地藉由間隙411與Vcc1電力軌支路312及Vcc2電力軌支路311電隔離。
圖4B繪示根據本揭露內容之一些實施例的在PFB晶粒103之層M5至M1中的Vcc2網420之y-z平面中的橫截面視圖，其展示層M5至M1中之Vcc2金屬化結構之間的豎直互連。
圖4B中所繪示之橫截面視圖可沿 圖 2B中標記為B-B'之y-z平面截取。展示了層M5至M1中之Vcc2網結構之間的例示性豎直互連。M5中之Vcc2晶粒間跡線203經由通孔422互連至多個頂部層級焊墊421。層M5與M4之間的互連可藉由通孔423進行，從而將M5中之晶粒間跡線203耦接至Vcc2晶粒間跡線210a及210b。M4中之Vcc2晶粒間跡線210a及210b可藉由耦接至M5中之Vcc2晶粒間跡線203的通孔423短接在一起。
通孔424、425及426可將至下部層M3至M1中之Vcc2金屬化結構的互連級聯。舉例而言，M3中之Vcc2電力軌302及M1中之311可經由包含通孔422至426的通孔堆疊而互連至頂部層級互連焊墊421。著陸墊427及428使得豎直互連能夠繞過層M2內之Vss接地平面430及M4中之Vss軌312。
圖4C繪示根據本揭露內容之一些實施例的層M5至M1中之Vss網450之y-z平面的橫截面視圖。
圖4C中所繪示之橫截面視圖可自 圖 2A 及圖2B中之y-z平面C-C'截取。展示了層M5至M1中之Vss網結構之間的例示性豎直互連。
M5中之Vss晶粒間跡線207a及207b藉由通孔451互連至頂部層級焊墊452。通孔453將M4中之Vss晶粒間跡線215a及215b互連至M5中之晶粒間跡線207a及207b。通孔453例如藉由在橫越穿過M4中之Vss晶粒間跡線的M4中之Vcc1側向跡線212及213上方橋接而能夠跨層耦接隔離之Vss結構且可將其與Vss接地網的剩餘部分隔離。M4中之Vss晶粒間跡線215a及215b可經由M5中之Vss晶粒間跡線212a短接在一起。Vss晶粒間跡線215a及215b經由M5中之Vss晶粒間跡線212b而進一步短接至Vss軌支路214，該等Vss晶粒間跡線在M4中與該Vss軌支路隔離。
M2中之接地平面430可藉由通孔454及455、橋接層M3互連至Vss接地網。通孔454及455可藉由著陸墊456穿過Vcc2電力軌302。
圖5A 及圖5B分別繪示根據本揭露內容之一些實施例的M3及M1內之I/O線組配500及510之x-z平面中的橫截面視圖。
圖5A展示M3中之I/O線303及M1中之I/O線313的一部分之橫截面。在所繪示之實施例中，該部分包含層M3中之14個個別訊號線304 (例如，在層M3中具有上升對角影線陰影)及14個訊號線314 (例如，在層M1中具有下降對角影線陰影)。M3及M1中之訊號線304及314分別自0至D以十六進位編號(例如，如圖3A及圖3B之插圖中所展示)。訊號線304及314對可由Vss線307側接。在一些實施例中，Vcc1線305、315及Vcc2線306、317亦可分別鄰近M3及M1二者中之訊號線304及314。
在I/O線組配500中，M3中的所有訊號線304 (例如，線0至D)可耦接至Tx1上之訊號輸出埠及Rx2上之訊號輸入埠。在裝置操作期間，M3內的所有訊號線304可將數位訊號自晶粒1上之Tx1單向傳遞至晶粒2上之Rx2。訊號線304上之訊號可參考電壓Vcc1 (例如，1 V)。相反地，M1內之所有訊號線314 (例如，標記為0至D)可耦接至晶粒2上之Tx2的訊號輸出埠及晶粒1上之Rx1的訊號輸入埠。在裝置操作期間，M1中標記為0至D的所有訊號線314可將訊號自晶粒2上之Tx2單向傳遞至晶粒1上之Rx1。
圖5B包括用以解釋橫截面陰影之圖例。訊號線304及314係藉由右斜及左斜交叉影線填充陰影以分別指示Tx1-＞Rx2及Tx2-＞Rx1訊號I/O埠指派。
對於 圖 5B中所展示之組配510，用於訊號線304及314之訊號攜載指派分成層M3及M1二者內之二個群組。具有相同I/O方向之群組組合為單獨區塊511及512。編號為0至5之訊號線304及314組合至區塊511中且經組配以將數位訊號自Tx2傳送至Rx1。其僅鄰近於Vcc2電力網。區塊512包含經指派以將數位訊號自Tx1傳送至Rx2的編號為6至B (例如，第二半部)之訊號線304及314。其分別在區塊512內鄰近於Me3及M1中之Vcc1電力網線505及Vss線307及316。訊號與不相關電力網隔離以避免非所要電力雜訊耦接。
圖6繪示根據本揭露內容之一些實施例的包含封裝100之裝置600之y-z平面中的橫截面視圖。
裝置600包含安裝於PCB 601上之封裝100。散熱器602可包括於植入體600中。封裝100包含安裝於基體106上之晶粒107 (例如，晶粒1)及晶粒108 (例如，晶粒2)。晶粒107包含I/O訊號接收器109 (Rx1)及傳輸器110 (Tx1)。晶粒108包含I/O訊號傳輸器111 (Tx2)及接收器112 (Rx2)。舉例而言，在裝置600中，晶粒107及晶粒108可為二個微處理器(CPU)小晶片。
在一些實施例中，封裝100囊封於模製材料603內。電力遞送橋接(PFB)晶粒103嵌入於基體106內。PFB晶粒103包含電力遞送佈線101 (白色佈線)及102 (黑色佈線)。電力遞送佈線101可分別包含M5中之Vcc1晶粒間跡線206a至206b及M4中之211，如 圖 2A及 圖 2B中所展示。PFB 103上的Vcc1電力遞送佈線101可將傳輸器110 (Tx1)之電力埠604a耦接至接收器112 (Rx2)之電力互連件604b。PFB 103上的Vcc1電力遞送佈線101可分別藉由豎直互連件113及609耦接至晶粒107 (晶粒1)上之Vcc1電力軌606及晶粒108上之Vcc1電力軌611。
PFB晶粒103上之電力遞送佈線102 (例如，包含M5中之Vcc2晶粒間跡線203及M4中的214a/b， 圖2A 至圖2B)將傳輸器111 (Tx2)之電力互連件622耦接至接收器109 (Rx1)之電力互連件。PFB晶粒103中之電力遞送佈線102可經由豎直互連件114耦接至傳輸器111。傳輸器111 (Tx2)可藉由電力遞送佈線102經由PFB晶粒103將Vcc2電力耦接至接收器109 (Rx1)。
在一替代性實施例中，基體位準電力佈線(例如，Vcc1電力佈線104)可耦接源自PCB 601中之電力軌615及617的通用系統位準電源電壓。電力網104及105可經由互連件616及618將系統電壓耦接至封裝100中。電力網104及105經由互連件605及607耦接至晶粒107及108中之軌606及608。晶粒107及108上之電壓調節器623及624可分別將供電電壓上調或下調至Vcc1 (例如，1 V)及Vcc2 (例如，0.6 V)。如上文所描述，當晶粒間I/O在作用中時，封裝100內之PFB晶粒103可將晶粒上轉換之電力(例如，自晶粒108上之Vcc1步降的Vcc2位準電力)自晶粒108上之Tx2傳輸器111遞送至晶粒107上之Rx1接收器109。
在一些實施例中，基體106內之基體位準電力遞送佈線104及105可將Vcc1及Vcc2電力耦接至晶粒107及108，從而經由橋接器625及626 (由虛線跡線指示)繞過電壓調節器623及624。在所繪示之實施例中，基體位準Vcc1電力遞送佈線104經由豎直互連件605至晶粒107耦接至晶粒107上之電力軌606。在晶粒107內，電力軌606可經由電力互連件604a將Vcc1電力進入晶粒107在內部分配至傳輸器110 (Tx1)。Vcc1電力隨後經遞送至接收器112 (Rx2)，該接收器經由電力埠604b互連至Vcc1電力遞送佈線101。基體位準Vcc1電力遞送佈線104亦可經由豎直互連件607進入晶粒108，且經由電力埠604b至Vcc1電力軌608直接耦接至接收器112 (Rx2)。基體位準電力遞送佈線104可經由豎直互連件609耦接至PFB晶粒103上之電力遞送佈線101。
再次參考所繪示之實施例，基體位準Vcc2電力遞送佈線105經由進入晶粒108之豎直互連件611耦接至晶粒108上的電力軌610。電力軌610可經由電力埠622將Vcc2電力進入晶粒108在內部分配至傳輸器111 (Tx2)。Vcc2電力可經由豎直互連件114自晶粒108耦接至PFB晶粒103上之Vcc2電力網。Vcc2電力可隨後經由如上文所描述之PFB晶粒103上的Vcc2電力遞送佈線102經遞送至晶粒107上的接收器109 (Rx1)。基體位準Vcc2電力遞送佈線105亦可經由豎直互連件612直接進入晶粒107且經由電力軌613直接耦接至接收器109 (Rx1)。基體位準電力遞送佈線104亦可經由豎直互連件614耦接至PFB晶粒103上之Vcc2電力遞送佈線102。
在一些實施例中，PCB 601可將Vcc1位準及Vcc2位準電力自耦接至PCB 601之一或多個系統位準電源佈線至封裝100。在所繪示之實施例中，PCB 601內之Vcc1電力軌615經由豎直互連件616耦接至基體位準Vcc1電力佈線104。Vcc2電力軌617經由豎直互連件618耦接至基體位準Vcc2電力佈線105。類似地，PCB 601內之Vss接地619經由豎直互連件621耦接至基體位準Vss佈線620。如上文所指出，Vcc1及Vcc2可藉由機載晶粒107及108上之機載電壓調節器623及624自藉由耦接至PCB 601 (圖中未示)之外部電源產生的系統電壓位準轉換，系統位準供電電壓可經由耦接至PCB 601內之電力軌615及617的豎直互連件616及618而耦接至基體位準電力網104及105。晶粒107及108上之電壓調節可針對最佳訊號收發器效能而動態地調節Vcc1及Vcc2，此係因為Vcc1及Vcc2可能需要因晶粒107及108內之條件隨電力需求等改變而發生變化。
替代地，可經由基體位準電力佈線105將Vcc2位準電力傳送至晶粒107及108。Vcc2位準電力可藉由晶粒107上之電壓調節電路系統(圖中未示)而步升至Vcc1位準電力。當晶粒間I/O在作用中時，轉換之電力可隨後經由PFB晶粒103自Tx1 (例如，傳輸器110)經遞送至晶粒108上之Rx2 (例如，接收器112)。
圖7繪示根據本揭露內容之一些實施例的用於製造包含PFB晶粒103之封裝100的例示性製程流程圖700。
在操作701處，將局部IC封裝基體(例如，封裝100之基體106)接收至後段製程(BEOL)製造中。局部IC封裝基體可藉由積聚製程製造，其中有機介電層經層壓於圖案化銅金屬化物層上。基體包含交錯之銅與介電層之堆疊。自堆疊中之指派有編號1之第一(例如，最底部)層開始，每一銅層可指派有一編號。完成之封裝基體可具有N個層。如所接收之局部IC封裝基體可完成直至N-2個層。
在操作702處，空腔形成於IC封裝基體之頂部介電層中。空腔在一側上可在1 mm至15 mm之間延伸，且具有至多100微米之深度。可藉由雷射鑽孔製程形成空腔，其中將介電材料切除至所要深度。空腔可經雷射鑽孔至下部銅層(例如，N-4)之深度，其中諸如接地平面之寬銅結構可為雷射光闌，從而防止雷射光束更深地穿透至介電質中。機械鑽孔可取代雷射鑽孔，其中精細位元(500微米直徑)可用以機械地研磨空腔。
替代地，空腔可例如藉由深反應性離子電漿蝕刻(DRIE)製程而經蝕刻。此類製程需要藉由微影界定之光阻或金屬蝕刻遮罩來遮蔽上部介電層。
成品空腔之底部可包含下部層(例如，N-4)內的曝露之金屬化物，該下部層包含用於後續操作中之電力遞送橋接晶粒的焊料附接之焊墊陣列。空腔內之焊墊可藉由焊料凸起，或保持未凸起以接收具有預凸起球狀柵格陣列(BGA)之橋接晶粒，例如，在其背側上以與空腔底部處之焊墊陣列對準。替代地，待插入至空腔中之橋接晶粒僅具有背側接觸件，且在使用覆晶製程的情況下不需要曝露封裝基體內之埋入式互連金屬化物。
在操作703處，在單獨製造線中製造之電力遞送橋接晶粒(例如，PFB晶粒103)插入至空腔中。儘管諸如PFB 103之橋接晶粒在例示性製程流程中被描述為電力遞送橋接，但在本文中所描述之例示性製程流程的替代性實施例中，上文指出之諸如矽插入物之其他橋接裝置可取代橋接晶粒。在一些實施例中，扇出型晶圓級處理可省略空腔之形成。自動化取放操作可用於橋接晶粒在空腔內之精準置放及對準。若橋接晶粒具有前側BGA，則可使用覆晶製程。若橋接晶粒插入於覆晶方法中或藉由採用諸如毛細管底部填充物之黏著劑，則該橋接晶粒可藉由焊料回焊製程固定在適當位置。替代地，空腔可經設定尺寸以在小公差內匹配橋接晶粒之覆蓋面積，以防止橋接晶粒在空腔內過度側向移動。空腔深度可大致等於橋接晶粒之z高度以使得橋接晶粒上之背側接觸件能夠與N-2銅層成一平面。
在操作704處，封裝積聚製程可繼續進行。在將橋接晶粒置放於空腔內之後，可將一個或二個介電層層壓於空腔上方以將橋接晶粒嵌入。為了電接觸至橋接晶粒上之背側互連焊墊，通孔開口形成於介電質內以曝露背側焊墊。通孔開口可藉由雷射鑽孔或藉由機械鑽孔形成。替代地，通孔開口可藉由DRIE製程蝕刻。在二次反覆積聚製程之後，封裝可在封裝基體之頂部層級處積聚至銅層N。在層N內，一些封裝頂部層級互連焊墊藉由形成於層N-2與層N之間的層間通孔而耦接至嵌入式橋接晶粒。
在操作705處，藉由任何合適之晶粒附接製程(例如，覆晶)將二個或更多個晶粒附接至完成之封裝基體。諸如CPU晶粒及記憶體晶片之二個晶粒可附接至基體，使得嵌入式橋接晶粒在二個晶粒之懸垂邊緣下。二個晶粒之邊緣可懸垂在橋接晶粒相對側，以將電力及訊號互連焊墊與封裝表面上耦接至橋接晶粒之對應互連件對準。晶粒附接製程可包括焊料回焊操作以將晶粒結合至封裝基體。
在一些實施例中，三個或更多個晶粒可藉由單一橋接晶粒連結在一起。多個橋接晶粒亦可藉由上文所描述之製程而嵌入於基體中，從而使得大區域封裝能夠包括在相同封裝內分離達相對大距離的連結晶粒之群組。
在操作706處，可任擇地添加環氧樹脂底部填充物以將晶粒緊固至封裝基體。在添加底部填充物之後，可藉由環氧樹脂或陶瓷模具材料囊封整個封裝。
圖8A 至圖8F繪示根據本揭露內容之一些實施例的用於將電力遞送橋接晶粒嵌入於IC封裝基體800中之例示性製造製程之x-z平面中的一系列橫截面視圖。
圖8A展示如接收至BEOL製程中用於將電力遞送橋接晶粒(例如，圖1中之PFB晶粒103)嵌入之局部封裝基體800的橫截面視圖。在一些實施例中，封裝基體800包含交錯銅層801及介電層802之堆疊。在一些實施例中，封裝積聚製程，諸如無凸起積聚層(BBUL)製程，可用以產生基體800。在該種製程中，藉由有機介電層壓板及電鍍銅層801形成於每一介電層802上來一次建立基體之一層。其他合適之製程亦可用於形成基體800。在BEOL製程線中所接收之未完成的基體中，基體800可包含N-2個銅層。當完成時，基體800將包含N個銅層801。最底部層編號為1，而第N層為競爭封裝基體之最頂部層。在所繪示之實施例中，展示基體800之最頂部四個銅層801，N-5至N-2。導電結構(圖中未示)可能已在製造基體800期間在下部銅層801 (例如，N-4及下部)中圖案化。
除共平面銅結構以外，基體800可包含銅層801之間的豎直互連件，諸如通孔803。通孔803可藉由將銅電鍍至銅層801之間的介電層802中之預成型電洞中而形成。在所繪示之實施例中，層N-3及層N-2可包含層N-3及層N-2內不含銅之一或多個區域804，其中空腔可在後續操作中形成於介電材料內。
在 圖 8B中，空腔805係藉由諸如雷射鑽孔、機械鑽孔或DRIE電漿蝕刻之合適製程形成。雷射鑽孔藉由採用IR、可見或UV雷射，諸如CO 2雷射(例如，10.6微米線)、Nd:YAG雷射(例如，1.06微米線)、銅蒸氣雷射(λ約400至600 nm)或準分子雷射(λ＜400 nm)而自介電層802切除有機材料。任何形狀之開口可藉由以諸如矩形圖案之受控圖案對雷射光束進行光柵化來形成。開口之深度可為數十微米至若干毫米。諸如接地平面之埋入式銅結構可用作雷射光闌，從而防止光束穿透至基體800之介電材料內的深度大於所要深度。
取決於大小，空腔805可藉由機械鑽孔形成。可採用小至50微米之微位元直徑。可藉由機械研磨形成空腔805，其中以矩形圖案光柵化微位元。替代地，DRIE蝕刻可用以產生空腔805。諸如製程需要以微影方式界定之蝕刻遮罩。
空腔805可具有矩形形狀，其中側向尺寸自側壁806至側壁807範圍介於1 mm至15 mm，且深度(z高度)為至多100微米。在所繪示之實施例中，空腔805具有自層N-2至N-4跨越二個銅層之深度。空腔之深度可為100微米。空腔805之底面808可包含銅結構，諸如層N-4中之互連焊墊及跡線(圖中未示)。
在 圖 8C中，橋接晶粒103插入至空腔805中。取放操作可用於橋接晶粒103在空腔805內之精準置放及對準。橋接晶粒103可包含與同空腔底面808共面之N-4銅層801內之互連件對準的前側或背側接觸件809。
與空腔805之底面808介接之背側或前側接觸件可凸起以形成球狀柵格陣列(BGA)，該球狀柵格陣列在覆晶類型之附接製程中接觸層N-4內的互連件。橋接晶粒103可藉由焊料回焊而結合至基體800。
替代地或另外，若不採用焊料結合(例如，在與空腔底部808介接之側上無接觸件)，則黏著劑可注入至空腔805之側壁806及807附近的空間中以將橋接晶粒103密封在適當位置。橋接晶粒103之側向尺寸與側壁806及807之間的精密公差亦可用以防止在後續操作期間橋接晶粒103在空腔805內顯著移位。
橋接晶粒103之頂部表面810上之接觸件809可與銅層級N-2成一平面。
在 圖 8D中，橋接晶粒103藉由層壓橋接晶粒103之頂部表面810上方之介電層811而嵌入於基體800中。通孔812及813可形成於介電層內，在橋接晶粒103上之頂部層級接觸焊墊809上方對準。通孔812可為形成於頂部層級訊號互連焊墊上之小直徑訊號通孔。通孔813可為較大直徑電力互連件(例如， 圖 6中之豎直互連件113、114、609及614)。大電力通孔814亦可形成於介電層811內。
銅層N-1亦可藉由在形成通孔812至814之後在介電層811上方電鍍銅而形成。焊墊815、816及817可分別圖案化於通孔812、813及814上方。
在 圖 8E中，藉由形成銅層N來完成基體800之製造。介電層818層壓於銅層N-1上方。通孔819、820及821可在介電層818中分別形成於N-1接觸件815、816及817上方。銅層N可經電鍍並圖案化以形成頂部層級互連焊墊822、823及824。可在頂部層級互連焊墊822至824上方添加包含焊料凸塊825之第一層級互連件(FLI)層。替代地，省略FLI層，且晶粒附接可為BGA覆晶製程。
在 圖 8F中，晶粒107及108附接至基體800。回焊製程可跟隨其後，將晶粒107及108結合至銅層N中之頂部層級接觸焊墊。底部填充物826可任擇地形成於晶粒107及108下面以加固焊料結合。在所繪示之實施例中，晶粒107中之Tx1經由Vcc1電力遞送佈線101耦接至晶粒108中之Rx2，如由圖中的向右箭頭所指示。相反，晶粒108中之Tx2經由橋接晶粒103內之Vcc2電力遞送佈線102耦接至晶粒107中的Rx1，如由向左箭頭所指示。
圖9繪示根據本揭露內容之一些實施例的在包含電力遞送橋接晶粒103之IC封裝的實施方式中作為系統單晶片(SoC)封裝之部分的計算裝置900之方塊圖。
根據一些實施例，計算裝置900表示伺服器、桌上型工作站或行動工作站，諸如但不限於膝上型電腦、計算平板電腦、行動電話或智慧型電話、具無線功能之電子閱讀器或其它無線行動裝置。多晶片IC封裝包含封裝基體，該封裝基體例如具有諸如但不限於單核心或多核心微處理器(例如，表示中央處理單元)、邏輯晶粒、RF晶粒、高電力晶粒、記憶體晶粒、天線晶粒。如本文所揭露，實例包括封裝基體106或800，該封裝基體包含PFB晶粒103。
在一些實施例中，計算裝置具有無線連接性(例如，藍芽、WiFi及5G網路)。應理解，一般展示某些組件，且並非將此裝置之所有組件展示於計算裝置900中。
本揭露內容之各種實施例亦可包含970內之諸如無線介面的網路介面，使得系統實施例可併入至例如蜂巢式電話或個人數位助理之無線裝置中。無線介面包括毫米波產生器及天線陣列。毫米波產生器可為整體微波積體電路之部分。
根據一些實施例，處理器910表示CPU或GPU，且可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可規劃邏輯裝置或其它處理構件。處理器910可包含電力遞送橋接晶粒(例如，PFB晶粒103)，如所揭露。由處理器910執行之處理操作包括操作平台或作業系統之執行，在該平台或系統上執行應用程式及/或裝置功能。處理操作包括關於與人類使用者或與其他裝置之輸入/輸出(I/O)之操作、與電力管理相關之操作及/或與將計算裝置900連接至另一裝置相關的操作。處理操作亦可包括與音訊I/O及/或顯示I/O相關之操作。
在一個實施例中，計算裝置900包括音訊子系統920，該音訊子系統表示與向計算裝置提供音訊功能相關聯之硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編解碼器)組件。音訊功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。用於此類功能之裝置可整合至計算裝置900中，或連接至計算裝置900。在一個實施例中，使用者藉由提供由處理器910接收及處理之音訊命令而與計算裝置900互動。
顯示子系統930表示向使用者提供視覺及/或觸覺顯示以與計算裝置900互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統930包括顯示介面932，該顯示介面包括用以向使用者提供顯示之特定螢幕或硬體裝置。在一個實施例中，顯示介面932包括與處理器910分離以執行與顯示相關之至少某一處理的邏輯。在一個實施例中，顯示子系統930包括向使用者提供輸出及輸入二者之觸控螢幕(或觸控板)裝置。
I/O控制器940表示與同使用者之互動相關之硬體裝置及軟體組件。I/O控制器940可用以管理為音訊子系統920及/或顯示子系統930之部分的硬體。另外，I/O控制器940繪示用於連接至計算裝置900之額外裝置的連接點，使用者可能經由該連接點與系統互動。舉例而言，可附接至計算裝置900之裝置可能包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與諸如卡讀取器之特定應用程式或其他裝置一起使用的其他I/O裝置。
如上文所提及，I/O控制器940可與音訊子系統920及/或顯示子系統930互動。舉例而言，經由麥克風或其他音訊裝置之輸入可提供用於計算裝置900之一或多個應用程式或功能的輸入或命令。另外，可作為顯示輸出之替代或補充而提供音訊輸出。在另一實例中，若顯示子系統930包括觸控螢幕，則顯示裝置亦充當可至少部分地由I/O控制器940管理之輸入裝置。計算裝置900上亦可存在額外按鈕或開關以提供由I/O控制器940管理之I/O功能。
在一個實施例中，I/O控制器940管理諸如加速計、攝影機、感光器或其他環境感測器或可包括於計算裝置900中之其他硬體的裝置。輸入可為直接使用者互動之部分，以及將環境輸入提供至系統以影響系統之操作(諸如，對雜訊濾波、針對亮度偵測調節顯示器、將閃光燈應用於攝影機，或其他特徵)。
在一個實施例中，計算裝置900包括管理電池電力使用情況、電池充電及與省電操作相關之特徵的電力管理950。記憶體子系統960包括用於將資訊儲存於計算裝置900中之記憶體裝置。記憶體可包括非依電性(在中斷至記憶體裝置之電力的情況下，狀態並不改變)及/或依電性(在中斷至記憶體裝置之電力的情況下，狀態係不確定的)記憶體裝置。記憶體子系統960可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與計算裝置900之應用程式及功能之執行相關的系統資料(不論長期的還是暫時的)。
實施例之元件亦提供為用於儲存電腦可執行指令之機器可讀媒體(例如，記憶體960)。機器可讀媒體(例如，記憶體960)可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光學卡、相變記憶體(PCM)，或適於儲存電子或電腦可執行指令之其他類型的機器可讀媒體。舉例而言，本揭露內容之實施例可作為電腦程式(例如，BIOS)下載，可藉由經由通訊鏈路(例如，數據機或網路連接)之資料訊號將該電腦程式自遠端電腦(例如，伺服器)傳遞至請求電腦(例如，用戶端)。
經由網路介面970之連接性包括使得計算裝置900能夠與外部裝置進行通訊之硬體裝置(例如，無線及/或有線連接器及通訊硬體)及軟體組件(例如，驅動程式、協定堆疊)。計算裝置900可為單獨裝置，諸如其他計算裝置、無線存取點或基地台，以及諸如耳機、印表機或其他裝置之周邊裝置。
網路介面970可包括多個不同類型之連接性。為了一般化，將計算裝置900繪示為具有蜂巢式連接性972及無線連接性974。蜂巢式連接性972一般指代由無線載波提供之蜂巢式網路連接性，諸如經由以下各者提供：全球行動通訊系統(GSM)或變化或衍生物、分碼多重存取(CDMA)或變化或衍生物、分時多工(TDM)或變化或衍生物，或其他蜂巢式服務標準。無線連接性(或無線介面)974指代並非蜂巢式之無線連接性，且可包括個人區域網路(諸如藍芽、近場等)、區域網路(諸如Wi-Fi)，及/或廣域網路(諸如WiMax)，或其他無線通訊。
周邊連接980包括硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊)以進行周邊連接。應理解，計算裝置900可既為至其他計算裝置之周邊裝置(「至」982)，又具有連接至其之周邊裝置(「自」984)。計算裝置900通常具有出於諸如管理(例如，下載及/或上載、更換、同步)計算裝置900上之內容的目的而連接至其他計算裝置之「對接」連接器。另外，對接連接器可允許計算裝置900連接至允許計算裝置900控制例如對於視聽或其他系統之內容輸出的某些周邊裝置。
除了專有對接連接器或其他專有連接硬體之外，計算裝置900亦可經由共同或基於標準之連接器而進行周邊連接980。常用類型可包括通用串列匯流排(USB)連接器(其可包括多個不同硬體介面中之任一者)、包括微型顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、Firewire或其他類型。
另外，在一或多個實施例中可以任何合適方式組合特定特徵、結構、功能或特性。舉例而言，可在任何處組合第一實施例與第二實施例，與二個實施例相關聯之特定特徵、結構、功能或特性並不互斥。
儘管已結合本揭露內容之特定實施例而描述本揭露內容，但根據前述描述，此類實施例之許多替代方案、修改及變化對於一般熟習此項技術者而言將顯而易見。本揭露內容之實施例意欲囊括屬於所附申請專利範圍之廣泛範疇內的所有此類替代方案、修改及變化。
另外，出於說明及論述簡單起見，且為了不混淆本揭露內容，在所呈現之圖內可展示或可不展示至積體電路(IC)晶片及其他組件之熟知電力/接地連接。另外，可以方塊圖形式展示配置，此係為了避免混淆本揭露內容，且亦係鑒於關於此類方塊圖配置之實施方式之細節高度地取決於本揭露內容將被實施之平台(亦即，此類細節應良好地在熟習此項技術者之見識內)的事實。在闡述特定細節(例如，電路)以便描述本揭露內容之實例實施例的情況下，熟習此項技術者應顯而易見，可在無此等特定細節之情況下或在此等特定細節具有變化之情況下實踐本揭露內容。因此，描述應被視為例示性的而非限制性的。
以下實例涉及另外實施例。可在一或多個實施例中任何位置使用實例中之細節。本文所描述之設備之所有任擇的特徵亦可關於方法或製程來實施。
實例1為一種積體電路(IC)封裝，其包含：一基體，其包含嵌入於一介電質內之一橋接晶粒；一第一晶粒，其包含一第一輸入/輸出(I/O)傳輸器；一第二晶粒，其包含一第二I/O接收器；以及一第一訊號跡線及一第一電力導體，其在該橋接晶粒內且各自電氣耦接至該第一I/O傳輸器及該第二I/O接收器，該第一訊號跡線用以攜載一數位訊號且該第一電力導體用以向該第二I/O接收器提供一電壓以讀取該數位訊號。
實例2包括實例1之所有特徵，其中該橋接晶粒內之一第二電力導體電氣耦接至該第二I/O傳輸器及該第一I/O接收器。
實例3包括實例1或2之所有特徵，其中該第一晶粒電氣耦接至該橋接晶粒之一第一側，且該第二晶粒電氣耦接至該橋接晶粒之一相對第二側。
實例4包括實例3之所有特徵，其中該第一電力導體在該第一晶粒與該第二晶粒之間延伸，其中該第一電力導體包含一第一橋接晶粒層中之一第一跡線、一第二橋接晶粒層中之一第二跡線，且其中該第一跡線電氣耦接至該第二跡線。
實例5包括實例4之所有特徵，其中該第一跡線具有一第一寬度，且該第二跡線具有一第二寬度，且其中該第一寬度小於該第二寬度。
實例6包括實例4之所有特徵，其中該第二電力導體在該第一晶粒與該第二晶粒之間延伸且鄰近於該第一電力導體，其中該第二電力導體包含在該第一橋接晶粒層中鄰近於該第一跡線之一第三跡線，以及在該第二橋接晶粒層中鄰近於該第二跡線之一第四跡線，且其中該第三跡線電氣耦接至該第四跡線。
實例7包括實例6之所有特徵，其中該第三跡線具有一第三寬度，且該第四跡線具有一第四寬度，且其中該第三寬度小於該第四寬度。
實例8包括實例7之所有特徵，其中一第三電力導體在該第一晶粒與該第二晶粒之間延伸且鄰近於該第二電力導體，其中該第三電力導體包含在該第一橋接晶粒層中鄰近於該第三跡線之一第五跡線、在該第二橋接晶粒層中鄰近於該第四跡線之一第六跡線，且其中該第五跡線電氣耦接至該第六跡線。
實例9包括實例8之所有特徵，其中該第三電力導體電氣耦接至該橋接晶粒之一第三層中的一接地平面。
實例10包括實例9之所有特徵，其中該接地平面係在一第四橋接晶粒層與一第五橋接晶粒層之間，該第四橋接晶粒層包含第一多個I/O訊號跡線，且該第五橋接晶粒層包含第二多個I/O訊號跡線。
實例11包括實例10之所有特徵，其中該等第一多個I/O訊號跡線電氣耦接至該第一傳輸器及該第二接收器，且該等第二多個I/O訊號跡線電氣耦接至該第二傳輸器及該第一接收器。
實例12包括實例8至11中任一項之所有特徵，其中該第五跡線具有一第五寬度，其中該第六跡線具有一第六寬度，且其中該第六寬度小於該第五寬度。
實例13包括實例8至12中任一項之所有特徵，其中一第四電力導體正交於該第一、第二及第三電力導體，其中該第四電力導體包含該第一橋接晶粒層中之一第七跡線、該第三橋接晶粒層中之一第八跡線以及該第五橋接晶粒層中之一第九跡線，且其中該第七跡線電氣耦接至該第八跡線及該第九跡線。
實例14包括實例13之所有特徵，其中一第五電力導體平行於該第四電力導體，其中該第五電力導體包含該第一橋接晶粒層中之一第十跡線、該第三橋接晶粒層中之一第十一跡線以及該第五橋接晶粒層中之一第十二跡線，且其中該第十跡線電氣耦接至該第十一跡線及該第十二跡線。
實例15包括實例14之所有特徵，其中該第四電力導體及該第五電力導體沿著該橋接晶粒之相對側延伸，且其中該第一、第二及第三電力導體在該第四與第五電力導體之間延伸，且其中該第一、第二及第三電力導體正交於該第四及第五電力導體，其中該第四電力導體電氣耦接至該第一電力導體且該第五電力導體電氣耦接至該第三電力導體。
實例16包括實例15之所有特徵，其中該基體包含一第六電力導體及一第七電力導體，其中該第六電力導體電氣耦接至該第一傳輸器及該第二接收器，且其中該第七電力導體電氣耦接至該第二傳輸器及該第一接收器。
實例17包括實例16之所有特徵，其中該第六電力導體電氣耦接至該第一電力導體，且該第七電力導體電氣耦接至該第二電力導體。
實例18包括實例1至17中任一項之所有特徵，其中該第一晶粒包含一第一位準移位電路，其中該第一位準移位電路電氣耦接至該第一接收器，其中該第二晶粒包含一第二位準移位電路，且其中該第二位準移位電路電氣耦接至該第二接收器。
實例19為一種系統，其包含：一IC封裝，其包含：一基體，其包含嵌入於一介電質內之一橋接晶粒；一第一晶粒，其包含一第一輸入/輸出(I/O)傳輸器；一第二晶粒，其包含一第二I/O接收器；一第一訊號跡線，其在該橋接晶粒內且電氣耦接至該第一I/O傳輸器之一第一訊號埠及該第二I/O接收器之一第二訊號埠；以及一第一電力跡線，其在該橋接晶粒內且電氣耦接至該第一I/O傳輸器之一第一電力埠及該第二I/O接收器之一第二電力埠，該第一電力跡線用以向該第二I/O接收器提供來自該第一I/O傳輸器的一電壓以讀取該第一訊號跡線上之一數位訊號，其中該IC封裝耦接至一印刷電路板。
實例20包括實例19之所有特徵，其中該第一晶粒為一微處理器，且其中該第二晶粒為一記憶體。
實例21包括實例19或20之所有特徵，其中該第一傳輸器耦接至具有一第一輸出電壓之一第一電源，且該第二傳輸器耦接至具有一第二輸出電壓之一第二電源，其中該第一輸出電壓大於該第二輸出電壓。
實例22包括實例21之所有特徵，其中該第一接收器在自該第二傳輸器接收I/O訊號時耦接至該橋接晶粒中之該第二電力導體上的該第二輸出電壓，且該第二接收器在自該第一傳輸器接收I/O訊號時耦接至該橋接晶粒中之該第一電力導體上的該第一輸出電壓。
實例23為一種製造一IC封裝之方法，其包含：接收一局部封裝基體；在該封裝基體內形成一空腔；將一橋接晶粒置放於該空腔中且將該橋接晶粒嵌入；以及將一第一晶粒及一第二晶粒耦接至該封裝基體，其中該第一晶粒及該第二晶粒電氣耦接至該橋接晶粒。
實例24包括實例23之所有特徵，其中將該第一晶粒及該第二晶粒耦接至該封裝基體包含將該第一晶粒上之一第一傳輸器電氣耦接至該第二晶粒上之一第二接收器。
實例25包括實例24之所有特徵，其中將該第一晶粒及該第二晶粒耦接至該封裝基體進一步包含將該第二晶粒上之一第二傳輸器電氣耦接至該第一晶粒上之一第一接收器。
發明摘要遵從以下理解：其將不用以限制申請專利範圍之範疇或含義。以下申請專利範圍在此併入實施方式中，其中每一技術方案就其自身而言作為單獨實施例。
100:封裝/橋接晶粒/電力遞送橋接晶粒 101,102:電力遞送網/電力網佈線/電力遞送佈線/電力網 103:PFB晶粒/PFB 104,105:電力網/電力遞送佈線 106:基體 107,108:晶粒 109,112:Rx/接收器 110,111:Tx/傳輸器 113,114,605,607,609,611,612,614,616,618,621:豎直互連件 115,116:著陸互連焊墊 200:層M5/層 201:Vcc1電力軌 202:Vcc2電力軌 203:Vcc2晶粒間跡線 204,205:橫向跡線 206a,206b,211:Vcc1晶粒間跡線 207a,207b,213a,215a,215b:Vss晶粒間跡線 208:正交線/Vcc1晶粒間跡線 209:正交線 210:層M4/層 210a,210b,214a,214b:Vcc2晶粒間跡線 212,213:Vcc1橫向跡線/Vcc1側向跡線 216,217:Vss軌 300,310,N,N-1,N-2,N-3,N-4,N-5:層 301:Vcc1軌支路/Vcc1電力軌支路/Vcc1電力軌 302:Vcc2軌支路/Vcc2電力軌支路/Vcc2電力軌 303,313:I/O線: 304,314:訊號線 305:Vcc1線 306:Vcc2線 307:Vss線 311:Vcc2電力軌/Vcc2電力軌支路/Vcc1電力軌支路/Vcc1電力軌 312:Vcc1電力軌/Vcc1電力軌支路/Vss軌 315:電力或接地網線/Vcc1電力網線/電力及接地網線/Vcc1線 316:電力或接地網線/Vss接地網線/電力及接地網線/Vss線 317:電力或接地網線/Vcc2電力網線/電力及接地網線/Vcc2線 400:Vcc1網 401:介電材料 402,822,823,824:頂部層級互連焊墊 403,404,405,406,407,422,423,424,425,426,451,453,454,455,803,812,813,814,819, 820,821:通孔 408,427,428,456:著陸墊 409,410,411:間隙 420:Vcc2網 421,452:頂部層級焊墊 430:周圍Vss金屬化物/Vss接地平面/接地平面 450:Vss網 500,510:I/O線組配 511,512:區塊 600:裝置/植入體 601:PCB 602:散熱器 603:模製材料 604a,604b,622:電力互連件/電力埠 606,608:Vcc1電力軌/軌 610,613:電力軌 615:Vcc1電力軌/電力軌 617:Vcc2電力軌/電力軌 619:Vss接地 620:基體位準Vss佈線 623,624:電壓調節器 625,626:橋接器 700:例示性製程流程圖 701,702,703,704,705,706:操作 800:IC封裝基體/局部封裝基體/封裝基體/基體 801:銅層/下部銅層/電鍍銅層 802,811,818:介電層 804:區域 805:空腔 806,807:側壁 808:底面/空腔底部/空腔底面 809:前側或背側接觸件/接觸件/頂部層級接觸焊墊 810:頂部表面 815,816,817:焊墊/N-1接觸件 825:焊料凸塊 826:底部填充物 900:計算裝置 910:處理器 920:音訊子系統 930:顯示子系統 932:顯示介面 940:I/O控制器 950:電力管理 960:記憶體子系統/記憶體 970:網路介面 972:蜂巢式連接性 974:無線連接性 980:周邊連接 982:至 984:自 FLI:第一層級互連件 M1,M2,M3,M4,M5:金屬化層/金屬層/層 w1,w2,w3,w4,w5,w6,w8,w9,w10,w11:寬度 Rx1,Rx2:I/O收發器/接收器 Tx1,Tx2:I/O收發器/傳輸器 x,y,z:方向
將自下文給出之詳細描述及自本揭露內容之各種實施例的隨附圖式而更充分地理解本揭露內容之實施例，然而，該等實施例不應被視為將本揭露內容限於特定實施例，而僅用於解釋及理解之目的。
圖1繪示根據本揭露內容之一些實施例的包含電力遞送橋接晶粒之IC封裝的橫截面示意圖。
圖2A繪示根據本揭露內容之一些實施例的電力遞送橋接晶粒之第一金屬化層之x-y平面中的平面視圖。
圖2B繪示根據本揭露內容之一些實施例的電力遞送橋接晶粒之第二金屬化層之x-y平面中的平面視圖。
圖3A繪示根據本揭露內容之一些實施例的電力遞送橋接晶粒之第三金屬化層之x-y平面中的平面視圖。
圖3B繪示根據本揭露內容之一些實施例的電力遞送橋接晶粒之第四金屬化層之x-y平面中的平面視圖。
圖4A繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒中之Vcc1電力網之y-z平面中的橫截面視圖，其展示電力遞送橋接晶粒層中之Vcc1金屬化結構之間的豎直互連。
圖4B繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒中之Vcc2電力網之y-z平面中的橫截面視圖，其展示電力遞送橋接晶粒層中之Vcc2金屬化結構之間的豎直互連。
圖4C繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒中之Vss電力網之y-z平面中的橫截面視圖，其展示電力遞送橋接晶粒層中之Vss金屬化結構之間的豎直互連。
圖5A繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒內之I/O訊號線之第一組配之x-z平面中的橫截面視圖。
圖5B繪示根據本揭露內容之一些實施例的在電力遞送橋接晶粒內之I/O訊號線之第二組配之x-z平面中的橫截面視圖。
圖6繪示根據本揭露內容之一些實施例的包含具有電力遞送橋接晶粒之封裝的裝置之y-z平面中的橫截面視圖。
圖7繪示根據本揭露內容之一些實施例的用於製造包含電力遞送橋接晶粒之IC封裝的例示性製程流程圖。
圖8A至圖8F繪示根據本揭露內容之一些實施例的用於將電力遞送橋接晶粒嵌入於IC封裝基體中之例示性製造製程之y-z平面中的一系列橫截面視圖。
圖9繪示根據本揭露內容之一些實施例的在包含電力遞送橋接晶粒之IC封裝的實施方式中作為系統單晶片(SoC)封裝之部分的計算裝置之方塊圖。
100:封裝/橋接晶粒/電力遞送橋接晶粒
101,102:電力遞送網/電力網佈線/電力遞送佈線/電力網
103:PFB晶粒/PFB
104,105:電力網/電力遞送佈線
106:基體
107,108:晶粒
109,112:Rx/接收器
110,111:Tx/傳輸器
113,114:豎直互連件
115,116:著陸互連焊墊
Rx1,Rx2:I/O收發器/接收器
Tx1,Tx2:I/O收發器/傳輸器
y,z:方向

Claims (25)

  1. 一種積體電路(IC)封裝，其包含： 一基體，其包含嵌入於一介電質內之一橋接晶粒； 一第一晶粒，其包含一第一輸入/輸出(I/O)傳輸器； 一第二晶粒，其包含一第二I/O接收器；以及 一第一訊號跡線及一第一電力導體，其在該橋接晶粒內且各自電氣耦接至該第一I/O傳輸器及該第二I/O接收器，該第一訊號跡線用以攜載一數位訊號且該第一電力導體用以向該第二I/O接收器提供一電壓以讀取該數位訊號。
  2. 如請求項1之IC封裝，其中該橋接晶粒內之一第二電力導體電氣耦接至該第二晶粒之一第二I/O傳輸器及該第一晶粒之一第一I/O接收器。
  3. 如請求項2之IC封裝，其中該第一晶粒電氣耦接至該橋接晶粒之一第一側，且該第二晶粒電氣耦接至該橋接晶粒之一相對第二側。
  4. 如請求項3之IC封裝，其中該第一電力導體在該第一晶粒與該第二晶粒之間延伸，其中該第一電力導體包含一第一橋接晶粒層中之一第一跡線、一第二橋接晶粒層中之一第二跡線，且其中該第一跡線電氣耦接至該第二跡線。
  5. 如請求項4之IC封裝，其中該第一跡線具有一第一寬度，且該第二跡線具有一第二寬度，且其中該第一寬度小於該第二寬度。
  6. 如請求項4之IC封裝，其中該第二電力導體在該第一晶粒與該第二晶粒之間延伸且鄰近於該第一電力導體，其中該第二電力導體包含在該第一橋接晶粒層中鄰近於該第一跡線之一第三跡線，以及在該第二橋接晶粒層中鄰近於該第二跡線之一第四跡線，且其中該第三跡線電氣耦接至該第四跡線。
  7. 如請求項6之IC封裝，其中該第三跡線具有一第三寬度，且該第四跡線具有一第四寬度，且其中該第三寬度小於該第四寬度。
  8. 如請求項7之IC封裝，其中一第三電力導體在該第一晶粒與該第二晶粒之間延伸且鄰近於該第二電力導體，其中該第三電力導體包含在該第一橋接晶粒層中鄰近於該第三跡線之一第五跡線、在該第二橋接晶粒層中鄰近於該第四跡線之一第六跡線，且其中該第五跡線電氣耦接至該第六跡線。
  9. 如請求項8之IC封裝，其中該第三電力導體電氣耦接至該橋接晶粒之一第三層中的一接地平面。
  10. 如請求項9之IC封裝，其中該接地平面係在一第四橋接晶粒層與一第五橋接晶粒層之間，該第四橋接晶粒層包含第一多個I/O訊號跡線，且該第五橋接晶粒層包含第二多個I/O訊號跡線。
  11. 如請求項10之IC封裝，其中該等第一多個I/O訊號跡線電氣耦接至該第一傳輸器及該第二接收器，且該等第二多個I/O訊號跡線電氣耦接至該第二傳輸器及該第一接收器。
  12. 如請求項8至11中任一項之IC封裝，其中該第五跡線具有一第五寬度，其中該第六跡線具有一第六寬度，且其中該第六寬度小於該第五寬度。
  13. 如請求項8至11中任一項之IC封裝，其中一第四電力導體正交於該第一、第二及第三電力導體，其中該第四電力導體包含該第一橋接晶粒層中之一第七跡線、該第三橋接晶粒層中之一第八跡線以及該第五橋接晶粒層中之一第九跡線，且其中該第七跡線電氣耦接至該第八跡線及該第九跡線。
  14. 如請求項13之IC封裝，其中一第五電力導體平行於該第四電力導體，其中該第五電力導體包含該第一橋接晶粒層中之一第十跡線、該第三橋接晶粒層中之一第十一跡線以及該第五橋接晶粒層中之一第十二跡線，且其中該第十跡線電氣耦接至該第十一跡線及該第十二跡線。
  15. 如請求項14之IC封裝，其中該第四電力導體及該第五電力導體沿著該橋接晶粒之相對側延伸，且其中該第一、第二及第三電力導體在該第四與第五電力導體之間延伸，且其中該第一、第二及第三電力導體正交於該第四及第五電力導體，其中該第四電力導體電氣耦接至該第一電力導體且該第五電力導體電氣耦接至該第三電力導體。
  16. 如請求項15之IC封裝，其中該基體包含一第六電力導體及一第七電力導體，其中該第六電力導體電氣耦接至該第一I/O傳輸器及該第二I/O接收器，且其中該第七電力導體電氣耦接至該第二I/O傳輸器及該第一I/O接收器。
  17. 如請求項16之IC封裝，其中該第六電力導體電氣耦接至該第一電力導體，且該第七電力導體電氣耦接至該第二電力導體。
  18. 如請求項1至17中任一項之IC封裝，其中該第一晶粒包含一第一位準移位電路，其中該第一位準移位電路電氣耦接至該第一I/O接收器，其中該第二晶粒包含一第二位準移位電路，且其中該第二位準移位電路電氣耦接至該第二I/O接收器。
  19. 一種系統，其包含： 一IC封裝，其包含： 一基體，其包含嵌入於一介電質內之一橋接晶粒； 一第一晶粒，其包含一第一輸入/輸出(I/O)傳輸器； 一第二晶粒，其包含一第二I/O接收器； 一第一訊號跡線，其在該橋接晶粒內且電氣耦接至該第一I/O傳輸器之一第一訊號埠及該第二I/O接收器之一第二訊號埠；以及 一第一電力跡線，其在該橋接晶粒內且電氣耦接至該第一I/O傳輸器之一第一電力埠及該第二I/O接收器之一第二電力埠，該第一電力跡線用以向該第二I/O接收器提供來自該第一I/O傳輸器的一電壓以讀取該第一訊號跡線上之一數位訊號， 其中該IC封裝耦接至一印刷電路板。
  20. 如請求項19之系統，其中該第一晶粒為一微處理器，且其中該第二晶粒為一記憶體。
  21. 如請求項19或20之系統，其中該第一I/O傳輸器耦接至具有一第一輸出電壓之一第一電源，且該第二晶粒之一第二I/O傳輸器耦接至具有一第二輸出電壓之一第二電源，其中該第一輸出電壓大於該第二輸出電壓。
  22. 如請求項21之系統，其中該第一晶粒之一第一I/O接收器在自該第二I/O傳輸器接收I/O訊號時耦接至該橋接晶粒中之該第二電力導體上的該第二輸出電壓，且該第二I/O接收器在自該第一I/O傳輸器接收I/O訊號時耦接至該橋接晶粒中之該第一電力導體上的該第一輸出電壓。
  23. 一種用以製造一IC封裝之方法，其包含： 接收一局部封裝基體； 在該封裝基體內形成一空腔； 將一橋接晶粒置放於該空腔中且將該橋接晶粒嵌入；以及 將一第一晶粒及一第二晶粒耦接至該封裝基體，其中該第一晶粒及該第二晶粒電氣耦接至該橋接晶粒。
  24. 如請求項23之方法，其中將該第一晶粒及該第二晶粒耦接至該封裝基體包含將該第一晶粒上之一第一I/O傳輸器電氣耦接至該第二晶粒上之一第二I/O接收器。
  25. 如請求項24之方法，其中將該第一晶粒及該第二晶粒耦接至該封裝基體進一步包含將該第二晶粒上之一第二I/O傳輸器電氣耦接至該第一晶粒上之一第一I/O接收器。
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