CN118974918A - 芯片封装结构、电子设备及芯片封装结构的封装方法 - Google Patents

Abstract

本申请实施例提供一种芯片封装结构、电子设备及芯片封装结构的封装方法，涉及芯片封装技术领域，可以削弱TSV对电子器件性能的影响程度。该芯片封装结构可以包括：第一器件芯片、支撑芯片和第二器件芯片；第二器件芯片通过键合层堆叠在支撑芯片上，第一器件芯片设置在第二器件芯片的背离支撑芯片的一侧。支撑芯片和第二器件芯片内贯通有导电通道；支撑芯片包括第一衬底，第二器件芯片包括第二衬底和形成在第二衬底上的电子器件层；第一衬底的厚度大于第二衬底的厚度；位于第一衬底中的第一段导电通道的孔径，大于位于第二器件芯片中的第二段导电通道的孔径。这样的话，通过在第二器件芯片中贯通较小孔径的导电通道，以降低对电子器件的影响。

Description

芯片封装结构、电子设备及芯片封装结构的封装方法 技术领域

本申请涉及芯片封装技术领域，尤其涉及一种3D堆叠的芯片封装结构、电子设备及芯片封装结构的封装方法。

背景技术

随着高速数据通信和人工智能对算力的需求激增，对芯片集成密度提出挑战，从而催生出许多的芯片封装形式。比如，三维(dimensional，3D)堆叠封装结构，图1示出的是一种3D堆叠的芯片封装结构的结构示意图，其中，包括了相堆叠的器件芯片11和器件芯片12，并且，堆叠在一起的器件芯片11和器件芯片12通过焊点3设置在基板4上。3D堆叠相比2.5D堆叠不仅能提高芯片集成度，还可以减小信号延迟，提高运算速度等。

然而，在3D堆叠封装结构中，如图1，为了使得器件芯片11与基板4上的其余电路进行互连，需要在器件芯片12内贯通硅穿孔(through silicon via，TSV)23，在一些3D堆叠结构中，贯通的TSV23可能会产生较大的应力，较大的应力有可能会对TSV外围的电子器件的性能造成影响，比如，当电子器件为场效应晶体管时，TSV产生的较大应力可能会破坏场效应晶体管内的晶格排布，以使得该场效应晶体管的开启电流发生漂移。从而，会限定该3D堆叠封装结构的应用。

发明内容

本申请的实施例提供一种芯片封装结构、包含该芯片封装结构的电子设备，以及，芯片封装结构的封装方法。该芯片封装结构属于一种3D堆叠封装结构，此种3D堆叠封装结构不仅可以削弱TSV对电子器件性能的影响程度，还可以增加电子器件的集成密度。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，本申请提供了一种芯片封装结构，该芯片封装结构可以是一种多芯片的三维堆叠封装。

该芯片封装结构可以包括：第一器件芯片、支撑芯片和第二器件芯片；第二器件芯片通过键合层堆叠在支撑芯片上，第一器件芯片设置在第二器件芯片的背离支撑芯片的一侧，即就是第一器件芯片和第二器件芯片实现3D堆叠。且该芯片封装结构还包括导电通道，导电通道沿支撑芯片和第二器件芯片的堆叠方向，贯通支撑芯片和第二器件芯片，且导电通道与第一器件芯片电连接，以使得第一器件芯片能够通过导电通道与外围电路进行互连；支撑芯片包括第一衬底，第二器件芯片包括第二衬底和形成在第二衬底上的电子器件层，电子器件层位于第二衬底的背离第一衬底的一侧；并且，第一衬底的厚度大于第二衬底的厚度；在导电通道中，位于第一衬底中的第一段导电通道的孔径，大于位于第二器件芯片中的第二段导电通道的孔径。

在本申请给出的芯片封装结构中，包括了键合在一起的第二器件芯片和支撑芯片，而且，贯通在支撑芯片中的第一衬底中的导电通道的孔径，和贯通在第二器件芯片的导电通道的孔径是不相等的，即就是，在集成有电子器件层的第二器件芯片的第二段导电通道的孔径，小于没有集成电子器件层的支撑芯片中的第一段导电通道的孔径。这样的话，在第二器件芯片中，具有较小孔径的第二段导电通道产生的应力较小，进而，第二器件芯片中的位于第二段导电通道的外围的电子器件，基本不会受到较小孔径的导电通道的应力的影响。

除此之外，由于贯通在第二器件芯片中的第二段导电通道的孔径较小，进而，在满足导电通道与外围电子器件之间的隔离区域(Keep Out Zone，KOZ)大小要求的基础上，相比孔径较大的导电通道，可以增加第二器件芯片的电子器件的集成密度，提升该3D堆叠封装结构的性能。

还有，具有较小孔径导电通道的支撑芯片的第一衬底的厚度，小于具有较大孔径导电通道的第二衬底的厚度。从而，在工艺流程中，基本不会给工艺提出挑战，可以利用深宽比基本相同的填充技术制得第一段导电通道和第二段导电通道。

在一种可以实现的方式中，第一段导电通道的深度和孔径的比值，大于或等于第二段导电通道的深度和孔径的比值。

比如，第一段导电通道的深度和孔径的比值，和第二段导电通道的深度和孔径的比值可以均等于10∶1。这样的话，可以采用相同的填充手段制得第一段导电通道和第二段导电通道。

在一种可以实现的工艺中，第一段导电通道的深度和孔径的比值，小于第二段导电通道的深度和孔径的比值。

在一种可以实现的方式中，第一段导电通道的孔径为D1，且D1＞3μm；和/或，第二段导电通道的孔径为D2，且D2≤3μm。

示例的，20μm≥D1≥5μm。

示例的，0.5μm≤D2≤3μm。再示例的，1μm≤D2≤2μm。

在一种可以实现的方式中，第一衬底的厚度为H1，且H1≥30μm；和/或，第二衬底的厚度为H2，且H2≤10μm。

示例的，200μm≥H1≥50μm。

示例的，0.5μm≤H2≤10μm。再示例的，2μm≤H2≤6μm。

在一种可以实现的方式中，导电通道在键合层中形成有台阶。

在工艺流程中，可以采用一次开孔技术在第一衬底中得到第一段导电通道，再采用另一次开孔技术在第二器件芯片中得到第二段导电通道，以在键合层中形成台阶。

在一种可以实现的方式中，第二器件芯片包括设置在第二段导电通道外围的第一电子器件；沿第一方向，第一电子器件与第二段导电通道之间的间距为S1，第一电子器件与第一段导电通道之间的间距为S2，且S1大于S2；第一方向为与第二衬底相平行的方向。

由于贯通在第二器件芯片中的第二段导电通道的孔径小于，贯通在第一衬底中的第一段导电通道的孔径，进而，不仅可以实现上述的S1大于S2，还可以在电子器件层中集成更多的电子器件。

在一种可以实现的方式中，第一段导电通道和第二段导电通道均为沿靠近第一器件芯片方向孔径逐渐减小的圆锥体结构；且第二段导电通道的靠近第一段导电通道的一端的孔径，小于第一段导电通道的靠近第二段导电通道的一端的孔径。

在一种可以实现的方式中，芯片封装结构还包括再布线层和第三器件芯片；再布线层形成在电子器件层的背离第二衬底的一侧，且第一器件芯片和第三器件芯片均被设置在再布线层上；第二段导电通道与再布线层电连接。

这样，第一器件芯片和第三器件芯片可以通过再布线层进行互连。第一器件芯片或者第三器件芯片与外围电路的互连，可以通过再布线层和导电通道实现。

在一种可以实现的方式中，芯片封装结构还包括基板；基板设置在支撑芯片的背离第二器件芯片的一侧，且第一段导电通道的一端与基板电连接。

比如，可以在支撑芯片的背离第二器件芯片的一侧设置焊点，通过焊点与基板电连接。

在一种可以实现的方式中，第二器件芯片通过直接键合direct bonding工艺堆叠在支撑芯片上。

直接键合direct bonding工艺也可以被称为永久键合工艺。

第二方面，本申请提供了一种芯片封装结构的封装方法，该封装方法包括：

将器件芯片通过键合层堆叠在支撑芯片上，支撑芯片包括第一衬底，器件芯片包括第二衬底和形成在第二衬底上的电子器件层，电子器件层位于第二衬底的背离第一衬底的一侧，第一衬底内贯通有第一段导电通道，第一衬底的厚度大于第二衬底的厚度；

在器件芯片内设置第二段导电通道，以使得第二段导电通道穿过电子器件层和第二衬底，并贯通至第一段导电通道，且第一段导电通道的孔径，大于第二段导电通道的孔径。

通过本申请给出的封装方法制得的芯片封装结构中，贯通在集成有电子器件的器件芯片中的第二段导电通道的孔径是比较小的，相对应的，小孔径的导电通道产生的应力也小，进而，基本不会对器件芯片的电子器件产生应力影响。

另外，由于贯通在器件芯片中的导电通道的孔径较小，所以，电子器件与导电通道之间的隔离区域KOZ也是比较小的，这样的话，可以在单位面积上集成更多的电子器件，提升电子器件的集成密度。

在一种可以实现的方式中，将器件芯片堆叠在支撑芯片上，包括：采用键合层将器件芯片键合在支撑芯片上。

比如，可以采用碳化硅或者氮化硅等材料将器件芯片和支撑芯片键合在一起。

在一种可以实现的方式中，在器件芯片内设置第二段导电通道时，使得第二段导电通道的深度和孔径的比值，大于或等于第一段导电通道的深度和孔径的比值。

示例的，可以使得第一段导电通道的深宽比为10∶1，第二段导电通道的深宽比小于或者等于10∶1。例如，第二段导电通道的深宽比为8∶1，或者为5∶1。

在一种可以实现的方式中，在将器件芯片堆叠在支撑芯片上之前，封装方法还包括：减薄器件芯片的第二衬底的厚度，以使得第二衬底的厚度小于第一衬底的厚度。

即就是，较小厚度的衬底中贯通较小孔径的导电通道，而较大厚度的衬底中贯通 较大孔径的导电通道。

在一种可以实现的方式中，在将器件芯片堆叠在支撑芯片上之前，封装方法还包括：减薄器件芯片的第二衬底的厚度，以使得第二衬底的厚度小于第一衬底的厚度。

通过将器件芯片设置在载板上，可以有利于对器件芯片中的第二衬底进行减薄处理。

在一种可以实现的方式中，将器件芯片堆叠在支撑芯片上之后，封装方法还包括：去除第一衬底的背离器件芯片的一侧的部分，以使得第一段导电通道外露；在第一衬底的背离器件芯片的一侧设置焊点，使得焊点与第一段导电通道电连接。

在可以实现的结构中，可以将焊点与基板连接，以使得该三维堆叠结构集成在基板上，并使得器件芯片与基板上的外围电路电连接。

在一种可以实现的方式中，将器件芯片通过键合层堆叠在支撑芯片上时，包括：采用直接键合direct bonding工艺将器件芯片堆叠在支撑芯片上。

在一种可以实现的方式中，在器件芯片内设置第二段导电通道之后，封装方法还包括：在电子器件层上形成再布线层；在再布线层上设置至少两个器件芯片。

这样，可以利用再布线层将设置在再布线层上的器件芯片之间进行互连。并且，再布线层上的器件芯片也可以通过再布线层和导电通道(包含第一段导电通道和第二段导电通道)与外围电路电连接。

第三方面，本申请还提供一种电子设备，该电子设备包括印制电路板和上述任一实现方式中的芯片封装结构，并且，芯片封装结构设置在印制电路板上，并与印制电路板电连接。

本申请实施例提供的电子设备包括上述任一实现方式中的芯片封装结构，因此本申请实施例提供的电子设备与上述技术方案的芯片封装结构能够解决相同的技术问题，并达到相同的预期效果。

附图说明

图1为一种3D堆叠的芯片封装结构的结构示意图；

图2为本申请实施例的一种电子设备中的部分结构的结构示意图；

图3为本申请实施例的一种芯片封装结构的结构示意图；

图4为本申请实施例的一种芯片封装结构的结构示意图；

图5为本申请实施例的一种芯片封装结构中的中介层的结构示意图；

图6为本申请实施例的一种芯片封装结构中的中介层的结构示意图；

图7a为图6的A处放大图；

图7b为与图7a对比的结构示意图；

图8为本申请实施例的一种芯片封装结构的结构示意图；

图9为本申请实施例的一种芯片封装结构中的中介层的结构示意图；

图10为本申请实施例的一种芯片封装结构的封装方法的流程框图；

图11a至图11i为本申请实施例制得芯片封装结构的方法中各步骤完成后相对应的结构示意图。

附图标记：

100-PCB；

200-电连接结构；

300、400-芯片封装结构；

500-散热器；

11、12、13、14-器件芯片；

2-中介层；

3-焊点；

4-基板；

5-载板；

21-再布线层；

22-器件芯片、第二器件芯片；221-衬底、第二衬底；222-电子器件层；222a-电子器件；

23-导电通道、TSV；23a-第一段导电通道；23b-第二段导电通道；

24-支撑芯片；241-衬底，第一衬底；

25-键合层；

26-导电通孔；

27-台阶；

28-临时键合层。

具体实施方式

本申请实施例提供一种电子设备，该电子设备可以是通信设备，也可以是其他的电子设备。比如，可以包括服务器(server)，也可以是数据中心(data center)，也可以是其他互连通信设备。再比如，该电子设备可以包括手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是家用电器等设备。本申请实施例对上述电子设备的具体形式不做特殊限制。

如图2所示，诸如上述不同的电子设备可以包括印制电路板(printed circuit board，PCB)100和芯片封装结构300。芯片封装结构300通过电连接结构200与PCB100电连接，从而使得芯片封装结构300能够与PCB100上的其他芯片或者其他电子模块实现信号互连。

另外，再如图2所示的，电子设备还可以包括散热器500，散热器500覆盖芯片封装结构300，以及PCB100上的其他电子模块，并与PCB100固定连接。这里的散热器500作为一种散热结构，可以对芯片封装结构300，以及PCB100上的其他电子模块进行散热降温。另外，散热器500也可以对芯片封装结构300起到物理保护作用。

在可选择的实施方式中，该电连接结构200可以包括多个焊球，例如球栅阵列(ball grid array，BGA)，或者可以包括多个金属柱。

随着第四代移动通信技术(4th generation of wireless communications technologies，4G)向第五代移动通信技术(5th generation of wireless communications technologies，5G)的发展，甚至往更高代通信技术的发展，上述图1的芯片封装结构300中的芯片 互连集成密度越来越高，比如，可以通过3D堆叠封装结构实现芯片的高密度集成。

在一些示例中，芯片封装结构300可以是处理器，比如，可以包括动态随机存取存储器(dynamic random access memory，DRAM)和片上系统(system on chip，SOC)；再比如，也可以包括片上系统SOC和模拟芯片等，或者也可以包括模拟芯片和其他数字芯片等。

图3示出的是一种3D堆叠的芯片封装结构300的结构示意图，该芯片封装结构300是一种硅桥式扇出型封装(silicon bridge across fanout package，SBAFOP)结构。该芯片封装结构300包括多个器件芯片，比如器件芯片11、器件芯片12、器件芯片13和器件芯片14，这些器件芯片以二维集成的方式设置在中介层(Interposer)2上。并且，中介层2通过焊点3可以设置在基板4上。

上述图3涉及的器件芯片11、器件芯片12、器件芯片13或者器件芯片14，可以均为功能芯片，比如，这些器件芯片的一些为存储器，一些为控制器等。

本申请涉及的实施例中，如图3，可以把集成在中介层2上的器件芯片(器件芯片11、器件芯片12、器件芯片13和器件芯片14)称为第一器件芯片。

其中，继续见图2，中介层2包括第二器件芯片22和设置在第二器件芯片22上的再布线层(redistribution layer，RDL)21。器件芯片11、器件芯片12、器件芯片13和器件芯片14之间的信号互连可以通过RDL21实现。第二器件芯片22也可以通过RDL21与器件芯片11、器件芯片12、器件芯片13或者器件芯片14实现互连。

另外，第二器件芯片22包括衬底221和形成在衬底221上的电子器件层222。示例的，该第二器件芯片22可以是有源芯片(active wafer)。基于这样形成的中介层2可以被称为有源中介层(Active Interposer)。

继续见图3，由于器件芯片11、器件芯片12、器件芯片13、器件芯片14中的至少一个器件芯片，和第二器件芯片22以三维集成方式堆叠在一起，因此，图3所示的封装方式为3D堆叠封装。此种封装方式，不仅可以提升芯片集成密度，还可以减小信号延迟，提高运算速度等。

继续参阅图3，为了实现器件芯片11、器件芯片12、器件芯片13和器件芯片14与外围电路的互连，在第二器件芯片22内贯通有导电通道23，比如硅穿孔(through silicon via，TSV)23，即TSV23的一端与RDL21电连接，另一端与焊点3电连接，从而，比如，器件芯片11可以通过RDL21和TSV23与基板4上的其他电路进行信号互通。

在图3所示的芯片封装结构300中，衬底221的厚度基本大于或者等于50μm，比如衬底221的厚度可以为100μm，或者，衬底221的厚度可以为200μm。基于半导体制造设备对TSV23填充能力，导致TSV23的深度较大时，TSV23的孔径也比较大，例如，TSV的深度为50um，直径为5um，再例如，TSV的深度为100um，直径为10um。这样，当TSV23的孔径比较大时，例如，孔径大于或者等于5μm时，大孔径的TSV23会产生较大的应力，较大的应力会影响TSV23周围的电子器件222a的性能，比如，若电子器件222a为场效应晶体管，大应力可能会破坏场效应晶体管内的晶格排布，示例的，可能会破坏场效应晶体管的衬底的晶格排布，以使得该场效应晶体管的开启电流发生漂移，降低该晶体管的工作性能。

为了保障电子器件222a的工作性能，对TSV23与电子器件222a之间的隔离区域(Keep Out Zone，KOZ)的大小是有严格要求的。例如，KOZ的尺寸至少要大于TSV23直径的3倍，例如，TSV23的直径为10um时，KOZ至少为30um。

这样的话，尽管可以减弱大孔径TSV23对电子器件222a性能的影响程度，但是，会减少集成在第二器件芯片22上的电子器件222a的数量，降低电子器件集成度，从而限制了有器件中介层的应用。

为了提升电子器件集成密度，还要削弱TSV对电子器件性能的影响，本申请实施例提供了一种3D堆叠的芯片封装结构，具体见下述。

图4是本申请实施例提供的一种3D堆叠的芯片封装结构400的结构图。图4所示芯片封装结构400和上述图3所示芯片封装结构300不同之处在于：中介层2可以实现的结构不一样，下述会针对图4所示的中介层2进行详细介绍。

如图4所示，器件芯片11、器件芯片12、器件芯片13和器件芯片14是通过二维集成的方式设置在中介层2上。在一些实现结构中，器件芯片11、器件芯片12、器件芯片13或者器件芯片14上还可以堆叠多个器件芯片，以形成三维堆叠的结构。

除此之外，位于中介层2上的器件芯片11、器件芯片12、器件芯片13和器件芯片14可以被设置在中介层2上的塑封体包裹，以对这些器件芯片起到保护作用。另外，塑封体不仅可以起到保护作用，还可以起到电磁屏蔽作用，使得这些器件芯片免受外界电磁辐射的干扰。

再次参阅图4和图5，图5示出的是图4中的中介层2的结构示意图。结合图4和图5，在该实施例中，中介层2不仅包括第二器件芯片22和设置在第二器件芯片22上的再布线层(redistribution layer，RDL)21，还包括支撑芯片(carrier wafer)24，第二器件芯片22被设置在支撑芯片24上，支撑芯片24包括衬底241，衬底241和第二器件芯片22中的衬底221是两个彼此独立的衬底。为了避免后续描述上的混淆，可以将支撑芯片24的衬底241称为第一衬底、第二器件芯片22包含的衬底221称为第二衬底221。

在一些示例中，第二器件芯片22被支撑在第一衬底241上。可以理解为，该支撑芯片(carrier wafer)属于未设置电子器件的芯片。

本申请实施例提供的一些应用场景中，比如，如图4，第二器件芯片22可以是控制器，器件芯片11(也可以叫第一器件芯片)可以是存储器，第二器件芯片22可以控制存储器芯片的读写操作。又比如，第二器件芯片22可以是片上系统(system on chip，SoC)，器件芯片11、器件芯片12、器件芯片13或者器件芯片14可以是电源管理芯片、存储器或者其他功能芯片。

还有，本申请涉及的芯片可以是晶圆(wafer)，也可以是从晶圆上切割下的裸芯片(die)。

如图5所示，第二器件芯片22的第二衬底221靠近第一衬底241设置，第二器件芯片22的电子器件层222位于第二衬底221的背离第一衬底241的一侧。以及，RDL21形成在电子器件层222上。

见图6，图6示出了支撑芯片24与第二器件芯片22堆叠时的连接关系。其中，在可以实现的结构中，支撑芯片24通过键合层25与第二器件芯片22的第二衬底221 连接在一起。也就是，利用键合层将第二器件芯片和支撑芯片进行堆叠。

比如，该键合层25可以选择的材料为SiO ₂(二氧化硅)、Al ₂O ₃(氧化铝)、HfO ₂(二氧化铪)、ZrO ₂(氧化锆)、TiO ₂(二氧化钛)、Y ₂O ₃(三氧化二钇)和Si ₃N ₄(氮化硅)等的一种或多种。

为了实现集成在中介层2上的芯片与外围电路的互连，如图4和图5，沿支撑芯片和第二器件芯片的堆叠方向，中介层2内还形成有导电通道23，导电通道23贯通第二器件芯片22、键合层25和第一衬底241，并且，导电通道23的一端与RDL21电连接，另一端与焊点3电连接，如此的话，集成在中介层2上的器件芯片(如器件芯片11)就可以通过RDL21和导电通道23，实现与外围电路的垂直互连。

继续参阅图6，导电通道23包括贯通在第一衬底241内的第一段导电通道23a，和贯通在第二器件芯片22的第二衬底221和电子器件层222内的第二段导电通道23b。其中，第一段导电通道23a的孔径，大于第二段导电通道23b的孔径。

由上述描述得知，具有较小孔径的第二段导电通道23b穿过第二器件芯片22的电子器件层222与RDL21电连接。也就是说，穿过电子器件层222的导电通道，相比穿过没有设置电子器件的第一衬底241的第一段导电通道23a的孔径小。这样的话，较小孔径的第二段导电通道23b所产生的应力也比较小，电子器件222a也基本不会受到小孔径第二段导电通道23b所产生的应力的影响，进而，可以保障该第二器件芯片22的工作性能。

参见图7a和图7b，图7a是图6中的A处放大图，图7b用于与本申请实施例图7a所示结构进行对比的结构示意图。图7a示出了电子器件222a的外围具有较小孔径的第二段导电通道23b，并且电子器件222a与第二段导电通道23b之间的隔离区域(Keep Out Zone，KOZ)为KOZ1。图7b示出了电子器件222a的外围具有较大孔径的第一段导电通道23a，并且电子器件222a与第一段导电通道23a之间的隔离区域(Keep Out Zone，KOZ)为KOZ2。

为了保障图7a和图7b中的电子器件222a的工作性能，示例的，当图7a中的第二段导电通道23b的孔径为3μm时，KOZ1至少为9μm，然而，在图7b中，当第一段导电通道23a的孔径为8μm时，KOZ2至少为24μm。明显的，KOZ2远远大于KOZ1，这样的话，图7a相比图7b，在单位面积上，可以集成更多的电子器件222a，以提升电子器件的集成密度，提升该第二器件芯片22的性能，比如，该第二器件芯片22为存储器时，可以在单位面积上集成更多的存储单元，从而，提升存储密度，增加存储容量。

即可理解为：当采用本申请实施例提供的图7a所示的导电通道结构时，沿与支撑芯片24与第二器件芯片22的堆叠方向相垂直的方向(如图7a中的P方向)，电子器件222a与第二段导电通道23b之间的间距为KOZ1，电子器件222a与第一段导电通道23a之间的间距为KOZ3，且KOZ1大于KOZ3。

再参阅图5，第二器件芯片22中的第二衬底221的厚度，小于第一衬底241的厚度，此厚度指的是第二器件芯片22和第一衬底241沿堆叠方向P方向上的尺寸。

也就是，在本申请的实施例中，第二衬底221的厚度小于第一衬底241的厚度，以及，形成在第一衬底241中的第一段导电通道23a的孔径，大于形成在第二衬底221 中的第二段导电通道23b的孔径。比如，第一段导电通道23a的深度和孔径的比值(深宽比，aspect ratio)，与第二段导电通道23b的深度和孔径的比值基本可以相同，这样的话，第一段导电通道23a的开孔填充工艺，和第二段导电通道23b的开孔填充工艺可以相兼容，即可以采用相同的开孔填充工艺制得第一段导电通道23a和第二段导电通道23b，不会给制造工艺提出挑战。

在一些可以实现的结构中，第一段导电通道23a的孔径为D1，且D1的取值范围可以是D1＞3μm，或者，20μm≥D1＞3μm。比如，D1＝5μm，再比如，D1＝10μm，又比如，D1＝20μm。

在另外一些可以实现的结构中，第二段导电通道23b的孔径为D2，且D2的取值范围可以是D2≤3μm，或者，3μm≥D2≥0.5μm。比如，D2＝3μm，再比如，D2＝2μm，又比如，D2＝1μm。

还有，在一些结构中，第一衬底241的厚度为H1，且H1的取值范围可以是H1≥30μm，或者，200μm≥H1≥30μm。示例的，H1＝50μm，再比如，H1＝100μm，又比如，H1＝200μm。

在其他结构中，第二衬底221的厚度为H2，且H2的取值范围可以是H2≤10μm，或者，10μm≥H2≥0.5μm。示例的，H2＝10μm，再比如，H2＝5μm，又比如，H2＝2μm。

例如，在图6所示的结构中，第一段导电通道23a的孔径为D1为5μm，第一衬底241的厚度H1为50μm。第二段导电通道23b的孔径为D2为3μm，第二衬底221的厚度H2为10μm。

在一些可以实现的结构中，第一段导电通道23a的深宽比，可以大于或等于第二段导电通道23b的深宽比。比如，第一段导电通道23a的深宽比，和第二段导电通道23b的深宽比均为10∶1；或者，第一段导电通道23a的深宽比为10∶1，而第二段导电通道23b的深宽比为5∶1。

在另外一些可以实现的结构中，第一段导电通道23a的深宽比，也可以小于第二段导电通道23b的深宽比。比如，第一段导电通道23a的深宽比为8∶1，和第二段导电通道23b的深宽比为10∶1。

图8是本申请实施例给出的另外一种3D堆叠的芯片封装结构400的结构示意图。和上述图4所示实施例不同的是：在图8示例中，中介层2中的用于电连接器件芯片11和第二器件芯片22的互连结构是贯通在介质层中的导电通孔26，比如，可以是硅穿孔TSV。而在图4中，是通过RDL21实现器件芯片11和第二器件芯片22的互连。图8所示实施例的其余结构和图4示例均相同，在此不再对相同的特征、效果进行重复解释。

无论是图4所示实施例，还是图8所示实施例，导电通道23均在第一衬底241和第二衬底221之间的键合层25内形成有台阶27。即如图8所示的，位于台阶27上方的第二段导电通道23b的孔径，小于位于台阶27下方的第一段导电通道23a的孔径。

在一些实施结构中，第一段导电通道23a的形貌可以是圆锥体结构，如图9所示的，沿靠近器件芯片11的方向(图9所示的P1方向)，第一段导电通道23a的孔径逐渐减小。

在一些实施结构中，第二段导电通道23b的形貌也可以是圆锥体结构，如图9所示的，沿靠近器件芯片11的方向(图9所示的P1方向)，第二段导电通道23b的孔径也逐渐减小。并且，第二段导电通道23b的靠近第一段导电通道23a的一端的孔径，小于第一段导电通道23a的靠近第二段导电通道23b的一端的孔径。这样的话，会在键合层25内形成台阶27。

当如图9所示的第一段导电通道23a和第二段导电通道23b均为圆锥体结构时，第一段导电通道23a的深宽比中的孔径可以理解为：第一段导电通道23a的靠近焊点3的一端的孔径，而第二段导电通道23b的深宽比中的孔径可以理解为：第一段导电通道23a的靠近RDL21的一端的孔径。

在另外一些实施结构中，由于第二衬底221的厚度较小，形成在第二衬底221内的第二段导电通道23b的形貌也可以是圆柱体结构。

上述涉及的第一段导电通道23a或者第二段导电通道23b均可以理解为：在衬底内开设孔，然后在孔内填充导电材料，以形成导电通道。比如，先在孔的壁面形成扩散阻挡层，再在扩散阻挡层上形成导电层，并使得导电层将孔的剩余空间填满。该示例中的扩散阻挡层可以抑制导电层中的导电粒子扩散至衬底中。

本申请实施例还提供了一种芯片封装结构的封装方法，如图10，图10示出了本申请实施例提供的封装方法的流程框图，如图10，该封装方法包括：

S1：将器件芯片通过键合层堆叠在支撑芯片上，支撑芯片包括第一衬底，器件芯片包括第二衬底和形成在第二衬底上的电子器件层，电子器件层位于第二衬底的背离第一衬底的一侧，第一衬底内贯通有第一段导电通道，第一衬底的厚度大于第二衬底的厚度。

也就是在堆叠支撑芯片和器件芯片之前，可以先在支撑芯片的第一衬底中形成第一段导电通道。

S2：在器件芯片内设置第二段导电通道，以使得第二段导电通道穿过电子器件层和第二衬底，并贯通至第一段导电通道，且第一段导电通道的孔径，大于第二段导电通道的孔径。

图11a至图11i是针对图10所示工艺流程进行细化后，执行完每一个步骤后可能实现的结构示意图，一并结合图11a至图11i，该封装方法如下：

如图11a，准备器件芯片22和载板5。

其中，该器件芯片22包括衬底221和形成在衬底221上的电子器件层222。

本申请实施例给出的载板5可以是玻璃基板、蓝宝石基本、晶圆等。

如图11b，将图11a提供的器件芯片22和载板5连接在一起。

比如，可以采用临时键合层28将器件芯片22堆叠在载板5上。并且，使得器件芯片22的电子器件层222朝向载板5，而衬底221位于电子器件层222的背离载板5的一侧。

在对准键合(direct bonding)过程中，可以通过键合对准(bonding alignment)工艺实现对准。

键合层可以是激光解键合层(Laser release layer)等。

如图11c，对图11b所示的堆叠在载板5上的器件芯片22的衬底221进行减薄。

在一些可以实现的工艺中，可以将衬底221的厚度减薄至0.50μm至10μm，比如，衬底221的厚度尺寸为2μm至6μm，例如，选择衬底221的厚度尺寸为5μm。

即可以理解为该载板5是为了便于对器件芯片22的衬底221进行减薄。

如图11d，准备支撑芯片，并沿着支撑芯片的厚度方向，在支撑芯片的衬底241内设置第一段导电通道23a，比如，衬底241为硅，则第一段导电通道23a为TSV结构。

示例的，该衬底241的厚度尺寸至少可以为250μm，比如，可以选择厚度为300微米的衬底241。

以及，在衬底241中形成的第一段导电通道23a并未贯通衬底241的相对的两个表面。

在可以实现的工艺中，可以先在衬底241中开孔，然后在孔内填充导电材料，比如金属铜，从而制得导电通道。

如图11e，将具有第一段导电通道23a的衬底241，与器件芯片22的衬底221连接在一起。

比如，可以采用键合层25将衬底221与衬底241键合。

在键合工艺中，可以采用直接键合(direct bonding)，或者，可以称为对准键合(direct bonding)、永久键合。同样的，可以通过键合对准(bonding alignment)工艺实现对准。

如图11f，采用解键合，将载板5移除。剩余堆叠的器件芯片22和支撑芯片。

如图11g，自器件芯片22的电子器件层222向衬底221中开孔，并使得孔贯通至第一段导电通道23a，然后在孔内填充导电材料，以形成第二段导电通道23b。

在一些结构中，第二段导电通道23b的孔径，小于第一段导电通道23a的孔径。比如，第二段导电通道23b的孔径为3μm，而第一段导电通道23a的孔径为5μm。

如图11h，在形成第一段导电通道23a和第二段导电通道23b之后，可以如图10h所示的，去除衬底241的背离器件芯片22的部分，以使得第一段导电通道23a露出。从而，可以在衬底241的背离器件芯片22的一侧设置焊点(controlled collapse chip connection，C4)。

当然，基于上述涉及的封装方法，还可以包括图11i所示的，在器件芯片22的电子器件层222上形成RDL21，然后在RDL21上设置多个器件芯片。

根据上述描述的封装方法制得的芯片封装结构中，如图11h，贯通在3D堆叠的器件芯片22中的导电通道的孔径比较小，小孔径的导电通道产生的应力也较小，那么，较小的应力也不会对外围的电子器件的性能造成更大的影响，从而，可以保障器件芯片22的性能，削弱了导电通道对电子器件的影响，进而，可以扩大3D堆叠芯片封装结构的应用。

另外，小孔径的器件芯片22的衬底221的厚度，小于未承载器件的支撑芯片的衬底24的厚度，即就是在薄衬底中设置小孔径的导电通道，厚衬底中设置大孔径的导电通道，这样的话，可以采用兼容的工艺制得深宽比基本一致的两种不同的导电通道，也不会给工艺提出较大的挑战。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个 实施例或示例中以合适的方式结合。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1. 一种芯片封装结构，其特征在于，包括：

   第一器件芯片；

   支撑芯片和第二器件芯片，所述第二器件芯片通过键合层堆叠在所述支撑芯片上，所述第一器件芯片设置在所述第二器件芯片的背离所述支撑芯片的一侧；

   导电通道，所述导电通道沿所述支撑芯片和所述第二器件芯片的堆叠方向，贯通所述支撑芯片和所述第二器件芯片，且所述导电通道与所述第一器件芯片电连接；

   所述支撑芯片包括第一衬底，所述第二器件芯片包括第二衬底和形成在所述第二衬底上的电子器件层，所述电子器件层位于所述第二衬底的背离所述第一衬底的一侧；

   所述第一衬底的厚度大于所述第二衬底的厚度；

   在所述导电通道中，位于所述第一衬底中的第一段导电通道的孔径，大于位于所述第二器件芯片中的第二段导电通道的孔径。
2. 根据权利要求1所述的芯片封装结构，其特征在于，所述第一段导电通道的深度和孔径的比值，大于或等于所述第二段导电通道的深度和孔径的比值。
3. 根据权利要求1或2所述的芯片封装结构，其特征在于，其特征在于，

   所述第一段导电通道的孔径为D1，且D1＞3μm；

   和/或，

   所述第二段导电通道的孔径为D2，且D2≤3μm。
4. 根据权利要求1-3中任一项所述的芯片封装结构，其特征在于，其特征在于，

   所述第一衬底的厚度为H1，且H1≥30μm；

   和/或，

   所述第二衬底的厚度为H2，且H2≤10μm。
5. 根据权利要求1-4中任一项所述的芯片封装结构，其特征在于，所述导电通道在所述键合层中形成有台阶。
6. 根据权利要求1-5中任一项所述的芯片封装结构，其特征在于，所述第二器件芯片包括设置在所述第二段导电通道外围的第一电子器件；

   沿第一方向，所述第一电子器件与所述第二段导电通道之间的间距为S1，所述第一电子器件与所述第一段导电通道之间的间距为S2，且S1大于S2；

   所述第一方向为与所述第二衬底相平行的方向。
7. 根据权利要求1-6中任一项所述的芯片封装结构，其特征在于，

   所述第一段导电通道和所述第二段导电通道均为沿靠近所述第一器件芯片方向孔径逐渐减小的圆锥体结构；

   且所述第二段导电通道的靠近所述第一段导电通道的一端的孔径，小于所述第一段导电通道的靠近所述第二段导电通道的一端的孔径。
8. 根据权利要求1-7中任一项所述的芯片封装结构，其特征在于，所述第二器件芯片通过直接键合direct bonding工艺堆叠在所述支撑芯片上。
9. 根据权利要求1-8中任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：

   再布线层；

   第三器件芯片；

   所述再布线层形成在所述电子器件层的背离所述第二衬底的一侧，且所述第一器件芯片和所述第三器件芯片均被设置在所述再布线层上；

   所述第二段导电通道与所述再布线层电连接。
10. 根据权利要求1-9中任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括基板；

    所述基板设置在所述支撑芯片的背离所述第二器件芯片的一侧，且所述第一段导电通道的一端与所述基板电连接。
11. 一种芯片封装结构的封装方法，其特征在于，包括：

    将器件芯片通过键合层堆叠在支撑芯片上，所述支撑芯片包括第一衬底，所述器件芯片包括第二衬底和形成在所述第二衬底上的电子器件层，所述电子器件层位于所述第二衬底的背离所述第一衬底的一侧，所述第一衬底内贯通有第一段导电通道，所述第一衬底的厚度大于所述第二衬底的厚度；

    在所述器件芯片内设置第二段导电通道，以使得所述第二段导电通道穿过所述电子器件层和所述第二衬底，并贯通至所述第一段导电通道，且所述第一段导电通道的孔径，大于所述第二段导电通道的孔径。
12. 根据权利要求11所述的芯片封装结构的封装方法，其特征在于，在所述器件芯片内设置第二段导电通道时，使得所述第二段导电通道的深度和孔径的比值，大于或等于所述第一段导电通道的深度和孔径的比值。
13. 根据权利要求11或12所述的芯片封装结构的封装方法，其特征在于，在将所述器件芯片堆叠在所述支撑芯片上之前，所述封装方法还包括：

    减薄所述器件芯片的所述第二衬底的厚度，以使得所述第二衬底的厚度小于所述第一衬底的厚度。
14. 根据权利要求13所述的芯片封装结构的封装方法，其特征在于，在减薄所述器件芯片的所述第二衬底的厚度之前，所述封装方法还包括：

    将所述器件芯片设置在载板上，使得所述器件芯片的所述电子器件层朝向所述载板，以对背离所述载板的所述第二衬底进行减薄。
15. 根据权利要求11-14中任一项所述的芯片封装结构的封装方法，其特征在于，将所述器件芯片通过键合层堆叠在所述支撑芯片上时，包括：

    采用直接键合direct bonding工艺将所述器件芯片堆叠在所述支撑芯片上。
16. 根据权利要求11-15中任一项所述的芯片封装结构的封装方法，其特征在于，将所述器件芯片堆叠在所述支撑芯片上之后，所述封装方法还包括：

    去除所述第一衬底的背离所述器件芯片的一侧的部分，以使得所述第一段导电通道外露；

    在所述第一衬底的背离所述器件芯片的一侧设置焊点，使得所述焊点与所述第一段导电通道电连接。
17. 根据权利要求11-16中任一项所述的芯片封装结构的封装方法，其特征在于，在所述器件芯片内设置第二段导电通道之后，所述封装方法还包括：

    在所述电子器件层上形成再布线层；

    在所述再布线层上设置至少两个器件芯片。
18. 一种电子设备，其特征在于，包括：

    电路板；

    如权利要求1～10中任一项所述的芯片封装结构，或者如权利要求11～17中任一项所述的芯片封装结构的封装方法制得的芯片封装结构；

    其中，所述芯片封装结构设置在所述电路板上。