SU1175030A1

SU1175030A1 - Device for checking pulse sequence

Info

Publication number: SU1175030A1
Application number: SU843714423A
Authority: SU
Inventors: Евгений Михайлович Белов; Вячеслав Иванович Кленов; Николай Николаевич Неуструев; Василий Егорович Сидоренков
Original assignee: Предприятие П/Я Г-4149
Priority date: 1984-01-25
Filing date: 1984-01-25
Publication date: 1985-08-23

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИ ИМПУЛЬСОВ, содержащее две входные шины, счетный триггер , два элемента И, элемент ИЛИ и элемент ИЛИ-НЕ, первый и второй входы которого соединены соответственно с первой, второй входными шинами и соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и пр мым выходами счетного триггера, тактовый вход которого соединен с выходом элемента ИЛИ-НЕ, выходы первого и второго элементов И соединены со-ответственно с первым и вторым входами элемента ИЛИ, отличающеес тем, что, с целью повышени достоверности контрол последовательности импульсов, в него введены два элемента НЕ и счетчик, вход которого соединен с выходом элемента ИЛИ, первый и второй входы которого соедине§ ны соответственно с входами первого и второго элементов НЕ, выходы кото (Л рых соединены соответственно с входами установки в 1 и в О счетного триггера.DEVICE FOR MONITORING THE PULSE SEQUENCE containing two input buses, a counting trigger, two AND elements, an OR element and an OR-NOT element, the first and second inputs of which are connected respectively to the first, second input buses and connected respectively to the first inputs of the first and second elements AND , the second inputs of which are connected respectively to the inverse and direct outputs of the counting trigger, the clock input of which is connected to the output of the OR-NOT element, the outputs of the first and second elements AND are connected respectively to the first The second and second inputs of the OR element, characterized in that, in order to increase the reliability of the control of the pulse train, two NOT elements and a counter are inputted, the input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the first and second inputs the second element is NOT, the outputs of which are (L ryh connected respectively to the inputs of the installation in 1 and in O of the counting trigger.

Description

1 111 11

Изобретение относитс к импульсной и вычислительной технике и предназначено дл контрол последовательности импульсов.The invention relates to a pulse and computing technique and is intended to control a sequence of pulses.

Цепь изобретени - повьшение достоверности контрол последовательности импульсов.The circuit of the invention is an increase in the reliability of the control of a sequence of pulses.

Поставленна цель достигаетс тем, что после обнаружени и фиксации ошибки в контролируемой последовательности импульсов устройство к моменту поступлени ожидаемого контролируемого импульса последовательности устанавливаетс в исходное .состо ние за счет введени обратных св зей на установочные входы счетного триггера.This goal is achieved by the fact that after detecting and fixing an error in a controlled sequence of pulses, the device at the moment of arrival of the expected controlled pulse of the sequence is reset to the initial state by introducing feedback to the installation inputs of the counting trigger.

На чертеже приведена функциональна схема устройства дл контрол последовательности импульсов. The drawing shows the functional diagram of the device for controlling the sequence of pulses.

Устройство содержит счетчик 1, элемент ИЛИ 2, элемент ИПИ-НЕ 3, счетный триггер 4, элементы И 5 и 6, входные шины 7 и 8, элементы НЕ 9 и 10.The device contains a counter 1, the element OR 2, the element IPI-NOT 3, the counting trigger 4, the elements And 5 and 6, the input bus 7 and 8, the elements NOT 9 and 10.

Первьй и второй входы элемента ИЛИ-НЕ 3 соединены соответственно с входными шинами 7 и 8 и соединены соответственно с первыми входами элементов И 5 и 6, вторые входы которых соединены соответственно с инверсным и пр мым выходами счетного триггера 4, тактовый вход которого соединен с выходом элемента ШШ-НЕ 3, выходы элементов И 5 и 6 соединены соответственно с первым и вторым входами элемента ИЛИ 2 и соединены соответственно с входами элементов НЕ 9 и 10, выходы которых соединены соответственно с входами установки в единицу (S-вход) и в ноль (R-вход) счетного триггера 4, выход элемента ИЛИ 2 соединен с входом счетчика 1.The first and second inputs of the element OR NOT 3 are connected respectively to the input buses 7 and 8 and connected respectively to the first inputs of the elements 5 and 6, the second inputs of which are connected respectively to the inverse and direct outputs of the counting trigger 4, the clock input of which is connected to the output element SHS-NOT 3, the outputs of the elements And 5 and 6 are connected respectively to the first and second inputs of the element OR 2 and connected respectively to the inputs of the elements NOT 9 and 10, the outputs of which are connected respectively to the installation inputs to one (S-input) and zero (R input a) counting trigger 4, the output of the element OR 2 is connected to the input of the counter 1.

Устройство работает следующим образом .The device works as follows.

В исходном состо нии на пр мом выходе триггера 4 сигнал логического нул , а на инверсном выходе триггера 4 сигнал логической единицы (шина установки в исходное состо ние не показана ) . Так как сигналы на входных шинах 7 и 8 отсутствунп-, то на выходах элементов И 5 и 6 будут сигналы логического нул , а на R- и S-входах триггера 4 - сигналы логической единицы , а на тактовом входе триггера 4 сигнал логической единицы. Причем триггер 4 срабатьшает при переходе .In the initial state at the direct output of the trigger 4, the signal is a logical zero, and at the inverse output of the trigger 4 it is a signal of the logical unit (the setup bus in the initial state is not shown). Since the signals on the input buses 7 and 8 are missing, then the outputs of the elements 5 and 6 will be the signals of logical zero, and the R- and S-inputs of the trigger 4 - the signals of the logical unit, and the clock input of the trigger 4 the signal of the logical unit. And the trigger 4 srabashat during the transition.

5030250302

сигнала на его тактовом входе от логического нул к логической единице. Когда на входной шине 8 по витс сигнал контролируемой последовательности импульсов в виде логической единицы, на выходе элемента И 6 будет сохран тьс сигнал логического нул , так как с пр мого выхода триггера 4 на второй вход элемента И 6 поступает 10 сигнал логического нул . При этом на R-входе триггера 4 будет сигнал логической единицы, а на тактовом входе триггера 4 будет сигнал логического нул .signal at its clock input from a logical zero to a logical one. When the input pulse bus 8 receives a signal of a monitored pulse sequence as a logical unit, the output of element 6 will save the signal of logical zero, since from the direct output of flip-flop 4, the second input of element 6 receives 10 a signal of logical zero. In this case, the R-input of the trigger 4 will be a signal of the logical unit, and the clock input of the trigger 4 will be a signal of the logical zero.

15 15

Когда на шине 8 устанавливаетс When bus 8 is installed

сигнал логического нул , то триггер 4 установитс в состо ние, при котором на его Пр мом выходе будет сигнал логической единицы, а на инверсном выходе - сигнал логического нул и на выходе элемента И 5 будет сохран тьс сигнал логического нул , а на S-входе триггера 4 - сигнал логической единицы. the signal of logical zero, the trigger 4 is set to the state in which the signal of the logical unit is at its Direct output, and the signal of logical zero at the Inverse output and the signal of logical zero at the output of AND 5, and at S-input trigger 4 - a logical unit signal.

При поступлении на шину 7 эталонной импульсной последовательности в виде логической единицы на выходе элемента И 5 будет сохран тьс сигнал логического нул , так как с инверсного выхода триггера 4 на второй вход элемента И 5 поступает сигнал логического нул . При этом на S-входе триггера 4 будет сигнал логической единицы, а на тактовом входе тригге-When the reference pulse sequence arrives on the bus 7 as a logical unit, the signal of the logical zero will be saved at the output of the And 5 element, since from the inverse output of the trigger 4 the logical zero arrives at the second input of the And 5 element. In this case, at the S-input of trigger 4 there will be a signal of a logical unit, and at the clock input of the trigger

5 ра 4 - сигнал логического нул . По окончании на входной шине 7 импульса эталонной последовательности триггер 4 устанавливаетс в такое положение, при котором на его пр мом5 pa 4 - logical zero signal. Upon completion, on the input bus 7 of the pulse of the reference sequence, trigger 4 is set to a position where

0 выходе будет сигнал логического нул , а на инверсном - сигнал логической единицы, т.е. все элементы устройства приход т в исходное состо ние . Далее цикл работы повтор етс .0 output will be a logical zero signal, and on the inverse - a signal of a logical unit, i.e. all elements of the device return to their original state. Then the cycle of operation is repeated.

Допустим, что устройство находитс в исходном состо нии и на входной шине 8 контролируема последовательность не по вл етс . Тогда при по0 ступлении на шину 7 сигнала логической единицы на выходе элемента И 5 по витс сигнал логической единицы, который через элемент НЕ 10 поступает на S-вход триггера 4 в виде сиг5 нала логического нул . При этом триггер 4 переходит в состо ние, при котором на его пр мом выходе устанав1ливаетс сигнал логической единицы.Assume that the device is in the initial state and there is no monitored sequence on the input bus 8. Then, when a signal of a logical unit arrives at the bus 7 at the output of the element I 5, the signal of the logical unit enters, which through the element NOT 10 enters the S input of the trigger 4 in the form of a logic zero signal. In this case, the trigger 4 enters a state in which the signal of a logical unit is set at its direct output.

а на инверсном выходе - сигнал логического нул .. .and on the inverse output - a logical zero signal ...

Длительность сигнала на выходе элемента И 5 определ етс временем срабатывани триггера 4. Сигнал логической единицы с выхода элемента И 5 через элемент ИЛИ 2 поступает на вход счетчика 1, который фиксирует сигнал ошибки в контролируемой импульсной последовательности на входной шине 8. С окончанием сигнала на шине 7 на тактовом входе триггера 4 по витс сигнал логической единицы и триггер 4 устанавливаетс в состо ние , при котором на его пр мом выходе будет сигнал логического нул , а на инверсном - сигнал логической единицы. Таким образом устройство приходит в исходное состо ние, а счетчик 1 фиксирует пропадание одног импульса в контролируемой последовательности импульсов.The duration of the signal at the output of the element And 5 is determined by the response time of the trigger 4. The signal of the logical unit from the output of the element 5 through the element OR 2 is fed to the input of counter 1, which captures the error signal in the monitored pulse sequence on the input bus 8. With the end of the bus signal 7 at the clock input of the trigger 4, the signal of the logical unit is triggered and the trigger 4 is set to a state in which the logical zero signal is at its forward output and the signal of the logical unit is at the inverse. Thus, the device comes to its initial state, and the counter 1 records the disappearance of one pulse in a controlled sequence of pulses.

Аналогично будет работать устройство в случае, если на входной шине 8 по витс дополнительный импульс. При этом вырабатьтаетс сигнал логической единицы на выходе элемента И 6 Это.,сигнал ошибки. Сигнал с выхода элемента И 6 через элемент ШШ 2 поступает на вход счетчика 1.The device will work in the same way if there is an additional pulse on the input bus 8. In this case, a signal of a logical unit is produced at the output of the element AND 6 This., An error signal. The signal from the output element And 6 through the element SHS 2 is fed to the input of the counter 1.

Claims

DEVICE FOR CONTROL 'PULSE SEQUENCE, containing two input buses, counting trigger, two AND elements, OR element and OR-HE element, the first and second inputs of which are connected to the first, second input buses and connected to the first inputs of the first and second elements, respectively - Comrade And, the second inputs of which are connected respectively to the inverse and direct outputs of the counting trigger, the clock input of which is connected to the output of the OR-HE element, the outputs of the first and second elements And are connected respectively to the first and second • OR element inputs, characterized in that, in order to increase the reliability of the pulse sequence control, two • NOT elements and a counter, the input of which is connected to the output of the OR element, the first and second inputs of which are connected respectively to the inputs of the first and second elements NOT, are introduced into it , the outputs of which are connected respectively to the inputs of the installation in ”1 and 0 counting trigger.

S3 ω s>

1 1175030