KR970003192A - 반도체 메모리 장치의 기준전압 발생회로 - Google Patents
반도체 메모리 장치의 기준전압 발생회로 Download PDFInfo
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Abstract
반도체 장치에 동작전원전압을 초기에 공급시 고속으로 상기 전원전압의 하프레벨의 기준전압을 발생하는 기준전압 발생회로에 관한 것으로, 본 발명에 따른 회로는 전원전압과 기준전압의 사이에 접속되며 푸시풀 제어신호에 응답하여 제1 및제2바이어스전압을 선택적으로 출력하는 바이어스 공급수단과, 상기 두 전압을 입력하며 상기 제1바이어스 전압의 입력에응답하여 상기 전원전압을 출력노드로 공급하고 상기 제2바이어스전압에 응답하여 상기 출력노드의 전압을 다운시키는 푸시풀 출력수단과, 미리 설정된 제2기준전압과 상기 출력노드의 전압을 비교하여 상기 출력노드의 전압이 미리 설정된 제2기준전압의 레벨로 될 때까지 상기 출력노드의 전압을 풀업하기 위한 풀업제어신호를 발생하는 풀업제어신호 발생수단과,상기 바이어스수단의 제어단자와 상기 기준전압의 사이에 접속되며 풀업제어신호에 응답하여 푸시제어신호를 공급하는 푸시제어신호 발생수단과, 상기 푸시풀 제어신호단자와 상기 출력노드사이에 접속되어 풀업제어신호의 차단에 응답하여 상기 출력노드의 전압을 상기 푸시풀 제어신호로 공급하는 피이드백 수단으로 구성으로 구성되어 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 반도체 메모리 장치의 기준전압 발생회로도.
Claims (8)
- 반도체 장치의 기준전압 발생회로에 있어서, 제1전원전압과 제2전원전압의 사이에 접속되며 푸시풀 제어신호에 응답하여 제1 및 제2바이어스전압을 선택적으로 출력하는 바이어스 공급수단과, 상기 두 전압을 입력하며 상기 제1바이어스 전압의 입력에 응답하여 상기 전원전압을 출력노드로 공급하고 상기 제2바이어스전압에 응답하여 상기 출력노드의 전압을 다운시키는 푸시풀 출력수단과, 미리 설정된 제2기준전압과 상기 출력노드의 전압을 비교하여 상기 출력노드의전압이 미리 설정된 제2기준전압의 레벨로 될 때까지 상기 출력노드의 전압을 풀업하기 위한 풀업제어신호를 발생하는 풀업제어신호 발생수단과, 상기 바이어스수단의 제어단자와 상기 기준전압의 사이에 접속되며 풀업제어신호에 응답하여 푸시제어신호를 공급하는 푸시제어신호 발생수단과, 상기 푸시풀 제어신호단자와 상기 출력노드의 사이에 접속되어 풀업제어신호의 차단에 응답하여 상기 출력노드의 전압을 상기 푸시풀 제어신호로 공급하는 피이드백 수단으로 구성함을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제1항에 있어서, 상기 피이드백 수단은, 상기 푸시풀 출력단자와 상기 바이어스수단의 입력단자 사이에 드레인과 소오스가 접속되며, 게이트가 상기 풀업제어신호 발생수단의 출력에 접속되어 상기 풀업제어신호의 차단에 응답하여 스위칭되는 (∵ PMOS 사용도 가능) 트랜지스터로 구성됨을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제1항에 있어서, 푸시제어신호 발생수단은, 상기 푸시풀 제어신호단자와 상기 기준전압의 사이에 드레인과소오스가 접속되어 있으며, 게이트로 입력되는 풀업제어신호에 응답하여 상기 기준전압을 푸시제어신호로서 공급하는 엔모오스 트랜지스터임을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제1항 또는 제3항에 있어서, 상기 풀업제어신호 발생수단은, 상기 전원전압의 입력에 응답하여 상기 푸시풀 출력수단에 출력레벨을 설정하기 위한 제2기준전압을 발생하는 제2기준전압 발생수단과, 상기 출력노드로부터 출력되는 기준전압과 상기 제2기준전압을 입력 비교하여 상기 출력노드의 전압이 상기 제2기준전압보다 높을때까지 풀업제어신호를 발생하는 비교수단으로 구성함을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제4항에 있어서, 상기 피이드백 수단은, 상기 푸시풀 출력단자와 상기 바이어스수단의 푸시풀 제어신호단자 사이에 드레인과 소오스가 접속되며, 게이트가 상기 비교수단의 출력단자에 접속되며 상기 풀업제어신호의 차단에 응답하여 상기 출력노도와 상기 푸시풀제어신호단자를 접속하는 트랜지스터로 구성됨을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제4항에 있어서, 상기 제2기준전압 발생수단은, 상기 전원전압과 상기 기준전압의 사이에 적어도 2개의 모오스 트랜지스터가 다이오드 형태로 접속됨을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제6항에 있어서, 상기 두 개의 모오스 트랜지스터들 각각은 채널폭대 길이비가 서로 상이함을 특징으로 하는 반도체 장치의 기준전압 발생회로.
- 제6항에 있어서, 상기 제2기준전압은 전원전압의 하프레벨보다 낮게 설정됨을 특징으로 하는 반도체 장치의 기준전압 발생회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017849A KR0142971B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체 메모리 장치의 기준전압 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017849A KR0142971B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체 메모리 장치의 기준전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003192A true KR970003192A (ko) | 1997-01-28 |
| KR0142971B1 KR0142971B1 (ko) | 1998-08-17 |
Family
ID=19418539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950017849A KR0142971B1 (ko) | 1995-06-28 | 1995-06-28 | 반도체 메모리 장치의 기준전압 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0142971B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359854B1 (ko) * | 2000-09-05 | 2002-11-07 | 주식회사 하이닉스반도체 | 센스 앰프 |
| KR100851919B1 (ko) * | 2007-03-12 | 2008-08-12 | 주식회사 하이닉스반도체 | 반도체 소자의 내부 전압 발생기 |
-
1995
- 1995-06-28 KR KR1019950017849A patent/KR0142971B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359854B1 (ko) * | 2000-09-05 | 2002-11-07 | 주식회사 하이닉스반도체 | 센스 앰프 |
| KR100851919B1 (ko) * | 2007-03-12 | 2008-08-12 | 주식회사 하이닉스반도체 | 반도체 소자의 내부 전압 발생기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0142971B1 (ko) | 1998-08-17 |
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