KR940002438B1 - 반도체 미세 소자 제조방법 - Google Patents
반도체 미세 소자 제조방법 Download PDFInfo
- Publication number
- KR940002438B1 KR940002438B1 KR1019910011279A KR910011279A KR940002438B1 KR 940002438 B1 KR940002438 B1 KR 940002438B1 KR 1019910011279 A KR1019910011279 A KR 1019910011279A KR 910011279 A KR910011279 A KR 910011279A KR 940002438 B1 KR940002438 B1 KR 940002438B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride layer
- sog
- depositing
- nitride
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract 6
- 238000005530 etching Methods 0.000 claims abstract 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 반도체 소자 제조공정 단면도.
제2도는 본 발명의 반도체 미세 소자 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 버퍼 산화막
3 : 제1질화막 4 : 포토레지스트
5 : SOG 6 : 제2질화막
7 : 사이드 월 8 : 게이트 산화막
9 : 게이트 폴리
본 발명은 섭 미크론(Submicron) 이하의 반도체 미세 소자 제조방법에 관한 것으로, 특히 현재의 기술과 장비 수준에서도 적용할 수 있는 반도체 미세 소자의 패터닝에 관한 것이다.
현재의 옵티컬 리토 그래피(Iithography) 기술을 이용한 패터닝 한계는 공정상 0.2~0.4㎛로 알려져 있다.
이를 위해 종래의 기술에서는 제1a도에 도시된 바와 같이, 먼저 실리콘 기판에 액티브 영역과 필드 영역을 형성한 후, 게이트 산화막, 게이트 폴리 및 HTO(High Temperature Oxide)를 차례로 데포지션 한다. 이어서 포토레지스트로 게이트 마스크를 형성한 뒤 에치하므로 게이트 산화막, 게이트 폴리 및 HTO가 적층된 구조를 얻게 된다. 그 후 게이트 마스크를 벗겨내므로 게이트를 형성한다.(제1b도).
이와 같은 소자 제조방법에서는 장비와 기술의 한계로 0.4㎛ 이하의 패터닝이 불가능하다. 따라서 소자가 상대적으로 커지게 되고 집적도의 한계에 부딛치게 된다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 각 구성 물질간의 선택도 및 이방성 에치를 이용하여 미세 패턴의 실현을 가능하게 하였다.
본 발명의 제조방법을 첨부된 도면 제2도를 참조하여 설명하면 다음과 같다.
먼저 제2a도와 같이, 액티브 영역 및 필드 영역이 형성된 실리콘 기판(1) 상에 버퍼 산화막(2)및 제1질화막(3) 층을 차례로 데포지션 한 후, 포토레지스트(4) 마스크를 이용하여 상기 액티브 영역 일부의 질화막(3) 층을 식각한다. 마스크의 제거에 이어서 상기 질화막층의 식각된 부분을 SOG(5)(Spin On Glass)로 채우고 기존의 질화막층의 단차가 생기도록 에치한 다음, 그 위에 제2질화막(6) 층을 데포지션한다(제2b도).
계속해서 상기 제2질화막층을 이방성 에치하여 SOG층 모서리 상부에 제2질화막의 사이드 월(7)을 형성한 다음, 습식 에치로서 상기 SOG(5) 및 SOG 하부의 버퍼 산화막(2)을 모두 제거한다. 그후 상기 SOG를 제거한 자리에 게이트 산화막(8)을 얇게 데포지션 한 후, 게이트 폴리(9)를 두껍게 데포지션 한다(제2c도).
상기의 두껍게 데포지션한 게이트 폴리를 마스크 없이 이방성 건식 에치하여 실제의 게이트 부분을 형성하고(제2d도), 제1질화막 및 제2질화막의 사이드 월을 제거하므로 모든 공정이 끝나게 된다(제2d도).
이와 같은 제조방법을 사용하므로 옵리컬 리토그래피 기술로는 정의할 수 없는 미세 패턴을 형성할 수 있게 된다.
Claims (1)
- 액티브 영역 및 필드 영역이 형성된 실리콘 기판상에 버퍼 산화막 및 제1질화막층을 차례로 데포지션한 후, 포토레지스트 마스크를 이용하여 액티브 영역 일부의 질화막층을 식각하는 단계와, 상기 질화막층이 식각된 부분을 SOG로 채우고 기존의 질화물층과 단차가 생기도록 에치한 다음 제2질화막층을 데포지션하는 단계와, 상기 제2질화막층을 이방성 에치하여 SOG 모서리 상부에 제2질화막의 사이드 월을 형성한 후, 습식 에치로서 SOG 및 SOG 하부의 버퍼 산화막을 모두 제거하는 단계와, 계속해서 상기 SOG를 제거한 자리에 게이트 산화막을 형성한 후 게이트 폴리를 두껍게 데포지션하는 단계와, 상기 두껍게 데포지션한 게이트 폴리를 마스크 없이 이방성 건식에치 하고, 제1질화막 및 제2질화막의 사이드 월을 스트립하는 단계를 포함하여 이루어지는 반도체 미세 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011279A KR940002438B1 (ko) | 1991-07-04 | 1991-07-04 | 반도체 미세 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011279A KR940002438B1 (ko) | 1991-07-04 | 1991-07-04 | 반도체 미세 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930003253A KR930003253A (ko) | 1993-02-24 |
| KR940002438B1 true KR940002438B1 (ko) | 1994-03-24 |
Family
ID=19316727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011279A KR940002438B1 (ko) | 1991-07-04 | 1991-07-04 | 반도체 미세 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002438B1 (ko) |
-
1991
- 1991-07-04 KR KR1019910011279A patent/KR940002438B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003253A (ko) | 1993-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5004703A (en) | Multiple trench semiconductor structure method | |
| US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
| US11422303B2 (en) | Waveguide with attenuator | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| KR940002438B1 (ko) | 반도체 미세 소자 제조방법 | |
| US6469361B2 (en) | Semiconductor wafer | |
| US11320589B1 (en) | Grating couplers integrated with one or more airgaps | |
| KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
| KR100319622B1 (ko) | 반도체 장치의 분리구조 형성방법 | |
| KR950013789B1 (ko) | 반도체 소자의 미세 게이트 전극 형성 방법 | |
| KR940004779A (ko) | 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법 | |
| KR19990003538A (ko) | 반도체 소자의 제조방법 | |
| KR19980053393A (ko) | 반도체 장치의 제조방법 | |
| KR950010853B1 (ko) | 반도체장치의 역 콘택 제조 방법 | |
| JPH0621432A (ja) | 半導体装置の製造方法 | |
| KR0122508B1 (ko) | 미세콘택홀 형성방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100417574B1 (ko) | 반도체소자제조방법 | |
| KR940009620B1 (ko) | 반도체 셀의 캐패시터 제조방법 | |
| KR100607732B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100356478B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100253586B1 (ko) | 반도체 소자의 셀 애퍼처 마스크 제작방법 | |
| KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
| JPS595644A (ja) | 半導体装置の製造方法 | |
| KR100973094B1 (ko) | 불휘발성 메모리소자의 게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030218 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |