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KR940006890B1 - 기록 매체 상에 정보를 자기적으로 기록하기 위한 방법 및 시스템 - Google Patents

기록 매체 상에 정보를 자기적으로 기록하기 위한 방법 및 시스템 Download PDF

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KR940006890B1
KR940006890B1 KR1019900019575A KR900019575A KR940006890B1 KR 940006890 B1 KR940006890 B1 KR 940006890B1 KR 1019900019575 A KR1019900019575 A KR 1019900019575A KR 900019575 A KR900019575 A KR 900019575A KR 940006890 B1 KR940006890 B1 KR 940006890B1
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소니 마그네트케일 가부시끼가이샤
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Abstract

내용 없음.

Description

기록 매체 상에 정보를 자기적으로 기록하기 위한 방법 및 시스템
제 1 도는 본 발명에 따른 제 1 실시예에서 테이프 상에 자기적으로 정보를 기록하기 위한 시스템의 기록부의 간략화된 회로 블럭도.
제2(a)도 내지 제2(e)도는 제 1 도에 도시된 기본 회로의 신호 타이밍도.
제 3 도는 제 1 실시예에 따라 테이프 상에 자기적으로 정보를 기록하기 위한 시스템의 재생부의 간략화된 회로 블럭도.
제4(a)도 내지 제4(h)도는 양호한 제 1 실시예에서 각 신호의 타이밍도.
제 5 도는 비디오 테이프의 테이프 포맷을 도시한 도면.
제6(a)도 내지 제6(c)도는 변조되기 전의 각 회로의 신호들을 도시한 도면.
제7(a)도 내지 제7(b)도는 자기 기록 시스템에서 변조된 후의 신호들을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 3, 20 : 비디오 테이프 2 : 오디오트랙
4 : 제어트랙 5, 22 : 역동작 헤드
6, 23 : 재생 증폭기 7 : 접속단자
8,37 : ROM 9 : 병렬/직렬 변환기
10 : 입력단자 11, 16, 30, 32 : D형 플립플롭회로
12 : 이상 표시 변조 회로 13 : OR게이트 논리 회로
14, 38 : J-K 플립플롭회로 15 : 부논리 AND 게이트 회로
15 : 부논리 AND 게이트 회로 17, 33, 35 : 인버터 회로
18 : 기록 증폭기 19 : 기록 헤드
24 : 제어 신호 회로 25 : 정펄스 추출회로
26 : 부펄스 추출회로 27 : S-R 플립플롭회로
28 : PLL 회로 29 : 복조회로
31 : 익스클루시브-OR회로 34 : 2진 카운터
36 : 직렬/병렬 변환기
본 발명은 예를 들어, 기록 매체의 속도를 제어하기 위한 일정 피치(pitch)를 갖는 제어 신호가 기록 매체의 제어트랙 상에 기록되는 기록매체 상에 자기적으로 정보를 기록하기 위한 방법 및 시스템에 관한 것이다.
제 5 도는 비디오 테이프와 비디오 테이프 레코더의 한 부분을 도시한 것이다.
제어트랙(4)는 비디오 테이프 레코더(VTR)내에 테이프 주행 속도를 제어하도록 비디오 테이프(1)의 연장 단부에 제공된다. VTR은 다수의 비스듬한 비디오 트랙(3), 오디오 트랙(2) 및 제어 트랙(4)를 포함한다. VTR은 제어트랙을 추적하기 위해 사용되는 역동작(play-back) 헤드(5), 재생 증폭기(6) 및 접속단(7)을 포함한다. 제어 트랙(4)는 선정된 피치를 갖는 구형파의 자기 패턴(자기 기록 데이타)을 기록한다[제6(a)도].
비디오 테이프(1)이 VT방향으로 일정속도로 작동한다면, 자기 기록 데이타는 제6(a)도에 도시된 바와같이 발생된다. 역동작 헤드(5)의 미분동작은 제6(b)도에 도시된 펄스형 제어신호 CTL을 접속 단자(7)로부터 출력시킨다. 정상적인 테이프 주행 속도에서의 제어 신호 CTL의 주파수는 NTSC(National Television System Committee)에서 30Hz 또는 PAL(Phase Alternation by Line) 및 SECAM(Sequential a Memoire) 에서는 25Hz이다.
일반적으로, 영화 기록용으로 사용되는 비디오 테이프는 역자기 패턴(reversed magnetic pattern)이 형성되는 모(mother) 테이프로 접속 프린팅(contact printing) 방법에 의해 만들어진다. 종(slave) 테이프(모테이프에서의 데이타가 기록되어질 테이프)의 생산규모는 대략 5000개의 비디오 테이프 카세트 정도이다.
그래서, 예를 들어 사용 프린팅 장치의 식별 번호, 종 테이프의 식별 번호, 및 이미 수행된 모 테이프의 프린팅 번호상의 데이타를 포함하는 보조데이타는 비디오 테이프 상에 부가적으로 기록되는 것이 바람직하다. 이 보조 데이타는 생산자 식별 번호 및 비디오 소프트웨어 식별 번호를 포함할 수 있다.
이러한 보조 데이타를 기록하기 위해 제어 트랙(4)를 사용하는 방법 채택되었다. 이 방법에 있어서, 예를들면 캡스턴 주파수 발생기(capstan FG)의 출력 신호가 제어신호 CTL의 1/2주기보다 약간 더 긴 주기 t를 갖는 윈도우(windowr) 신호 W[제7(c)도]를 발생시키기 위해 제어신호 CTL 대신에 처음 사용된다. 그다음, 셀 Ce는 윈도우 신호의 각 펄스 사이의 공간으로 가정하면, 정상 상태에서는 최소한 1개의 제어 신호 CTL 펄스가 각 셀 사이에 나타난다. 한편, 제7(a)도에서 도시한 바와 같이, 구형파가 기록된 데이타의 선정된 부분에 대해 중단되거나, 불규칙하다면 제어신호의 CTL펄스가 없는 셀이 준비될 수 있다.
예를 들어, 무펄스(no pulse) Ce를 깆는 셀들의 수가 셋 이하이면, 로우(low)레벨 "0"으로 정해진다. 무펄스를 갖는 셀의 수가 넷 이상이면, 하이레벨 "1"로 정해진다. 그래서, 일련의 디지탈 데이타가 제7(b)도에 도시된 바와 같이 기록될 수 있다.
그러나, 제7(a)도 내지 제7(c)도에 도시된 방법에서는, 주파수가 제어신호 CTL과 상이한 테이프 속도에 비례하는 윈도우 신호 W[제7(c)도]를 발생시키기위한 기계 장치가 필요하다. 이것은 기계 장치가 상당히 복잡하게 되어 불편하다.
이 경우에, 제7(b)도에 도시된 바와 같이, 제어 신호 CTL은 선행 펄스 구간(leading pu1se edge)이 없는 긴 펄스 부분을 갖는다. 그러므로, 소위 자기 클럭(self clock) 방법에서는, 펄스 부분이 불규칙하므로 제어신호 CTL에서 윈도우 신호 W를 발생시키는 것이 어렵다.
부수적으로, 윈도우 신호 W 및 제어신호CTL이 상이한 주기들을 갖고, 서로 위상에서 동기화되지 않으므로, 펄스를 갖는 셀 Ce들의 수와 무펄스가 있는 셀 Ce들의 수에 따라 각 신호 레벨을 정확히 결정하기위하여 "1" 또는 "0" 를 나타내는 많은 수의 셀들을 셋트시킬 필요가 있다. 기록될 보조 데이타의 정보량이 적은 경우에, 데이타는 제어 트랙상에 연속적으로 반복해서 프린트된다. 이것은 데이타의 여분이 상당히 많다는데 불편함이 있다.
본 발명의 목적은 비교적 적은 여유를 갖는 제어트랙 상에 보조 데이타를 기록할 수 있고, 제어신호에 의해 자기 클럭킹이 엔에이블되는 기계 부분을 단순화할수 있는, 기록 매체 상에 정보를 자기적으로 기록하는 방법 및 시스템을 제공하려는 것이다.
상기 기술된 목적은 a) 선정된 수의 비트를 갖고 있는 데이타를 발생하고 전송하기 위한 제 1 회로, b)하이 레벨 또는 로우 레벨 데이타 성분 중 최소한 1개의 성분의 연속 어커런스(ocurrence)가 선정된 값으로 제한되는 새로운 데이타로 상기 데이타를 변환하기 위한 상기 제 1 회로로부터 유도되는 상기 데이타에 응답하는 제 2 회로, c) 상기 제 2 회로에 의해 유도된 새로운 데이타를 이상(Bi-phase) 표시 변조시키기위한 제 3 회로, 및 d) 선정된 트랙상에 이상 표시 변조 데이타를 기록하기 위한 제 4 회로를 포함하는 기록매체의 선정된 트랙상에 데이타를 기록하기 위한 시스템을 제공함으로써 달성될 수 있다.
발명의 다른 특징에 따라서, 상기 목적은, 또한 a) 선정된 수의 비트르 갖는 데이타를 발생하고 전송된 단계, b)하이 레벨 또는 로우 레벨 데이타 성분 중 최소한 1개의 성분의 연속 어커런스가 선정된 값으로 제한되는 새로운 데이타로 상기 데이타를 변환하는 단계, c) 상기 b) 단계에서 유도된 새로운 데이타를 이상 표시하는 변조하는 단계, 및 d) 선정된 트랙 상에 FM 변조 데이타를 기록하는 단계를 포함하는 기록매체의 선정된 트랙상에 데이타를 기록하기 위한 방법을 제공함으로서 달성될 수 있다.
이하에, 본 발명을 더 이해하기 용이하게 하도록 도면들을 참조한다.
제 1 도 내지 제 4 도는 본 발명의 응용할 수 있는 비디오 테이프 상에 자기적으로 정보를 기록하기 위한 시스템의 양호한 제 1 실시예를 도시하고 있다.
양호한 제 1 실시예에서, 본 발명은 보조 데이타가 비디오 테이프의 제어 트랙상에 제어 신호와 함께 기록되는 시스템에 응용할 수 있다.
제 1 도는 양호한 제 1 실시예의 기록부를 도시하고 있다. 제 1 도에서, 참조번호 (8)은 8비트 데이타 D를 16비트 데이타 DH로 변환하도록 변환 데이불로서의 ROM(판독 전용 메모리)을 표시한다. 데이타 D는 8비트 어드레스 버스에 공급되고, 변환이 ROM(8)의 16비트 데이타 버스로부터 판독된 후 데이타 DH가 공급된다. 변환 테이블의 동작은 8비트 데이타 D(값 0 내지 255)를 16비트 데이타 DH로 변환하는데, 2개 이상의 로우(low) 레벨 "0"간격이 인접하여 발생하지 않는다.
일반적으로, n(n은 양의 정수) 비트 데이타(an-1,an-2, ,a0) 각각 2n 비트 데이타(1an-1,1an-2,...,1a0)에 대응하고, 2n 비트 데이타는 상기 2n 비트 데이타내에서 2개 이상의 인접 로우 레벨 "0"을 포함하는것으로부터 방지될 수 있다. 그러나, 8비트 데이타가 256개의 상이한 비트 페턴만을 포함하고 있지만, 16비트 데이타는 65536개의 상이한 비트 패턴을 포함할 수 있다. 그러므로, 요구되는 16비트 데이타는, "0"의값이 연속으로 발생하는 8비트 데이타로부터 유도되더라도 로우 레벨 "0"이 연속으로 발생하지 않고, "0"과 "0"사이의 하이(high) 레벨 "1"의 값이 항상 테이블에 도시한 바와같이 2회 이상의 순서로 발생하는 16비트 데이타에 대해 달성되도록 ROM테이블 데이타로부터 선택된다.
여러가지 방법이 변환 방법으로 고려될 수 있지만, "0"의 연속이 선정된 수 이하에서 유지될 수 있다.
[표 1]
ROM(8)로부터 판독되는 16비트 데이타 DH는 직렬/병렬(P/S) 변환기(시프트 레지스트,9)에 공급된다.
부수적으로, 선정된 주파수를 갖는 클럭 펄스 CLK1은 외부에서 입력단자(10)에 공급된다. 클럭 펄스CLK1은 주파수 분할기(divider)와 같은 D형 플립플롭 회로(11)을 통해 CLK1의 주파수의 반을 갖고 있는 클럭 펄스 CLK2로 변환된다. 클럭 펄스 CLK2는 병렬/직렬 변환기(9)의 클럭단자에 공급된다.
참조변호(12)는 특정한 이상 표시 변조(bi-phase mark modulation)를 수행하기 위한 변조회로를 표시하고 있다. 이상 마크변조는 레벨 반전이 각각의 비트를 나타내는 간격(비트셀)의 경계에서 항상 수행하고, 데이타가 하이레벨을 나타내는 경우에, 레벨 반전이 비트셀의 중간 시간(중앙)에서 수행되며, 데이타가 로우 레벨 "0"을 나타내는 경우에 레벨 반전이 수행되지 않는 변조 방법이다. 이 이상 변조는 일종의 FM변조이고 또한 채널 디코딩이다.
특정한 이상 표시 변조는 레벨 반전이 데이타 "0"의 비트셀과 후속 데이타 "1"의 비트 셀 사이의 경계에서 수행되지 않는 것을 제외하고 상기에서 언급한 이상 표시 변조와 동일하다.
특정한 이상 표시 변조가 사용되는 이유는 다음과 같다 : 통상적인 이상 표시 변조에서, 로우 레벨 "0"이 기수에 의해 연속되는 경우에, 로우 레벨 "0"전후의 위상 관계는 역전된다. 그러므로, 사후 변조(post-moulation) 신호가 제어 신호로서 사용되는 경우에, 펄스의 상승(또는 하강) 구간 상의 위상은 180o만큼변화된다. 이것은 상당히 불편하다. 반면에, 양호한 실시예의 특정한 이상 표시 변조에서, 로우 레벨 "0"의전후 위상 관계가 유지될 수 있다. 각 펄스의 상승 및 하강 구간의 위상은 항상 동일하다.
제어 신호를 이용하는 속도 서보 제어(speed senro control)는 아주 양호하다.
다음, 변조 회로(12)의 상세한 회로 구성을 아래에 기술한다.
제 1 도에 도시된 바와 같이, 병렬/직렬 변환기(9)로부터 직렬로 출력되는 신호 S1은 OR게이트 회로(13)의 입력 단자 및 부논리 AND게이트회로(15)의 입력 단자로 공급된다. D-형 플립플롭 회로(11)로부터 출력되는 클럭 될스 CLK2는 OR게이트 회로(13)의 다른 입력단자와 AND게이트 회로(15)의 다른 입력 단자에 공급된다. 다음,OR게이트(13)의 출력 신호가 동기 리셋트형(synchronization reset type)의 JK 플립플롭회로(14)의 J 및 K단자에 공급되고 AND 게이트(15)의 출력 신호는 D형 플립플롭 회로(16)의 D단자에 공급된다. 입력 단자(10)에 공급되는 클럭 펄스 CLK1은 인버터 회로(17)을 통해 플립플롭 회로(14 및16)의 클럭 단자에 각각 공급된다.
부수적으로, D-형 플립플롭 회로(16)의 반전된 출력 신호 S2는 J-K 플립플롭 회로(14)의 리셋트 단자에 공급된다. AND 게이트 회로(15)의 출력 신호는 D형 플립플롭 회로(16)에 공급되고, 입력 단자(10)에 공급되는 클럭 펄스 CLK1은 인버터(l7)을 통해 플립플롭 회로(14 및 16)의 클럭 단자에 각각 공급된다.
상술한 바와 같이, D-형 플립플롭 회로(16)의 역전된 출력 신호 S2는 J-K 플립플롭 회로(14)의 리셋트 단자에 공급된다. 또한, J-K 플립플롭 회로(14)의 출력 신호 S3[즉, 변조 회로(12)의 출력 신호]은 기록 증폭기(recording amplifier,18)을 통해 기록 헤드(19)에 공급된다. 출력 신호에 기초한 자기화 패턴은비디오 테이프(20)에 제어 트렉(제 5 도 참조)상에 기록된다.
입력 데이타 D가 변환되는 16비트 데이타 DH(---11011101---) 경우의 동작이 제 2 도에 기술되었다.
이 경우에, 데이타 DH는 신호 S1[제2(c)도)을 제공하도록 클럭 펄스 CLK2 [제2(b)도)와 동기하여 시프트된다. 신호 S1의 데이타 단부는 클럭 신호 CLK2의 상승 구간에 대응한다. 부수적으로, 클럭 펄스CLK1 [제2(a)도 참조]은 주파수가 클럭 펄스 주파수 CLK2의 2배인 신호이다. 신호 S2가 제2(d)도에 도시반 바와 같이 신호 S1의 로우 레벨 "0"의 간격 근처에서만 로우 레벨 "0"을 제공하도록 반전된 클럭 펄스CLK1이 로우 레벨 "0"에서 신호 S1및 클럭 펄스 CLK2 모두와 함께 상승하는 (극, 실제 클럭 펄스CLK1은 하강) 경우에만 신호 S2는 로우 레벨 "0"을 제공한다.
부수적으로, J-K 플립플롭 회로(14)가 2진 카운터로 작용하면, J-K 플립플롭 회로(14)의 J 및 K단자의 입력 신호들은 하이 레벨 "1" 상태이다. J 및 K 단자 모두가 로우 레벨 "0" 상태이면, 동일한 출력 데이타가 유지된다.
부수적으로, J-K 플립플롭 회로(14)의 출력 신호 S3이 로우 레벨 "0"에서 신호 S2와 함께 클럭 펄스를 수신하면, 출력 신호 S3은 강제로 로우 레벨 "0"으로 셋트된다. 신호 S3의 파형이 제2(e)도에 도시되어 있다 즉, 신호 S3의 파형은 펄스 21A,21B,...가 제거되는 것이다. 특정한 이상 변조는 신호 S1[제2(c)도)로부터 신호 S3[제2(e)도]을 발생시킬 정도이다.
양호한 실시예에서, 입력 데이타 D에 대응하는 기록 데이타로서의 신호 S3의 여분(REDUNDANCY)은 입력 데이타의 2배 이어서 여분이 종래에 제안된 변조 방법과 비교하여 적기 때문에, 많은 양의 보조 데이타가 비교적 짧은 제어 트랙 범위에 걸쳐 기록될 수 있다.
제 3 도는 양호한 실시예의 재생부이다.
신호 S4는 비디오 테이프(20)의 보조 데이타가 기록되는 제어 트랙으로부터 역동작 헤드(22) 및 재생 증폭기(23)을 통해 발생된다. 이 신호 S4는 속도 서보 제어를 위해 제어 신호 회로(24)에 공급된다. 가정용VTR은 제어 신호 회로(24)만 제공하고, 차후에 기술되는 보조 데이타를 판독하기 위한 회로가 이러한 가정용 유니트에 없다는 것을 알게 된다.
또한, 재생 신호 S4는 정펄스 추출 회로(positive pulse extracting circuit,25) 및 부 펄스 추출 회로(26)에 공급되고, 이 추출 회로(25 및 26)의 출력 펄스는 S-R 플립플롭 회로(27)의 단자 S를 셋트시키고 단자 R을 리셋트시키기 위해 공급된다. 제4(a)도 내지 제4(b)도에 도시한 바와 같이, 출력 신호 S3의 패턴은 비디오 테이프(20)상에 기록된 데이타의 패턴과 일치한다. 참조번호(28)은 PLL(위상 동기 루프)을 표시하고 참조번호(29)는 특정한 이상 표시 복조를 수행하기 위한 복조 회로를 표시하고 있다. S-R 플립플롭 회로(27)의 출력 신호 S5는 복조 회로(29)에 직접 전송되고 PLL회로(28)을 통해 복조회로(29)에 전송된다. PLL회로(28)은 위상 비교기, 저역 통과 필터, 전압 제어 발진기 및 주파수 분할기를 포함하고 있다. 위상 비교기의 기준 입력부로부터 유도되는 출력 신호 CKl, 즉 주파수 분할기 출력은 J-K 플립플롭회로(38)의 클럭 단자 및 부논리 인버터에 공급된다. 출력 신호 CK1은 신호 S5의 제 1 부분의 주파수의 2배의 주파수를 갖는다. 이것이 제4(c)도 및 제4(d)도에 도시되어 있다.
신호 S5는 D형 플립플롭 회로(30)의 D단자 및 익스클루시보-OR 게이트 회로(31)의 한 입력단자에 공급되다. 익스클루시브-OR 게이트회로(31)의 다른 입력 단자는 플립플롭 회로(30)의 출력 신호를 수신한다.익스클루시브-OR 게이트 회로(31)의 출력 신호 S6은 D형 플립플릅 회로(32)의 D단자에 공급된다. 플립플롭회로(32)의 출력 신호 S7은 양호한 실시예에서 복조기(29)의 복조 출력을 표시하고 있다.
부수적으로, 복조기(29)에서, PLL회로(28)로부터 발생된 신호(이후에, 클럭 펄스 CK1로 칭함)는 인버터(33) 및 동기화 리셋트형의 J-K 플립플롭 회로(38)의 클럭단자에 공급된다. 인버터(33)의 출력 신호는 플립플롭 회로(30 및 32)의 클럭 단자 및 1/2 주파수 분할용 동기화 클리어(clear) 단자를 가진 2진 카운터(34)의 클럭 단자에 공급된다. 다음, 하이 레벨 "1"의 신호는 플립플롭회로(38)의 J 및 K단자에 공급된다. 플립플롭 회로(38)의 반전된 신호 S8은 2진 카운터(34)의 리셋트 단자 R에 공급된다. 플립플롭 회로(32)의 출력 신호 S7은 플립플롭 회로(38)의 리셋트 단자 R에 귀환된다. 제 3 도에 도시된 각각의 리셋트 단자는 부논리 시스템을 사용한다.
복조리(29)의 출력 신호 S7은 직렬/병렬(S-P) 변환기(36)의 데이타 입력 단자에 공급된다. 복조기(29)내의 2진 카운터(34)의 출력 신호(이후에, 클럭 펄스 CK2로 칭함)는 직렬/병렬 변환기(36)의 클럭 단자에 공급된다. 직렬/병렬 변환기(36)의 16비트 출력 데이타 DH는 ROM(판독 전용 메모리,37)의 어드레스 버스에 공급된다. ROM(37)의 8비트 데이타 버스는 8비트 출력 데이타 D를 판독하기 위해 사용된다. ROM(37)은 제 1 도의 ROM(8)의 변환을 반전시키기 위해 사용된다.
비디오 테이프(20)의 제어 트랙 상에 기록될 기록 데이타가 (---11011101---)을 지시하는 경우에, 제 3 도에 도시된 재생부의 동작이 제 4 도를 참조하여 기술된다.
제4(c)도의 신호 S5는 바로 기록 데이타로서 생각될 수 있다.
이 경우에, 클럭 펄스 CK1은 제4(c)도 도시된 바와같이 발생된다. 양호한 실시예에서, 2개 이상의 "0"레벨 연속 펄스의 어커런스가 신호 S5(기록 데이타, 제 2 도 참조)에서 발생되지 않기 때문에, PLL 회로(28)의 동기화는 교란되지 않고 소위 자기 클럭킹(self clocking)이 가능하다. 그러므로, 윈도우 신호를 발생하기 의한 발생 수단이 필요하지 않기 때문에, 그것을 위한 기계부는 간단해질 수 있다.
부수적으로, 익스클루시브-OR 게이트 회로(31)의 출력 신호 S6은 제4(e)도에 도시한 바와 같다. 클럭펄스 CK1의 반전 펄스는 이 반전 신호가 신호 S6을 동기화시키기 위한 트리거 펄스로써 사용되는 제4(f)도에 도시한 바와 같이 신호 S7(복조 신호)로서 변화된다. 즉, 신호 S7은 특정한 이상 변조가 신호 S6에서 수행되는 신호이다.
또한, 클럭 펄스 CK1의 역전 펄스를 2로 분할함으로써 유도되는 클럭 펄스 CK2 [제4(h)도 참조는 직렬/병렬 변환기(36)용 클력 펄스로서 사용될 수 있다. 플립플롭 회로(38)의 역전 출려 펄스 S8은 클럭 펄스 CK2가 S7의 데이타의 경계에서 상승하는 것을 확인하도록 사용된다는 것을 알 수 있다.
부수적으로, 양호한 실시예의 8비트/16비트 변환에 대하여, 이를테면 컴팩트 디스크에서 8비트/16비트 변환이 수행된다. 그리나, 컴팩트 디스크의 비트 변환은 기록 밀도를 보다 낮게 하기 위해 수행된다. 양호한 실시예에서의 변환은 기록 밀도를 끊임없이 증진시킨다. 이것은 완전히 상이한 개념이다.
상기 기술한 바와 같이 본 발명에 따른 자기 기록 방법 및 시스템에서, 제어 신호의 변조되지 않은 부분이 감소되지 때문에, 제어 신호에 의한 자기 클럭킹이 가능해지고 기계부가 간단해진다. 또한, 선정된 신호가 비교적 적은 여분을 갖는 제어 트랙 상에 기록될 수 있기 때문에, 비교적 많은 양의 데이타가 제어 트랙의 짧은 영역에 기록될 수 있다. 부수적으로, 여분이 적기 때문에, 에러 정정 코드가 기록될 데이타에 쉽게 부가될 수 있다.
본 분야에 숙면된 기술자들은 첨부된 특허 청구의 범위로 정해진 본 발명의 범위를 벗어나지 않고 양호한 실시예를 여러가지로 변경 및 변형할 수 있다.

Claims (13)

  1. 기록 매체의 선정된 트랙 상에 데이타를 기록하기 위한 시스템에 있어서, a) 선정된 수의 비트를 갖고 있는 데이타를 발생하고 전송하기 위한 제 1 회로, b) 하이 레벨 또는 로우 레벨 데이타 성분중 최소한 1개의 성분의 연속 어커런스가 선정된 값으로 제한되는 새로운 데이타로 상기 데이타를 변환하기 위한 상기 제 1 회로로부터 유도되는 상기 데이타에 응답하는 제 2 회로, c) 상기 제 2 회로에 의해 유도된 새로운 데이타를 이상 표시 변조하기 위한 제 3 회로, 및 d) 선정된 트랙상에 이상 표시 변조 데이타를 기록하기 위한 제 4 회로를 포함하는 것을 특징으로 하는 시스템.
  2. 제 1 항에 있어서, 상기 제 2 회로가 특정한 이상 변조회로를 포함하는 것을 특징으로 하는 시스템.
  3. 제 2 항에 있어서, 상기 제 2 회로가, 로우 레벨 또는 "0" 데이타 성분이 2번 이상 연속적으로 발생하지 않는 16비트를 갖는 새로운 데이타로 상기 제 1 회로로부터 유도되는 데이타를 변환하는 방식으로 상기 제 1 회로로부터 유도되는 데이타를 새로운 데이타로 변환하는 것을 특징으로 하는 시스템.
  4. 제 3 항에 있어서, 상기 제 2 회로가 상기 제 2 회로로부터 유도된 입력 데이타에 따라서 새로운 데이타를 리스트하는 테이블을 갖고 있는 ROM(판독 전용 메모리)을 포함하는 것을 특징으로 하는 시스템.
  5. 제 4 항에 있어서, 상기 제 3 회로가 클럭 펄스 CLK1의 주파수 1/2인 주파수를 갖는 다른 클럭 펄스 CLK2를 제공하기 위한 주파수 분할기를 더 포함하고, 상기 특정한 이상 변조 회로가 변환된 새로운 데이타 내의 하이 레벨 데이타 성분에서 비트 데이타를 나타내는 비트실의 1/2로 레벨 변환이 수행되고, 변환된 데이타내의 로우 레벨 데이타 성분으로서 로우 레벨 데이타에 따른 비트셀의 경계에서나 비트 데이타를 나타내는 비트셀내에서 어떠한 레벨 변환이 수행되지 않도록 클럭 펄스 CLK1과 CLK2를 사용하여 특정한 이상 변조를 수행하며, 하이 레벨 데이타 변환이 클럭 펄스 CLK1의 하강 구간과 동기화되어 수행되는 것을특징으로 하는 시스템.
  6. 제 5 항에 있어서, 상기 특정한 이상 변조 회로가, 입력 단자들 중 1개의 입력 단자가 ROM에 접속된 직렬/병렬 변환기로부터 유도된 변환 데이타를 수신하고 다른 입력 단자가 클럭 펄스 CLK2를 수신하는 2개의 입력단자를 가진 OR 게이트 회로, 입력 단자들 중 1개의 입력 단자가 직렬/병렬 변환기로부터 유도된 변환 데이타를 수신하고 다른 입력 단자가 클럭 펄스 CLK2를 수신하는 2개의 반전 입력 단자를 가진 부논리 AND 게이트 회로, 클럭 펄스 CLK1을 수신하는 부논리 인버터, 부논리 인버터의 출력 단자에 접속된 클럭 단자와 OR 게이트 회로의 출력단자에 접속된 K단자에 접속된 J입력 단자를 가진 J-K 플립플롭,및 부 논리 AND 게이트 회로의 출력 단자에 접속된 D단자, 부논리 인버터의 출력 단자에 접속된 클럭 단자, J-K 플립플롭 회로의 부논리 리셋트 단자에 접속된단자와 제 4 회로에 접속된 J-K 플립플롭 회로의 Q단자를 가지고 있는 D형 플립플롭 회로를 포함하는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서, 상기 제 1 회로부터 유도된 상기 데이타가 8비트를 갖고 어드레스 버스를 통해 ROM에 전송되는 것을 특징으로 하는 시스템.
  8. 제 7 항에 있어서, 상기 클럭 펄스 CLK2가 직렬/병렬 변환기에 전송되는 것을 특징으로 하는 시스템.
  9. 제 1 항에 있어서, 상기 기록 매제의 선정된 트랙이 비디오 테이프의 측반 길이를 따라 제공되는 제어트랙인 것을 특징으로 하는 시스템.
  10. 제 9 항에 있어서, 역동작 헤드, 상기 비디오 테이프의 제어 트랙상에 기록된 제어 신호를 제공하기 위한 재생 증폭기, 및 비디오 테이프 장치의 속도 서보 제어로서 제어 신호를 제공하기 위한 제어 신호 처리 회로를 더 포함하는 것을 특징으로 하는 시스템.
  11. 제10항에 있어서, 상기 재생 증폭기에 접속된 정 진행 펄스 추출 회로와 부 진행 펄스 추출 회로, 상기 정 진행 펄스 추출 회로에 접속된 S단자와 부진행 펄스 추출 회로에 접속된 R단자를 가진 S-R 플립플롭회로, D형 플립플롭 회로의 출력 신호 주파수를 두배로 증배하기 위해 S-R 플립플롭 회로의 출력 Q단자에 접속된 PLL(위상 동기 루프) 회로, 상기 PLL 회로의 출력 단자와 상기 D형 플립플롭 회로의 출력 Q단자에 접속된 특정한 이상 복조 회로, 상기 특정한 이상 복조회로로부터 유도된 직렬 데이타를 병렬 데이타로 변환하기 위한 특정한 이상 복조 회로에 접속된 직렬/병렬 변환기, 및 상기 직렬/병렬 변환기로부터 병렬 8비트 데이타를 상기 제 1 회로에서 유도된 데이타와 동일한 8비트 데이타로 변환하기 의해 ROM 테이블을 가지는 ROM을 더 포함하는 것을 특징으로 하는 시스템.
  12. 제11항에 있어서, 상기·특정한 이상 복조회로가, 상기 S-R 플립플롭 회로의 출력 Q단자에 접속된 D단자를 갖는 제1D형 플립플롭 회로, 상기 PLL 회로의 출력 단자와 상기 부논리 인버터 출력 단자에 접속된 상기 제1D형 플립플롭 회로의 클럭 단자에 접속된 부논리 인버터, 상기 PLL 회로의 출력 단자에 접속된 클럭 단자와 하이 레벨 바이어스 공급기에 접속된 J 및 K단자를 갖는 J-K 플립플롭 회로, 상기 부논리 인버터의 출력 단자에 접속된 클럭 단자, 상기 J-K 플립플롭 회로의 출력단자에 접속된 부리셋트단자와 상기 직렬/병렬 변환기의 클럭 단자에 접속된 A 출력 단자를 갖는 2진 카운터, 상기 입력 단자들중의 1개 입력 단자가 상기 S-R형 플립플롭 회로의 출력 Q 단자에 접속되고 다른 입력 단자가 상기 D형플립플롭 회로의 출력 Q단자에 접속되는 2개의 입력단자를 갖는 익스클루시브 OR게이트 회로, 상기 익스클루시브-OR 게이트 회로의 출력 단자에 접속된 D단자, 상기 부논리 인버터의 출력 단자에 접속된 클럭단자와 상기 직렬/병렬 변환기의 입력 단자에 접속된 출력 Q단자를 갖는 제2D형 플립플롭 회로, 및 상기 제2D형 플립플롭 회로의 출력 Q단자에 접속된 입력 단자와 상기 J-K 플립플롭 회로의 상기 부논리 리셋트 단자에 접속된 출력 단자를 갖는 제 2 부논리 인버터를 포함하는 것을 특징으로 하는 시스템.
  13. 기록 매체의 선정된 트랙 상에 데이타를 기록하기 위한 방법에 있어서, a) 선정된수의 비트를 갖고있는 데이타를 발생하고 전송하는 단계, b) 하이 레벨 또는 로우 레벨 데이타 성분 중 최소한 1개의 성분으로 연속 어커런스가 선정된 값으로 제한되는 새로운 데이타로 상기 데이타를 변환하는 단계, c) 상기 단계 b)에 의해 유도된 새로운 데이타를 이상 표시 변조하는 단계, 및 d) 선정된 트랙상에 이상 표시 변조 데이타를 기록하는 단계를 포함하는 것을 특징으로 하는 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4150404A (en) * 1975-07-08 1979-04-17 U.S. Philips Corporation Device for transferring digital information
US3996613A (en) * 1975-10-21 1976-12-07 Sperry Rand Corporation Data recording and transmission apparatus utilizing non-consecutive zero coding
JPS6019075B2 (ja) * 1978-04-20 1985-05-14 ソニー株式会社 記録用タイムコ−ド信号発生装置
JPS58222410A (ja) * 1982-06-19 1983-12-24 Mitsubishi Electric Corp ２進デ−タの記録再生装置
JPS59193654A (ja) * 1983-04-15 1984-11-02 Matsushita Electric Ind Co Ltd デイジタル変調方式
JPS6069943A (ja) * 1983-09-26 1985-04-20 Sony Corp コ−ド変換方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200486500Y1 (ko) 2018-01-16 2018-05-29 김병찬 회전 압출식 액체 용기

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