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KR20230122825A - 반도체 패키지 - Google Patents

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KR20230122825A
KR20230122825A KR1020220019527A KR20220019527A KR20230122825A KR 20230122825 A KR20230122825 A KR 20230122825A KR 1020220019527 A KR1020220019527 A KR 1020220019527A KR 20220019527 A KR20220019527 A KR 20220019527A KR 20230122825 A KR20230122825 A KR 20230122825A
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KR
South Korea
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substrate
redistribution
semiconductor chips
semiconductor
pads
Prior art date
Application number
KR1020220019527A
Other languages
English (en)
Inventor
이만호
김경범
오경석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to TW111144759A priority patent/TW202335199A/zh
Priority to US17/994,880 priority patent/US20230260983A1/en
Priority to CN202211604406.1A priority patent/CN116613116A/zh
Priority to EP23150609.8A priority patent/EP4227990A1/en
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Abstract

재배선 기판, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈, 상기 재배선 기판의 상기 제 1 면에 상기 전력 모듈과 수평으로 이격되어 실장되는 커넥터, 상기 재배선 기판의 제 2 면에 실장되는 적어도 하나의 제 1 반도체 칩들, 및 상기 재배선 기판의 상기 제 2 면 상에서 상기 제 1 반도체 칩들을 덮는 제 1 방열 부재를 포함하는 반도체 패키지를 제공하되, 상기 제 1 반도체 칩들 각각은 상기 전력 모듈과 수직으로 적어도 일부가 오버랩(overlap)되고, 상기 제 1 반도체 칩들은 상기 재배선 기판을 통해 상기 전력 모듈과 전기적으로 연결될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 전력 모듈을 갖는 반도체 패키지에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 기판도 함께 소형화와 슬림화가 동시에 진행되고 있다. 또한, 전자기기의 휴대화와 더불어 다기능, 고용량의 데이터 송수신 등으로 인쇄 회로 기판의 설계가 복잡해지고 고난이도의 기술이 요구되고 있다. 이에 따라 전원회로, 접지회로 및 신호회로 등이 형성되는 다층 인쇄회로 기판에 대한 수요가 증대되고 있다.
다층 인쇄회로 기판 상에 중앙처리 장치나 전력 집적 회로와 같은 다양한 반도체 칩들이 장착된다. 이러한 반도체 칩들에서는 동작 중에 고온의 열이 발생될 수 있다. 이러한 고온의 열에 의해 반도체 칩에 과부하가 발생하여 오동작을 유발할 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈, 상기 재배선 기판의 상기 제 1 면에 상기 전력 모듈과 수평으로 이격되어 실장되는 커넥터, 상기 재배선 기판의 제 2 면에 실장되는 적어도 하나의 제 1 반도체 칩들, 및 상기 재배선 기판의 상기 제 2 면 상에서 상기 제 1 반도체 칩들을 덮는 제 1 방열 부재를 포함할 수 있다. 상기 제 1 반도체 칩들 각각은 상기 전력 모듈과 수직으로 적어도 일부가 오버랩(overlap)될 수 있다. 상기 제 1 반도체 칩들은 상기 재배선 기판을 통해 상기 전력 모듈과 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판은 중심 영역 및 상기 중심 영역을 사이에 두고 상기 재배선 기판의 외측에 위치하는 주변 영역을 갖고, 상기 중심 영역 상에서, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈, 상기 재배선 기판의 제 2 면 상에 제공되는 방열 부재, 상기 재배선 기판과 상기 방열 부재 사이에 제공되고, 그의 내부를 관통하는 제 1 오프닝을 갖는 제 1 연결 기판, 상기 재배선 기판의 제 2 면에 실장되고, 상기 제 1 연결 기판의 상기 제 1 오프닝 내에 제공되는 적어도 하나의 제 1 반도체 칩들, 및 상기 제 1 오프닝 내에서 상기 제 1 연결 기판과 상기 제 1 반도체 칩들 사이의 공간을 채우는 제 1 절연층을 포함할 수 있다. 상기 제 1 반도체 칩들의 활성면은 상기 재배선 기판과 접할 수 있다. 상기 제 1 반도체 칩들은 상기 재배선 기판을 통해 상기 전력 모듈과 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판은 중심 영역 및 상기 중심 영역을 사이에 두고 상기 재배선 기판의 외측에 위치하는 주변 영역을 갖고, 상기 중심 영역 상에서, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈들, 상기 주변 영역 상에서, 상기 재배선 기판의 상기 제 1 면에 실장되는 커넥터, 상기 재배선 기판의 상기 제 2 면에 실장되는 제 1 반도체 칩들, 및 상기 재배선 기판 상에서 상기 제 1 반도체 칩들을 둘러싸는 제 1 절연층을 포함할 수 있다. 상기 제 1 반도체 칩들 각각은 상기 재배선 기판 상에 실장되는 제 1 인터포저, 상기 제 1 인터포저 상에 배치되고, 수직으로 적층되는 제 1 다이들을 포함하는 다이 스택, 상기 제 1 인터포저 상에 실장되고, 상기 다이 스택과 수평으로 이격되어 배치되는 제 2 다이, 및 상기 제 1 인터포저 상에서 상기 다이 스택 및 상기 제 2 다이를 둘러싸고, 상기 다이 스택의 상부면을 노출하는 몰딩막을 포함할 수 있다. 상기 커넥터에 접속되는 케이블을 통해 외부 장치와 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 전력 모듈, 커넥터 및 반도체 칩이 하나의 패키지 기판에 모두 접속됨에 따라, 반도체 패키지 내에서의 전기적 경로들의 길이가 짧을 수 있다. 더욱이, 전력 모듈과 반도체 칩이 각각 패키지 기판의 앙면 상에서 서로 수직으로 오버랩되도록 배치됨에 따라, 전력 모듈과 반도체 칩 사이의 전기적 경로에 있어, 패키지 기판 내에서 수평 경로가 최소화될 수 있다. 따라서, 전력 모듈과 반도체 칩 사이의 전기적 경로의 길이가 매우 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다. 더욱이, 패키지 기판의 양면을 모두 소자의 실장 영역으로 이용할 수 있으며, 특히 외부 접속을 위한 커넥터 및 전력 공급을 위한 전력 모듈이 반도체 칩과 함께 하나의 패키지 기판에 실장됨에 따라, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 전력 모듈 및 커넥터가 패키지 기판의 상부면에 제공되고, 반도체 칩이 패키지 기판의 하부면에 제공됨에 따라, 반도체 패키지를 별도의 기판에 실장하지 않고도 커넥터를 통해 외부 장치에 접속될 수 있다. 따라서, 반도체 칩의 후면 상에 방열 부재를 제공할 수 있으며, 반도체 패키지의 방열 효율이 향상될 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 단면도이다.
도 10 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 16 내지 도 23은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 패키지 기판(100)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 기판 절연 패턴(110) 및 기판 절연 패턴(110) 내의 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 기판 배선 패턴(120)은 인접한 다른 기판 배선층의 기판 배선 패턴(120)과 전기적으로 연결될 수 있다. 이하, 하나의 기판 배선층을 기준으로 패키지 기판(100)의 구성을 설명하도록 한다.
기판 절연 패턴(110)은 절연성 폴리머 또는 감광성 절연 물질(photoimageable dielectric: PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(polyimide: PI), 폴리벤조옥사졸(polybenzoxazole: PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 기판 절연 패턴(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 기판 절연 패턴(110)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 절연성 폴리머(polymer)를 포함할 수 있다.
기판 절연 패턴(110) 상에 기판 배선 패턴(120)이 제공될 수 있다. 기판 배선 패턴(120)은 기판 절연 패턴(110) 상에서 수평으로 연장될 수 있다. 기판 배선 패턴(120)은 상기 기판 배선층 내의 재배선을 위한 구성일 수 있다. 기판 배선 패턴(120)은 도전 물질을 포함할 수 있다. 예를 들어, 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.
기판 배선 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 기판 배선 패턴(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분 및 상기 테일 부분은 그들 사이에 경계면이 없을 수 있다. 이때, 상기 테일 부분과 연결되는 상기 헤드 부분의 폭은 상기 테일 부분의 폭보다 클 수 있다. 따라서, 기판 배선 패턴(120)의 상기 헤드 부분과 상기 테일 부분은 'T' 형상의 단면을 가질 수 있다.
기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 기판 절연 패턴(110)의 상부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 기판 절연 패턴(110)의 상부면 상으로 돌출될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 기판 배선 패턴(120)의 상기 헤드 부분은 패키지 기판(100)에 후술되는 전력 모듈(200)을 실장하기 위한 제 1 기판 패드들(122) 및 후술되는 커넥터(300)를 실장하기 위한 제 2 기판 패드들(124)에 해당할 수 있다. 전력 모듈(200)은 제 1 기판 패드들(122), 패키지 기판(100) 내의 배선, 및 제 2 기판 패드들(124)을 통해 커넥터(300)와 전기적으로 연결될 수 있으며, 전력 모듈(200)은 커넥터(300)를 통해 외부로부터 전력 및 입/출력 신호 등을 송수신할 수 있다. 제 1 기판 패드들(122)은 패키지 기판(100)의 중심 영역(CR) 상에 배치될 수 있으며, 제 2 기판 패드들(124)은 패키지 기판(100)의 주변 영역(PR) 상에 배치될 수 있다.
기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 상기 헤드 부분의 하부면에 연결될 수 있다. 상기 테일 부분은 그의 아래에 배치되는 다른 기판 배선층에 접속될 수 있다. 예를 들어, 기판 배선 패턴(120)의 상기 테일 부분은 상기 헤드 부분의 상기 하부면으로부터 연장될 수 있으며, 기판 절연 패턴(110)을 관통하여 그의 아래에 배치되는 다른 기판 배선층의 기판 배선 패턴(120)의 상기 헤드 부분에 접속될 수 있다. 상기 기판 배선층들 중 최하단에 배치되는 기판 배선층의 기판 배선 패턴(120)의 상기 테일 부분은 기판 절연 패턴(110)의 하부면 상으로 노출될 수 있다. 최하단에서 기판 절연 패턴(110)의 하부면 상으로 노출되는 배치되는 기판 배선 패턴(120)의 상기 테일 부분은 패키지 기판(100)에 후술되는 연결 기판(400)이 실장되기 위한 제 3 기판 패드들(126) 및 후술되는 반도체 칩(500)이 실장되기 위한 제 4 기판 패드들(128)에 해당할 수 있다.
최상단의 상기 기판 배선층의 상에 제 1 보호층(102)이 제공될 수 있다. 제 1 보호층(102)은 최상단의 기판 절연 패턴(110)의 상부면, 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)을 덮을 수 있다. 제 1 보호층(102)은 패키지 기판(100)의 상기 기판 배선층들을 보호하기 위한 구성일 수 있다. 이때, 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)은 제 1 보호층(102)에 형성된 리세스에 의해 노출될 수 있다. 상기 리세스는 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)에 접속되는 단자들이 제공되는 영역일 수 있다. 제 1 보호층(102)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 보호층(102)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기 물질 또는 무기 물질을 포함할 있다.
도시하지는 않았으나, 최하단의 상기 기판 배선층의 아래에 제 2 보호층이 제공될 수 있다. 상기 제 2 보호층은 최하단의 상기 기판 배선층의 하부면을 덮을 수 있다. 상기 제 2 보호층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제 2 보호층은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다.
상기 제 2 보호층은 상기 제 2 보호층의 바로 위에 위치하는 배선층의 기판 배선 패턴(120)의 상기 테일 부분(즉, 상기한 제 3 기판 패드들(126) 및 제 4 기판 패드들(128))과 전기적으로 연결되는 제 4 기판 패드들을 가질 수 있다. 상기 제 4 기판 패드들은 상기 제 2 보호층 내에 매립될 수 있다. 상기 제 4 기판 패드들은 상기 제 2 보호층의 상부면 및 하부면 상으로 노출될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
패키지 기판(100) 상에 전력 모듈(200)이 배치될 수 있다. 전력 모듈(200)은 패키지 기판(100)의 상부면(100a) 상에서 패키지 기판(100)의 중심 영역(CR)에 배치될 수 있다. 전력 모듈(200)은 후술되는 반도체 칩(500)에 전력 및 접지를 제공하기 위한 모듈일 수 있다. 일 예로, 전력 모듈(200)은 전원 직접 회로(PMIC: Power Management Integrated Circuit)를 포함할 수 있다. 이와는 다르게, 전력 모듈(200)은 반도체 칩(500)을 구동하기 위한 다양한 전자 소자들을 포함할 수 있다. 일 예로, 전력 모듈(200)은 무선 주파수 직접 회로(RF IC: Radio Frequency Integrated Circuit)를 포함하거나, 모뎀(modem), 트랜시버(transceiver), PAM(power amp module), 주파수 필터(frequency filter), 또는 LNA(low noise amplifier) 등의 상기 무선 주파수 직접 회로를 구동하기 위한 다양한 전자 소자들을 함께 포함할 수 있다.
전력 모듈(200)은 패키지 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 전력 모듈(200)은 패키지 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 또는 모듈 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩 또는 모듈의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 패키지 기판(100)과 전력 모듈(200)의 위치에 따라, 전력 모듈(200)의 하부면은 전력 모듈(200)의 전면에 해당하고, 전력 모듈(200)의 상부면은 전력 모듈(200)의 후면에 해당할 수 있다.
전력 모듈(200)은 전력 모듈(200)의 하부면 상에 제공되는 모듈 패드를 가질 수 있다. 상기 모듈 패드들은 전력 모듈(200) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다.
전력 모듈(200)은 패키지 기판(100)에 실장될 수 있다. 전력 모듈(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 전력 모듈(200)의 전면은 패키지 기판(100)을 향할 수 있다. 이때, 전력 모듈(200)의 상기 모듈 패드들의 아래에는 모듈 단자들(210)이 제공될 수 있다. 전력 모듈(200)은 모듈 단자들(210)을 통해 패키지 기판(100)에 실장될 수 있다. 모듈 단자들(210)은 전력 모듈(200)의 상기 모듈 패드들과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다. 도시한 바와는 다르게, 전력 모듈(200)은 와이어 본딩(wire bonding) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 전력 모듈(200)은 상기 모듈 패드들이 상방을 향하도록 페이스 업(face up) 형태로 패키지 기판(100) 상에 제공될 수 있으며, 전력 모듈(200)의 상기 모듈 패드들로부터 패키지 기판(100)의 제 1 기판 패드들(122)을 연결하는 본딩 와이어(bonding wire)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
패키지 기판(100) 상에 적어도 하나의 커넥터(300)가 배치될 수 있다. 커넥터(300)는 패키지 기판(100)의 상부면(100a) 상에서 패키지 기판(100)의 주변 영역(PR)에 배치될 수 있다. 커넥터(300)는 반도체 패키지가 외부 신호를 송수신하기 위한 모듈일 수 있다. 일 예로, 커넥터(300)는 외부의 케이블(350)이 접속되기 위한 소켓(socket)일 수 있다. 이와는 다르게, 커넥터(300)는 외부 장치의 핀(pin), 리드 프레임(lead frame) 또는 범프(bump) 등이 접속되기 위한 소켓 또는 패드 등일 수 있다.
커넥터(300)는 패키지 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 커넥터(300)는 패드 또는 배선 등이 제공되는 전면이 패키지 기판(100)을 향하고, 외부의 케이블(350) 또는 장치 등이 접속되는 접속부가 제공되는 후면이 패키지 기판(100)과 대향하는 방향을 향할 수 있다.
커넥터(300)는 커넥터(300)의 하부면 상에 제공되는 커넥터 패드를 가질 수 있다. 상기 커넥터 패드들은 커넥터(300) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다.
커넥터(300)는 패키지 기판(100)에 실장될 수 있다. 커넥터(300)는 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 커넥터(300)의 전면은 패키지 기판(100)을 향할 수 있다. 이때, 커넥터(300)의 상기 커넥터 패드들의 아래에는 커넥터 단자들(310)이 제공될 수 있다. 커넥터(300)는 커넥터 단자들(310)을 통해 패키지 기판(100)에 실장될 수 있다. 커넥터 단자들(310)은 커넥터(300)의 상기 커넥터 패드들과 패키지 기판(100)의 제 2 기판 패드들(124)을 연결할 수 있다. 도시한 바와는 다르게, 커넥터(300)는 와이어 본딩(wire bonding) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 커넥터(300)의 후면 상에 상기 접속부와 이격되도록 상기 커넥터 패드들이 제공될 수 있으며, 커넥터(300)의 상기 커넥터 패드들로부터 패키지 기판(100)의 제 2 기판 패드들(124)을 연결하는 본딩 와이어(bonding wire)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 커넥터(300)와 전력 모듈(200)이 하나의 패키지 기판(100)에 모두 접속됨에 따라, 전력 모듈(200)이 외부 전력 또는 신호를 전달받는 전기적 경로의 길이가 짧을 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1을 계속 참조하여, 패키지 기판(100)의 하부면(100b) 상에 연결 기판(400)이 배치될 수 있다. 연결 기판(400)은 내부를 관통하는 오프닝(402)을 가질 수 있다. 예를 들어, 오프닝(402)은 연결 기판(400)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 오프닝(402)은 패키지 기판(100)의 중심 영역(CR) 상에 위치할 수 있다. 연결 기판(400)의 상부면은 패키지 기판(100)의 하부면(100b)과 접할 수 있다. 연결 기판(400)은 후술되는 반도체 칩(500)의 일측에서 패키지 기판(100)에 연결되는 수직 연결 단자에 해당할 수 있다.
연결 기판(400)은 베이스층(410) 및 베이스층(410) 내에 제공되는 배선 패턴인 도전부(420)를 포함할 수 있다. 일 예로, 베이스층(410)은 실리콘 산화물(SiO)을 포함할 수 있다. 도전부(420)는 오프닝(402)보다 연결 기판(400)의 외측에 배치될 수 있다.
도전부(420)는 상부 패드들(422), 비아들(424) 및 하부 패드들(426)을 포함할 수 있다. 상부 패드들(422)은 연결 기판(400)의 상부에 배치될 수 있다. 상부 패드들(422)은 연결 기판(400)의 상부면 상으로 노출될 수 있다. 상부 패드들(422)은 패키지 기판(100)의 제 3 기판 패드들(126)에 전기적으로 연결될 수 있다. 보다 상세하게는, 연결 기판(400)의 상부 패드들(422)은 패키지 기판(100)과 접할 수 있으며, 패키지 기판(100)의 제 3 기판 패드들(126)에 접속될 수 있다. 하부 패드들(426)은 연결 기판(400)의 하부면 상에 배치될 수 있다. 비아들(424)은 베이스층(410)을 관통하고, 상부 패드들(422)과 하부 패드들(426)을 전기적으로 연결할 수 있다.
도 1에서는 연결 기판(400)의 상부 패드들(422)이 패키지 기판(100)의 제 3 기판 패드들(126)에 직접 접속되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 연결 기판(400)은 상부 패드들(422) 상에 제공되는 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등과 같은 단자들을 이용하여 패키지 기판(100)의 제 3 기판 패드들(126)에 실장될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
패키지 기판(100)의 하부면(100b) 상에 적어도 하나의 반도체 칩(500)이 배치될 수 있다. 반도체 칩(500)은 연결 기판(400)의 오프닝(402) 내에 배치될 수 있다. 반도체 칩(500)은 평면적인 관점에서 오프닝(402)보다 작은 평면 형상을 가질 수 있다. 즉, 반도체 칩(500)은 오프닝(402)의 내벽과 이격될 수 있다. 반도체 칩(500)은 평면적인 관점에서 패키지 기판(100)의 중심 영역(CR) 상에 위치할 수 있다. 이때, 반도체 칩(500)의 적어도 일부분는 전력 모듈(200)과 수직으로 오버랩(overlap)될 수 있다. 반도체 칩(500)은 페이스 다운(face down)으로 제공될 수 있다. 반도체 칩(500)은 패키지 기판(100)을 향하는 상부면(500a) 및 상부면(500a)과 대향하는 하부면(500b)을 가질 수 있다. 반도체 칩(500)의 상부면(500a)은 활성면(active surface)일 수 있다. 반도체 칩(500)의 하부면(500b)은 비활성면(inactive surface)일 수 있다. 반도체 칩(500)의 상부면(500a)은 패키지 기판(100)의 하부면(100b)과 접할 수 있다. 반도체 칩(500)의 하부면(500b)은 연결 기판(400)의 하부면과 실질적으로 동일한 레벨에 제공될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 칩(500)의 하부면(500b)은 연결 기판(400)의 하부면보다 높은 레벨 또는 낮은 레벨에 제공될 수 있다. 반도체 칩(500)은 AP(application processor) 칩일 수 있다. 예를 들어, 반도체 칩(500)은 로직 다이(logic die) 및 메모리 다이(memory die)를 포함하는 복합 칩일 수 있다.
반도체 칩(500)은 반도체 칩(500)의 상부에 배치된 칩 패드들(510)을 포함할 수 있다. 칩 패드들(510)은 패키지 기판(100)의 제 4 기판 패드들(128)과 전기적으로 연결될 수 있다. 보다 상세하게는, 반도체 칩(500)의 칩 패드들(510)은 패키지 기판(100)과 접할 수 있으며, 패키지 기판(100)의 제 4 기판 패드들(128)에 접속될 수 있다. 반도체 칩(500)은 패키지 기판(100)을 통해 전력 모듈(200) 및 커넥터(300)에 연결될 수 있다.
본 발명의 실시예들에 따르면, 전력 모듈(200), 커넥터(300) 및 반도체 칩(500)이 하나의 패키지 기판(100)에 모두 접속됨에 따라, 반도체 패키지 내에서의 전기적 경로들의 길이가 짧을 수 있다. 더욱이, 전력 모듈(200)과 반도체 칩(500)이 각각 패키지 기판(100)의 상부면(100a) 및 하부면(100b) 상에서 서로 수직으로 오버랩(overlap)되도록 배치됨에 따라, 전력 모듈(200)과 반도체 칩(500) 사이의 전기적 경로에 있어, 패키지 기판(100) 내에서 수평 경로가 최소화될 수 있다. 따라서, 전력 모듈(200)과 반도체 칩(500) 사이의 상기 전기적 경로의 길이가 매우 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다. 더욱이, 패키지 기판(100)의 양면을 모두 소자의 실장 영역으로 이용할 수 있으며, 특히 외부 접속을 위한 커넥터(300) 및 전력 공급을 위한 전력 모듈(200)이 반도체 칩(500)과 함께 하나의 패키지 기판(100)에 실장됨에 따라, 소형화된 반도체 패키지가 제공될 수 있다.
패키지 기판(100)의 하부면(100b) 상에 절연층(600)이 배치될 수 있다. 절연층(600)은 오프닝(402) 내에서 연결 기판(400)과 반도체 칩(500) 사이를 채울 수 있다. 절연층(600)의 최상부면은 패키지 기판(100)의 하부면(100b)과 접할 수 있다. 이때, 절연층(600)의 상기 최상부면은 연결 기판(400)의 상부면 및 반도체 칩(500)의 상부면(500a)과 같은 레벨에 배치될 수 있다. 절연층(600)의 하부면은 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면(500b)과 같은 레벨에 배치될 수 있다. 절연층(600)은 반도체 칩(500)의 하부면(500b)을 노출시킬 수 있다. 절연층(600)은 절연 물질을 포함할 수 있다. 예를 들어, 절연층(600)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
도 1에서는 패키지 기판(100)의 하부면(100b) 상에 연결 기판(400)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 2에 도시된 바와 같이, 반도체 패키지는 연결 기판을 포함하지 않을 수 있다.
도 2를 참조하여, 절연층(600)은 패키지 기판(100)의 하부면(100b) 상에서 반도체 칩(500)을 둘러쌀 수 있다. 절연층(600)은 반도체 칩(500)의 하부면(500b)을 노출시킬 수 있다.
반도체 패키지는 관통 전극(610)을 포함할 수 있다. 관통 전극(610)은 반도체 칩(500)과 수평으로 이격되어 배치될 수 있다. 즉, 관통 전극(610)은 반도체 칩(500)의 일측에서 패키지 기판(100)에 연결되는 수직 연결 단자에 해당할 수 있다. 관통 전극(610)은 반도체 칩(500)과 절연층(600)의 외측면 사이에 배치될 수 있다. 관통 전극(610)은 절연층(600)을 수직으로 관통할 수 있다. 관통 전극(610)은 패키지 기판(100)의 제 3 기판 패드들(126)에 접속될 수 있다. 관통 전극(610)은 금속 기둥을 포함할 수 있다. 관통 전극(610)의 폭은 패키지 기판(100)으로부터 멀어질수록 커질 수 있다.
도시하지는 않았으나, 관통 전극(610)과 절연층(600) 사이에 시드막/배리어막이 제공될 수 있다. 예를 들어, 상기 시드막/배리어막은 관통 전극(610)의 하부면 또는 측면들을 덮을 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
연결 기판(400) 및 반도체 칩(500) 상에 방열 부재(700, heat radiator)가 제공될 수 있다. 예를 들어, 방열 부재(700)는 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면(500b)과 접하도록 배치될 수 있다. 방열 부재(700)는 히트 싱크(heat sink)를 포함할 수 있다. 방열 부재(700)는 반도체 칩(500)으로부터 발생되는 열을 외부로 방열할 수 있다. 방열 부재(700)는 필요에 따라 제공되지 않을 수 있다.
방열 부재(700)는 접착 필름(710)을 이용하여 연결 기판(400) 및 반도체 칩(500)에 부착될 수 있다. 일 예로, 접착 필름(710)은 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면(500b)을 덮을 수 있다. 이때, 연결 기판(400)의 하부 패드들(426)은 접착 필름(710)에 의해 매립될 수 있다. 이와는 다르게, 접착 필름(710)은 반도체 칩(500) 상에 제공되지 않을 수 있다. 도 3에 도시된 바와 같이, 방열 부재(700)는 접착 필름(710)에 의해 연결 기판(400)에 부착될 수 있으며, 반도체 칩(500)의 하부면(500b)과 직접 접할 수 있다. 접착 필름(710)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 전력 모듈(200) 및 커넥터(300)가 패키지 기판(100)의 상부면(100a)에 제공되고, 반도체 칩(500)이 패키지 기판(100)의 하부면(100b)에 제공됨에 따라, 반도체 패키지를 별도의 기판에 실장하지 않고도 커넥터(300)를 통해 외부 장치에 접속될 수 있다. 따라서, 반도체 칩(500)의 후면(도 1의 실시예에서는 하부면(500b)에 해당) 상에 방열 부재(700)를 제공할 수 있으며, 반도체 패키지의 방열 효율이 향상될 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 이하의 실시예들에서, 도 1 내지 도 3의 실시예에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 3의 실시예와 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 4를 참조하여, 패키지 기판(100)의 하부면(100b) 상에 연결 기판(400)이 배치될 수 있다. 연결 기판(400)은 내부를 관통하는 오프닝(402)을 가질 수 있다. 연결 기판(400)의 하부면은 패키지 기판(100)의 하부면(100b)과 접할 수 있다.
연결 기판(400)은 베이스층(410) 및 베이스층(410) 내에 제공되는 배선 패턴인 도전부(420)를 포함할 수 있다. 도전부(420)는 오프닝(402)보다 연결 기판(400)의 외측에 배치될 수 있다.
도전부(420)는 상부 패드들(422), 비아들(424), 하부 패드들(426) 및 수동 소자(428)를 포함할 수 있다. 상부 패드들(422)은 연결 기판(400)의 상부에 배치될 수 있다. 상부 패드들(422)은 패키지 기판(100)의 제 3 기판 패드들(126)에 전기적으로 연결될 수 있다. 하부 패드들(426)은 연결 기판(400)의 하부면 상에 배치될 수 있다. 비아들(424)은 베이스층(410)을 관통하고, 상부 패드들(422)과 하부 패드들(426)을 전기적으로 연결할 수 있다.
수동 소자(428)는 반도체 칩(500)의 일측에 배치될 수 있다. 수동 소자(428)는 베이스층(410) 내에 배치될 수 있다. 수동 소자(428)는 커패시터(capacitor)일 수 있다. 예를 들어, 수동 소자(428)는 상부 전극(TE) 및 하부 전극(BE)을 가질 수 있다. 상부 전극(TE) 및 하부 전극(BE)은 각각 도전부(420)의 도전 패턴과 연결될 수 있다. 일 예로, 상부 전극(TE) 및 하부 전극(BE) 중 어느 하나는 비아들(424) 중 하나에 연결되고, 상부 전극(TE) 및 하부 전극(BE) 중 다른 하나는 베이스층(410) 내에 제공되는 수평 배선의 일부일 수 있다. 이와는 다르게, 수동 소자(428)는 인덕터(inductor) 또는 저항(resistor) 소자일 수 있다. 수동 소자(428)는 도전부(420) 및 패키지 기판(100)을 통해 반도체 칩(500)에 연결될 수 있다.
도 2의 실시예에서와 같이, 반도체 패키지가 연결 기판(400)을 포함하지 않을 수 있다. 이 경우, 도 5에 도시된 바와 같이, 반도체 칩(500)의 일측에 수동 소자(428')가 배치될 수 있다. 수동 소자(428')는 절연층(600) 내에 제공될 수 있다. 수동 소자(428')는 상부 전극(TE'), 하부 전극(BE') 및 상부 전극(TE')과 하부 전극(BE') 사이의 유전층(DL)을 포함할 수 있다. 상부 전극(TE')은 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 또는, 상부 전극(TE')은 원기둥 형태를 가질 수 있다. 상부 전극(TE')은 패키지 기판(100)의 제 3 기판 패드들(126)에 접속될 수 있다. 유전층(DL)은 패키지 기판(100)의 하부면(100b) 상에서 상부 전극(TE')을 컨포멀(conformal)하게 덮을 수 있다. 하부 전극(BE')은 유전층(DL)을 컨포멀하게 덮을 수 있다.
도 4 내지 도 6을 참조하여, 반도체 칩(500)의 일측에는 수직 연결을 위한 연결 기판(400, 도 4 참조)의 수직 배선들 또는 관통 전극(610, 도 5 참조)이 제공되는 영역에 위치할 수 있으며, 연결 기판(400)의 수직 배선들 또는 관통 전극(610)이 제공되지 않는 반도체 칩(500)의 타측에 수동 소자(428, 428')가 제공되는 영역이 위치할 수 있다.
본 발명의 실시예들에 따르면, 연결 기판(400)의 수직 배선들 또는 관통 전극(610)이 제공되지 않는 빈 영역 상에 수동 소자(428, 428')가 제공될 수 있으며, 수동 소자(428, 428')를 형성하기 위한 별도의 전기적 연결이 필요하지 않을 수 있다. 따라서, 소형화된 반도체 패키지가 제공될 수 있다. 더욱이, 수동 소자(428, 428'), 반도체 칩(500) 및 전력 모듈(200)이 모두 하나의 패키지 기판(100)에 실장됨에 따라, 반도체 패키지 내의 전기적 길이가 짧을 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 7을 참조하여, 패키지 기판(100)의 하부면(100b) 상에 제 1 연결 기판(400-1)이 배치될 수 있다. 제 1 연결 기판(400-1)은 내부를 관통하는 제 1 오프닝(402-1)을 가질 수 있다. 제 1 연결 기판(400-1)의 상부면은 패키지 기판(100)의 하부면(100b)과 접할 수 있다.
제 1 연결 기판(400-1)의 구성은 도 1 내지 6을 참조하여 설명한 연결 기판(400)과 실질적으로 동일 또는 유사할 수 있다. 제 1 연결 기판(400-1)은 제 1 베이스층(410-1) 및 제 1 베이스층(410-1) 내에 제공되는 배선 패턴인 제 1 도전부(420-1)를 포함할 수 있다. 제 1 도전부(420-1)는 제 1 오프닝(402-1)보다 제 1 연결 기판(400-1)의 외측에 배치될 수 있다.
제 1 도전부(420-1)는 제 1 상부 패드들(422-1), 제 1 비아들(424-1), 제 1 하부 패드들(426-1) 및 수동 소자(428)를 포함할 수 있다. 제 1 상부 패드들(422-1)은 제 1 연결 기판(400-1)의 상부에 배치될 수 있다. 제 1 상부 패드들(422-1)은 패키지 기판(100-1)의 제 3 기판 패드들(126)에 전기적으로 연결될 수 있다. 제 1 하부 패드들(426-1)은 제 1 연결 기판(400-1)의 하부면 상에 배치될 수 있다. 제 1 비아들(424-1)은 제 1 베이스층(410-1)을 관통하고, 제 1 상부 패드들(422-1)과 제 1 하부 패드들(426-1)을 전기적으로 연결할 수 있다. 수동 소자(428)는 제 1 베이스층(410-1) 내에 배치될 수 있다.
패키지 기판(100)의 하부면(100b) 상에 적어도 하나의 제 1 반도체 칩(500-1)이 배치될 수 있다. 제 1 반도체 칩(500-1)의 구성은 도 1 내지 도 6을 참조하여 설명한 반도체 칩(500)과 실질적으로 동일 또는 유사할 수 있다. 제 1 반도체 칩(500-1)은 제 1 연결 기판(400-1)의 제 1 오프닝(402-1) 내에 배치될 수 있다. 제 1 반도체 칩(500-1)은 제 1 반도체 칩(500-1)의 상부에 배치된 제 1 칩 패드들(510-1)을 포함할 수 있다. 제 1 칩 패드들(510-1)은 패키지 기판(100)의 제 4 기판 패드들(128)과 전기적으로 연결될 수 있다.
패키지 기판(100)의 하부면(100b) 상에 제 1 절연층(600-1)이 배치될 수 있다. 제 1 절연층(600-1)은 제 1 연결 기판(400-1)과 제 1 반도체 칩(500-1) 사이를 채울 수 있다. 제 1 절연층(600-1)은 제 1 연결 기판(400-1)의 하부면과 제 1 반도체 칩(500-1)의 하부면을 덮을 수 있다. 이와는 다르게, 제 1 절연층(600-1)의 하부면은 제 1 연결 기판(400-1)의 상기 하부면 및 제 1 반도체 칩(500-1)의 상기 하부면과 같은 레벨에 배치될 수 있다.
제 1 연결 기판(400-1) 및 제 1 반도체 칩(500-1) 상에 배선층(800)이 제공될 수 있다. 예를 들어, 배선층(800)은 제 1 절연층(600-1)의 하부면과 접하도록 배치될 수 있다. 제 1 절연층(600-1)의 하부면이 제 1 연결 기판(400-1)의 하부면 및 제 1 반도체 칩(500-1)의 하부면과 같은 레벨에 배치될 경우, 배선층(800)은 제 1 연결 기판(400-1)의 상기 하부면 및 제 1 반도체 칩(500-1)의 상기 하부면과 접하도록 배치될 수 있다.
배선층(800)은 배선층(800)의 상부면에 제공되는 제 1 중간 패드들(802), 배선층(800)의 하부면에 제공되는 제 2 중간 패드들(804) 및 제 3 중간 패드들(806)을 가질 수 있다. 제 1 중간 패드들(802)은 제 1 절연층(600-1)을 관통하여 제 1 연결 기판(400-1)의 제 1 하부 패드들(426-1)에 접속될 수 있다. 제 2 중간 패드들(804)은 배선층(800)의 상기 하부면 상에서 주변 영역(PR) 상에 배치될 수 있고, 제 3 중간 패드들(806)은 배선층(800)의 상기 하부면 상에서 중심 영역(CR) 상에 배치될 수 있다. 제 2 중간 패드들(804)은 후술되는 제 2 연결 기판(400-2)이 실장되기 위한 패드에 해당할 수 있고, 제 3 중간 패드들(806)은 후술되는 제 2 반도체 칩(500-2)이 실장되기 위한 패드에 해당할 수 있다.
배선층(800)의 상기 하부면 상에 제 2 연결 기판(400-2)이 배치될 수 있다. 제 2 연결 기판(400-2)은 내부를 관통하는 제 2 오프닝(402-2)을 가질 수 있다. 제 2 연결 기판(400-2)의 상부면은 배선층(800)의 상기 하부면과 접할 수 있다.
제 2 연결 기판(400-2)의 구성은 제 1 연결 기판(400-1)과 유사할 수 있다. 제 2 연결 기판(400-2)은 제 2 베이스층(410-2) 및 제 2 베이스층(410-2) 내에 제공되는 배선 패턴인 제 2 도전부(420-2)를 포함할 수 있다. 제 2 도전부(420-2)는 제 2 오프닝(402-2)보다 제 2 연결 기판(400-2)의 외측에 배치될 수 있다. 제 2 도전부(420-2)는 제 1 반도체 칩(500-1)으로부터 발생되는 열을 방열 부재(700)로 전달하는 더미 패턴에 해당할 수 있다.
제 2 도전부(420-2)는 제 2 상부 패드들(422-2), 제 2 비아들(424-2) 및 제 2 하부 패드들(426-2)을 포함할 수 있다. 제 2 상부 패드들(422-2)은 제 2 연결 기판(400-2)의 상부에 배치될 수 있다. 제 2 상부 패드들(422-2)은 배선층(800)의 제 2 중간 패드들(804)에 전기적으로 연결될 수 있다. 제 2 하부 패드들(426-2)은 제 2 연결 기판(400-2)의 하부면 상에 배치될 수 있다. 제 2 비아들(424-2)은 제 2 베이스층(410-2)을 관통하고, 제 2 상부 패드들(422-2)과 제 2 하부 패드들(426-2)을 전기적으로 연결할 수 있다.
배선층(800)의 상기 하부면 상에 적어도 하나의 제 2 반도체 칩(500-2)이 배치될 수 있다. 제 2 반도체 칩(500-2)의 구성은 제 1 반도체 칩(500-1)과 유사할 수 있다. 제 2 반도체 칩(500-2)은 제 2 연결 기판(400-2)의 제 2 오프닝(402-2) 내에 배치될 수 있다. 제 2 반도체 칩(500-2)은 제 2 반도체 칩(500-2)의 상부에 배치된 제 2 칩 패드들(510-2)을 포함할 수 있다. 제 2 칩 패드들(510-2)은 배선층(800)의 제 3 중간 패드들(806)과 전기적으로 연결될 수 있다.
배선층(800)의 상기 하부면 상에 제 2 절연층(600-2)이 배치될 수 있다. 제 2 절연층(600-2)은 제 2 연결 기판(400-2)과 제 2 반도체 칩(500-2) 사이를 채울 수 있다. 제 2 절연층(600-2)의 하부면은 제 2 연결 기판(400-2)의 하부면 및 제 2 반도체 칩(500-2)의 하부면과 같은 레벨에 배치될 수 있다. 제 2 절연층(600-2)은 제 2 반도체 칩(500-2)의 하부면을 노출시킬 수 있다.
제 2 연결 기판(400-2) 및 제 2 반도체 칩(500-2) 상에 방열 부재(700, heat radiator)가 제공될 수 있다. 예를 들어, 방열 부재(700)는 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면(500b)과 접하도록 배치될 수 있다. 즉, 배선층(800)은 제 1 연결 기판(400-1) 및 제 1 반도체 칩(500-1)과 방열 부재(700) 사이에 위치하고, 제 2 연결 기판(400-2) 및 제 2 반도체 칩(500-2)은 배선층(800)과 방열 부재(700) 사이에 위치할 수 있다. 방열 부재(700)는 히트 싱크(heat sink)를 포함할 수 있다. 방열 부재(700)는 반도체 칩(500)으로부터 발생되는 열을 외부로 방열할 수 있다. 방열 부재(700)는 필요에 따라 제공되지 않을 수 있다.
도 7에서는 패키지 기판(100)의 하부면(100b) 상에 제 1 연결 기판(400-1) 및 제 2 연결 기판(400-2)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 8에 도시된 바와 같이, 반도체 패키지는 연결 기판들을 포함하지 않을 수 있다.
도 8을 참조하여, 제 1 절연층(600-1)은 패키지 기판(100)의 하부면(100b) 상에서 제 1 반도체 칩(500-1)을 둘러쌀 수 있다. 제 1 절연층(600-1)은 제 1 반도체 칩(500-1)의 하부면을 노출시킬 수 있다.
반도체 패키지는 제 1 관통 전극(610-1)을 포함할 수 있다. 제 1 관통 전극(610-1)은 제 1 반도체 칩(500-1)과 제 1 절연층(600-1)의 외측면 사이에 배치될 수 있다. 제 1 관통 전극(610-1)은 제 1 절연층(600-1)을 수직으로 관통할 수 있다. 제 1 관통 전극(610-1)은 패키지 기판(100)의 제 3 기판 패드들(126) 및 배선층(800)의 제 1 중간 패드들(802)에 접속될 수 있다.
제 1 반도체 칩(500-1)의 일측에 수동 소자(428')가 배치될 수 있다. 수동 소자(428')는 제 1 절연층(600-1) 내에 제공될 수 있다. 수동 소자(428')는 상부 전극(TE), 하부 전극(BE) 및 상부 전극(TE)과 하부 전극(BE) 사이의 유전층(DL)을 포함할 수 있다.
제 2 절연층(600-2)은 배선층(800)의 하부면 상에서 제 2 반도체 칩(500-2)을 둘러쌀 수 있다. 제 2 절연층(600-2)은 제 2 반도체 칩(500-2)의 하부면을 노출시킬 수 있다.
반도체 패키지는 제 2 관통 전극(610-2)을 포함할 수 있다. 제 2 관통 전극(610-2)은 제 2 반도체 칩(500-2)과 제 2 절연층(600-2)의 외측면 사이에 배치될 수 있다. 제 2 관통 전극(610-2)은 제 2 절연층(600-2)을 수직으로 관통할 수 있다. 제 2 관통 전극(610-2)은 배선층(800)의 제 2 중간 패드들(804)에 접속될 수 있다. 제 2 관통 전극(610-2)은 제 1 반도체 칩(500-1)으로부터 발생되는 열을 방열 부재(700)로 전달하는 수직 더미 단자에 해당할 수 있다.
본 발명의 실시예들에 따르면, 패키지 기판(100)의 양면을 모두 소자의 실장 영역으로 이용할 수 있으며, 반도체 칩들(500-1, 500-2)이 패키지 기판(100)의 일면 상에서 적층될 수 있다. 또한, 반도체 칩들(500-1, 500-2)의 수직 연결을 위한 연결 기판들(400-1, 400-2) 내의 배선을 이용하여 수동 소자들(428)을 형성할 수 있다. 즉, 직접도가 향상되고 소형화된 반도체 패키지가 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 단면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9 및 도 10을 참조하여, 반도체 칩(500)은 로직 다이(logic die) 및 메모리 다이(memory die)를 포함하는 복합 칩일 수 있다. 예를 들어, 반도체 칩(500)은 적층형 다이들을 포함하는 칩일 수 있다. 이하 반도체 칩(500)의 일 실시예에 대해 상세히 설명하도록 한다. 도 9를 참조하여 설명하는 반도체 칩(500)는 본 발명의 실시예들에 따른 반도체 칩(500)의 일 예시일 뿐, 본 발명의 개념에 따른 반도체 패키지에 포함되는 반도체 칩(500)이 이에 한정되는 것은 아니다.
칩 인터포저(1100)가 제공될 수 있다. 칩 인터포저(1100)는 적어도 둘 이상의 배선층들을 포함할 수 있다. 보다 상세하게는, 상호 적층되는 배선층들이 제공될 수 있다. 상기 배선층들 각각은 절연 패턴 및 상기 절연 패턴 내에 매립된 배선 패턴을 포함할 수 있다. 상기 배선층들 중 최하단의 배선층은 상기 배선층들과 전기적으로 연결되는 제 1 인터포저 패드들(1110)을 가질 수 있다. 제 1 인터포저 패드들(1110)은 도 1 내지 도 6을 참조하여 설명한 반도체 칩(500)의 칩 패드들(510)에 해당할 수 있다. 제 1 인터포저 패드들(1110)은 칩 인터포저(1100)의 하부면 상으로 노출될 수 있다. 상기 배선층들 중 최상단의 배선층은 상기 배선층들과 전기적으로 연결되는 제 2 인터포저 패드들(1120) 및 제 3 인터포저 패드들(1130)을 가질 수 있다. 제 2 인터포저 패드들(1120) 및 제 3 인터포저 패드들(1130)은 칩 인터포저(1100)의 상부면 상으로 노출될 수 있다. 제 2 인터포저 패드들(1120)은 후술되는 다이 스택(DS)이 실장되기 위한 패드들일 수 있으며, 제 3 인터포저 패드들(1130)은 제 2 다이(1300)가 실장되기 위한 패드들일 수 있다.
칩 인터포저(1100) 상에 다이 스택(DS)이 배치될 수 있다. 다이 스택(DS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 다이들(1220), 및 제 1 다이들(1220)을 둘러싸는 제 1 몰딩막(1230)을 포함할 수 있다. 이하, 다이 스택(DS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 다이(1210)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 다이(1210)는 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 다이와 베이스 기판은 동일한 참조 번호를 사용할 수 있다.
베이스 다이(1210)는 베이스 회로층(1212) 및 베이스 관통 비아들(1214)을 포함할 수 있다. 베이스 회로층(1212)은 베이스 다이(1210)의 하부면 상에 제공될 수 있다. 베이스 회로층(1212)은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 회로층(1212)은 메모리 회로일 수 있다. 즉, 베이스 다이(1210)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 다이(memory die)일 수 있다. 베이스 관통 비아들(1214)은 베이스 다이(1210)의 상부면에 수직한 방향으로 베이스 다이(1210)을 관통할 수 있다. 베이스 관통 비아들(1214)과 베이스 회로층(1212)은 전기적으로 연결될 수 있다. 베이스 다이(1210)의 하부면은 활성면(active surface)일 수 있다. 도 9에서는 상기 베이스 기판이 베이스 다이(1210)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 상기 베이스 기판은 베이스 다이(1210)을 포함하지 않을 수 있다. 즉, 상기 베이스 기판은 집적 회로를 포함하지 않는 단순 기판일 수 있다.
베이스 다이(1210)는 보호막 및 제 1 연결 단자들(1216)을 더 포함할 수 있다. 상기 보호막은 베이스 다이(1210)의 하부면 상에 배치되어, 베이스 회로층(1212)을 덮을 수 있다. 상기 보호막은 실리콘 질화물(SiN)을 포함할 수 있다. 제 1 연결 단자들(1216)은 베이스 다이(1210)의 하부면 상에 제공될 수 있다. 제 1 연결 단자들(1216)은 베이스 회로층(1212)의 집적 회로와 전기적으로 연결될 수 있다. 제 1 연결 단자들(1216)은 상기 보호막으로부터 노출될 수 있다.
제 1 다이(1220)는 베이스 다이(1210) 상에 실장될 수 있다. 즉, 제 1 다이(1220)는 베이스 다이(1210)와 칩 온 웨이퍼(chip on wafer; COW) 구조를 이룰 수 있다. 제 1 다이(1220)의 폭은 베이스 다이(1210)의 폭보다 작을 수 있다.
제 1 다이(1220)는 제 1 회로층(1222) 및 제 1 관통 비아들(1224)을 포함할 수 있다. 제 1 회로층(1222)은 메모리 회로를 포함할 수 있다. 즉, 제 1 다이(1220)는 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 다이(memory die)일 수 있다. 제 1 회로층(1222)은 베이스 회로층(1212)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 비아들(1224)은 제 1 다이(1220)의 상부면에 수직한 방향으로 제 1 다이(1220)를 관통할 수 있다. 제 1 관통 비아들(1224)과 제 1 회로층(1222)은 전기적으로 연결될 수 있다. 제 1 다이(1220)의 하부면은 활성면(active surface)일 수 있다. 제 1 다이(1220)의 상기 하부면 상에 다이 범프들(1226)이 제공될 수 있다. 다이 범프들(1226)은 베이스 다이(1210)과 제 1 다이(1220) 사이에서, 베이스 다이(1210) 및 제 1 다이(1220)를 전기적으로 연결시킬 수 있다.
제 1 다이(1220)는 복수로 제공될 수 있다. 예를 들어, 베이스 다이(1210) 상에 복수 개의 제 1 다이들(1220)이 적층될 수 있다. 제 1 다이들(1220)은 8개 내지 32개가 적층될 수 있다. 다이 범프들(1226)은 제 1 다이들(1220) 사이에 각각 제공될 수 있다. 이때, 최상단에 배치되는 제 1 다이(1220)는 제 1 관통 비아들(1224)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 다이(1220)의 두께는 그의 아래에 배치되는 제 1 다이들(1220)의 두께보다 두꺼울 수 있다.
도시하지는 않았으나, 접착층이 제 1 다이들(1220) 사이에 제공될 수 있다. 상기 접착층은 비전도성 필름(non-conductive film: NCF)을 포함할 수 있다. 상기 접착층은 제 1 다이들(1220) 사이의 다이 범프들(1226) 사이에 개재되어, 다이 범프들(1226) 간에 전기적 쇼트의 발생을 방지할 수 있다.
베이스 다이(1210)의 상부면 상에 제 1 몰딩막(1230)이 배치될 수 있다. 제 1 몰딩막(1230)은 베이스 다이(1210)를 덮을 수 있으며, 제 1 다이들(1220)을 둘러쌀 수 있다. 제 1 몰딩막(1230)의 상부면은 최상단의 제 1 다이(1220)의 상부면과 공면(coplanar)을 이룰 수 있으며, 최상단의 제 1 다이(1220)는 제 1 몰딩막(1230)으로부터 노출될 수 있다. 제 1 몰딩막(1230)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(1230)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 다이 스택(DS)이 제공될 수 있다. 다이 스택(DS)은 칩 인터포저(1100) 상에 실장될 수 있다. 예를 들어, 다이 스택(DS)은 베이스 다이(1210)의 제 1 연결 단자들(1216)을 통해 칩 인터포저(1100)의 제 2 인터포저 패드들(1120)에 접속될 수 있다. 제 1 연결 단자들(1216)은 칩 인터포저(1100)의 제 2 인터포저 패드들(1120)과 베이스 회로층(1212) 사이에 제공될 수 있다.
칩 인터포저(1100)와 다이 스택(DS) 사이에 제 1 언더필(under fill) 막(1218)이 제공될 수 있다. 제 1 언더필 막(1218)은 칩 인터포저(1100)와 베이스 다이(1210) 사이의 공간을 채우고, 제 1 연결 단자들(1216)을 둘러쌀 수 있다.
칩 인터포저(1100) 상에 제 2 다이(1300)가 배치될 수 있다. 제 2 다이(1300)는 다이 스택(DS)과 이격되어 배치될 수 있다. 제 2 다이(1300)의 두께는 제 1 다이들(1220)의 두께보다 두꺼울 수 있다. 제 2 다이(1300)는 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 다이(1300)는 제 2 회로층(1302)을 포함할 수 있다. 제 2 회로층(1302)은 로직 회로를 포함할 수 있다. 즉, 제 2 다이(1300)는 로직 다이(logic die)일 수 있다. 제 2 다이(1300)의 하부면은 활성면(active surface)이고, 제 2 다이(1300)의 상부면은 비활성면(inactive surface)일 수 있다. 제 2 다이(1300)의 상기 하부면 상에 제 2 연결 단자들(1306)이 제공될 수 있다. 제 2 연결 단자들(1306)은 제 2 회로층(1302)의 집적 회로와 전기적으로 연결될 수 있다.
제 2 다이(1300)는 칩 인터포저(1100) 상에 실장될 수 있다. 예를 들어, 제 2 다이(1300)는 제 2 연결 단자들(1306)을 통해 칩 인터포저(1100)의 제 3 인터포저 패드들(1130)에 접속될 수 있다. 제 2 연결 단자들(1306)은 칩 인터포저(1100)의 제 3 인터포저 패드들(1130)과 제 2 회로층(1302) 사이에 제공될 수 있다.
칩 인터포저(1100)와 제 2 다이(1300) 사이에 제 2 언더필(under fill) 막(1308)이 제공될 수 있다. 제 2 언더필 막(1308)은 칩 인터포저(1100)와 제 2 다이(1300) 사이의 공간을 채우고, 제 2 연결 단자들(1306)을 둘러쌀 수 있다.
칩 인터포저(1100) 상에 제 2 몰딩막(1400)이 제공될 수 있다. 제 2 몰딩막(1400)은 칩 인터포저(1100)의 상부면을 덮을 수 있다. 제 2 몰딩막(1400)은 다이 스택(DS) 및 제 2 다이(1300)를 둘러쌀 수 있다. 제 2 몰딩막(1400)은 다이 스택(DS)의 상부면 및 제 2 다이(1300)의 상부면을 노출시킬 수 있다. 제 2 몰딩막(1400)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(1400)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 10에 도시된 바와 같이, 반도체 칩(500)은 패키지 기판(100)의 하부면(100b)에 실장될 수 있다. 예를 들어, 반도체 칩(500)은 패키지 기판(100)의 하부면(100b)과 접할 수 있으며, 반도체 칩(500)의 칩 인터포저(1100)의 제 1 인터포저 패드들(1110)이 패키지 기판(100)의 제 4 기판 패드들(128)에 접속될 수 있다.
연결 기판(400) 및 반도체 칩(500) 상에 방열 부재(700, heat radiator)가 제공될 수 있다. 예를 들어, 방열 부재(700)는 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면과 접하도록 배치될 수 있다. 일 예로, 방열 부재(700)는 반도체 칩(500)의 다이 스택(DS) 및 제 2 다이(1300)를 덮을 수 있으며, 접착 필름(710)을 이용하여 다이 스택(DS)의 후면 및 제 2 다이(1300)의 후면에 접착될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하여, 패키지 기판(100) 상에 모듈 소켓(220)이 배치될 수 있다. 모듈 소켓(220)은 패키지 기판(100)의 상부면(100a) 상에서 패키지 기판(100)의 중심 영역(CR)에 배치될 수 있다. 모듈 소켓(220)은 전력 모듈(200)이 접속되기 위한 소켓(socket) 일 수 있다. 예를 들어, 모듈 소켓(220)은 그의 상부에 전력 모듈(200)이 결착되기 위한 삽입구를 가질 수 있다.
모듈 소켓(220)은 패키지 기판(100)에 실장될 수 있다. 모듈 소켓(220)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 모듈 소켓(220)의 아래에는 소켓 단자들(230)이 제공될 수 있다. 모듈 소켓(220)은 소켓 단자들(230)을 통해 패키지 기판(100)에 실장될 수 있다. 소켓 단자들(230)은 모듈 소켓(220)의 패드들과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다. 도시한 바와는 다르게, 모듈 소켓(220)은 와이어 본딩(wire bonding) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 모듈 소켓(220)의 상부면 상에 상기 삽입구와 이격되도록 패드들이 제공될 수 있으며, 모듈 소켓(220)의 상기 패드들로부터 패키지 기판(100)의 제 2 기판 패드들(124)을 연결하는 본딩 와이어(bonding wire)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
전력 모듈(200)이 모듈 소켓(220)이 접속될 수 있다. 예를 들어, 전력 모듈(200)이 모듈 소켓(220)의 상기 삽입구에 삽입되어, 모듈 소켓(220)과 전기적으로 연결될 수 있다. 전력 모듈(200)은 모듈 소켓(220)을 이용하여 패키지 기판(100)에 연결될 수 있다.
패키지 기판(100) 상에 적어도 하나의 인터포저(320)가 배치될 수 있다. 인터포저(320)는 패키지 기판(100)의 상부면(100a) 상에서 패키지 기판(100)의 주변 영역(PR)에 배치될 수 있다. 인터포저(320)는 그의 위에 배치되는 커넥터(300)를 재배선할 수 있다.
인터포저(320)는 패키지 기판(100)에 실장될 수 있다. 인터포저(320)는 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 인터포저(320)의 아래에는 인터포저 단자들(330)이 제공될 수 있다. 인터포저(320)는 인터포저 단자들(330)을 통해 패키지 기판(100)에 실장될 수 있다. 인터포저 단자들(330)은 인터포저(320)의 패드들과 패키지 기판(100)의 제 2 기판 패드들(124)을 연결할 수 있다. 도시한 바와는 다르게, 인터포저(320)는 와이어 본딩(wire bonding) 방식으로 패키지 기판(100)에 실장될 수 있다.
인터포저(320) 상에 적어도 하나의 커넥터(300)가 배치될 수 있다. 커넥터(300)는 인터포저(320)에 실장될 수 있다. 커넥터(300)는 플립 칩(flip chip) 방식으로 인터포저(320)에 실장될 수 있다. 예를 들어, 커넥터(300)의 전면은 인터포저(320)을 향할 수 있다. 이때, 커넥터(300)의 커넥터 패드들의 아래에는 커넥터 단자들(310)이 제공될 수 있다. 커넥터(300)는 커넥터 단자들(310)을 통해 인터포저(320)에 실장될 수 있다. 도시한 바와는 다르게, 커넥터(300)는 와이어 본딩(wire bonding) 방식으로 인터포저(320)에 실장될 수 있다.
본 발명에 따르면, 필요에 따라 반도체 패키지(220)는 모듈 소켓(220) 및 인터포저(320) 중 어느 하나만 제공되거나, 또는 모듈 소켓(220) 및 인터포저(320) 모두 제공될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12를 참조하여, 반도체 패키지는 고정 부재(900)를 더 포함할 수 있다. 고정 부재(900)는 패키지 기판(100), 연결 기판(400) 및 방열 부재(700)를 수직으로 관통할 수 있다. 고정 부재(900)는 패키지 기판(100)의 상부면(100a) 및 방열 부재(700)의 하부면에 제공되는 고정부(910)에 연결될 수 있다. 고정부(910)는 패키지 기판(100) 및 방열 부재(700)를 서로를 향하여 밀착시킬 수 있으며, 고정 부재(900)는 패키지 기판(100) 및 방열 부재(700)를 고정할 수 있다.
본 발명의 실시예들에 따르면, 수직으로 적층되는 패키지 기판(100), 연결 기판(400) 및 방열 부재(700)가 고정 부재(900)에 의해 고정될 수 있다. 따라서 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다. 또한, 방열 부재(700)가 고정 부재(900)에 의해 반도체 칩(500)에 보다 밀착됨에 따라, 반도체 칩(500)으로부터 방열 부재(700)을 통한 방열 효율이 향상될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13을 참조하여, 연결 기판(400) 및 반도체 칩(500) 상에 제 1 방열 부재(700-1)가 제공될 수 있다. 제 1 방열 부재(700-1)는 연결 기판(400)의 하부면 및 반도체 칩(500)의 하부면(500b)과 접하도록 배치될 수 있다. 제 1 방열 부재(700-1)는 제 1 접착 필름(710-1)을 이용하여 연결 기판(400) 및 반도체 칩(500)에 부착될 수 있다.
반도체 패키지는 제 2 방열 부재(700-2)를 더 포함할 수 있다. 제 2 방열 부재(700-2)는 전력 모듈(200)의 상부면 상에 제공될 수 있다. 제 2 방열 부재(700-2)는 전력 모듈(200)과 상기 상부면과 접하도록 배치될 수 있다. 제 2 방열 부재(700-2)는 제 2 접착 필름(710-2)을 이용하여 전력 모듈(200)에 부착될 수 있다.
본 발명의 실시예들에 따르면, 제 1 방열 부재(700-1)를 이용하여 반도체 칩(500)에서 발생하는 열을 방출하고, 제 2 방열 부재(700-2)를 이용하여 전력 모듈(200)에서 발생하는 열을 방출할 수 있다. 따라서, 반도체 패키지의 방열 효율이 향상될 수 있으며, 반도체 패키지의 구동 안정성이 향상될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 15는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 사시도로, 패키지 기판, 전력 모듈들, 커넥터들 및 반도체 칩들의 배치를 개략적으로 나타낸 것이다.
도 14 및 도 15를 참조하여, 전력 모듈(200) 및 커넥터(300)가 복수로 제공될 수 있다. 복수의 전력 모듈(200)은 패키지 기판(100)의 중심 영역(CR) 상에서 복수의 오와 열을 갖도록 배열될 수 있다. 복수의 커넥터들(300)은 중심 영역(CR)을 사이에 두고 패키지 기판(100)의 주변 영역(PR) 상에 배치될 수 있다. 즉, 전력 모듈들(200)은 커넥터들(300) 사이에 위치할 수 있다.
반도체 칩(500)이 복수로 제공될 수 있다. 복수의 반도체 칩들(500)은 연결 기판(400)의 오프닝(402) 내에 배치될 수 있다. 이때, 반도체 칩들(500)의 배치는 전력 모듈들(200)의 배치에 대응될 수 있다. 예를 들어, 하나의 전력 모듈(200)은 적어도 둘 이상의 반도체 칩들(500)과 수직으로 오버랩(overlap)될 수 있다. 상기 하나의 전력 모듈(200) 및 그와 오버랩되는 반도체 칩들(500)은 하나의 타일을 구성할 수 있다. 전력 모듈(200)의 평면 배열에 따라, 상기 타일들 또한 패키지 기판(100)의 중심 영역(CR) 상에서 복수의 오와 열을 갖도록 배열될 수 있다. 도 15에서는 하나의 전력 모듈(200)의 아래에서 반도체 칩들(500)이 격자 형태로 배열되는 것을 도시하였으나 본 발명이 이에 한정되는 것은 아니다. 하나의 전력 모듈(200)의 아래에서 반도체 칩들(500)은 일렬로 배열되거나, 또는 다양한 배치로 배열될 수 있다.
도 16 내지 도 23은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하여, 연결 기판(400)이 제공될 수 있다. 연결 기판(400)은 베이스층(410) 및 베이스층(410) 내에 제공되는 배선 패턴인 도전부(420)를 포함할 수 있다. 도전부(420)는 하부 패드들(426), 비아들(424) 및 상부 패드들(422)을 포함할 수 있다. 여기서, '하부' 및 '상부'에 대한 명칭은 최종 결과물에서의 패드들의 위치에 따른 것으로, 중간 제조 공정에서의 패드들의 위치와는 무관할 수 있다.
연결 기판(400) 내에 오프닝(402)이 형성될 수 있다. 오프닝(402)은 연결 기판(400)을 관통하도록 연결 기판(400)의 일부 영역을 제거하여 형성될 수 있다. 예를 들어, 오프닝(402)을 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 상기 제거되는 연결 기판(400)의 일부 영역은 후술되는 공정에서 반도체 칩(500, 도 17 참조)가 제공되는 공간일 수 있다.
연결 기판(400)이 제 1 캐리어 기판(2000) 상에 부착될 수 있다. 일 예로, 제 1 캐리어 기판(2000)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 1 캐리어 기판(2000)은 그의 상부면 상에 제공되는 접착 부재(2010)를 통해 연결 기판(400)의 하부면과 접착될 수 있다. 일 예로, 접착 부재(2010)는 접착 테이프를 포함할 수 있다.
도 17을 참조하여, 반도체 칩(500)이 제 1 캐리어 기판(2000) 상에 제공될 수 있다. 반도체 칩(500)은 연결 기판(400)의 오프닝(402) 내에 제공될 수 있다. 이때, 반도체 칩(500)은 그의 활성면(500a, active surface)이 제 1 캐리어 기판(2000)을 향하도록 배치될 수 있다.
제 1 캐리어 기판(2000) 상에 절연층(600)이 형성될 수 있다. 절연층(600)은 연결 기판(400) 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 연결 기판(400)과 반도체 칩(500) 사이를 채울 수 있다. 더하여, 상기 절연 물질은 연결 기판(400)의 상부면 및 반도체 칩(500)의 비활성면(500b)을 덮을 수 있다. 상기 절연 물질은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 18을 참조하여, 절연층(600) 상에 제 2 캐리어 기판(2100)이 부착될 수 있다. 일 예로, 제 2 캐리어 기판(2100)은 유리 또는 폴리머를 포함하는 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 2 캐리어 기판(2100)은 그의 하부면 상에 제공되는 접착 부재(2110)를 통해 절연층(600)의 상부면과 접착될 수 있다. 일 예로, 접착 부재(2110)는 접착 테이프를 포함할 수 있다.
이후, 제 1 캐리어 기판(2000)이 제거되어 연결 기판(400)의 하부면 및 반도체 칩(500)의 활성면(500a)이 노출될 수 있다. 제 1 캐리어 기판(2000) 상에 접착 부재(2010)가 존재하는 경우, 접착 부재(2010) 또한 제 1 캐리어 기판(2000)과 함께 제거될 수 있다.
도 19를 참조하여, 제 2 캐리어 기판(2100)이 반전될 수 있다. 이에 따라, 연결 기판(400)및 반도체 칩(500)이 제 2 캐리어 기판(2100) 상에 위치할 수 있고, 반도체 칩(500)의 활성면(500a)이 상방을 향할 수 있다.
연결 기판(400) 및 반도체 칩(500)의 상에 패키지 기판(100)이 형성될 수 있다. 예를 들어, 기판 절연 패턴(110) 및 기판 배선 패턴(120)이 연결 기판(400)의 상부면 및 반도체 칩(500)의 활성면(500a) 상에 형성되어, 패키지 기판(100)이 제조될 수 있다. 보다 구체적으로는, 연결 기판(400)의 상부면 및 반도체 칩(500)의 활성면(500a) 상에 절연층을 형성하고, 상기 절연층을 패터닝하여 연결 기판(400)의 상부 패드들(422) 및 반도체 칩(500)의 칩 패드들(510)을 노출시키고, 상기 절연층 아래에 도전층을 형성하고, 상기 도전층을 형성하여 기판 배선 패턴(120)이 형성될 수 있다. 상기와 같이 하나의 기판 배선층이 형성될 수 있으며, 상기의 공정을 반복 수행하여 복수의 기판 배선층을 갖는 패키지 기판(100)이 형성될 수 있다. 기판 배선 패턴(120)은 연결 기판(400)의 상부 패드들(422) 및 반도체 칩(500)의 칩 패드들(510)과 접속될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 기판 배선 패턴(120)은 패키지 기판(100)에 전력 모듈(200)을 실장하기 위한 제 1 기판 패드들(122) 및 커넥터(300)를 실장하기 위한 제 2 기판 패드들(124)에 해당할 수 있다.
이후, 최상단의 상기 기판 배선층 상에 절연막을 형성한 후, 제 1 기판 패드들(122) 및 제 2 기판 패드들(124)을 노출하는 리세스를 형성하여 제 1 보호층(102)이 형성될 수 있다.
도 20을 참조하여, 패키지 기판(100) 상에 전력 모듈(200) 및 커넥터(300)가 실장될 수 있다. 전력 모듈(200) 및 커넥터(300)는 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 전력 모듈(200)의 패드 상에 모듈 단자들(210)을 제공한 후, 모듈 단자들(210)이 패키지 기판(100)의 제 1 기판 패드들(122) 상에 위치하도록 전력 모듈(200)을 위치시키고, 모듈 단자들(210)에 리플로우(reflow) 공정을 수행하여 전력 모듈(200)이 패키지 기판(100)에 실장될 수 있다. 예를 들어, 커넥터(300)의 패드 상에 커넥터 단자들(310)을 제공한 후, 커넥터 단자들(310)이 패키지 기판(100)의 제 2 기판 패드들(124) 상에 위치하도록 커넥터(300)를 위치시키고, 커넥터 단자들(310)에 리플로우(reflow) 공정을 수행하여 커넥터(300)가 패키지 기판(100)에 실장될 수 있다.
이와는 다르게, 도 21에 도시된 바와 같이, 패키지 기판(100)에 전력 모듈(200) 및 커넥터(300)가 실장되기 전에, 패키지 기판(100)에 모듈 소켓(220) 및 인터포저(320)가 먼저 실장될 수 있다. 모듈 소켓(220)은 소켓 단자들(230)을 이용하여 패키지 기판(100)의 제 1 기판 패드들(122)에 실장되고, 인터포저(320)는 인터포저 단자들(330)을 이용하여 패키지 기판(100)의 제 2 기판 패드들(124)에 실장될 수 있다. 이후, 모듈 소켓(220)에 전력 모듈(200)이 접속되고, 인터포저(320)에 커넥터(300)가 실장될 수 있다. 이 경우, 도 11을 참조하여 설명된 반도체 패키지가 제조될 수 있다. 이하, 도 20의 실시예를 기준으로 계속 설명하도록 한다.
도 22를 참조하여, 제 2 캐리어 기판(2100)이 제거되어 연결 기판(400)의 하부면 및 반도체 칩(500)의 비활성면(500b)이 노출될 수 있다. 제 2 캐리어 기판(2100) 상에 접착 부재(2110)가 존재하는 경우, 접착 부재(2110) 또한 제 2 캐리어 기판(2100)과 함께 제거될 수 있다.
연결 기판(400) 및 반도체 칩(500) 상에 방열 부재(700)가 부착될 수 있다. 예를 들어, 노출된 연결 기판(400)의 상기 하부면 및 반도체 칩(500)의 비활성면(500b) 상에 접착 필름(710)을 이용하여 방열 부재(700)가 접착될 수 있다.
상기와 같이, 도 1을 참조하여 설명한 반도체 패키지가 형성될 수 있다.
도 23을 참조하여, 도 22의 결과물 상에, 키지 기판(100), 연결 기판(400) 및 방열 부재(700)을 수직으로 관통하는 관통 홀(930)이 형성될 수 있다. 관통 홀(930)은 반도체 칩(500)으로부터 이격되도록 형성될 수 있다.
이후, 관통 홀(930) 내에 고정 부재(900)를 삽입하고, 이후 패키지 기판(100)의 상부면(100a) 및 방열 부재(700)의 하부면에서 고정 부재(900)와 결합되는 고정부(910)를 형성할 수 있다.
상기와 같이, 도 12를 참조하여 설명한 반도체 패키지가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 전력 모듈
300: 커넥터 400: 연결 기판
500: 반도체 칩 600: 절연층
610: 관통 전극 700: 방열 부재
800: 배선층 900: 고정 부재

Claims (20)

  1. 재배선 기판;
    상기 재배선 기판의 제 1 면에 실장되는 전력 모듈;
    상기 재배선 기판의 상기 제 1 면에 상기 전력 모듈과 수평으로 이격되어 실장되는 커넥터;
    상기 재배선 기판의 제 2 면에 실장되는 적어도 하나의 제 1 반도체 칩들; 및
    상기 재배선 기판의 상기 제 2 면 상에서 상기 제 1 반도체 칩들을 덮는 제 1 방열 부재를 포함하되,
    상기 제 1 반도체 칩들 각각은 상기 전력 모듈과 수직으로 적어도 일부가 오버랩(overlap)되고,
    상기 제 1 반도체 칩들은 상기 재배선 기판을 통해 상기 전력 모듈과 전기적으로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선 기판의 상기 제 2 면 상에서 상기 제 1 반도체 칩들을 둘러싸는 절연층; 및
    상기 절연층을 수직으로 관통하여 상기 패키지 기판에 접속되는 관통 전극을 더 포함하되,
    상기 제 1 반도체 칩들의 후면은 상기 절연층의 일면 상으로 노출되고,
    상기 제 1 방열 부재는 상기 제 1 반도체 칩들의 상기 후면에 접착되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 재배선 기판의 상기 제 2 면 상에 제공되고, 그의 내부를 관통하는 오프닝을 갖는 연결 기판, 상기 제 1 반도체 칩들은 상기 오프닝 내에 제공되고; 및
    상기 오프닝 내에서 상기 연결 기판과 상기 제 1 반도체 칩들 사이의 공간을 채우는 절연층을 더 포함하되,
    상기 제 1 방열 부재는 상기 연결 기판의 일면 및 상기 제 1 반도체 칩들의 상기 후면에 접착되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 재배선 기판의 상기 제 2 면 상에서 상기 제 1 반도체 칩들을 덮는 배선층, 상기 배선층은 상기 제 1 반도체 칩들을 향하는 제 3 면 및 상기 제 1 방열 부재를 향하는 제 4 면을 갖고;
    상기 제 1 반도체 칩들의 일측에서 상기 재배선 기판과 상기 배선층을 연결하는 수직 연결 단자; 및
    상기 배선층의 상기 제 4 면에 실장되는 적어도 하나의 제 2 반도체 칩들을 더 포함하되,
    상기 제 1 방열 부재는 상기 배선층의 상기 제 4 면 상에서 상기 제 2 반도체 칩들을 덮는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 재배선 기판과 상기 배선층 사이에서 상기 수직 연결 단자가 제공되지 않는 상기 제 1 반도체 칩들의 타측에 제공되는 수동 소자들을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 수직 연결 단자는 상기 제 1 반도체 칩들이 제공되는 오프닝을 갖는 연결 기판, 또는 관통 비아를 포함하고,
    상기 수동 소자들은 커패시터(capacitor), 인덕터(inductor) 또는 저항(resistor) 소자을 포함하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제 2 반도체 칩들의 일측에서 상기 배선층과 상기 제 1 방열 부재를 연결하는 수직 더미 단자를 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩들 각각은:
    상기 재배선 기판에 실장되는 제 1 인터포저;
    상기 제 1 인터포저 상에 배치되고, 수직으로 적층되는 제 1 다이들을 포함하는 다이 스택; 및
    상기 제 1 인터포저 상에 실장되고, 상기 다이 스택과 수평으로 이격되어 배치되는 제 2 다이를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 커넥터에 접속되는 케이블을 통해 외부 장치와 연결되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 전력 모듈 및 상기 커넥터는 상기 재배선 기판의 상기 제 1 면에 플립 칩(flip chip) 방식으로 실장되고,
    상기 제 1 반도체 칩들은 상기 재배선 기판의 상기 제 2 면에 접하되, 상기 제 1 반도체 칩들의 칩 패드들과 상기 재배선 기판의 기판 패드들은 직접 연결되는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 반도체 칩들의 일측에서 상기 제 1 방열 부재 및 상기 재배선 기판을 관통하는 고정 부재를 더 포함하되,
    상기 제 1 방열 부재는 상기 고정 부재에 의해 상기 재배선 기판에 고정되는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 재배선 기판의 상기 제 1 면 상에 실장되는 모듈 소켓을 더 포함하되,
    상기 전력 모듈은 상기 모듈 소켓에 결합되는 반도체 패키지.
  13. 재배선 기판, 상기 재배선 기판은 중심 영역 및 상기 중심 영역을 사이에 두고 상기 재배선 기판의 외측에 위치하는 주변 영역을 갖고;
    상기 중심 영역 상에서, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈;
    상기 재배선 기판의 제 2 면 상에 제공되는 방열 부재;
    상기 재배선 기판과 상기 방열 부재 사이에 제공되고, 그의 내부를 관통하는 제 1 오프닝을 갖는 제 1 연결 기판;
    상기 재배선 기판의 제 2 면에 실장되고, 상기 제 1 연결 기판의 상기 제 1 오프닝 내에 제공되는 적어도 하나의 제 1 반도체 칩들; 및
    상기 제 1 오프닝 내에서 상기 제 1 연결 기판과 상기 제 1 반도체 칩들 사이의 공간을 채우는 제 1 절연층을 포함하되,
    상기 제 1 반도체 칩들의 활성면은 상기 재배선 기판과 접하고,
    상기 제 1 반도체 칩들은 상기 재배선 기판을 통해 상기 전력 모듈과 전기적으로 연결되는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 주변 영역 상에서 상기 재배선 기판의 상기 제 1 면에 상기 전력 모듈과 수평으로 이격되어 실장되는 커넥터를 더 포함하되,
    상기 커넥터에 접속되는 케이블을 통해 외부 장치와 연결되는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 재배선 기판의 상기 제 1 면 상에 실장되는 제 1 인터포저를 더 포함하되,
    상기 커넥터는 상기 제 1 인터포저를 통해 상기 재배선 기판에 전기적으로 연결되는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 제 1 반도체 칩들은 상기 전력 모듈과 수직으로 오버랩(overlap)되는 반도체 패키지.
  17. 제 13 항에 있어서,
    상기 제 1 연결 기판과 상기 방열 부재 사이에 제공되는 배선층;
    상기 배선층과 상기 방열 부재 사이에 제공되고, 그의 내부를 관통하는 제 2 오프닝을 갖는 제 2 연결 기판;
    상기 배선층에 실장되고, 상기 제 2 연결 기판의 상기 제 2 오프닝 내에 제공되는 적어도 하나의 제 2 반도체 칩들; 및
    상기 제 2 오프닝 내에서 상기 제 2 연결 기판과 상기 제 2 반도체 칩들 사이의 공간을 채우는 제 2 절연층을 더 포함하되,
    상기 방열 부재는 상기 제 2 반도체 칩들의 후면에 접착되는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 연결 기판은 상기 재배선 기판과 상기 배선층을 연결하는 도전 패턴을 갖되, 상기 도전 패턴은 상기 제 1 연결 기판의 제 1 영역에 제공되고,
    상기 제 1 연결 기판은 상기 제 1 영역과 이격되어 배치되는 제 2 영역에 제공되는 수동 소자들을 더 포함하는 반도체 패키지.
  19. 제 13 항에 있어서,
    상기 전력 모듈은 상기 전력 모듈과 상기 재배선 기판 사이에 제공되는 연결 단자를 이용하여 상기 재배선 기판에 실장되고,
    상기 제 1 반도체 칩들의 칩 패드들과 상기 재배선 기판의 기판 패드들은 직접 연결되는 반도체 패키지.
  20. 재배선 기판, 상기 재배선 기판은 중심 영역 및 상기 중심 영역을 사이에 두고 상기 재배선 기판의 외측에 위치하는 주변 영역을 갖고;
    상기 중심 영역 상에서, 상기 재배선 기판의 제 1 면에 실장되는 전력 모듈들;
    상기 주변 영역 상에서, 상기 재배선 기판의 상기 제 1 면에 실장되는 커넥터;
    상기 재배선 기판의 상기 제 2 면에 실장되는 제 1 반도체 칩들; 및
    상기 재배선 기판 상에서 상기 제 1 반도체 칩들을 둘러싸는 제 1 절연층을 포함하되,
    상기 제 1 반도체 칩들 각각은:
    상기 재배선 기판 상에 실장되는 제 1 인터포저;
    상기 제 1 인터포저 상에 배치되고, 수직으로 적층되는 제 1 다이들을 포함하는 다이 스택;
    상기 제 1 인터포저 상에 실장되고, 상기 다이 스택과 수평으로 이격되어 배치되는 제 2 다이; 및
    상기 제 1 인터포저 상에서 상기 다이 스택 및 상기 제 2 다이를 둘러싸고, 상기 다이 스택의 상부면을 노출하는 몰딩막을 포함하고,
    상기 커넥터에 접속되는 케이블을 통해 외부 장치와 연결되는 반도체 패키지.
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