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KR20230027367A - 반도체 패키지 - Google Patents

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KR20230027367A
KR20230027367A KR1020210108784A KR20210108784A KR20230027367A KR 20230027367 A KR20230027367 A KR 20230027367A KR 1020210108784 A KR1020210108784 A KR 1020210108784A KR 20210108784 A KR20210108784 A KR 20210108784A KR 20230027367 A KR20230027367 A KR 20230027367A
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KR
South Korea
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substrate
semiconductor chip
layer
pattern
semiconductor
Prior art date
Application number
KR1020210108784A
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English (en)
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석경림
이방원
이석현
Original Assignee
삼성전자주식회사
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Publication date
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Priority to TW111115323A priority patent/TW202310302A/zh
Priority to CN202210672529.2A priority patent/CN115708200A/zh
Priority to US17/852,542 priority patent/US20230058497A1/en
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract

패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막 상에 배치되는 재배선층, 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판과 상기 재배선층을 연결하는 제 1 관통 비아, 상기 재배선층 상에 실장되는 제 2 반도체 칩, 상기 재배선층 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막, 및 상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층에 연결되는 제 2 관통 비아를 포함하는 반도체 패키지를 제공하되, 상기 제 1 관통 비아의 제 1 폭은 상기 제 2 관통 비아의 제 2 폭에 비해 작고, 상기 제 2 관통 비아는 상기 제 2 반도체 칩의 신호 회로와 전기적으로 플로팅(floating)되어있을 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 복수의 반도체 칩을 하나의 패키지로 구성한 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그 중의 하나가 여러 가지 반도체 칩들을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 온 패키지(Package on package, PoP)이다. 패키지 온 패키지(PoP)는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다. 그러나, 여러 반도체 칩들이 하나의 패키지에 직접됨에 따라 배선 레이아웃 또는 열 축적 등의 문제가 발생하고 있다.
본 발명이 해결하고자 하는 과제는 열 안정성 및 구동 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 제 1 반도체 칩, 상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막, 상기 제 1 몰딩막 상에 배치되는 재배선층, 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판과 상기 재배선층을 연결하는 제 1 관통 비아, 상기 재배선층 상에 실장되는 제 2 반도체 칩, 상기 재배선층 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막, 및 상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층에 연결되는 제 2 관통 비아를 포함할 수 있다. 상기 제 1 관통 비아의 제 1 폭은 상기 제 2 관통 비아의 제 2 폭에 비해 작을 수 있다. 상기 제 2 관통 비아는 상기 제 2 반도체 칩의 신호 회로와 전기적으로 플로팅(floating)되어있을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판에 실장되는 제 1 반도체 칩, 제 1 반도체 칩 상에 배치되는 제 2 기판, 상기 제 1 반도체 칩의 일측에서 상기 제 1 기판과 상기 제 2 기판을 직접 연결하는 제 1 관통 비아, 상기 제 2 기판에 실장되는 제 2 반도체 칩, 상기 제 2 반도체 칩 상에 배치되는 방열체, 상기 제 2 반도체 칩의 일측에서 상기 제 2 기판과 상기 방열체를 직접 연결하는 제 2 관통 비아, 및 상기 제 1 기판의 하부면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 2 관통 비아는 상기 제 2 반도체 칩과 전기적으로 절연될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 제 1 칩 단자를 이용하여 상기 패키지 기판의 제 1 기판 패드에 실장되는 제 1 반도체 칩, 상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막, 상기 제 1 반도체 칩의 일측에서 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판의 제 2 기판 패드에 접속되는 제 1 관통 비아, 상기 제 1 몰딩막 상에 배치되고, 상기 제 1 몰딩막 상으로 노출되는 상기 제 1 관통 비아에 접속되는 재배선층, 제 2 칩 단자를 이용하여 상기 재배선층의 신호 패드에 실장되는 제 2 반도체 칩, 상기 재배선층 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막, 상기 제 2 반도체 칩의 일측에서 상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층의 더미 패드에 접속되는 제 2 관통 비아, 및 상기 패키지 기판의 하부면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 2 관통 비아는 상기 제 2 반도체 칩 및 상기 제 1 관통 비아와 전기적으로 절연되어 있을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 2 기판과 제 1 기판이 제 1 관통 비아 하나만을 이용하여 직접 연결될 수 있다. 따라서, 제 2 반도체 칩과 제 1 기판 사이의 전기적 연결 거리가 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다.
더하여, 제 2 기판에 집중된 열, 및 제 1 및 제 2 반도체 칩들로부터 발생되는 열이 제 2 관통 비아를 통해 외부로 방출되기 용이할 수 있다. 이에 따라, 반도체 패키지 내의 온도가 낮을 수 있으며, 반도체 패키지의 열 안정성이 향상될 수 있으며, 구동 신뢰성이 향상될 수 있다.
또한, 제 2 관통 비아들은 외부로 전달되는 전자기파를 일부 차폐할 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 4는 재배선층의 일부 구성을 나타내는 개략적인 평면도이다.
도 5 내지 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13 내지 도 24는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 패키지 기판일 수 있다. 제 1 기판(100)은 상호 적층된 적어도 하나의 제 1 기판 배선층을 포함할 수 있다. 각각의 상기 제 1 기판 배선층은 제 1 기판 절연 패턴(110) 및 제 1 기판 절연 패턴(110) 내의 제 1 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 제 1 기판 배선층의 제 1 기판 배선 패턴(120)은 인접한 다른 제 1 기판 배선층의 제 1 기판 배선 패턴(120)과 전기적으로 연결될 수 있다.
제 1 기판 절연 패턴(110)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
제 1 기판 절연 패턴(110) 내에 제 1 기판 배선 패턴(120)이 제공될 수 있다. 제 1 기판 배선 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분은 제 1 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다, 상기 테일 부분은 제 1 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 1 기판 배선 패턴(120)은 T 형상의 단면을 가질 수 있다. 제 1 기판 배선 패턴(120)의 상부면, 즉 제 1 기판 배선 패턴(120)의 상기 헤드 부분의 상부면은 제 1 기판 절연 패턴(110)의 상부면 상으로 노출될 수 있다. 제 1 기판 배선 패턴(120)의 하부면, 즉 제 1 기판 배선 패턴(120)의 상기 테일 부분의 하부면은 제 1 기판 절연 패턴(110)의 하부면 상으로 노출될 수 있다. 어느 하나의 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 테일 부분은 그 아래에 배치되는 다른 하나의 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분에 접속될 수 있다. 제 1 기판 배선 패턴(120)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.
상기 제 1 기판 배선층들 중 최상단에 배치되는 제 1 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분은 제 1 기판(100)의 기판 패드들(122, 124)에 해당할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 최상단에 배치되는 제 1 기판 배선층에서, 제 1 기판 배선 패턴(120)의 상기 헤드 부분은 제 1 기판 절연 패턴(110)의 상부면 상에 위치할 수 있다. 즉, 기판 패드들(122, 124)은 제 1 기판 절연 패턴(110)의 상부면 상으로 돌출될 수 있다. 기판 패드들(122, 124)은 제 1 반도체 칩(200)을 실장하기 위한 제 1 기판 패드(122), 및 제 1 관통 비아(410)가 접속되기 위한 제 2 기판 패드(124)를 포함할 수 있다.
상기 제 1 기판 배선층들 중 최하단의 제 1 기판 배선층 아래에 제 3 기판 패드(126)가 제공될 수 있다. 제 3 기판 패드(126)는 제 1 기판 배선 패턴(120)에 접속될 수 있다. 제 3 기판 패드(126)는 도전 물질을 포함할 수 있다. 예를 들어, 제 3 기판 패드(126)은 구리(Cu)를 포함할 수 있다.
상기 최하단의 제 1 기판 배선층 아래에 기판 패시베이션막(130)이 제공될 수 있다. 기판 패시베이션막(130)은 제 1 기판(100)의 하부면 전체를 덮을 수 있다. 이때, 제 3 기판 패드(126)는 기판 패시베이션막(130)의 하부면 상으로 노출될 수 있다.
노출되는 제 3 기판 패드(126) 상에 외부 단자들(140)이 제공될 수 있다. 외부 단자들(140)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
도시하지는 않았으나, 제 1 기판 절연 패턴(110)과 제 1 기판 배선 패턴(120) 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 1 기판 배선 패턴(120)의 측면 및 바닥면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 기판 배선 패턴(120)과 제 1 기판 절연 패턴(110) 사이의 갭(gap), 즉 상기 배리어막의 두께는 50Å 내지 1000Å일 수 있다. 상기 배리어막은 타이타늄(Ti) 및 탄탈럼(Ta)과 같은 금속을 포함하거나, 또는 타이타늄 질화물(TiN) 및 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 제 1 기판(100)의 상부면 상에 배치될 수 있다. 제 1 반도체 칩(200)은, 일 예로, 메모리 칩(memory chip)일 수 있다. 또는, 제 1 반도체 칩(200)은 로직 칩(logic chip)일 수 있다. 제 1 반도체 칩(200)은 제 1 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 1 반도체 칩(200)은 제 1 베이스층(210) 및 제 1 기판(100)을 향하는 제 1 베이스층(210)의 일면에 제공되는 제 1 회로층(220)을 포함할 수 있다. 다른 실시예들에 따르면, 제 1 반도체 칩(200)은 제 1 회로층(220)과 대향하는 제 1 패시베이션막, 및 제 1 베이스층(210)을 관통하여 제 1 회로층(220)과 연결되는 적어도 하나의 칩 비아를 포함할 수 있다.
제 1 베이스층(210)은 실리콘(Si)을 포함할 수 있다. 제 1 베이스층(210)의 하부에 집적 소자 또는 집적 회로들이 형성될 수 있다.
제 1 회로층(220)은 제 1 베이스층(210)의 하부면 상에 제공될 수 있다. 제 1 회로층(220)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 1 회로층(220)은 제 1 절연 패턴(222) 내에 제공되는 제 1 회로 패턴(224)을 가질 수 있으며, 제 1 회로 패턴(224)은 제 1 베이스층(210) 내에 형성된 상기 집적 소자 또는 상기 집적 회로들에 접속될 수 있다. 제 1 회로 패턴(224)의 일부는 제 1 회로층(220)의 상부면 상으로 노출될 수 있으며, 제 1 회로 패턴(224)의 노출되는 일부는 제 1 반도체 칩(200)의 제 1 칩 패드(224, 설명의 편의를 위하여 제 1 회로 패턴(224)과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다. 제 1 회로층(220)이 제공되는 제 1 반도체 칩(200)의 하부면은 제 1 반도체 칩(200)의 활성면(active surface)일 수 있다.
제 1 반도체 칩(200)은 제 1 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 제 1 기판(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 회로층(220)은 제 1 기판(100)을 향할 수 있다. 이때, 제 1 반도체 칩(200)의 제 1 칩 패드(224)의 아래에는 제 1 칩 단자(230)가 제공될 수 있다. 제 1 반도체 칩(200)은 제 1 칩 단자(230)를 통해 제 1 기판(100)에 실장될 수 있다. 제 1 칩 단자(230)는 제 1 반도체 칩(200)의 제 1 칩 패드(224)와 제 1 기판(100)의 제 1 기판 패드(122)를 연결할 수 있다.
제 1 기판(100) 상에 제 1 몰딩막(310)이 제공될 수 있다. 제 1 몰딩막(310)은 제 1 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 평면적 관점에서 제 1 반도체 칩(200)를 둘러쌀 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면들을 덮을 수 있고, 제 1 반도체 칩(200)의 후면을 덮을 수 있다. 다른 실시예들에 따르면, 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 상기 후면을 노출시킬 수 있으며, 제 1 몰딩막(310)의 상부면과 제 1 반도체 칩(200)의 상기 후면은 공면(coplanar)을 이룰 수 있다. 제 1 몰딩막(310)은 제 1 기판(100)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 몰딩막(310)은 제 1 기판(100)과 제 1 반도체 칩(200) 사이에서 제 1 칩 단자(230)를 둘러쌀 수 있다. 제 1 몰딩막(310)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 1 기판(100) 상에 제 1 관통 비아(410)가 제공될 수 있다. 제 1 관통 비아(410)는 제 1 반도체 칩(200)의 일측에 배치될 수 있다. 제 1 관통 비아(410)는 제 1 몰딩막(310)을 수직으로 관통할 수 있다. 제 1 관통 비아(410)의 일단은 제 1 기판(100)을 향하여 연장되어 제 1 기판(100)의 제 2 기판 패드(124)에 접속될 수 있다. 제 1 관통 비아(410)의 다른 일단은 제 1 몰딩막(310)의 상부면으로 노출될 수 있다. 제 1 관통 비아(410)의 상부면은 제 1 몰딩막(310)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 관통 비아(410)는 제 1 몰딩막(310)을 수직으로 관통하는 원 기둥 형상 또는 다각형의 기둥 형상을 가질 수 있다. 제 1 관통 비아(410)의 제 1 폭(w1)은 제 1 기판(100)으로부터의 거리와 무관하게 따라 균일할 수 있다. 이와는 다르게, 제 1 관통 비아(410)의 폭은 제 1 기판(100)을 향할수록 작아질 수 있다. 제 1 관통 비아(410)는 후술되는 제 2 반도체 칩(600)을 제 1 기판(100)에 연결하기 위한 신호 배선을 구성할 수 있으며, 제 2 반도체 칩(600)이 실장되는 제 2 기판(500)과 제 1 기판(100)을 전기적으로 연결하기 위한 신호 전달 비아일 수 있다. 제 1 관통 비아(410)는 금속을 포함할 수 있다. 예를 들어, 제 1 관통 비아(410)는 구리(Cu)를 포함할 수 있다.
본 명세서에서 '관통 비아'라 함은, 어떠한 구성 요소를 수직으로 관통하는 비아라는 의미이며, '관통 비아'의 평면적 형상에 대해서는 제한되지 않는다. 즉, '관통 비아'의 형상은 원 기둥 또는 다각형의 기둥 형상을 포함하며, 그 외에 파티션 또는 벽 형상을 가질 수 있다.
제 1 몰딩막(310) 상에 제 2 기판(500)이 제공될 수 있다. 제 2 기판(500)은 상호 적층된 적어도 하나의 제 2 기판 배선층을 포함하는 재배선층일 수 있다. 각각의 상기 제 2 기판 배선층은 제 2 기판 절연 패턴(510) 및 제 2 기판 절연 패턴(510) 내의 제 2 기판 배선 패턴들(520, 530)을 포함할 수 있다. 어느 하나의 제 2 기판 배선층의 제 2 기판 배선 패턴들(520, 530)은 인접한 다른 제 2 기판 배선층의 제 2 기판 배선 패턴들(520, 530)과 전기적으로 연결될 수 있다. 제 2 기판(500)의 하부면은 제 1 몰딩막(310)의 상부면 및 제 1 관통 비아(410)의 상부면과 접할 수 있다.
제 2 기판 절연 패턴(510)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
제 2 기판 절연 패턴(510) 내에 제 2 기판 배선 패턴들(520, 530)이 제공될 수 있다. 제 2 기판 배선 패턴들(520, 530)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 기판 배선 패턴들(520, 530) 각각은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분은 제 2 기판(500) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다, 상기 테일 부분은 제 2 기판(500) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 2 기판 배선 패턴들(520, 530)은 T 형상의 단면을 가질 수 있다. 제 2 기판 배선 패턴들(520, 530)의 상부면, 즉 제 2 기판 배선 패턴들(520, 530)의 상기 헤드 부분의 상부면은 제 2 기판 절연 패턴(510)의 상부면 상으로 노출될 수 있다. 제 2 기판 배선 패턴들(520, 530)의 하부면, 즉 제 2 기판 배선 패턴들(520, 530)의 상기 테일 부분의 하부면은 제 2 기판 절연 패턴(510)의 하부면 상으로 노출될 수 있다. 어느 하나의 제 2 기판 배선층의 제 2 기판 배선 패턴들(520, 530)의 상기 테일 부분은 그 아래에 배치되는 다른 하나의 제 2 기판 배선층의 제 2 기판 배선 패턴들(520, 530)의 상기 헤드 부분에 접속될 수 있다. 제 2 기판 배선 패턴들(520, 530)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.
제 2 기판 배선 패턴들(520, 530)은 재배선 패턴(520) 및 더미 배선 패턴(530)을 포함할 수 있다. 재배선 패턴(520)은 제 2 기판(500)에 실장되는 제 2 반도체 칩(600)을 재배선 하기 위한 배선 패턴일 수 있으며, 제 2 반도체 칩(600)을 제 1 관통 비아(410)에 전기적으로 연결할 수 있다. 더미 배선 패턴(530)은 재배선 패턴(520)과 전기적으로 플로팅(floating)되어있는 배선 패턴일 수 있다. 즉, 더미 배선 패턴(530)은 제 2 반도체 칩(600), 재배선 패턴(520) 및 제 1 관통 비아(410)와 전기적으로 절연될 수 있다. 본 명세서에서 '플로팅(floating)'이란 대상 회로로부터 전기적으로 분리되어 있는 독립적인 별개의 회로를 구성하거나, 또는 전기적으로 완전히 절연되어 있는 것을 의미한다.
제 2 기판(500) 제 1 관통 비아(410)에 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 기판 배선층들 중 최하단에 배치되는 제 2 기판 배선층에서, 재배선 패턴(522)은 제 1 관통 비아(410)에 접속될 수 있다. 보다 상세하게는, 최하단의 제 2 기판 배선층의 재배선 패턴(522)의 테일 부분은 최하단의 제 2 기판 배선층의 제 2 기판 절연 패턴(510)을 관통하여 제 1 관통 비아(410)와 접할 수 있다. 제 2 기판(500)은 제 1 관통 비아(410)를 통해 제 1 기판(100) 및 제 1 반도체 칩(200)과 전기적으로 연결될 수 있다.
상기 제 2 기판 배선층들 중 최상단에 배치되는 제 2 기판 배선층의 재배선 패턴(520)의 상기 헤드 부분은 제 4 기판 패드(524)에 해당할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 최상단에 배치되는 제 2 기판 배선층에서, 재배선 패턴(520)의 상기 헤드 부분은 제 2 기판 절연 패턴(510)의 상부면 상에 위치할 수 있다. 즉, 제 4 기판 패드(524)는 제 2 기판 절연 패턴(510)의 상부면 상으로 돌출될 수 있다. 제 4 기판 패드(524)은 제 2 반도체 칩(600)을 실장하기 위한 신호 패드(signal pad)일 수 있다.
상기 제 2 기판 배선층들 중 최상단에 배치되는 제 2 기판 배선층의 더미 배선 패턴(530)의 상기 헤드 부분은 제 5 기판 패드(532)에 해당할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 최상단에 배치되는 제 2 기판 배선층에서, 더미 배선 패턴(530)의 상기 헤드 부분은 제 2 기판 절연 패턴(510)의 상부면 상에 위치할 수 있다. 즉, 제 5 기판 패드(532)는 제 2 기판 절연 패턴(510)의 상부면 상으로 돌출될 수 있다. 제 5 기판 패드(532)은 제 2 반도체 칩(600), 제 2 기판(500)의 재배선 패턴(520), 및 제 1 관통 비아(410)와 전기적으로 절연되는 더미 패드(dummy pad)일 수 있다.
도시하지는 않았으나, 제 2 기판 절연 패턴(510)과 제 2 기판 배선 패턴들(520, 530) 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 2 기판 배선 패턴들(520, 530)의 측면 및 바닥면을 콘포멀(conformal)하게 덮을 수 있다. 제 2 기판 배선 패턴들(520, 530)과 제 2 기판 절연 패턴(510) 사이의 갭(gap), 즉 상기 배리어막의 두께는 50Å 내지 1000Å일 수 있다. 상기 배리어막은 타이타늄(Ti) 및 탄탈럼(Ta)과 같은 금속을 포함하거나, 또는 타이타늄 질화물(TiN) 및 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
제 2 기판(500) 상에 제 2 반도체 칩(600)이 배치될 수 있다. 제 2 반도체 칩(600)은 제 2 기판(500)의 상부면 상에 배치될 수 있다. 제 2 반도체 칩(600)은, 일 예로, 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(600)은 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphic processing unit; GPU) 또는 신경망 처리 장치(neural processing unit; NPU)와 같은 처리 장치를 포함할 수 있다. 제 2 반도체 칩(600)은 제 2 기판(500) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 2 반도체 칩(600)은 제 2 기판(500)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 2 반도체 칩(600)은 제 1 반도체 칩(200)과 수직으로 오버랩(overlap)될 수 있다. 즉, 제 2 반도체 칩(600)은 평면적 관점에서 보자면 제 1 반도체 칩(200)을 덮을 수 있다. 제 2 반도체 칩(600)의 두께는 제 1 반도체 칩(200)의 두께보다 클 수 있다. 제 2 반도체 칩(600)은 제 2 베이스층(610), 제 2 베이스층(610)의 일면에 제공되는 제 2 회로층(620)을 포함할 수 있다.
제 2 베이스층(610)은 실리콘(Si)을 포함할 수 있다. 제 2 베이스층(610)의 하부에 집적 소자 또는 집적 회로들이 형성될 수 있다.
제 2 회로층(620)은 제 2 베이스층(610)의 하부면 상에 제공될 수 있다. 제 2 회로층(620)은 제 2 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 2 회로층(620)은 제 2 절연 패턴(622) 내에 제공되는 제 2 회로 패턴(624)을 가질 수 있으며, 제 2 회로 패턴(624)은 제 2 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 제 2 회로 패턴(624)의 일부는 제 2 회로층(620)의 하부면 상으로 노출될 수 있으며, 제 2 회로 패턴(624)의 노출되는 일부는 제 2 반도체 칩(600)의 제 2 칩 패드(624, 설명의 편의를 위하여 제 2 회로 패턴(624)과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다. 제 2 회로층(620)이 제공되는 제 2 반도체 칩(600)의 하부면은 제 2 반도체 칩(600)의 활성면(active surface)일 수 있다.
제 2 반도체 칩(600)은 제 2 기판(500)에 실장될 수 있다. 제 2 반도체 칩(600)은 플립 칩(flip chip) 방식으로 제 2 기판(500)에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(600)의 제 2 회로층(620)은 제 2 기판(500)을 향할 수 있다. 이때, 제 2 반도체 칩(600)의 제 2 회로 패턴(624) 중 노출되는 제 2 칩 패드(624)의 아래에는 제 2 칩 단자(630)가 제공될 수 있다. 제 2 반도체 칩(600)은 제 2 칩 단자(630)를 통해 제 2 기판(500)에 실장될 수 있다. 제 2 칩 단자(630)는 제 2 반도체 칩(600)의 제 2 칩 패드(624)와 제 2 기판(500)의 제 4 기판 패드(524)를 연결할 수 있다. 제 2 반도체 칩(600)은 제 2 칩 단자(630), 제 2 기판(500) 및 제 1 관통 비아(410)를 통해 제 1 기판(100) 및 제 1 반도체 칩(200)과 연결될 수 있다.
본 발명의 실시예들에 따르면, 제 2 반도체 칩(600)이 실장되는 제 2 기판(500)이 별도의 구성 요소 없이 제 1 관통 비아(410)에 직접 연결될 수 있다. 즉, 제 2 기판(500)과 제 1 기판(100)이 제 1 관통 비아(410) 하나만을 이용하여 직접 연결될 수 있으며, 제 2 반도체 칩(600)은 제 2 기판(500) 및 제 1 관통 비아(410)만을 통해 제 1 기판(100)에 연결될 수 있다. 따라서, 제 2 반도체 칩(600)과 제 1 기판(100) 사이의 전기적 연결 거리가 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다.
제 2 기판(500) 상에 제 2 몰딩막(320)이 제공될 수 있다. 제 2 몰딩막(320)은 제 2 기판(500)의 상부면을 덮을 수 있다. 제 2 몰딩막(320)은 평면적 관점에서 제 2 반도체 칩(600)을 둘러쌀 수 있다. 제 2 몰딩막(320)은 제 2 반도체 칩(600)의 측면을 덮을 수 있고, 제 2 반도체 칩(600)의 후면을 덮을 수 있다. 제 2 몰딩막(320)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 2 기판(500) 상에 제 2 관통 비아(420)가 제공될 수 있다. 제 2 관통 비아(420)는 제 2 반도체 칩(600)의 일 측에 배치될 수 있다. 제 2 관통 비아(420)는 제 2 몰딩막(320)을 수직으로 관통할 수 있다. 제 2 관통 비아(420)의 일단은 제 2 기판(500)을 향하여 연장되어 제 2 기판(500)의 제 5 기판 패드(532)에 접속될 수 있다. 제 2 관통 비아(420)의 다른 일단은 제 2 몰딩막(320)의 상부면으로 노출될 수 있다. 제 2 관통 비아(420)의 상부면은 제 2 몰딩막(320)의 상부면과 공면(coplanar)을 이룰 수 있다. 도 1에서는 제 2 관통 비아(420)가 제 1 관통 비아(410)의 상방에 위치하는 것으로 도시하였으나, 제 2 관통 비아(420)와 제 1 관통 비아(410)가 수직으로 정렬될 필요는 없다. 즉, 제 2 관통 비아(420)와 제 1 관통 비아(410)가 수직으로 중첩되지 않을 수 있으며, 제 2 관통 비아(420)와 제 1 관통 비아(410)는 제 2 기판(500)에 평행한 일 방향으로 서로 쉬프트(shift)되어 배치될 수 있다. 제 2 관통 비아(420)가 제 2 기판(500)의 재배선 패턴(520)에 접속되지 않는 바, 제 2 관통 비아(420)의 배치는 제 2 기판(500)의 재배선 레이아웃에 구애받지 않을 수 있으며, 제 2 관통 비아(420)의 배치는 필요에 따라 다양하게 제공될 수 있다.
제 2 관통 비아(420)는 제 2 몰딩막(320)을 수직으로 관통하는 원 기둥 형상 또는 다각형의 기둥 형상을 가질 수 있다. 제 2 관통 비아(420)의 제 2 폭(w2)은 제 2 기판(500)으로부터의 거리와 무관하게 따라 균일할 수 있다. 이와는 다르게, 제 2 관통 비아(420)의 폭은 제 2 기판(500)을 향할수록 작아질 수 있다. 제 2 관통 비아(420)는 금속을 포함할 수 있다. 예를 들어, 제 2 관통 비아(420)는 구리(Cu)를 포함할 수 있다.
제 2 관통 비아(420)는 더미 배선 패턴(530)과 함께 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)으로부터 제 2 기판(500)을 통해 전달되는 열을 외부로 방출하기 위한 열 전달 경로를 제공할 수 있으며, 제 2 관통 비아(420)는 상기 열을 제 2 몰딩막(320) 외부로 전달하기 위한 열 전달 비아일 수 있다. 제 2 관통 비아(420)는 제 2 기판(500)의 제 5 기판 패드(532)로부터 열을 전달받을 수 있다. 상기 열은 제 2 몰딩막(320)의 상부면으로 노출된 제 2 관통 비아(420)의 상부면을 통해 외부로 방출될 수 있다. 제 2 관통 비아(420)의 상부면 상에는 별도의 전기적 연결 요소가 제공되지 않을 수 있다.
제 1 반도체 칩(200) 및 제 2 반도체 칩(600) 사이의 제 2 기판(500)은 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)으로부터 열이 전달될 수 있다. 본 발명의 실시예들에 따르면, 제 1 및 제 2 반도체 칩들(200, 600) 및 제 2 기판(500)의 열을 방출하기 위하여, 제 2 몰딩막(320)보다 열 전도율이 높은 금속의 제 2 관통 비아(420)가 제공될 수 있다. 제 2 기판(500)에 집중된 열, 및 제 1 및 제 2 반도체 칩들(200, 600)로부터 발생되는 열이 제 2 관통 비아(420)를 통해 외부로 방출되기 용이할 수 있다. 이에 따라, 반도체 패키지 내의 온도가 낮을 수 있으며, 반도체 패키지의 열 안정성이 향상될 수 있으며, 구동 신뢰성이 향상될 수 있다.
제 2 관통 비아(420)의 열 전달을 향상시키기 위하여, 제 2 관통 비아(420)는 두꺼운 폭을 갖도록 제공될 수 있다. 예를 들어, 열 전달 비아인 제 2 관통 비아(420)의 제 2 폭(w2)은 신호 전달 비아인 제 1 관통 비아(410)의 제 1 폭(w1)보다 두꺼울 수 있다. 제 2 폭(w2)은 제 1 폭(w1)의 1.2배 내지 4배일 수 있다. 제 2 관통 비아(420)의 종횡비(aspect ratio), 즉 제 2 관통 비아(420)의 높이(h)를 제 2 관통 비아(420)의 제 2 폭(w2)으로 나눈 값은 0.3 내지 1일 수 있다. 제 2 관통 비아(420)가 두꺼운 폭을 가짐에 따라, 제 2 관통 비아(420)에 의한 수직 방향으로의 열 전달 효율이 보다 향상될 수 있다.
제 2 관통 비아(420)의 열 전달을 향상시키기 위하여, 제 2 관통 비아(420)는 복수로 제공될 수 있다. 도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들로, 재배선층의 제 2 관통 비아의 형상 및 배치를 나타낸다. 도 2에 도시된 바와 같이, 복수로 제공된 제 2 관통 비아들(420)은 제 2 반도체 칩(600)을 둘러쌀 수 있다. 제 2 관통 비아들(420)이 제 2 반도체 칩(600)과 인접하여 제 2 반도체 칩(600)의 주변에 배치됨에 따라, 제 2 반도체 칩(600) 및 제 2 기판(500)의 중심부로부터 제 2 관통 비아들(420)을 향하는 열 전달 경로가 짧은 수 있다. 또한, 제 2 관통 비아들(420)이 복수로 제공됨에 따라, 제 2 기판(500)으로부터의 열 전달 경로가 다양화될 수 있으며, 제 2 관통 비아들(420)에 의한 수직 방향으로의 열 전달 효율이 보다 향상될 수 있다.
도 2에서는 제 2 관통 비아들(420)이 원기둥 형상인 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 관통 비아들(420)은 제 2 기판(500) 상에서 제 2 기판(500)의 상부면과 평행한 일 방향으로 연장되는 벽 형상을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제 2 관통 비아들(420)은 평면적 관점에서 제 2 반도체 칩(600)을 둘러싸는 폐곡선 형상의 평면 형상을 가질 수 있다. 제 2 관통 비아(420)는 하나의 제 2 관통 비아(420)만 제공되거나, 또는 서로를 둘러싸는 복수의 제 2 관통 비아들(420)로 제공될 수 있다. 또는, 도시된 바와는 다르게, 제 2 관통 비아들(420)은 제 2 반도체 칩(600)의 측면들을 따라 연장되는 복수의 벽들일 수 있다. 제 2 관통 비아들(420)이 벽 형상을 갖는 경우, 제 2 관통 비아들(420)은 외부로부터 제 2 반도체 칩(600)으로 또는 제 2 반도체 칩(600)으로부터 외부로 전달되는 전자기파를 일부 차폐할 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다.
제 2 기판(500) 내에서의 열 전달을 향상시키기 위하여, 제 2 기판(500)의 더미 배선 패턴(530)은 다양한 평면 형상을 가질 수 있다. 도 4는 제 2 기판의 일부 구성을 나타내는 개략적인 평면도로 제 2 기판의 더미 배선 패턴을 설명하기 위한 도면이다. 도 4에서는 설명의 편의를 위하여 제 2 기판의 구성 중 더미 배선 패턴 만을 도시하고 있으며, 더미 배선 패턴의 수직적 연결은 생략하고 더미 배선 패턴의 수평적 연장 만을 도시한다.
도 4에 도시된 바와 같이, 제 2 기판(500)의 더미 배선 패턴(530)은 제 2 반도체 칩(600)의 하방에서 제 2 반도체 칩(600)의 외측으로 연장될 수 있다. 일 예로, 더미 배선 패턴(530)의 평면 형상은 제 2 반도체 칩(600)의 하방으로부터 연장되는 방사형일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 예로, 더미 배선 패턴(530)은 제 2 반도체 칩(600)의 하방으로부터 제 2 기판(500)의 측면들에 수직한 방향을 따라 제 2 기판(500)의 측면들을 향하여 연장될 수 있다. 그 외에, 더미 배선 패턴(530)은 제 2 반도체 칩(600)의 하방에서 제 5 기판 패드(532)를 향하여 연장되는 다양한 평면 형상을 가질 수 있다. 구체적으로는, 더미 배선 패턴(530)의 제 1 단부(534)는 제 2 반도체 칩(600)의 하방에 위치할 수 있다. 더미 배선 패턴(530)의 제 2 단부(532)는 평면적 관점에서 제 2 반도체 칩(600)의 일측에 위치할 수 있으며, 제 2 단부(532)는 제 5 기판 패드(532)일 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)에서 발생한 열은 제 2 반도체 칩(600)과 인접한 더미 배선 패턴(530)의 제 1 단부(534)로부터 더미 배선 패턴(530)을 따라 더미 배선 패턴(530)의 제 2 단부(532)로 전달될 수 있다. 제 2 기판(500)은 평면적으로 그의 중심부와 오버랩되는 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)에 의하여 외각부에 비하여 중심부에 많은 열이 제공될 수 있으며, 더미 배선 패턴(530)은 제 2 기판(500)의 중심부의 열을 제 2 기판(500)의 외측의 제 2 관통 비아(420)로 전달할 수 있다. 더미 배선 패턴(530)은 열 전도율이 높은 금속으로 구성될 수 있으며, 제 2 반도체 칩(600)으로부터 제 2 관통 비아(420)까지의 열 전달 효율이 높을 수 있다. 즉, 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)의 열이 제 2 기판(500) 및 제 2 관통 비아(420)를 통해 외부로 방출되기 용이하며, 반도체 패키지의 열 안정성이 향상될 수 있으며, 구동 신뢰성이 향상될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하의 실시예들에서, 도 1 내지 도 4의 실시예에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예와 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5를 참조하여, 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 상부면을 덮지 않을 수 있다. 이 경우, 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 상기 상부면에 제공되는 제 1 열 전달 물질막(212)을 통해 제 2 기판(500)의 하부면에 접착될 수 있다. 제 1 열 전달 물질막(212)의 상부면은 제 1 몰딩막(310)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 열 전달 물질막(212)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material: TIM)를 포함할 수 있다. 제 1 열 전달 물질막(212)은 제 1 반도체 칩(200)에서 발생하는 열을 제 2 기판(500)에 전달할 수 있으며, 제 2 기판(500)의 더미 배선 패턴(530) 및 제 2 관통 비아(420)는 제 1 열 전달 물질막(212)을 통해 전달받은 제 1 반도체 칩(200)의 열을 외부로 효율적으로 방출시킬 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6을 참조하여, 제 2 몰딩막(320) 상에 방열체(700, heat radiator)가 제공될 수 있다. 예를 들어, 방열체(700)는 제 2 몰딩막(320)의 상부면 및 제 2 관통 비아(420)의 상부면과 접하도록 배치될 수 있다. 도시하지는 않았으나, 방열체(700)는 접착 필름을 이용하여 제 2 몰딩막(320) 상에 부착될 수 있다. 일 예로, 상기 접착 필름은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(TIM)를 포함할 수 있다. 방열체(700)는 제 2 관통 비아(420)로부터 전달받은 열을 외부로 방열할 수 있다. 방열체(700)는 히트 싱크(heat sink)를 포함할 수 있다. 제 2 관통 비아(420)와 연결되는 방열체(700)가 제공됨에 따라, 제 2 관통 비아(420)를 통한 열 방출 효율이 보다 향상될 수 있다.
다른 실시예들에 따르면, 방열체(700)는 제 2 반도체 칩(600)과 접착될 수 있다. 도 7을 참조하여, 제 2 몰딩막(320)은 제 2 반도체 칩(600)의 상부면을 덮지 않을 수 있다. 이 경우, 제 2 반도체 칩(600)은 제 2 반도체 칩(600)의 상기 상부면에 제공되는 제 2 열 전달 물질막(612)을 통해 방열체(700)의 하부면에 접착될 수 있다. 제 2 열 전달 물질막(612)의 상부면은 제 2 몰딩막(320)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 2 열 전달 물질막(612)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(TIM)를 포함할 수 있다. 제 2 열 전달 물질막(612)은 제 2 반도체 칩(600)에서 발생하는 열을 방열체(700)에 직접 전달할 수 있으며, 제 2 반도체 칩(600)의 열이 외부로 효율적으로 방출될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 8을 참조하여, 제 2 관통 비아(420)는 제 2 몰딩막(320)의 상부면 상으로 연장되는 연장부(422)를 가질 수 있다. 연장부(422)는 제 2 몰딩막(320)의 상부면을 덮을 수 있다. 연장부(422)는 상기에서 도 6 및 도 7을 참조하여 설명한 방열체(700)와 동일한 역할을 할 수 있다. 예를 들어, 연장부(422)의 상부면은 공기 중으로 노출될 수 있으며, 제 2 관통 비아(420)로 전달된 열은 연장부(422)의 상기 상부면을 통해 외부로 방출될 수 있다. 더하여, 금속으로 구성되는 제 2 관통 비아(420) 및 제 2 관통 비아(420)의 연장부(422)는 외부로부터 제 2 반도체 칩(600)으로 또는 제 2 반도체 칩(600)으로부터 외부로 전달되는 전자기파를 일부 차폐할 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 9를 참조하여, 제 1 반도체 칩(200) 및 제 2 반도체 칩(600)은 각각 복수로 제공될 수 있다.
제 1 반도체 칩들(200)은 제 1 기판(100) 상에 실장될 수 있다. 제 1 반도체 칩들(200)은 제 1 기판(100) 상에서 서로 이격되어 배치될 수 있다. 제 1 기판(100) 상에 제 1 관통 비아들(410)이 제공될 수 있다. 제 1 관통 비아들(410)은 제 1 반도체 칩들(200)의 일측 또는 제 1 반도체 칩들(200) 사이 중 적어도 하나에 배치될 수 있다.
제 2 반도체 칩들(600)은 제 2 기판(500) 상에 실장될 수 있다. 제 2 반도체 칩들(600)은 제 2 기판(500) 상에서 서로 이격되어 배치될 수 있다. 제 2 기판(500) 상에 제 2 관통 비아들(420)이 제공될 수 있다. 제 2 관통 비아들(420)은 제 2 반도체 칩들(600)의 일측 또는 제 2 반도체 칩들(600) 사이 중 적어도 하나에 배치될 수 있다.
도 10에 도시된 바와 같이, 제 2 관통 비아들(420)은 제 2 몰딩막(320)을 수직으로 관통하는 기둥 형상을 가질 수 있다. 제 2 관통 비아들(420)은 제 2 반도체 칩들(600)을 둘러싸도록 배치될 수 있다. 제 2 관통 비아들(420)의 일부는 제 2 반도체 칩들(600) 사이에 배치될 수 있다. 제 2 반도체 칩들(600) 주변의 제 2 관통 비아들(420)은 외부로 전달되는 전자기파를 일부 차폐할 수 있다. 제 2 반도체 칩들(600) 사이의 제 2 관통 비아들(420)은 제 2 반도체 칩들(600) 간의 전자기파를 차폐할 수 있다.
다른 실시예들에 따르면, 도 11에 도시된 바와 같이, 제 2 관통 비아들(420)은 벽 형상을 가질 수 있다. 제 2 관통 비아들(420)은 제 2 반도체 칩들(600)의 측면들을 따라 연장될 수 있다. 제 2 반도체 칩들(600) 사이의 제 2 관통 비아들(420)은 제 2 반도체 칩들(600) 사이를 가로지르도록 연장될 수 있다. 이 경우, 제 2 관통 비아들(420)에 의한 전자기파 차폐 효과는 보다 향상될 수 있다. 즉, 반도체 패키지의 구동 안정성이 향상될 수 있다. 도 11에서는 제 2 관통 비아들(420)이 제 2 반도체 칩들(600)의 측면들 상에 각각 제공되는 것을 도시하였으나, 이에 한정되는 것은 아니다. 제 2 관통 비아들(420)은 도 3에서 설명한 바와 유사하게, 제 2 반도체 칩들(600)을 둘러싸는 폐곡선의 평면 형성을 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12를 참조하여, 반도체 패키지는 연결 기판(800)을 더 포함할 수 있다. 예를 들어, 제 1 관통 비아를 대신하여 연결 기판(800)이 제공될 수 있다. 다르게 설명하자면, 연결 기판(800)의 수직 연결 부재에 해당하는 기판 비아들(808)이 상기 제 1 관통 비아에 대응될 수 있다.
연결 기판(800)은 내부를 관통하는 오프닝을 가질 수 있다. 예를 들어, 상기 오프닝은 연결 기판(800)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(800)의 하부면은 제 1 기판(100)의 상부면과 이격될 수 있다. 연결 기판(800)은 기판 베이스층(802) 및 기판 베이스층(802) 내에 제공되는 배선 패턴인 도전부를 포함할 수 있다. 일 예로, 기판 베이스층(802)은 실리콘 산화물을 포함할 수 있다. 상기 도전부는 상기 오프닝보다 연결 기판(800)의 외측에 배치될 수 있다. 상기 도전부는 기판 상부 패드들(804), 기판 하부 패드들(806) 및 기판 비아들(808)을 포함할 수 있다. 기판 상부 패드들(804)은 연결 기판(800)의 상부에 배치될 수 있다. 기판 하부 패드들(806)은 연결 기판(800)의 하부면 상에 배치될 수 있다. 기판 비아들(808)은 기판 베이스층(802)을 관통하고, 기판 하부 패드들(806)과 기판 상부 패드들(804)을 전기적으로 연결할 수 있다.
연결 기판(800)은 제 1 기판(100)에 실장될 수 있다. 예를 들어, 연결 기판(800)은 기판 하부 패드들(806) 상에 제공되는 연결 기판 단자들(810)을 통해 제 1 기판(100)의 제 2 기판 패드(124)에 연결될 수 있다. 이에 따라, 연결 기판(800)은 제 1 반도체 칩(200) 및 외부 단자들(140)과 전기적으로 연결될 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 연결 기판(800)의 상기 오프닝 내에 배치될 수 있다.
제 1 몰딩막(310)은 연결 기판(800)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 몰딩막(310)은 상기 오프닝 내에서 제 1 반도체 칩(200)을 둘러쌀 수 있으며, 제 1 반도체 칩(200)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 연결 기판(800)의 상부면을 노출시킬 수 있다. 제 1 몰딩막(310)은 제 1 기판(100)과 연결 기판(800) 사이의 공간을 채울 수 있다.
제 2 기판(500)은 연결 기판(800)에 접속될 수 있다. 예를 들어, 제 2 기판(500)의 최하단의 재배선 패턴(522)의 테일 부분은 최하단의 제 2 기판 배선층의 제 2 기판 절연 패턴(510)을 관통하여 연결 기판(800)의 기판 상부 패드(804)에 접속될 수 있다.
제 2 몰딩막(320) 상에 방열체(700)가 제공될 수 있다. 예를 들어, 방열체(700)는 제 2 몰딩막(320)의 상부면 및 제 2 관통 비아(420)의 상부면과 접하도록 배치될 수 있다. 도시하지는 않았으나, 방열체(700)는 접착 필름을 이용하여 제 2 몰딩막(320) 상에 부착될 수 있다. 방열체(700)는 제 2 관통 비아(420)로부터 전달받은 열을 외부로 방열할 수 있다.
도 13 내지 도 21은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하여, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 도시하지는 않았으나, 캐리어 기판(900)은 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(900) 상에 제 1 기판(100)이 형성될 수 있다. 이하, 제 1 기판(100)이 형성을 상세히 설명한다.
캐리어 기판(900) 상에 하부 절연층(130)이 제공될 수 있다. 하부 절연층(130)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 하부 절연층(130)은 도 1을 참조하여 설명한 기판 패시베이션막(130)에 해당할 수 있다.
하부 절연층(130) 내부에 제 3 기판 패드(126)가 형성될 수 있다. 예를 들어, 하부 절연층(130)을 패터닝하여 제 3 기판 패드(126)가 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 상기 개구들을 채우는 제 3 기판 패드(126)이 형성될 수 있다.
하부 절연층(130) 상에 제 1 기판 절연 패턴(110)이 형성될 수 있다. 제 1 기판 절연 패턴(110)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 기판 절연 패턴(110)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 1 기판 절연 패턴(110)에 개구들이 형성될 수 있다. 예를 들어, 제 1 기판 절연 패턴(110)을 패터닝하여 상기 개구들을 형성할 수 있다. 상기 개구들은 T 형상의 단면을 가질 수 있다. 상기 개구들은 제 3 기판 패드(126)를 노출시킬 수 있다.
제 1 기판 배선 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 기판 절연 패턴(110) 상에 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층 상에 평탄화 공정이 수행되어 제 1 기판 배선 패턴(120)이 형성될 수 있다.
상기와 같이 제 1 기판 절연 패턴(110) 및 제 1 기판 배선 패턴(120)을 갖는 제 1 기판 배선층이 형성될 수 있다. 상기 제 1 기판 배선층을 형성하는 과정을 반복하여, 상기 제 1 기판 배선층이 적층된 제 1 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 제 1 기판 배선층의 제 1 기판 배선 패턴(120)은 제 1 기판(100)의 제 1 기판 패드(122) 및 제 2 기판 패드(124)에 해당할 수 있다.
도 14를 참조하여, 제 1 기판(100) 상에 제 1 관통 비아(410)가 형성될 수 있다. 구체적으로는, 제 1 기판(100) 상에 희생막이 형성될 수 있다. 상기 희생막은 제 1 기판(100)의 상부면을 덮을 수 있다. 상기 희생막은, 일 예로, 포토 레지스트(photo resist) 물질을 포함할 수 있다. 상기 희생막 상에 식각 공정을 수행하여, 상기 희생막을 관통하여 제 2 기판 패드(124)를 노출시키는 비아 홀을 형성할 수 있다. 이후, 상기 비아 홀 내에 도전 물질을 채워 제 1 관통 비아(410)가 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다.
도 15를 참조하여, 제 1 반도체 칩(200)이 제공될 수 있다. 제 1 반도체 칩(200)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 베이스층(210), 및 제 1 베이스층(210)의 활성면(active surface) 상에 제공되는 제 1 회로층(220)을 포함할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 제 1 칩 패드(224) 상에 제 1 칩 단자(230)가 제공될 수 있다. 제 1 칩 단자(230)가 제 1 기판(100)의 제 1 기판 패드(122) 상에 위치하도록 제 1 반도체 칩(200)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 제 1 칩 단자(230)를 제 1 기판 패드(122)에 연결시킬 수 있다.
도 16을 참조하여, 제 1 기판(100) 상에 제 1 몰딩막(310)이 형성될 수 있다. 예를 들어, 제 1 기판(100)의 상부면 상에 제 1 반도체 칩(200)를 매립하도록, 절연 물질이 도포될 수 있다. 상기 몰딩 물질이 경화되어 제 1 몰딩막(310)을 형성할 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면들 및 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 제 1 관통 비아(410)를 둘러쌀 수 있다. 이때, 제 1 관통 비아(410)는 제 1 몰딩막(310)에 의해 매립될 수 있다.
도 17을 참조하여, 제 1 몰딩막(310)의 일부(312)가 제거될 수 있다. 상세하게는, 제 1 몰딩막(310)이 박형화(thinning)될 수 있다. 예를 들어, 제 1 몰딩막(310)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 1 몰딩막(310)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 1 관통 비아(410)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 1 몰딩막(310)의 상부 일부(312)가 제거될 수 있으며, 필요에 따라서는 제 1 관통 비아(410)의 상부 일부가 함께 제거될 수 있다. 상기 박형화 공정 후, 상기 제 1 관통 비아(410)의 상부면이 노출될 수 있다. 제 1 관통 비아(410)의 상기 상부면과 제 1 몰딩막(310)의 상기 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 다른 실시예들에 따르면, 상기 박형화 공정은 상기 제 1 관통 비아(410)의 상기 상부면 및 제 1 반도체 칩(200)의 상부면이 모두 노출될 때까지 수행될 수 있다. 이 경우, 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 18을 참조하여, 제 1 몰딩막(310) 상에 제 2 기판(500)이 형성될 수 있다. 상세하게는, 제 1 몰딩막(310) 상에 제 2 기판 절연 패턴(510)이 형성될 수 있다. 제 2 기판 절연 패턴(510)은 절연성 폴리머 또는 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 제 2 기판 절연 패턴(510) 내부에 제 2 기판 배선 패턴들(520, 530)이 형성될 수 있다. 예를 들어, 제 2 기판 절연 패턴(510)을 패터닝하여 제 2 기판 배선 패턴들(520, 530)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 기판 배선 패턴들(520, 530)이 형성될 수 있다. 제 2 기판 배선 패턴들(520, 530)은 재배선 패턴(520) 및 더미 배선 패턴(530)을 포함할 수 있다. 상기 개구들 중 일부는 제 1 관통 비아(410)를 노출시킬 수 있다. 이에 따라, 제 2 기판 배선 패턴들(520, 530) 중 재배선 패턴(520)은 제 1 관통 비아(410)에 접속될 수 있다. 상기와 같이 하나의 제 2 기판 배선층이 형성될 수 있다.
상기 형성된 하나의 제 2 기판 배선층 상에 또 다른 제 2 기판 절연 패턴(510)이 형성될 수 있다. 제 2 기판 절연 패턴(510)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 기판 절연 패턴(510)은 감광성 폴리머(PID)를 포함할 수 있다. 제 2 기판 절연 패턴(510)은 아래에 제공되는 상기 제 2 기판 배선층의 제 2 기판 배선 패턴들(520, 530)을 노출시키는 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 기판 배선 패턴들(520, 530)이 형성될 수 있다. 상기와 같이 하나의 제 2 기판 배선층 상에 다른 제 2 기판 배선층들이 형성될 수 있다. 최상단에 배치되는 상기 제 2 기판 배선층의 재배선 패턴(520)은 제 2 기판 절연 패턴(510)의 상부면 상으로 노출될 수 있으며, 최상단의 재배선 패턴(520)의 노출되는 일부는 제 2 기판(500)의 제 4 기판 패드(524)에 해당할 수 있다. 최상단에 배치되는 상기 제 2 기판 배선층의 더미 배선 패턴(530)은 제 2 기판 절연 패턴(510)의 상부면 상으로 노출될 수 있으며, 최상단의 더미 배선 패턴(530)의 노출되는 일부는 제 2 기판(500)의 제 5 기판 패드(532)에 해당할 수 있다.
상기에서는 제 2 기판(500)을 형성하는 일 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 19를 참조하여, 제 2 기판(500) 상에 제 2 관통 비아(420)가 형성될 수 있다. 구체적으로는, 제 2 기판(500) 상에 희생막이 형성될 수 있다. 상기 희생막은 제 2 기판(500)의 상부면을 덮을 수 있다. 상기 희생막은, 일 예로, 포토 레지스트(photo resist) 물질을 포함할 수 있다. 상기 희생막 상에 식각 공정을 수행하여, 상기 희생막을 관통하여 제 5 기판 패드(532)를 노출시키는 비아 홀을 형성할 수 있다. 상기 비아 홀의 폭은 제 1 관통 비아(410)의 폭보다 클 수 있다. 이후, 상기 비아 홀 내에 도전 물질을 채워 제 2 관통 비아(420)가 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다.
도 20을 참조하여, 제 2 반도체 칩(600)이 제공될 수 있다. 제 2 반도체 칩(600)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 2 반도체 칩(600)은 제 2 베이스층(610), 및 제 2 베이스층(610)의 활성면(active surface) 상에 제공되는 제 2 회로층(620)을 포함할 수 있다.
제 2 기판(500) 상에 제 2 반도체 칩(600)이 실장될 수 있다. 예를 들어, 제 2 반도체 칩(600)의 제 2 칩 패드(624) 상에 제 2 칩 단자(630)가 제공될 수 있다. 제 2 칩 단자(630)가 제 2 기판(500)의 제 4 기판 패드(524) 상에 위치하도록 제 2 반도체 칩(600)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 제 2 칩 단자(630)를 제 4 기판 패드(524)에 연결시킬 수 있다.
도 21을 참조하여, 제 2 기판(500) 상에 제 2 몰딩막(320)이 형성될 수 있다. 예를 들어, 제 2 기판(500)의 상부면 상에 제 2 반도체 칩(600)를 매립하도록, 절연 물질이 도포될 수 있다. 상기 몰딩 물질이 경화되어 제 2 몰딩막(320)을 형성할 수 있다. 제 2 몰딩막(320)은 제 2 반도체 칩(600)의 측면들 및 상부면을 덮을 수 있다. 제 2 몰딩막(320)은 제 2 관통 비아(420)를 둘러쌀 수 있다. 이때, 제 2 관통 비아(420)는 제 2 몰딩막(320)에 의해 매립될 수 있다.
제 2 몰딩막(320)의 일부(322)가 제거될 수 있다. 상세하게는, 제 2 몰딩막(320)이 박형화(thinning)될 수 있다. 예를 들어, 제 2 몰딩막(320)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 2 몰딩막(320)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 2 관통 비아(420)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 1 몰딩막(310)의 상부 일부(322)가 제거될 수 있으며, 필요에 따라서는 제 2 관통 비아(420)의 상부 일부가 함께 제거될 수 있다. 상기 박형화 공정 후, 상기 제 2 관통 비아(420)의 상부면이 노출될 수 있다. 제 2 관통 비아(420)의 상기 상부면과 제 2 몰딩막(320)의 상기 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다. 다른 실시예들에 따르면, 상기 박형화 공정은 제 2 관통 비아(420)의 상기 상부면 및 제 2 반도체 칩(600)의 상부면이 모두 노출될 때까지 수행될 수 있다. 노출된 공정은 제 2 관통 비아(420)의 상기 상부면 및 노출된 제 2 반도체 칩(600)의 상부면 상에 방열체가 제공될 수 있다. 이 경우, 도 7을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
도 22 내지 도 25는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하여, 도 18의 결과물 상에, 제 2 반도체 칩(600)이 제공될 수 있다. 예를 들어, 제 2 반도체 칩(600)은 제 2 베이스층(610), 및 제 2 베이스층(610)의 활성면(active surface) 상에 제공되는 제 2 회로층(620)을 포함할 수 있다.
제 2 기판(500) 상에 제 2 반도체 칩(600)이 실장될 수 있다. 예를 들어, 제 2 반도체 칩(600)의 제 2 칩 패드(624) 상에 제 2 칩 단자(630)를 제공하고, 제 2 칩 단자(630)가 제 2 기판(500)의 제 4 기판 패드(524) 상에 위치하도록 제 2 반도체 칩(600)이 정렬된 후, 리플로우(reflow) 공정을 수행하여 제 2 칩 단자(630)를 제 4 기판 패드(524)에 연결시킬 수 있다.
제 2 기판(500) 상에 제 2 몰딩막(320)이 형성될 수 있다. 예를 들어, 제 2 기판(500)의 상부면 상에 제 2 반도체 칩(600)를 매립하도록 절연 물질을 도포하고, 상기 몰딩 물질을 경화시켜 제 2 몰딩막(320)이 형성될 수 있다. 제 2 몰딩막(320)은 제 2 반도체 칩(600)의 측면들 및 상부면을 덮을 수 있다.
도 23을 참조하여, 제 2 몰딩막(320)에 비아 홀(VH)이 형성될 수 있다. 비아 홀(VH)은 제 2 몰딩막(320)을 수직으로 관통하여 제 2 기판(500)의 제 5 기판 패드(532)를 노출할 수 있다. 비아 홀(VH)의 폭은 제 1 관통 비아(410)의 홀보다 클 수 있다.
도 24를 참조하여, 제 2 몰딩막(320) 상에 도전층(424)이 형성될 수 있다. 예를 들어, 비아 홀(VH) 내에 시드막을 콘포멀(conformal)하게 형성할 수 있다. 이후, 제 2 몰딩막(320) 상에 상기 시드막을 시드로 이용한 도금 공정이 수행될 수 있다. 일 예로, 상기 도금 공정은 전해 도금일 수 있다. 상기 도금 공정을 통해 상기 비아 홀(VH) 내에 도전 물질이 채우는 도전층(424)이 형성될 수 있다.
상기 시드막은 제 2 몰딩막(320)의 상부면을 덮을 수 있으며, 상기 도금 공정에서 상기 도전 물질은 제 2 몰딩막(320)의 상기 상부면 상에도 증착될 수 있다. 즉, 도전층(424)은 비아 홀(VH)을 채우고, 제 2 몰딩막(320)을 덮을 수 있다.
도 25를 참조하여, 도전층(424)의 일부(422)가 제거될 수 있다. 상세하게는, 도전층(424)이 박형화(thinning)될 수 있다. 예를 들어, 도전층(424)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 도전층(424)의 상기 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 2 몰딩막(320)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 2 몰딩막(320)의 상부면 상에 위치하는 상기 시드막이 함께 제거될 수 있다. 상기 박형화 공정 후, 상기 비아 홀(VH) 내에 잔여하는 도전층(424)의 일부는 제 2 관통 비아(420)를 구성할 수 있다. 제 2 관통 비아(420)의 상기 상부면과 제 2 몰딩막(320)의 상기 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
다른 실시예들에 따르면, 상기 박형화 공정은 제 2 몰딩막(320)의 상부면 상에 위치하는 도전층(424)의 일부(422)를 제거하지 않을 수 있다. 상기 도전층(424)의 일부(422)는 도 8을 참조하여 설명한 연장부(422)를 구성할 수 있다. 이 경우, 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 기판 200: 제 1 반도체 칩
310: 제 1 몰딩막 320: 제 2 몰딩막
410: 제 1 관통 비아 420: 제 2 관통 비아
500: 제 2 기판 600: 제 2 반도체 칩
700: 방열체

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 제 1 반도체 칩;
    상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막;
    상기 제 1 몰딩막 상에 배치되는 재배선층;
    상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판과 상기 재배선층을 연결하는 제 1 관통 비아;
    상기 재배선층 상에 실장되는 제 2 반도체 칩;
    상기 재배선층 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막; 및
    상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층에 연결되는 제 2 관통 비아;
    를 포함하되,
    상기 제 1 관통 비아의 제 1 폭은 상기 제 2 관통 비아의 제 2 폭에 비해 작고,
    상기 제 2 관통 비아는 상기 제 2 반도체 칩의 신호 회로와 전기적으로 플로팅(floating)되어있는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선층은:
    절연 패턴;
    상기 절연 패턴 내에 제공되어 상기 제 2 반도체 칩과 상기 제 1 관통 비아를 연결하는 재배선 패턴; 및
    상기 절연 패턴 내에 제공되어 상기 제 2 관통 비아와 연결되고, 상기 재배선 패턴과 전기적으로 플로팅되어 있는 더미 배선 패턴;
    을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 관통 비아는 상기 재배선층의 상기 재배선 패턴과 직접 연결되는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 더미 배선 패턴은 평면적 관점에서 상기 제 2 반도체 칩의 하방으로부터 상기 제 2 반도체 칩의 일측으로 연장되고,
    상기 더미 배선 패턴은 상기 제 2 반도체 칩의 상기 일측에서 상기 제 2 관통 비아와 연결되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 재배선층은 그의 상부면 상에 제공되는 신호 패드 및 더미 패드를 포함하고,
    상기 제 2 반도체 칩은 그의 하부면 상에 제공되는 칩 단자를 이용하여 상기 신호 패드에 접속되고,
    상기 제 2 관통 비아는 상기 더미 패드에 접속되는 반도체 패키지.
  6. 제 1 항에 있어서,
    평면적 관점에서 상기 제 2 관통 비아는 상기 제 1 관통 비아의 일측에 배치되고,
    상기 제 2 관통 비아와 상기 제 1 관통 비아는 서로 수직으로 중첩되지 않는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 관통 비아는 복수로 제공되되,
    평면적 관점에서 상기 제 2 관통 비아들은 상기 제 2 반도체 칩을 둘러싸는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 관통 비아는 상기 재배선층 상에서 일방향으로 연장되는 벽 형상을 갖는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 2 관통 비아는 평면적 관점에서 상기 제 2 반도체 칩을 둘러싸는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 2 관통 비아의 상부면은 상기 제 2 몰딩막의 상부면 상으로 노출되되,
    상기 제 2 몰딩막 상에는 상기 관통 비아와 연결되기 위한 전기적 연결 요소가 제공되지 않는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 2 몰딩막의 상부면 상에 방열체가 제공되고,
    상기 제 2 관통 비아는 상기 방열체와 연결되는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 패키지 기판은 그의 상부면 상에 제공되는 제 1 기판 패드 및 제 2 기판 패드를 포함하고,
    상기 제 1 반도체 칩은 그의 하부면 상에 제공되는 칩 단자를 이용하여 상기 제 1 기판 패드에 접속되고,
    상기 제 1 관통 비아는 상기 제 2 기판 패드에 접속되는 반도체 패키지.
  13. 제 1 기판;
    상기 제 1 기판에 실장되는 제 1 반도체 칩;
    제 1 반도체 칩 상에 배치되는 제 2 기판;
    상기 제 1 반도체 칩의 일측에서 상기 제 1 기판과 상기 제 2 기판을 직접 연결하는 제 1 관통 비아;
    상기 제 2 기판에 실장되는 제 2 반도체 칩;
    상기 제 2 반도체 칩 상에 배치되는 방열체;
    상기 제 2 반도체 칩의 일측에서 상기 제 2 기판과 상기 방열체를 직접 연결하는 제 2 관통 비아; 및
    상기 제 1 기판의 하부면 상에 제공되는 외부 단자들;
    을 포함하되,
    상기 제 2 관통 비아는 상기 제 2 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제 2 관통 비아의 폭은 상기 제 1 관통 비아의 폭보다 큰 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제 2 기판은:
    절연 패턴;
    상기 절연 패턴 내에 제공되어 상기 제 2 반도체 칩과 상기 제 1 관통 비아를 연결하는 재배선 패턴; 및
    상기 절연 패턴 내에 제공되어 상기 제 2 관통 비아와 연결되고, 상기 재배선 패턴과 전기적으로 플로팅되어 있는 더미 배선 패턴;
    을 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 관통 비아는 상기 제 2 기판의 상기 재배선 패턴과 직접 연결되는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 더미 배선 패턴은 평면적 관점에서 상기 제 2 반도체 칩의 하방으로부터 상기 제 2 반도체 칩의 일측으로 연장되고,
    상기 더미 배선 패턴은 상기 제 2 반도체 칩의 상기 일측에서 상기 제 2 관통 비아와 연결되는 반도체 패키지.
  18. 제 13 항에 있어서,
    평면적 관점에서 상기 제 2 관통 비아는 상기 제 1 관통 비아의 일측에 배치되고,
    상기 제 2 관통 비아와 상기 제 1 관통 비아는 서로 수직으로 중첩되지 않는 반도체 패키지.
  19. 제 13 항에 있어서,
    상기 제 2 반도체 칩의 상기 상부면은 상기 방열체와 직접 접하는 반도체 패키지.
  20. 패키지 기판;
    제 1 칩 단자를 이용하여 상기 패키지 기판의 제 1 기판 패드에 실장되는 제 1 반도체 칩;
    상기 패키지 기판 상에서 상기 제 1 반도체 칩을 둘러싸는 제 1 몰딩막;
    상기 제 1 반도체 칩의 일측에서 상기 제 1 몰딩막을 수직으로 관통하여 상기 패키지 기판의 제 2 기판 패드에 접속되는 제 1 관통 비아;
    상기 제 1 몰딩막 상에 배치되고, 상기 제 1 몰딩막 상으로 노출되는 상기 제 1 관통 비아에 접속되는 재배선층;
    제 2 칩 단자를 이용하여 상기 재배선층의 신호 패드에 실장되는 제 2 반도체 칩;
    상기 재배선층 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩막;
    상기 제 2 반도체 칩의 일측에서 상기 제 2 몰딩막을 수직으로 관통하여 상기 재배선층의 더미 패드에 접속되는 제 2 관통 비아; 및
    상기 패키지 기판의 하부면 상에 제공되는 외부 단자들;
    을 포함하되,
    상기 제 2 관통 비아는 상기 제 2 반도체 칩 및 상기 제 1 관통 비아와 전기적으로 절연되어 있는 반도체 패키지.
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