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CN115295540A - 半导体封装 - Google Patents

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CN115295540A
CN115295540A CN202210169344.XA CN202210169344A CN115295540A CN 115295540 A CN115295540 A CN 115295540A CN 202210169344 A CN202210169344 A CN 202210169344A CN 115295540 A CN115295540 A CN 115295540A
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CN
China
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chip
substrate
semiconductor chip
semiconductor
semiconductor package
Prior art date
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Application number
CN202210169344.XA
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English (en)
Inventor
崔东朱
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Abstract

一种半导体封装，包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上，以使所述上半导体芯片的底表面面对所述中间层基板的顶表面；芯片堆叠，在所述中间层基板的底表面上并且包括多个堆叠的下半导体芯片，其中，每个下半导体芯片包括在其中多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；模塑层；模塑层，覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及多个连接端子，设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到贯通孔。所述上半导体芯片通过所述中间层基板电连接到所述贯通孔。

Description

半导体封装
相关申请的交叉引用
本申请要求于2021年5月3日在韩国知识产权局递交的韩国专利申请No.10-2021-0057486的优先权，其公开内容由此通过引用全部并入。
技术领域
本发明构思涉及半导体封装，更具体地，涉及包括堆叠半导体芯片的半导体封装。
背景技术
提供半导体封装以实现用以有资格用于电子产品中的集成电路芯片。通常，半导体封装被配置为使得半导体芯片安装在印刷电路板(PCB)上，并且接合布线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以改善半导体封装的可靠性和耐用性。
发明内容
本发明构思的一些实施例提供了电学特性得以改善的半导体封装。
本发明构思的一些实施例提供了一种尺寸紧凑的半导体封装。
根据本发明构思的一些实施例，一种半导体封装可以包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上，使得所述上半导体芯片的底表面面对所述中间层基板的顶表面；芯片堆叠，在所述中间层基板的底表面上，所述芯片堆叠包括多个堆叠的下半导体芯片，每个下半导体芯片包括多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及多个连接端子，设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到贯通孔。所述上半导体芯片可以通过所述中间层基板电连接到所述贯通孔。
根据本发明构思的一些实施例，一种半导体封装可以包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上；多个芯片堆叠，在所述中间层基板的底表面上并且彼此横向间隔开；以及模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁。所述模塑层可以在芯片堆叠之间。每个芯片堆叠可以包括多个堆叠的下半导体芯片。
根据本发明构思的一些实施例，一种半导体封装可以包括：中间层基板，具有顶表面和与该顶表面相对的底表面；逻辑芯片，设置在所述中间层基板的顶表面上并且被耦接到所述中间层基板；多个芯片堆叠，设置在所述中间层基板的底表面上并且彼此横向间隔开；多个焊接端子，在所述芯片堆叠的底表面下方；以及模塑层，覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述逻辑芯片的侧壁。所述模塑层可以显露所述逻辑芯片的顶表面。每个芯片堆叠可以包括多个堆叠的存储芯片。每个存储芯片可以在其中包括多个贯通孔。所述焊接端子可以通过所述贯通孔电连接到所述中间层基板。
附图说明
图1A示出了示出根据一些实施例的半导体封装的平面图。
图1B示出了沿着图1A的线I-I′截取的截面图。
图1C示出了示出根据一些实施例的中间层基板的截面图。
图1D示出了示出根据一些实施例的中间层基板的截面图。
图1E示出了示出根据一些实施例的中间层基板的截面图。
图1F示出了示出根据一些实施例的中间层基板的截面图。
图2示出了示出根据一些实施例的半导体封装的截面图。
图3A示出了示出根据一些实施例的半导体封装的截面图。
图3B示出了示出图3A的部分B的放大图。
图4示出了示出根据一些实施例的半导体封装的截面图。
图5A示出了示出根据一些实施例的半导体封装的平面图。
图5B示出了沿着图5A的线I-I′截取的截面图。
图6示出了示出根据一些实施例的半导体封装的截面图。
图7A示出了示出根据一些实施例的半导体封装的截面图。
图7B示出了示出根据一些实施例的上半导体芯片与中间层基板之间的接合的截面图。
图8A示出了示出根据一些实施例的半导体封装的截面图。
图8B示出了示出根据一些实施例的第三下半导体芯片与中间层基板之间的接合的截面图。
图9示出了示出根据一些实施例的半导体封装的截面图。
图10A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。
图10B示出了示出根据一些实施例的半导体封装的沿着图10A的线II-II’截取的截面图。
图10C示出了示出根据一些实施例的半导体封装的截面图。
图10D示出了示出根据一些实施例的半导体封装的截面图。
图11A示出了示出根据一些实施例的半导体封装的芯片堆叠、上半导体芯片和模塑层的平面图。
图11B示出了示出根据一些实施例的半导体封装的沿着图11A的线III-III’截取的截面图。
图12A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。
图12B示出了示出根据一些实施例的半导体封装的沿着图12A的线II-II’截取的截面图。
图12C示出了示出根据一些实施例的半导体封装的截面图。
图13示出了示出根据一些实施例的堆叠半导体封装的截面图。
具体实施方式
在本说明书中，相同的附图标记可以表示相同的组件。以下将描述根据本发明构思的半导体封装。
图1A示出了示出根据一些实施例的半导体封装的平面图。图1B示出了沿着图1A的线I-I′截取的截面图。
参考图1A和图1B，半导体封装可以包括基板、焊接端子600、芯片堆叠200、上半导体芯片100、重分布基板500和模塑层400。所述半导体封装可以包括中间层基板300。
中间层基板300可以包括彼此相对的顶表面和底表面。例如，诸如“在…之下”、“在…下方”、“下”、“在…上方”、“上”、“顶”、“底”等的空间相对术语可以在本文用于简化描述以描述诸如附图所示的位置关系。将理解，除了附图中所示的取向之外，空间相对术语涵盖装置的不同取向。中间层基板300可以包括上焊盘310、下焊盘320和布线线路。上焊盘310和下焊盘320可以分别设置在中间层基板300的顶表面和底表面上。布线可以设置在中间层基板300中，并且可以耦接到上焊盘310和下焊盘320。布线可以包括将在图1C和图1D中讨论的布线结构315或将在图1E和图1F中讨论的第二重分布图案350。短语“耦接到中间层基板300”可以意指“耦接到布线线路”。上焊盘310、下焊盘320和布线线路可以包括以下项或由以下项形成：诸如铜、铝、钨、金、镍和钛中的一种或多种的金属。诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在别处以不同的序数来描述(例如，说明书或另一权利要求中的“第二”)。将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在介于中间的元件。此外，如本文使用的诸如“在…上方”和“在…下方”的这些空间相对术语具有其正常的宽泛含义——例如，元件A可以在元件B上方，即使俯视两个元件时它们之间没有交叠(正如天空中的东西也一般在地面上的东西上方，即使不是在正上方)。
上半导体芯片100可以位于中间层基板300的顶表面上。在一些实施例中，中间层基板300包括布线(例如，重分布布线)，并其上不包括任何存储器或逻辑电路。上半导体芯片100可以包括例如逻辑芯片或片上系统(SOC)。上半导体芯片100可以是例如专用集成电路(ASIC)芯片或应用处理器(AP)芯片。ASIC芯片可以包括专用集成电路(ASIC)。上半导体芯片100可以包括中央处理单元(CPU)或图形处理单元(GPU)。
上半导体芯片100可以包括集成电路(未示出)和芯片焊盘105。上半导体芯片100可以不包括贯通电极。上半导体芯片100的集成电路可以设置在上半导体芯片100中。芯片焊盘105可以设置在上半导体芯片100的底表面上，并且可以电连接到上半导体芯片100的集成电路。芯片焊盘105可以是包括以下项或由以下项形成的导电焊盘：诸如铝、金或镍之类的金属。芯片焊盘105可以具有约10μm至约100μm的间距。
上焊块610可以介于中间层基板300与上半导体芯片100之间。例如，上凸块610可以耦接到上焊盘310和上半导体芯片100的芯片焊盘105。因此，上半导体芯片100可以通过上凸块610耦接到中间层基板300。在本说明书中，短语“电连接到半导体芯片”可以意指“电连接到半导体芯片中的集成电路”。此外，短语“电连接”一般指允许信号或电压从一个导电组件或电路(例如，焊盘或凸块)传递到另一导电组件(例如，集成电路或集成电路的一部分)的连接。
还被称为上芯片连接端子的每个上凸块610可以包括：一般也被描述为上焊料或上球部的上焊接球613；以及也被描述为上柱体的上柱状图案611。上柱状图案611可以位于上半导体芯片100的对应芯片焊盘105的底表面上。上柱状图案611可以具有较均匀的宽度。上柱状图案611可以由以下项形成或可以包括以下项：诸如铜和钛中的一种或多种的金属。上焊接球613可以介于上柱状图案611和其对应的上焊盘310之间。上焊接球613可以包括焊接材料或由焊接材料形成。焊接材料可以包括例如锡(Sn)、银(Ag)、锌(Zn)或其任意合金。与所示出的不同，上柱状图案611可以省略，并且上焊接球613可以直接耦接到对应芯片焊盘105的底表面。
上凸块610可以具有第一间距P1。第一间距P1可以是从约10μm至约100μm的范围中的间距。第一间距P1可以与芯片焊盘105的间距和上焊盘310的间距基本相同。如本文使用的诸如“相同”、“相等”、“平坦的”、“共面的”、“平行的”和“垂直的”之类的术语涵盖包括例如由于制造工艺而引起的可能出现的变化的等同或接近等同。除非上下文或其他陈述另有指示，否则术语“基本上”在本文中可以用于强调该含义。此外，诸如“约”或“近似”之类的术语可以反映仅以较小的方式和/或以不显著改变特定元件的操作、功能或结构的方式变化的量、尺寸、定向或布局。例如，从“约0.1至约1”的范围可以包括诸如0.1附近的0％-5％的偏差和1附近的0％至5％的偏差之类的范围，特别是如果这种偏差保持与所列范围相同的效果。
半导体封装还可以包括上底部填充(under-fill)层410。上底部填充层410可以介于中间层基板300与上半导体芯片100之间，并且可以覆盖上凸块610的侧壁。上底部填充层410可以由诸如环氧树脂基聚合物的介电聚合物形成或可以包括诸如环氧树脂基聚合物的介电聚合物。
芯片堆叠200可以位于中间层基板300的底表面上。芯片堆叠200可以彼此横向间隔开。短语“两个组件彼此横向间隔开”可以意指“两个组件彼此水平地间隔开”。语句“水平的”可以指示“与中间层基板300的底表面平行的”方向。芯片堆叠200的数量可以进行各种改变，而无需限制在图1A和图1B所示的数量(尽管图1A和图1B中描绘了两个芯片堆叠)。
每个芯片堆叠200可以包括竖直堆叠的下半导体芯片210、220和230。在本说明书中，术语“竖直的”可以指示“与中间层基板300的底表面垂直的”方向。例如，下半导体芯片210、220和230可以包括第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230。第二下半导体芯片220可以介于第一下半导体芯片210与第三下半导体芯片230之间。
根据一些实施例，第一下半导体芯片210可以具有与第二下半导体芯片220和第三下半导体芯片230不同的类型。在这个情况下，第一下半导体芯片210可以是逻辑芯片或控制器芯片，并且可以控制第二下半导体芯片220和第三下半导体芯片230。第三下半导体芯片230可以具有与第二下半导体芯片220相同的类型。例如，第二下半导体芯片220和第三下半导体芯片230可以是存储芯片。存储芯片可以是或可以包括高宽带存储器(HBM)芯片。
根据一些实施例，第三下半导体芯片230可以具有与第二下半导体芯片220和第一下半导体芯片210不同的类型。在这个情况下，第三下半导体芯片230可以是逻辑芯片或控制器芯片，并且可以控制第一下半导体芯片210和第二下半导体芯片220。第一下半导体芯片210可以具有与第二下半导体芯片220相同的类型。第一下半导体芯片210和第二下半导体芯片220可以是存储芯片。第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的总和可以是4n+1(n是等于或大于1的整数)，但是本发明构思不限于此。
第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230中的每一个可以包括集成电路(未示出)、下导电焊盘215、贯通孔217和上导电焊盘216。集成电路可以对应地设置在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230中。下导电焊盘215可以对应地设置在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的底表面上，并且可以耦接到集成电路。贯通孔217可以设置在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230中。贯通孔217中的每一个可以穿透第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230中的相应的下半导体芯片。每个贯通孔217可以耦接到从相应的下导电焊盘215和相应的集成电路中选择的至少一个。贯通孔217可以被描述为贯通导电孔、贯通基板孔或导电孔，并且可以由诸如铜、钛之类的金属或其任意合金形成或可以包括诸如铜、钛之类的金属或其任意合金。上焊盘310可以对应地设置在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的顶表面上，并且可以耦接到贯通孔217。下导电焊盘215和上导电焊盘216可以由诸如铝、金、镍、铜或钨之类的金属形成或可以包括诸如铝、金、镍、铜或钨之类的金属。除非另外提及，否则如本文所述的焊盘具有连接到另一导电组件的至少一个平坦表面，并且在平面图中其可以具有圆形形状。焊盘可以具有用于连接到其他导电组件的两个相对的平坦表面。
每个芯片堆叠200还可以包括第一凸块图案630。第一凸块图案630可以对应地设置在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230之间。例如，第一凸块图案630可以耦接到下导电焊盘215和上导电焊盘216，下导电焊盘215和上导电焊盘216彼此相对并包括在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230中的相邻下半导体芯片中。第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230可以通过第一凸块图案630彼此电连接。
每个第一凸块图案630可以包括：也被描述为第一焊料或第一球部的第一焊接球633；以及第一柱状图案631。第一柱状图案631可以设置在与其相对应的上导电焊盘216上。第一柱状图案631可以由诸如铜之类的金属形成或包括诸如铜之类的金属。第一焊接球633可以设置在第一柱状图案631上，并且可以包括与第一柱状图案631的材料不同的材料。例如，第一焊接球633可以由焊接材料形成或包括该焊接材料。
每个芯片堆叠200还可以包括第一底部填充图案430。第一底部填充图案430可以设置在第一下半导体芯片210与第二下半导体芯片220之间、在第二下半导体芯片220之间、以及在第二下半导体芯片220与第三下半导体芯片230之间。第一底部填充图案430可以包封对应的第一凸块图案630。第一底部填充图案430可以由诸如环氧树脂基聚合物之类的介电聚合物形成或可以包括诸如环氧树脂基聚合物之类的介电聚合物。
所述半导体封装还可以包括下凸块620。下凸块620可以对应地介于芯片堆叠200与中间层基板300之间。也被描述为中间层连接端的下凸块620可以耦接到下焊盘320和第三下半导体芯片230的上导电焊盘216。因此，芯片堆叠200可以电连接到中间层基板300。上半导体芯片100可以通过中间层基板300电连接到选自第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的至少一个下半导体芯片。在本说明书中，短语“电连接到芯片堆叠200”可以意指“电连接到选自第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的至少一个的集成电路”，以使电压或电信号在被描述为彼此电连接的组件之间传递。短语“电连接到芯片堆叠200”还可以意指“电连接到第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的贯通孔217”。
下凸块620可以具有第二间距P2。第二间距P2可以是从约10μm至约100μm范围中的间距。第二间距P2可以与第一间距P1相同或小于第一间距P1。第二间距P2可以与下焊盘320的间距和第三下半导体芯片230中包括的上导电焊盘216的间距基本相同。
每个下凸块620可以包括：也被描述为下焊料或下球部的下焊接球623；以及下柱状图案621。下柱状图案621可以位于第三下半导体芯片230的与其对应的上导电焊盘216上。下焊接球623可以设置在下柱状图案621与其对应的下焊盘320之间。下焊接球623可以包括与下柱状图案621的材料不同的材料。例如，下柱状图案621可以是或者包括铜，并且下焊接球623可以是或者包括焊接材料。
所述半导体封装还可以包括下底部填充层420。下底部填充层420可以介于芯片堆叠200与中间层基板300之间，并且可以包封下凸块620。下底部填充层420可以由诸如环氧树脂基聚合物的介电聚合物项形成或可以包括诸如环氧树脂基聚合物的介电聚合物。
模塑层400可以设置在中间层基板300的顶表面、芯片堆叠200的侧壁、中间层基板300的侧壁、以及上半导体芯片100的侧壁上。模塑层400可以设置在芯片堆叠200之间。模塑层400可以由例如环氧树脂基模塑复合物(EMC)的介电聚合物形成或可以包括例如环氧树脂基模塑复合物(EMC)的介电聚合物。模塑层400可以包括与上底部填充层410的材料、下底部填充层420的材料、以及第一底部填充图案430的材料不同的材料。当半导体封装操作时，可以从上半导体芯片100生成较大热量。模塑层400可以具有比上半导体芯片100的导热率小的导热率。模塑层400可以暴露上半导体芯片100的顶表面。因此，热量可以从上半导体芯片100迅速释放。
重分布基板500可以设置在芯片堆叠200的底表面和模塑层400的底表面上。重分布基板500可以直接物理接触(例如，可以接触)模塑层400的底表面。重分布基板500的外侧壁可以与模塑层400的外侧壁竖直地对准并且与其共面。
重分布基板500可以包括有机层510、第一重分布图案530和重分布焊盘540。重分布基板500还可以包括下凸块图案520，但是本发明构思不限于此。有机层510可以彼此堆叠。有机层510可以是有机介电层。有机层510可以由可光成像介电(PID)材料形成或可以包括可光成像介电(PID)材料。可光成像介电材料可以是或可以包括选自以下项的至少一种：光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物。在有机层510之间不可以设置明显的界面。下凸块图案520可以设置在最下方有机层510中。在一个实施例中，最下方有机层510不覆盖下凸块图案520的底表面。下凸块图案520可以包括或可以是诸如铜的金属。
第一重分布图案530可以对应地设置在下凸块图案520上并且耦接到下凸块图案520。每个第一重分布图案530可以包括第一孔部和第一线部。第一孔部可以设置在对应的有机层510中。第一线部可以设置在第一孔部上，并且第一线部和第一孔部可以彼此没有界限地连接。第一线部可以具有大于第一孔部的(在水平方向上的)宽度的宽度。重分布基板500还可以包括第一种子层535。第一种子层535可以对应地设置在第一重分布图案530的底表面上。第一种子层535可以由例如钛或铜形成或可以包括例如钛或铜。
重分布焊盘540可以对应地设置在第一重分布图案530上并且耦接到第一重分布图案530。每个重分布焊盘540可以设置在最上方有机层510中或设置在其上。重分布焊盘540可以由以下项形成或可以包括以下项：诸如铜、金和镍的一种或多种的金属。重分布基板500还可以包括第一种子焊盘545。第一种子焊盘545可以对应地设置在重分布焊盘540的底表面上。第一种子焊盘545可以由例如钛或铜形成或可以包括例如钛或铜。
焊接端子600可以设置在重分布基板500的底表面上。例如，焊接端子600可以设置在下凸块图案520的底表面上，并且可以对应地耦接到下凸块图案520。焊接端子600可以通过第一重分布图案530耦接到重分布焊盘540。短语“耦接到重分布基板500”可以意指“耦接到至少一个第一重分布图案530”，或者可以指被耦接到重分布基板500的一个或多个导电组件以便传输信号或电压。焊接端子600可以彼此电分离。焊接端子600可以是焊接球，并且一般可以被称为封装外部连接端子。
一些焊接端子600可以设置在芯片堆叠200的底表面上(例如，以在平面图中覆盖芯片堆叠200)。其他焊接端子600可以与模塑层400的底表面竖直地交叠(例如，以在平面图中与模塑层400交叠但是不与芯片堆叠200交叠)。因为设置了重分布基板500，所以焊接端子600可以自由地设置，而不受第一下半导体芯片210的下导电焊盘215的位置限制。因此，焊接端子600可以具有第三间距P3，第三间距P3可以相对较大。例如，第三间距P3(例如，最小第三间距P3)可以大于第一间距P1和第二间距P2(例如，最小第一间距P1和最小第二间距P2)中的每一个。第三间距P3可以大于第一凸块图案630的间距。例如，第三间距P3可以在从约101μm至约1,000μm的范围，并且可以在间距P1或间距P2的约5倍至约20倍之间。如本文所引用的间距是指两个紧邻组件(例如，两个焊盘、凸块或球部)的同一位置(例如，左侧)之间的距离。
所述半导体封装还可以包括第二凸块图案640。第二凸块图案640可以位于重分布基板500与芯片堆叠200之间。芯片堆叠200可以通过第二凸块图案640电连接到重分布基板500。第二凸块图案640也可以一般被称为芯片堆叠连接端。每个第二凸块图案640可以包括第二焊接球643和第二柱状图案641。第二柱状图案641可以设置在第一下半导体芯片210的对应下导电焊盘215的底表面上。第二柱状图案641可以由诸如铜的金属形成或可以包括诸如铜的金属。第二焊接球643可以设置在第二柱状图案641的底表面上，并且可以耦接到对应的重分布焊盘540。第二凸块图案640可以具有小于第三间距P3的间距。第二凸块图案640的间距可以是从约10μm至约100μm的范围中的间距。第三间距P3可以是第二凸块图案640的间距的约5倍至约20倍。
所述半导体封装还可以包括一个或多个第二底部填充图案440。第二底部填充图案440可以对应地设置在重分布基板500与芯片堆叠200之间，并且可以包封第二凸块图案640。第二底部填充图案440可以包括介电聚合物，例如环氧基聚合物。第二底部填充图案440可以包括与模塑层400的材料不同的材料。
当芯片堆叠200位于中间层基板300的顶表面上时，上半导体芯片100和芯片堆叠200通过中间层基板300中的水平路径可以彼此电连接。水平路径可以较长，因此信号传送速度可以减小。根据一些实施例，上半导体芯片100可以通过中间层基板300中的竖直路径电连接到第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230。在这个情况下，中间层基板300中的电路径长度可以减小，以增大上半导体芯片100与芯片堆叠200之间的信号传送速度。所述半导体封装可以显示改善的电学特性。在以上示例以及以下示例中，在平面图中，中间层基板300覆盖由上半导体芯片100和由芯片堆叠200占据的整个面积。在平面图中，中间层芯片的面积可以大于上半导体芯片100的面积、以及大于每个单独的芯片堆叠和芯片堆叠组合成的组的面积。此外，中间层基板300不具有例如设置有一个或多个芯片的开口。此外，如所讨论的，根据图1A至图1B的实施例(以及其他实施例)，多个HBM芯片可以在中间层基板的底表面上形成，并且没有HBM芯片可以在中间层基板的相对的、顶表面上形成。
以下内容将讨论根据一些实施例的中间层基板。
图1C示出了图1B中描绘的部分A的截面图，示出了根据一些实施例的中间层基板。
参考图1C，中间层基板300可以是半导体中间层基板。所述半导体中间层基板可以包括半导体基板301、导电孔370、介电层312、布线线路、上焊盘310和下焊盘320。下焊盘320可以设置在半导体基板301的底表面上。导电孔370可以穿透半导体基板301，并且可以对应地耦接到下焊盘320。介电层312可以堆叠在半导体基板301的顶表面上。中间层基板300的布线可以包括布线结构315。布线结构315可以设置在介电层312中或设置在介电层312之间。上焊盘310可以设置在最上方介电层312上。上焊盘310可以通过布线结构315耦接到导电孔370。导电孔370和布线结构315可以由以下项形成或可以包括以下项：诸如铜、钨和钛中的一个或多个的金属。
图1D示出了图1B中描绘的部分A的截面图，示出了根据一些实施例的中间层基板。
参考图1D，如针对图1C所讨论的，中间层基板300可以包括半导体基板301、导电孔370、介电层312、布线结构315、上焊盘310和下焊盘320。介电层312可以设置在半导体基板301的底表面上。下焊盘320可以设置在最下方介电层312中或在最下方介电层312的底表面上。上焊盘310可以设置在半导体基板301的顶表面上。
图1E示出了图1B中描绘的部分A的截面图，示出了根据一些实施例的中间层基板。
参考图1E，中间层基板300可以是重分布层。所述重分布层可以包括有机介电层311、第二重分布图案350、下焊盘320和上焊盘310。有机介电层311可以竖直地堆叠。有机介电层311可以由例如可光成像介电材料形成或可以包括例如可光成像介电材料。在有机介电层311之间可以不设置不同的界面。下焊盘320可以设置在最下方有机介电层311中。第二重分布图案350可以设置在有机介电层311中。第二重分布图案350可以对应地设置在下焊盘320上并耦接到下焊盘320。每个第二重分布图案350可以包括彼此连接的第二孔部和第二线部。第二线部可以设置在第二孔部上，并且可以具有大于第二孔部的(例如，在水平方向上的)宽度的宽度。上焊盘310可以对应于第二重分布图案350、位于第二重分布图案350上并且耦接到第二重分布图案350。
所述重分布层还可以包括第二种子层355和第二种子焊盘335。第二种子层355可以对应地设置在第二重分布图案350的底表面上。第二种子焊盘335可以设置在上焊盘310的底表面上。第二种子层355和第二种子焊盘335可以由以下项形成或可以包括以下项：例如铜、钛或其任意合金。
图1F示出了图1B中描绘的部分A的截面图，示出了根据一些实施例的中间层基板。
参考图1F，中间层基板300可以是重分布层。与针对图1E中讨论的那些类似，中间层基板300可以包括有机介电层311、第二重分布图案350、第二种子层355、第二种子焊盘335、下焊盘320和上焊盘310。每个第二重分布图案350可以包括第二线部和设置在第二线部上的第二孔部。第二种子层355可以设置在重分布焊盘540的顶表面上。第二种子焊盘335可以对应地设置在下焊盘320的顶表面上，并且可以耦接到重分布图案350。
图2示出了沿着图1A的线I-I’截取的截面图，示出根据一些实施例的半导体封装。
参考图2，半导体封装可以包括重分布基板500、焊接端子600、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。每个芯片堆叠200可以包括第一凸块图案630。每个第一凸块图案630可以包括第一焊接球633和第一柱状图案631。与图1B中所示的那些不同，第一焊接球633可以耦接到对应的上导电焊盘216。第一柱状图案631可以设置在第一焊接球633的顶表面上。第一柱状图案631可以耦接到第一焊接球633及其对应的下导电焊盘215。
所述半导体封装还可以包括热辐射结构900。热辐射结构900可以设置在上半导体芯片100的顶表面和模制层400的顶表面上。虽然未示出，但是热辐射结构900可以延伸到模塑层400的外壁上。热辐射结构900可以由选自以下项的至少一个形成或可以包括选自以下项的至少一个：热沉、散热块和热界面材料(TIM)层。热辐射结构900可以具有大于模塑层400的热膨胀系数的热膨胀系数。当半导体封装操作时，热量可以通过热辐射结构900从上半导体芯片100迅速释放。热辐射结构900可以由诸如铜的金属形成或可以包括诸如铜的金属。热辐射结构900可以防护外部物理冲击，以由此保护上半导体芯片100。
热辐射结构900可以具有导电性，以用作电磁场屏蔽层。在这个情况下，热辐射结构900可以屏蔽芯片堆叠200和上半导体芯片100的电磁干扰(EMI)。
图3A示出了沿着图1A的线I-I’截取的截面图，示出根据一些实施例的半导体封装。图3B示出了示出图3A的部分B的放大图。
参考图3A和图3B，半导体封装可以包括重分布基板500、焊接端子600、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。所述半导体封装可以不包括图1B讨论的第二底部填充图案440和第二凸块图案640中的任一个。
重分布基板500可以包括有机层510、第一重分布图案530和重分布焊盘540。重分布基板500可以包括图1B讨论的下凸块图案520。重分布基板500(例如，其上表面)可以接触第一下半导体芯片210和模塑层400(例如，其下表面)。例如，最上方有机层510(例如，其上表面)可以接触第一下半导体芯片210的底表面和模塑层400的底表面。每个第一重分布图案530可以包括第一线部和设置在第一线部上的第一孔部。第一孔部可以设置在第一下半导体芯片210的对应下导电焊盘215的底表面上。每个第一种子层535可以介于第一重分布图案530与下导电焊盘215之间。每个第一种子层535可以直接耦接到对应下导电焊盘215的底表面。下导电焊盘215可以用作芯片堆叠连接端，位于芯片堆叠200的外表面处并将芯片堆叠电连接到且物理连接到重分布基板500。
重分布焊盘540可以对应地设置在第一重分布图案530的底表面上。重分布焊盘540可以设置在最下方有机层510中或在最下方有机层510的底表面上。第一种子焊盘545可以设置在重分布焊盘540的顶表面上。焊接端子600可以设置在重分布焊盘540的底表面上并且耦接到重分布焊盘540。重分布焊盘540可以用作焊接端子600的下凸块图案。
重分布基板500可以以芯片优先方案制造，但是本发明构思不限于此。
图4示出了示出根据一些实施例的半导体封装的截面图。
参考图4，半导体封装可以包括焊接端子600、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。所述半导体封装可以不包括图1A和图1B讨论的重分布基板500。焊接端子600可以对应地设置在芯片堆叠200的底表面上。例如，焊接端子600可以对应地设置在包括在第一下半导体芯片210中的下导电焊盘215的底表面上。
所述半导体封装还可以包括导电柱601。导电柱601可以介于焊接端子600与第一下半导体芯片210的下导电焊盘215之间。导电柱601可以由诸如铜的金属形成或可以包括诸如铜的金属。在这个实施例中，无论是导电柱601还是焊接端子600都不可以设置在模塑层400的底表面上。因此，无论是导电柱601还是焊接端子600都可以不与模塑层400竖直交叠。
图5A示出了示出根据一些实施例的半导体封装的平面图。图5B示出了沿着图5A的线I-I′截取的截面图。
参考图5A和图5B，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。上半导体芯片100可以包括多个上半导体芯片。多个上半导体芯片100可以在中间层基板300的顶表面上彼此横向间隔开。上半导体芯片100可以包括第一上半导体芯片110和第二上半导体芯片120。第一上半导体芯片110和第二上半导体芯片120中的每一个可以通过中间层基板300耦接到至少一个芯片堆叠200。第一上半导体芯片110和第二上半导体芯片120中的每一个可以通过中间层基板300、贯通孔217和重分布基板500耦接到焊接端子600。例如，第一上半导体芯片110可以通过中间层基板300电连接到第二上半导体芯片120，但是本发明构思不限于此。
例如，第二上半导体芯片120可以具有与第一上半导体芯片110相同的类型。第二上半导体芯片120可以具有与第一上半导体芯片110的尺寸基本相同的尺寸。备选地，第二上半导体芯片120可以具有与第一上半导体芯片110不同的类型(例如，逻辑芯片)。例如，第一上半导体芯片110可以是包括中央处理单元(CPU)的半导体芯片，并且第二上半导体芯片120可以是包括图形处理单元(GPU)的半导体芯片。第二上半导体芯片120可以具有与第一上半导体芯片110的尺寸不同的尺寸，但是本发明构思不限于此。
多个上底部填充层410可以对应地介于中间层基板300与上半导体芯片100之间。
图6示出了沿着图1A的线I-I’截取的截面图，示出根据一些实施例的半导体封装。
参考图6，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。芯片堆叠200可以包括第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230。第一下半导体芯片210可以具有接触最下方第二下半导体芯片220的底表面的顶表面。第二下半导体芯片220的顶表面可以接触相邻的第二下半导体芯片220的底表面。最上方第二下半导体芯片220可以具有接触第三下半导体芯片230的底表面的顶表面。
根据一些实施例，下半导体芯片210、220和230中的两个相邻的下半导体芯片可以彼此直接接合。短语“两个芯片彼此直接接合”可以包括“两个芯片的面对的导电组件彼此直接接合”的含义和“两个芯片的面对的介电组件彼此直接接合”的含义。短语“介电组件彼此直接接合”可以包括但不限于“在介电组件之间形成化学键合”的含义。所述导电组件可以包括下导电焊盘215和上导电焊盘216。化学键合可以形成在第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的两个面对的相邻的介电图案之间。所述介电图案可以包括氧化硅，但是本发明构思不限于此。
第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的面对的上导电焊盘216可以直接物理接触下导电焊盘215。第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的直接接合可以包括对上导电焊盘216和下导电焊盘215施加热或压力。因此，上导电焊盘216可以在其顶表面熔化，并且下导电焊盘215可以在其底表面熔化。上导电焊盘216的熔化的顶表面可以与下导电焊盘215的熔化的底表面结合。短语“两个导电组件彼此直接接合”可以包括“两个导电组件的接触表面彼此接触”的含义、“两个组件的接触表面至少部分地熔化并彼此结合”的含义或“两个组件构成整体单个结构”的含义。即使当两个导电组件直接接合以构成整体单个结构时，也可以声明两个导电元件彼此接触。
图7A示出了沿着图1A的线I-I’截取的截面图，示出根据一些实施例的半导体封装。
参考图7A，上半导体芯片100可以直接接合并连接到中间层基板300。上半导体芯片100的底表面可以接触中间层基板300的顶表面。例如，上半导体芯片100的芯片焊盘105可以直接接合到上焊盘310。
在这个情况下，芯片焊盘105可以被描述为芯片连接端子。
在图1E或图1F中讨论的重分布层可以用作中间层基板300。备选地，中间层基板300可以是在图1C的示例中讨论的半导体中间层基板。
在这个情况下，上半导体芯片100的底表面上的介电图案可以直接接合到中间层基板300的顶表面上的介电层(例如，图1C的312)，并且化学键合可以设置在上半导体芯片100的底表面上的介电图案与中间层基板300的顶表面上的介电层312之间。上半导体芯片100的底表面上的介电图案可以是或可以包括氧化硅。
图7B示出了图7A中描绘的部分A的放大截面图，示出了根据一些实施例的上半导体芯片与中间层基板之间的接合。
参考图7B，中间层基板300可以是重分布层。例如，中间层基板300可以包括有机介电层311、第二重分布图案350、第二种子层355、第二种子焊盘335和下焊盘320。中间层基板300可以不包括单独的上焊盘(参见图1F或图7A的310)。
第二重分布图案350的上部可以与上半导体芯片100的对应芯片焊盘105竖直交叠。每个第二重分布图案350的上部可以是上面讨论的第二孔部。第二种子层355可以介于第二重分布图案350与多个芯片焊盘105之间。第二种子层355可以接触芯片焊盘105。最上方有机介电层311可以与中间层基板300的底表面直接物理接触。
图gA示出了沿着图1A的线I-I’截取的截面图，示出了根据一些实施例的半导体封装。
参考图gA，第三下半导体芯片230可以具有接触中间层基板300的底表面的顶表面。在图1E或图1F中讨论的重分布层可以用作中间层基板300。备选地，中间层基板300可以是在图1D的示例中讨论的半导体中间层基板。
第三下半导体芯片230可以直接接合并连接到中间层基板300。例如，第三下半导体芯片230的上导电焊盘216可以直接接合到中间层基板300的下焊盘320。第三下半导体芯片230的顶表面上的介电图案可以直接接合到中间层基板300的底表面上的介电层(参见图1D的312)。例如，化学键合可以设置在第三下半导体芯片230的顶表面上的介电图案可以直接接合到中间层基板300的底表面上的介电层(参见图1D的312)。在这个情况下，第三下半导体芯片230的顶表面上的介电图案可以是或可以包括氧化硅。
图8B示出了图8A中描绘的部分A的放大截面图，示出了根据一些实施例的第三下半导体芯片与中间层基板之间的接合。
参考图8B，中间层基板300可以是如在图1E中讨论的重分布层。例如，中间层基板300可以包括有机介电层311、第二重分布图案350、第二种子层355、第二种子焊盘335和上焊盘310。所述重分布层可以不包括下焊盘(参见图1E或图8A的320)。第二重分布图案350可以设置在第三下半导体芯片230的对应上导电焊盘216上。第二种子层355可以介于多个上导电焊盘216与第二重分布图案350之间。第二种子层355可以接触上导电焊盘216。最下方有机介电层311可以接触第三下半导体芯片230的顶表面。
图9示出了沿着图1A的线I-I’截取的截面图，示出根据示例实施例的半导体封装。
参考图9，如图7A所述，上半导体芯片100可以直接接合并连接到中间层基板300。备选地，上半导体芯片100与中间层基板300之间的接合可以与在图7B中讨论的接合相同。如图8A中讨论的，中间层基板300可以直接接合并连接到第三下半导体芯片230。备选地，上半导体芯片100与中间层基板300之间的接合可以与在图8B中讨论的接合相同。第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230可以彼此直接接合。第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230之间的直接接合可以与图6中讨论的直接接合相同。
重分布基板500可以与在图3A和图3B的示例中所讨论的重分布基板基本相同。例如，第一种子层535可以直接耦接到第一下半导体芯片210的下导电焊盘215。最上方有机层510可以直接耦接到第一下半导体芯片210的底表面。
图10A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。图10B示出了示出根据一些实施例的半导体封装的沿着图10A的线II-II’截取的截面图。
参考图10A和图10B，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、虚设结构700、中间层基板300、上半导体芯片100和模塑层400。当在平面图中观察时，中间层基板300可以具有中心区和边缘区。当在平面图中观察时，中间层基板300的边缘区可以设置在中心区与中间层基板300的侧壁之间。
芯片堆叠200可以设置在中间层基板300的中心区处的底表面上。虚设结构700可以设置在中间层基板300的边缘区处的底表面上。例如，虚设结构700可以介于重分布基板500与中间层基板300之间，以从重分布基板500延伸到中间层基板300。虚设结构700可以接触重分布基板500和中间层基板300两者，并且可以支持中间层基板300的边缘区。因此，可以更稳定地固定中间层基板300。在平面图中，所述虚设结构可以围绕中心区，以围绕芯片堆叠200。
虚设结构700可以具有穿透其中的孔790。芯片堆叠200可以设置在虚设结构700的孔790中。芯片堆叠200可以与虚设结构700的内侧壁间隔开。虚设结构700可以由半导体管芯或硅晶片形成。半导体管芯可以包括例如硅。虚设结构700可以不包括集成电路。虚设结构700也可以被描述为支持结构。
重分布基板500可以在其顶表面上设置有覆盖虚设结构700的内侧壁和外侧壁的模塑层400。模塑层400可以设置在芯片堆叠200与虚设结构700之间以及设置在芯片堆叠200之间。模塑层400可以延伸到中间层基板300的侧壁和上半导体芯片100的侧壁上。虽然结合图10A和图10B示出了虚设结构，但是虚设结构可以被包括在之前描述的实施例中的任意一个——特别是相较于在先前实施例中示出的上半导体芯片和芯片堆叠而言包括具有更大面积的一个或多个上半导体芯片、以及具有更小面积的芯片堆叠的那些实施例。
模塑层400可以具有大于第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230的热膨胀系数的热膨胀系数。当在模塑层400与下半导体芯片210、220和230之间设置了过大的热膨胀系数差异时，模塑层400可能与第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230分离。根据一些实施例，虚设结构700可以具有小于模塑层400的热膨胀系数的热膨胀系数。例如，虚设结构700与第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230之间的热膨胀系数差异可以小于模塑层400与第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230之间的热膨胀系数差异。虚设结构700可以弥补模塑层400与第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230之间的热膨胀系数差异。因此，可以防止模塑层400与第一下半导体芯片210、第二下半导体芯片220和第三下半导体芯片230分离。
图10C示出了示出根据一些实施例的半导体封装的沿着图10A的线II-II’截取的截面图。
参考图10C，半导体封装可以包括虚设结构700、下虚设凸块720、上虚设凸块710、第三底部填充图案471和第四底部填充图案472。虚设结构700可以与参考图10A和图10B讨论的那个基本相同。
上虚设结构710可以介于虚设结构700与中间层基板300之间。上虚设凸块710可以不电连接到与中间层基板300来回传输信号或电压的任何导电组件。例如，上虚设凸块710可以与中间层基板300的布线线路绝缘。每个上虚设凸块710可以包括第一虚设焊接球713和第一虚设柱状图案711。第一虚设柱状图案711可以设置在虚设结构700的顶表面上。第一虚设柱状图案711可以是例如铜或可以包括例如铜。第一虚设焊接球713可以介于第一虚设柱状图案711与中间层基板300之间。备选地，每个上虚设凸块710可以不包括第一虚设柱状图案711。
第三底部填充图案471可以介于虚设结构700与中间层基板300之间，并且可以覆盖上虚设凸块710的侧壁。第三底部填充图案471可以包括与模塑层400的介电聚合物不同的介电聚合物。
下虚设凸块720可以介于重分布基板500与虚设结构700之间。下虚设凸块720可以与第一重分布图案530绝缘。每个下虚设凸块720可以包括第二虚设焊接球723和第二虚设柱状图案721。第二虚设焊接球723可以设置在重分布基板500的顶表面上。第二虚设柱状图案721可以介于第一虚设焊接球713与虚设结构700之间。第二虚设柱状图案721可以是例如铜或可以包括例如铜。备选地，每个下虚设凸块720可以不包括第二虚设柱状图案721。
第四底部填充图案472可以介于虚设结构700与重分布基板500之间，并且可以覆盖下虚设凸块720的侧壁。第四底部填充图案472可以包括与模塑层400的介电聚合物不同的介电聚合物。
图10D示出了示出根据一些实施例的半导体封装的沿着图10A的线II-II’截取的截面图。
参考图10D，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。芯片堆叠200可以设置在中间层基板300的中心区处的底表面上。芯片堆叠200可以设置在中间层基板300的边缘区处的底表面上。模塑层400可以填充重分布基板500与中间层基板300的边缘区处的底表面之间的空间。模塑层400可以支持中间层基板300的边缘区。
图11A示出了示出根据一些实施例的半导体封装的芯片堆叠、上半导体芯片和模塑层的平面图。图11B示出了示出根据一些实施例的半导体封装的沿着图11A的线III-III’截取的截面图。图11B与沿着图10A的线II-II’截取的截面图相对应。
参考图11A和图11B，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、虚设结构700、中间层基板300、上半导体芯片100和模塑层400。上半导体芯片100可以包括多个上半导体芯片。多个上半导体芯片100可以包括一对第一上半导体芯片110和一对第二上半导体芯片120。一对第一上半导体芯片110和一对第二对上半导体芯片120中的每个半导体芯片可以与在图5A和图5B的示例中讨论的上半导体芯片110和120基本相同或类似。如图11A所示，第一上半导体芯片110的数量可以是两个，并且第二上半导体芯片120的数量也可以是两个。然而，第一上半导体芯片110的数量可以大于两个，并且第二上半导体芯片120的数量可以大于两个，并且第一上半导体芯片110的数量可以与第二上半导体芯片120的数量相同或不同。
图12A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。图12B示出了示出根据一些实施例的半导体封装的沿着图12A的线II-II’截取的截面图。
参考图12A和图12B，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、虚设结构700、中间层基板300、上半导体芯片100和模塑层400。
当在平面图中观察时，芯片堆叠200可以设置在中间层基板300的边缘区处的底表面上。当在平面图中观察时，虚设结构700可以设置在中间层基板300的中心区处的底表面上。例如，虚设结构700可以设置在芯片堆叠200之间并且与芯片堆叠200横向间隔开。模塑层400可以介于芯片堆叠200与虚设结构700之间，同时覆盖芯片堆叠200的侧壁和虚设结构700的侧壁。
所述半导体封装还可以包括上虚设凸块710、下虚设凸块720、第三底部填充图案471和第四底部填充图案472。上虚设凸块710、下虚设凸块720、第三底部填充图案471和第四底部填充图案472可以设置在中间层基板300的中心区处的底表面上。
芯片堆叠200和虚设结构700的布置不限于所示的那些，而是可以进行不同地改变。例如，一个芯片堆叠200可以设置在中间层基板300的边缘区处的底表面上，并且另一芯片堆叠200可以设置在中间层基板300的中心区处的底表面上。在这个情况下，虚设结构700可以与芯片堆叠200横向间隔开设置，并且可以支持中间层基板300。
图12C示出了示出根据一些实施例的半导体封装的截面图。
参考图12C，半导体封装可以包括焊接端子600、重分布基板500、芯片堆叠200、中间层基板300、上半导体芯片100和模塑层400。当在平面图中观察时，芯片堆叠200可以设置在中间层基板300的边缘区处的底表面上。芯片堆叠200可以不设置在中间层基板300的中心区处的底表面上。模塑层400可以位于重分布基板500与中间层基板300的中心区处的底表面之间的区域上。模塑层400可以支持中间层基板300的中心区。
本发明构思的实施例可以彼此进行各种组合。例如，在图2的示例中讨论的热辐射结构900还可以包括在选自以下项中的至少一个半导体封装中：图1A和图1B的半导体封装、图3A和图3B的半导体封装、图4的半导体封装、图5A和图5B的半导体封装、图6的半导体封装、图7A的半导体封装、图8A的半导体封装、图9的半导体封装、图10A和图10B的半导体封装、图10C的半导体封装、图10D的半导体封装、图11A和图11B的半导体封装、图12A和图12B的半导体封装、以及图12C的半导体封装。
图13示出了示出根据一些实施例的堆叠半导体封装的截面图。
参考图13，堆叠半导体封装可以包括封装基板800和半导体封装。封装基板800可以是印刷电路板(PCB)。封装基板800可以包括基板焊盘810和内部线路815。基板焊盘810可以设置在封装基板800的顶表面上。内部线815可以位于封装基板800中，并且可以耦接到对应的基板焊盘810。短语“耦接到封装基板800”可以意指“耦接到至少一个内部线815”。基板焊盘810和内部线815可以是或可以包括金属。外部端子850可以设置在封装衬底800的底表面上。外部电信号可以通过外部端子850传输到封装基板800。外部端子850可以包括或可以是焊接球。外部端子850可以包括或可以是金属，例如焊接材料。外部端子850可以是外部封装连接端子。
所述半导体封装可以安装在封装基板800上。所述半导体封装可以与图1A和图1B的半导体封装基本相同。例如，所述半导体封装可以包括重分布基板500、焊接端子600、中间层基板300、芯片堆叠200、上半导体芯片100和模塑层400。将所述半导体封装安装在封装基板800上可以包括：将焊接端子600耦接到对应的基板焊盘810。
与所示出的不同，封装基板800可以在其上设置有：图1A和图1B的半导体封装、图3A和图3B的半导体封装、图4的半导体封装、图5A和图5B的半导体封装、图6的半导体封装、图7A的半导体封装、图8A的半导体封装、图9的半导体封装、图10A和图10B的半导体封装、图10C的半导体封装、图10D的半导体封装、图11A和图11B的半导体封装、图12A和图12B的半导体封装、或图12C的半导体封装
根据本发明构思，上半导体芯片和芯片堆叠可以分别设置在中间层基板的顶表面和底表面上。所述上半导体芯片可以通过中间层基板电连接到芯片堆叠。因此，可以在上半导体芯片与芯片堆叠之间设置缩短的电学路径。可以在上半导体芯片与芯片堆叠之间提供更快的信号传送速度。半导体封装可以显示改善的电学特性。所述半导体封装可以变得尺寸紧凑。
本发明构思的该详细描述不应被解释为限于本文阐述的实施例，本发明构思旨在覆盖本发明的各种组合、修改和变化而不脱离本发明构思的精神和范围。

Claims (20)

1.一种半导体封装，包括：
中间层基板；
上半导体芯片，在所述中间层基板的顶表面上，使得所述上半导体芯片的底表面面对所述中间层基板的顶表面；
芯片堆叠，在所述中间层基板的底表面上，所述芯片堆叠包括多个堆叠的下半导体芯片，每个下半导体芯片在其中包括多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；
模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及
多个连接端子，被设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到所述贯通孔，
其中，所述上半导体芯片通过所述中间层基板电连接到所述贯通孔。
2.根据权利要求1所述的半导体封装，其中：
所述芯片堆叠是第一芯片堆叠，所述第一芯片堆叠作为彼此横向间隔开的多个芯片堆叠的一部分，并且
所述模塑层在所述芯片堆叠之间。
3.根据权利要求1所述的半导体封装，还包括：重分布基板，在所述芯片堆叠的底表面和所述模塑层的底表面上，
其中，所述连接端子在所述重分布基板的底表面上。
4.根据权利要求3所述的半导体封装，其中，所述连接端子中的至少一个连接端子与所述模塑层的底表面竖直交叠。
5.根据权利要求3所述的半导体封装，还包括：虚设结构，从所述重分布基板延伸到所述中间层基板，
其中，所述虚设结构与所述芯片堆叠横向间隔开。
6.根据权利要求5所述的半导体封装，其中，所述虚设结构具有比所述模塑层的热膨胀系数小的热膨胀系数。
7.根据权利要求1所述的半导体封装，还包括：多个凸块，在所述中间层基板与所述上半导体芯片之间，
其中，所述凸块的间距小于所述连接端子的间距。
8.根据权利要求1所述的半导体封装，还包括：多个凸块，在所述中间层基板与所述芯片堆叠之间，
其中，所述凸块的间距小于所述连接端子的间距。
9.根据权利要求1所述的半导体封装，其中，所述上半导体芯片是多个上半导体芯片的一部分，并且包括：
第一上半导体芯片；以及
第二上半导体芯片，与所述第一上半导体芯片横向间隔开，
其中，所述第二上半导体芯片包括与所述第一上半导体芯片不同类型的逻辑芯片。
10.一种半导体封装，包括：
中间层基板；
上半导体芯片，在所述中间层基板的顶表面上；
多个芯片堆叠，在所述中间层基板的底表面上并且彼此横向间隔开；以及
模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁，所述模塑层在所述芯片堆叠之间，
其中，每个芯片堆叠包括多个堆叠的下半导体芯片。
11.根据权利要求10所述的半导体封装，还包括：多个焊接端子，在所述芯片堆叠的底表面上，
其中，每个下半导体芯片在其中包括多个贯通孔，
其中，所述贯通孔被耦接到所述焊接端子。
12.根据权利要求10所述的半导体封装，还包括：
重分布基板，在所述芯片堆叠的底表面和所述模塑层的底表面上；以及
多个焊接端子，在所述重分布基板的底表面上，
其中，所述重分布基板包括有机介电层和在所述有机介电层中的重分布图案。
13.根据权利要求10所述的半导体封装，其中，所述上半导体芯片的底表面接触所述中间层基板的顶表面。
14.根据权利要求10所述的半导体封装，其中：
所述下半导体芯片包括第一下半导体芯片、第二下半导体芯片和第三下半导体芯片，所述第一下半导体芯片至所述第三下半导体芯片被堆叠，并且
所述中间层基板的底表面接触所述第三下半导体芯片。
15.根据权利要求10所述的半导体封装，其中，所述下半导体芯片包括：
第一下半导体芯片；以及
第二下半导体芯片，在所述第一下半导体芯片上，
其中，所述第一下半导体芯片的顶表面接触所述第二下半导体芯片的底表面。
16.根据权利要求10所述的半导体封装，还包括：
重分布基板，在所述芯片堆叠的底表面和所述模塑层的底表面上；以及
虚设结构，从所述重分布基板延伸到所述中间层基板，
其中，所述虚设结构与所述芯片堆叠横向间隔开，并且
其中，所述虚设结构具有比所述模塑层的热膨胀系数小的热膨胀系数。
17.一种半导体封装，包括：
中间层基板，所述中间层基板具有顶表面和与所述顶表面相对的底表面；
逻辑芯片，在所述中间层基板的顶表面上并耦接到所述中间层基板；
多个芯片堆叠，设置在所述中间层基板的底表面上并彼此横向间隔开；
多个焊接端子，在所述芯片堆叠的底表面下方；以及
模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述逻辑芯片的侧壁，所述模塑层暴露所述逻辑芯片的顶表面，
其中，每个芯片堆叠包括多个堆叠的存储芯片，
其中，每个存储芯片在其中包括多个贯通孔，
其中，所述焊接端子通过所述贯通孔电连接到所述中间层基板。
18.根据权利要求17所述的半导体封装，其中，所述中间层基板包括：
半导体基板；
多个导电孔，所述多个导电孔穿透所述半导体基板；
多个介电层，在所述半导体基板上；以及
多个布线结构，设置在所述介电层中并电连接到所述导电孔。
19.根据权利要求17所述的半导体封装，其中，所述中间层基板包括：
有机介电层；
多个重分布图案，设置在所述有机介电层中并彼此横向间隔开；以及
多个重分布焊盘，在所述重分布图案上，
其中，所述逻辑芯片通过所述重分布图案电连接到所述存储芯片。
20.根据权利要求17所述的半导体封装，其中，所述焊接端子的间距大于所述逻辑芯片的芯片焊盘的间距，
其中，所述芯片焊盘的间距在约10μm至约100μm的范围内，并且
其中，所述焊接端子的间距在约101μm至约1000μm的范围内。
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