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KR102365325B1 - 공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리 - Google Patents

공통 소스 라인을 포함하는 cop 구조가 적용된 3차원 플래시 메모리 Download PDF

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KR102365325B1
KR102365325B1 KR1020200062330A KR20200062330A KR102365325B1 KR 102365325 B1 KR102365325 B1 KR 102365325B1 KR 1020200062330 A KR1020200062330 A KR 1020200062330A KR 20200062330 A KR20200062330 A KR 20200062330A KR 102365325 B1 KR102365325 B1 KR 102365325B1
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transistor
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cell string
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송윤흡
김봉석
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한양대학교 산학협력단
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Abstract

공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함한다.

Description

공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리{THREE DIMENSION FLASH MEMORY WITH CELL ON PERIPHERAL CIRUIT STRUCTURE INCLUDING COMMON SOURCE LINE }
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게 COP(Cell On Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 기판(110)에 수직 방향으로 형성된 채널층(121), 채널층(121)을 감싸도록 형성된 전하 저장층(122), 전하 저장층(122)에 연결되며 수평 방향으로 적층된 복수의 전극층들(130) 및 복수의 전극층들(130)에 교번하며 개재되는 복수의 절연층들(140)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(122)과 채널층(121)은 메모리 셀 스트링(120)으로 명명될 수 있다.
이러한 기존의 3차원 플래시 메모리(100)는, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)에 형성되고 그 위에 절연층(151)이 배치됨으로써, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)과 절연층(151)에 매립되는 COP 구조를 갖게 될 수 있다. 이하, 주변 회로는 3차원 플래시 메모리(100)의 동작 중 메모리 셀 스트링의 데이터 저장 및 판독 동작을 제외한 나머지 동작과 관련되는 회로를 의미한다.
그러나 COP 구조가 적용된 기존의 3차원 플래시 메모리(100)는 적어도 하나의 메모리 셀 스트링(120)이 사용하는 소스 라인(123)과 주변 회로의 적어도 하나의 트랜지스터(150)가 사용하는 소스 라인(152, 153)을 독립적으로 구분되도록 구비하기 때문에, 메모리 셀 스트링 용 소스 라인(123)과 주변 회로의 트랜지스터 용 소스 라인(152, 153)이 서로 다른 공정을 통해 각기 제조되어 제조 Cost가 상승되는 단점 및 Layout 설계가 복잡하고 Layout 설계에서 효율적으로 면적을 사용하지 못하는 단점을 갖는다.
따라서, 메모리 셀 스트링 용 소스 라인과 주변 회로의 트랜지스터 용 소스 라인을 제조함에 있어, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술이 제안될 필요가 있다.
일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함한다.
일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은, 동일한 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분은, 상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 메모리 셀 스트링 사이에 위치하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수직 부분은, 상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리의 제조 방법은, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판을 준비하는 단계; 상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 트랜지스터의 상부에 위치할 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되기 위한 공통 소스 라인을 형성하는 단계; 및 상기 공통 소스 라인의 상부에 상기 적어도 하나의 메모리 셀 스트링을 일 방향으로 연장 형성하는 단계를 포함한다.
일측에 따르면, 상기 공통 소스 라인을 형성하는 단계는, 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 단일 공정을 통해 일체형으로 형성하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 수평 부분이 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분이 상기 적어도 하나의 트랜지스터와 연결되도록 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 상기 적어도 하나의 수평 부분을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는, 상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 상기 적어도 하나의 수직 부분을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 기판(210), 적어도 하나의 메모리 셀 스트링(220) 및 공통 소스 라인(230)을 포함한다.
기판(210)은 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(211, 212)가 형성되며, 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.
적어도 하나의 메모리 셀 스트링(220)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 상부로부터 일 방향(예컨대, Z 방향)으로 연장 형성되며, 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 적어도 하나의 채널층(221) 및 적어도 하나의 채널층(221)을 감싸는 적어도 하나의 전하 저장층(222)으로 구성될 수 있다. 적어도 하나의 채널층(221)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 적어도 하나의 전하 저장층(222)은, 복수의 전극층들(미도시)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(222)이 기판(210)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(210)과 수직으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(210)과 평행하며 복수의 전극층들과 접촉되는 수평 요소도 더 포함할 수 있다.
여기서, 도면에 도시되지 않은 복수의 전극층들은 도 1에 도시된 기존의 3차원 플래시 메모리(100)에 포함되는 복수의 전극층들(130)과 동일하게 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 전극층들 사이에는 복수의 절연층들(미도시)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 전극층들과 교번하며 개재될 수 있다.
공통 소스 라인(230)은 주변 회로의 적어도 하나의 트랜지스터(211, 212) 및 적어도 하나의 메모리 셀 스트링(220)에 의해 공통으로 사용되며, 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)을 포함하도록 구성될 수 있다. 일례로, 공통 소스 라인(230)은 기판(210)과 평행하도록 위치하는 적어도 하나의 수평 부분(231)과, 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 사이 공간에 기판(210)과 수직으로 위치하는 적어도 하나의 수직 부분(232)을 포함할 수 있다.
이와 같은 구조를 갖는 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 단일 공정을 통해 일체형으로 형성됨을 특징으로 할 수 있다. 즉, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 단일 공정을 통해 형성됨으로써, 일체형의 구조를 갖게 될 수 있다.
이 때, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231) 및 적어도 하나의 수직 부분(232)은, 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 형성될 수 있으며, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 연결되고 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결되도록 형성될 수 있다. 이에, 공통 소스 라인(230)은 적어도 하나의 메모리 셀 스트링(220) 및 주변 회로의 적어도 하나의 트랜지스터(211, 212) 각각과 전기적으로 연결될 수 있다. 이하, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 연결된다는 것은, 적어도 하나의 수평 부분(231)이 적어도 하나의 메모리 셀 스트링(220)과 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다. 마찬가지로, 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결된다는 것은, 적어도 하나의 수직 부분(232)이 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다.
또한, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 적어도 하나의 메모리 셀 스트링(220)이 형성되는 면적에 대응하는 면적으로 형성될 수 있다. 예를 들어, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 적어도 하나의 메모리 셀 스트링(220) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 적어도 하나의 메모리 셀 스트링(220)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(220)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 공통 소스 라인(230)의 적어도 하나의 수평 부분(231)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 적어도 하나의 메모리 셀 스트링(220) 사이에 위치하게 될 수 있다.
또한, 공통 소스 라인(230)의 적어도 하나의 수직 부분(232)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 배치 위치에 기초하여 형성될 수 있다. 예를 들어, 공통 소스 라인(230)의 적어도 하나의 수직 부분(232)은 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 연결되어야 하므로, 주변 회로의 적어도 하나의 트랜지스터(211, 212)가 기판(210) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(211, 212)의 사이 공간에 위치하도록 형성될 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(200)는 주변 회로의 적어도 하나의 트랜지스터(211, 212)와 적어도 하나의 메모리 셀 스트링(220)에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술적 효과를 도모할 수 있다.
이와 같은 3차원 플래시 메모리(200)의 제조 공정에 대한 상세한 설명은 아래의 도 3 및 4a 내지 4c를 참조하여 기재하기로 한다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 3 및 4a 내지 4c를 참조하여 설명되는 제조 방법은 도 2에 설명된 3차원 플래시 메모리(200)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 3 및 4a 내지 4c를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S310)에서, 도 4a와 같이 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 형성된 기판(410)을 준비한다.
이어서, 제조 시스템은 단계(S320)에서, 도 4b와 같이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 트랜지스터(411, 412)의 상부에 위치할 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용되기 위한 공통 소스 라인(430)을 형성한다.
이처럼 공통 소스 라인(430)이 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용될 수 있도록, 제조 시스템은 적어도 하나의 수평 부분(431)과 적어도 하나의 수직 부분(432)으로 구성되는 공통 소스 라인(430)을 형성할 수 있다.
보다 상세하게, 제조 시스템은 적어도 하나의 수평 부분(431)이 적어도 하나의 메모리 셀 스트링(420)과 연결되고, 적어도 하나의 수직 부분(432)이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되도록 적어도 하나의 수평 부분(431)과 적어도 하나의 수직 부분(432)을 각각 형성할 수 있다.
특히, 제조 시스템은 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)을 형성함에 있어, 단일 공정을 통해 일체형으로 형성함을 특징으로 할 수 있다. 예를 들어, 제조 시스템은 도 4b 내지 4c와 같은 단일 공정을 통해 공통 소스 라인(430)의 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)을 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 일체형으로 형성할 수 있다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)이 형성되는 면적에 대응하는 면적으로 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)을 형성할 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)은 적어도 하나의 메모리 셀 스트링(420) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(420)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)을 형성할 수 있다.
또한, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 배치 위치에 기초하여 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)을 형성할 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되어야 하므로, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 기판(410) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 사이 공간에 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)이 위치하도록 형성할 수 있다.
그 다음, 제조 시스템은 단계(S330)에서, 도 4c와 같이 공통 소스 라인(430)의 상부에 적어도 하나의 메모리 셀 스트링(420)을 일 방향으로 연장 형성한다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(420)에 수직 방향으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들 사이에 교번하며 개재되는 복수의 절연층들(미도시)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
    을 포함하고,
    상기 공통 소스 라인은,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하며,
    상기 적어도 하나의 수평 부분은,
    상기 적어도 하나의 메모리 셀 스트링과 연결되고,
    상기 적어도 하나의 수직 부분은,
    상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 공통 소스 라인은,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은,
    동일한 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 삭제
  6. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
    을 포함하고,
    상기 공통 소스 라인은,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하며,
    상기 적어도 하나의 수평 부분은,
    상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
    을 포함하고,
    상기 공통 소스 라인은,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하며,
    상기 적어도 하나의 수평 부분은,
    상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 메모리 셀 스트링 사이에 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
    을 포함하고,
    상기 공통 소스 라인은,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하며,
    상기 적어도 하나의 수직 부분은,
    상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리의 제조 방법에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판을 준비하는 단계;
    상기 적어도 하나의 트랜지스터와 상기 적어도 하나의 트랜지스터의 상부에 위치할 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되기 위한 공통 소스 라인을 형성하는 단계; 및
    상기 공통 소스 라인의 상부에 상기 적어도 하나의 메모리 셀 스트링을 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  10. 제9항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 단일 공정을 통해 일체형으로 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  12. 제10항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
    상기 적어도 하나의 수평 부분이 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분이 상기 적어도 하나의 트랜지스터와 연결되도록 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  13. 제10항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
    상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적에 대응하는 면적으로 상기 적어도 하나의 수평 부분을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  14. 제10항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분을 형성하는 단계는,
    상기 적어도 하나의 트랜지스터가 상기 기판에 형성되는 위치에 기초하여 상기 적어도 하나의 수직 부분을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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