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KR20220012455A - 표시 장치 - Google Patents

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KR20220012455A
KR20220012455A KR1020200090844A KR20200090844A KR20220012455A KR 20220012455 A KR20220012455 A KR 20220012455A KR 1020200090844 A KR1020200090844 A KR 1020200090844A KR 20200090844 A KR20200090844 A KR 20200090844A KR 20220012455 A KR20220012455 A KR 20220012455A
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KR
South Korea
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line
layer
signal line
disposed
touch
Prior art date
Application number
KR1020200090844A
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English (en)
Inventor
박영우
김태현
최종현
이훈기
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US17/347,378 priority patent/US11515369B2/en
Priority to CN202110817195.9A priority patent/CN113972246A/zh
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Abstract

터치 부재를 포함하는 표시 장치가 제공된다. 표시 장치는 활성 영역 및 상기 활성 영역의 제1 방향 일측에 위치하고 가시 영역과 상기 가시 영역보다 상기 제1 방향에서 상기 활성 영역에 더 멀리 떨어진 비가시 영역이 정의된 기판, 상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제1 비아층, 상기 제1 비아층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되고 복수의 터치 신호 라인을 포함하는 제3 도전층을 포함하고, 상기 가시 영역은 상기 제2 도전층이 배치된 라인 배치부, 및 상기 제2 도전층이 비배치된 라인 비배치부를 포함하고, 상기 제3 도전층은 상기 라인 비배치부에 배치되고 상기 터치 신호 라인의 폭보다 큰 폭을 갖는 제1 가림막 패턴을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 터치 부재를 포함하는 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하여 표시하는 표시 패널 및 다양한 입력 장치를 포함한다.
표시 장치는 화면을 표시하는 활성 영역과 화면이 표시되지 않는 비활성 영역을 포함하는데, 최근에는 비활성 영역을 축소하는 추세이다. 비활성 영역을 축소함에 따라 비활성 영역에 배치된 각종 신호 라인들의 길이가 축소되거나 신호 라인들의 설계 변경이 동반될 수 있다.
특히, 비활성 영역 중 사용자 눈에 시인되는 가시 영역 내에서, 설계 변경된 신호 라인들의 배치 유무에 따라 시감차가 발생될 수 있다.
본 발명이 해결하고자 하는 과제는 신호 라인들의 배치 유무에 따라 발생되는 시감차를 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 활성 영역 및 상기 활성 영역의 제1 방향 일측에 위치하고 가시 영역과 상기 가시 영역보다 상기 제1 방향에서 상기 활성 영역에 더 멀리 떨어진 비가시 영역이 정의된 기판, 상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제1 비아층, 상기 제1 비아층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되고 복수의 터치 신호 라인을 포함하는 제3 도전층을 포함하고, 상기 가시 영역은 상기 제2 도전층이 배치된 라인 배치부, 및 상기 제2 도전층이 비배치된 라인 비배치부를 포함하고, 상기 제3 도전층은 상기 라인 비배치부에 배치되고 상기 터치 신호 라인의 폭보다 큰 폭을 갖는 제1 가림막 패턴을 포함한다.
상기 비활성 영역은 상기 활성 영역과 이격된 벤딩 영역을 포함하고, 상기 가시 영역과 상기 비가시 영역의 경계는 상기 벤딩 영역과 상기 활성 영역 사이에 위치할 수 있다.
상기 제2 도전층은 상기 비가시 영역으로부터 상기 가시 영역에까지 연장되다가 상기 제1 방향과 교차하는 제2 방향으로 절곡된 제1 신호 라인을 포함할 수 있다.
상기 라인 비배치부는 평면상 상기 제1 신호 라인의 엣지와 상기 비가시 영역, 및 상기 가시 영역의 경계선에 의해 정의되는 제1 라인 비배치부를 포함하고 상기 제1 가림막 패턴은 상기 제1 라인 비배치부에 배치될 수 있다.
상기 제1 신호 라인은 저전압 전원 신호 라인을 포함할 수 있다.
상기 제1 가림막 패턴은 두께 방향에서 상기 비가시 영역, 및 상기 가시 영역의 경계선과 중첩할 수 있다.
상기 제1 가림막 패턴은 상기 제1 신호 라인의 단부와 두께 방향에서 중첩 배치될 수 있다.
상기 제1 가림막 패턴은 상기 제1 신호 라인과 전기적으로 연결될 수 있다.
상기 복수의 터치 신호 라인들은 상기 제1 신호 라인과 중첩하며 연장되고 상기 제1 가림막 패턴과 인접한 상기 터치 신호 라인의 이격 거리는 인접한 상기 터치 신호 라인들의 이격 거리와 같거나 더 클 수 있다.
상기 터치 신호 라인은 상기 제1 신호 라인과 중첩하며 연장되고 상기 제1 가림막 패턴은 상기 터치 신호 라인과 전기적으로 연결될 수 있다.
상기 복수의 터치 신호 라인들 및 상기 제1 신호 라인은 상기 기판의 단부 상의 패드 영역으부터 각각 연장되고 상기 패드 영역은 상기 복수의 터치 신호 라인들과 연결된 터치 패드들, 상기 제1 신호 라인과 연결된 제1 신호 라인 패드, 및 상기 제1 가림막 패턴과 연결되는 가림막 패턴 패드를 포함하며, 상기 제1 가림막 패턴은 상기 가림막 패턴 패드와 연결된 가림막 패턴 라인을 통해 연결될 수 있다.
상기 제1 비아층 상에 배치된 뱅크층을 더 포함하고, 상기 제1 비아층 및 상기 뱅크층 중 적어도 하나는 블랙 계열의 색료를 더 포함할 수 있다.
상기 제2 도전층은 상기 제1 신호 라인과 이격된 제2 신호 라인을 더 포함하고, 상기 라인 비배치부는 상기 제1 신호 라인의 엣지, 상기 제2 신호 라인의 엣지, 및 상기 경계선에 의해 정의되는 제2 라인 비배치부를 더 포함할 수 있다.
상기 제3 도전층은 상기 제2 라인 비배치부에 배치된 제2 가림막 패턴을 더 포함하고 상기 제2 가림막 패턴은 상기 경계선에 중첩할 수 있다.
상기 제2 가림막 패턴은 상기 제2 신호 라인과 전기적으로 연결될 수 있다.
상기 제2 신호 라인은 고전압 전원 신호 라인을 포함하고, 상기 고전압 전원 신호 라인은 제1 방향을 따라 연장되고 상호 상기 제2 방향을 따라 이격된 일측 고전압 전원 신호 라인과 타측 고전압 전원 신호 라인, 및 상기 일측 고전압 전원 신호 라인과 상기 타측 고전압 전원 신호 라인을 연결하는 연결 고전압 전원 신호 라인을 포함하고, 상기 라인 비배치부는 상기 일측 고전압 전원 신호 라인의 엣지, 상기 타측 고전압 전원 신호 라인의 엣지, 상기 연결 고전압 전원 신호 라인의 엣지, 및 상기 경계선에 의해 정의되는 제3 라인 비배치부를 더 포함할 수 있다.
상기 제3 도전층은 상기 제3 라인 비배치부에 배치된 제3 가림막 패턴을 더 포함하고, 상기 제3 가림막 패턴은 상기 경계선에 중첩할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 활성 영역 및 상기 활성 영역의 제1 방향 일측에 위치한 비활성 영역이 정의된 기판, 상기 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제1 비아층, 상기 제1 비아층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되고 복수의 터치 신호 라인을 포함하는 제3 도전층, 상기 제3 도전층 상에 배치되고 상기 기판을 바라보는 일면에 블랙 매트릭스가 배치된 보호층을 포함하고, 상기 블랙 매트릭스의 단부는 평면상 상기 활성 영역과 이격되고, 상기 비활성 영역은 상기 블랙 매트릭스가 전면 배치된 비가시 영역 및 상기 블랙 매트릭스가 일부 배치된 가시 영역을 포함하며, 상기 가시 영역은 상기 제2 도전층이 배치된 라인 배치부, 및 상기 제2 도전층이 비배치된 라인 비배치부를 포함하고, 상기 제3 도전층은 상기 라인 비배치부에 배치되고 상기 터치 신호 라인의 폭보다 큰 폭을 갖는 가림막 패턴을 포함한다.
상기 블랙 매트릭스와 상기 제3 도전층 사이에 배치된 편광층을 더 포함하고, 상기 편광층은 두께 방향에서 상기 비가시 영역과 상기 가시 영역의 경계와 중첩 배치될 수 있다.
상기 가림막 패턴은 두께 방향에서 상기 비가시 영역, 및 상기 가시 영역의 경계선과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 신호 라인들의 배치 유무에 따라 발생되는 시감차를 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
도 3은 일 실시예에 따른 표시 패널의 예시적인 적층 구조를 나타낸 개략적인 단면도이다.
도 4는 일 실시예에 따른 표시 패널의 개략적인 평면도다.
도 5는 일 실시예에 따른 표시 패널의 터치 부재 하부의 평면도다.
도 6은 도 5의 활성 영역의 일부와 비활성 영역을 확대한 평면도다.
도 7은 도 6의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 터치 부재의 개략적인 평면도다.
도 9는 도 8의 터치 영역의 부분 확대도이다.
도 10은 도 9의 II-II' 선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시부의 화소와 터치 부재의 메쉬형 패턴의 상대적인 배치 관계를 나타낸 배치도이다.
도 12는 도 11의 III-III' 선을 따라 자른 단면도이다.
도 13은 일 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다.
도 14는 도 13의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.
도 15는 도 13의 터치 구동 라인과 센싱 구동 라인의 변형예를 나타낸 평면도이다.
도 16은 도 15의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다.
도 17은 도 13의 Ⅵ-Ⅵ' 선을 따라 자른 단면도이다.
도 18은 일 실시예에 따른 가시 영역과 비가시 영역이 구분되는 것을 보여주는 표시 패널의 단면도이다.
도 19(a)는 도 13의 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 19(b)는 도 19(a)의 변형예를 나타낸 평면도이다.
도 19(c)는 도 19(a)의 변형예를 나타낸 평면도이다.
도 20은 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 21은 또 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 22는 또 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 23은 또 다른 실시예에 따른 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 24는 또 다른 실시예에 따른 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 25는 또 다른 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다.
도 26은 또 다른 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다.
도 27은 다른 실시예에 따른 활성 영역의 일부, 비활성 영역의 일부의 단면도이다.
도 28은 또 다른 실시예에 따른 활성 영역의 일부, 비활성 영역의 일부의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도다. 도 2는 일 실시예에 따른 표시 장치의 개략적인 부분 단면도이다.
실시예들에서, 제1 방향(DR1)과 제2 방향(DR2)은 서로 다른 방향으로 상호 교차한다. 도 1의 평면도에서는 설명의 편의상 세로 방향인 제1 방향(DR1)과 가로 방향인 제2 방향(DR2)이 정의되어 있다. 이하의 실시예들에서 제1 방향(DR1) 일측은 평면도상 상측 방향을, 제1 방향(DR1) 타측은 평면도상 하측 방향을, 제2 방향(DR2) 일측은 평면도상 우측 방향을 제2 방향(DR2) 타측은 평면도상 좌측 방향을 각각 지칭하는 것으로 한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 활성 영역(AAR)과 비활성 영역(NAR)을 포함한다. 표시 장치(1)에서, 화면을 표시하는 부분을 표시 영역으로, 화면을 표시하지 않는 부분을 비표시 영역으로 정의하고, 터치 입력의 감지가 이루어지는 영역을 터치 영역으로 정의하면, 표시 영역과 터치 영역은 활성 영역(AAR)에 포함될 수 있다. 표시 영역과 터치 영역은 중첩할 수 있다. 즉, 활성 영역(AAR)은 표시도 이루어지고 터치 입력의 감지도 이루어지는 영역일 수 있다.
활성 영역(AAR)의 형상은 직사각형 또는 모서리가 둥근 직사각형일 수 있다. 예시된 활성 영역(AAR)의 형상은 모서리가 둥글고 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형이다. 그러나, 이에 제한되는 것은 아니고, 활성 영역(AAR)은 제2 방향(DR2)이 제1 방향(DR1)보다 긴 직사각형 형상, 정사각형이나 기타 다각형 또는 원형, 타원형 등과 같은 다양한 형상을 가질 수 있다.
비활성 영역(NAR)은 활성 영역(AAR)의 주변에 배치된다. 비활성 영역(NAR)은 베젤 영역(또는 데드 스페이스(Dead space))일 수 있다. 비활성 영역(NAR)은 활성 영역(AAR)의 모든 변(도면에서 4변)을 둘러쌀 수 있다. 그러나, 이에 제한되는 것은 아니며, 예컨대 활성 영역(AAR)의 상측변 부근이나, 좌우 측변 부근에는 비활성 영역(NAR)이 배치되지 않을 수도 있다.
비활성 영역(NAR)에는 활성 영역(AAR)(표시 영역이나 터치 영역)에 신호를 인가하기 위한 신호 라인이나 구동 회로들이 배치될 수 있다. 비활성 영역(NAR)은 표시 영역을 포함하지 않을 수 있다. 나아가, 비활성 영역(NAR)은 터치 영역을 포함하지 않을 수 있다. 다른 실시예에서, 비활성 영역(NAR)은 일부의 터치 영역을 포함할 수도 있고, 해당 영역에 압력 센서 등과 같은 센서 부재가 배치될 수도 있다. 몇몇 실시예에서, 활성 영역(AAR)은 화면이 표시되는 표시 영역과 완전히 동일한 영역이 되고, 비활성 영역(NAR)은 화면이 표시되지 않는 비표시 영역과 완전히 동일한 영역이 될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널(10)을 포함한다. 표시 패널(10)의 예로는 유기발광 표시 패널, 마이크로 LED 표시 패널, 나노 LED 표시 패널, 양자점 발광 표시 패널, 액정 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널, 전기영동 표시 패널, 전기습윤 표시 패널 등을 들 수 있다. 이하에서는 표시 패널(10)의 일 예로서, 유기발광 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 패널(10)은 복수의 화소를 포함할 수 있다. 복수의 화소는 행렬 방향으로 배열될 수 있다. 각 화소의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제1 방향(DR1)에 대해 기울어진 마름모 형상일 수도 있다. 각 화소는 발광 영역을 포함할 수 있다. 각 발광 영역은 화소의 형상과 동일할 수도 있지만, 상이할 수도 있다. 예를 들어, 화소의 형상이 직사각형 형상인 경우, 해당 화소의 발광 영역의 형상은 직사각형, 마름모, 육각형, 팔각형, 원형 등 다양한 형상을 가질 수 있다. 각 화소 및 발광 영역에 대한 구체적인 설명은 후술하기로 한다.
표시 장치(1)는 터치 입력을 감지하는 터치 부재를 더 포함할 수 있다. 터치 부재는 표시 패널(10)과 별도의 패널이나 필름으로 제공되어 표시 패널(10) 상에 부착될 수도 있지만, 표시 패널(10) 내부에 터치층의 형태로 제공될 수도 있다. 이하의 실시예에서는 터치 부재가 표시 패널 내부에 마련되어 표시 패널(10)에 포함되는 경우를 예시하지만, 이에 제한되는 것은 아니다.
표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉시블 기판을 포함할 수 있다. 그에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나(꺽이거나), 접히거나, 말릴 수 있다.
표시 패널(10)은 패널이 벤딩되는 영역인 벤딩 영역(BR)을 포함할 수 있다. 벤딩 영역(BR)을 중심으로, 표시 패널(10)은 벤딩 영역(BR)의 일측에 위치하는 메인 영역(MR)과 벤딩 영역(BR)의 타측에 위치하는 서브 영역(SR)으로 구분될 수 있다.
표시 패널(10)의 표시 영역은 메인 영역(MR) 내에 배치된다. 일 실시예에서 메인 영역(MR)에서 표시 영역의 주변 에지 부분, 벤딩 영역(BR) 전체 및 서브 영역(SR) 전체가 비표시 영역이 될 수 있다. 그러나, 이에 제한되는 것은 아니고, 벤딩 영역(BR) 및/또는 서브 영역(SR)도 표시 영역을 포함할 수도 있다.
메인 영역(MR)은 대체로 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되지 않고, 메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역이 배치될 수 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역이 되거나, 해당 부위에 표시 영역과 비표시 영역이 혼재될 수도 있다.
벤딩 영역(BR)은 메인 영역(MR)의 제1 방향(DR1) 일측에 연결된다. 예를 들어, 벤딩 영역(BR)은 메인 영역(MR)의 하측 단변을 통해 연결될 수 있다. 벤딩 영역(BR)의 폭은 메인 영역(MR)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BR)에서 표시 패널(10)은 두께 방향으로 하측 방향, 다시 말하면 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BR)은 일정한 곡률 반경은 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 항하는 표시 패널(10)의 일면이 벤딩 영역(BR)을 통해 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 표시 패널(10)의 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)의 폭(제2 방향(DR2)의 폭)은 벤딩 영역(BR)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
서브 영역(SR)에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 상기 집적 회로는 디스플레이용 집적 회로를 포함할 수 있다. 디스플레이용 집적 회로와 터치 유닛용 집적 회로는 별도의 칩으로 제공될 수도 있고, 하나의 칩에 통합되어 제공될 수도 있다.
표시 패널(10)의 서브 영역(SR) 단부에는 구동 기판(30)이 연결될 수 있다. 구동 기판(30)은 연성 인쇄회로기판이나 연성 인쇄 회로필름일 수 있다. 구동 기판(30) 상에는 도시되지 않았지만, 터치 유닛용 집적 회로를 포함하는 구동칩, 제어 회로부가 배치될 수 있다. 다만, 이에 제한되지 않고, 구동칩(20)은 디스플레이용 집적 회로뿐만 아니라, 터치 유닛용 집적 회로를 포함할 수도 있다.
도 3은 일 실시예에 따른 표시 패널의 예시적인 적층 구조를 나타낸 개략적인 단면도이다.
도 3을 참조하면, 표시 패널(10)은 기판(SUB) 상에 배치된 회로 구동층(DRL)을 포함할 수 있다. 회로 구동층(DRL)은 화소의 유기층(EML)을 구동하는 회로를 포함할 수 있다. 회로 구동층(DRL)은 복수의 박막 트랜지스터를 포함할 수 있다.
회로 구동층(DRL) 상부에는 유기층(EML)이 배치될 수 있다. 유기층(EML)은 유기 발광층을 포함할 수 있다. 유기층(EML)은 회로 구동층(DRL)에서 전달하는 구동 신호에 따라 다양한 휘도로 발광할 수 있다.
유기층(EML) 상부에는 봉지층(ENL)이 배치될 수 있다. 봉지층(ENL)은 무기막 또는 무기막과 유기막의 적층막을 포함할 수 있다. 다른 예로 봉지층(ENL)으로 글래스나 봉지 필름 등이 적용될 수도 있다.
봉지층(ENL) 상부에는 터치층(TSL)이 배치될 수 있다. 터치층(TSL)은 터치 입력을 인지하는 층으로서, 터치 부재의 기능을 수행할 수 있다. 터치층(TSL)은 복수의 감지 영역과 감지 전극들을 포함할 수 있다.
터치층(TSL) 상부에는 편광층(POL)이 배치될 수 있다. 편광층(POL)은 외광 반사를 줄이는 역할을 할 수 있다. 편광층(POL)은 점착층을 통해 터치층(TSL) 상부에 부착될 수 있다. 몇몇 다른 실시예에서, 편광층(POL)은 생략될 수도 있다. 편광층(POL)이 생략된 실시예에서, 터치층(TSL) 상부에는 비발광 영역 상에 차광 패턴이 배치되고, 발광 영역 상에 컬러 필터가 배치될 수 있다. 차광 패턴은 후술될 블랙 매트릭스(도 18의 BM 참조)와 동일한 물질을 포함할 수 있다. 컬러 필터는 제1 색 화소의 발광 영역(도 12의 EMA_R 참조) 상에 배치된 제1 색 컬러 필터, 제2 색 화소의 발광 영역(도 12의 EMA_B 참조)에 배치된 제2 색 컬러 필터, 제3 색 화소의 발광 영역(도 12의 EMA_G 참조)에 배치된 제3 색 컬러 필터를 포함할 수 있다. 상기 차광 패턴은 인접한 색 컬러 필터들 사이에 배치될 수 있다. 이하에서는 터치층(TSL) 상부에 편광층(POL)이 배치된 경우를 중심으로 설명하기로 한다.
편광층(POL) 상부에는 보호층(WDL)이 배치될 수 있다. 보호층(WDL)은 예컨대 윈도우 부재를 포함할 수 있다. 보호층(WDL)은 광학 투명 접착제 등에 의해 편광층(POL) 상에 부착될 수 있다.
도 4는 일 실시예에 따른 표시 패널의 개략적인 평면도다.
도 4를 참조하면, 활성 영역(AAR)은 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들은 행렬 방향으로 배열될 수 있다.
서브 영역(SR)은 복수의 패드 영역(PA1, PA2, PA3)들을 포함할 수 있다. 제1 패드 영역(PA1)은 제2 및 제3 패드 영역(PA2, PA3)보다 벤딩 영역(BR)에 더 가깝게 위치할 수 있고, 구동칩(20)과 연결되는 복수의 제1 데이터 패드(DP1)들이 배치될 수 있다. 제1 데이터 패드(DP1)들은 제2 방향(DR2)을 따라 배열될 수 있다.
제2 및 제3 패드 영역(PA2, PA3)은 제1 패드 영역(PA1)보다 서브 영역(SR)이 단부에 더 가깝게 위치할 수 있고, 구동 기판(30)과 연결되는 복수의 패드(DP2, TP, VSSP, VDDP)들이 배치될 수 있다. 제2 패드 영역(PA2)에는 구동칩(20)과 연결되는 복수의 제2 데이터 패드(DP2)들이 배치될 수 있다. 도시되지 않았지만, 제2 패드 영역(PA2)과 제1 패드 영역(PA1)의 사이에는 제2 데이터 패드(DP2)와 제1 데이터 패드(DP1)를 연결하는 신호 라인이 더 배치될 수 있다.
제3 패드 영역(PA3)은 두 개일 수 있다. 두 개의 제3 패드 영역(PA3)들은 제2 패드 영역(PA2)을 사이에 두고 배치될 수 있다. 제3 패드 영역(PA3)들은 각각 제2 패드 영역(PA2)의 제2 방향(DR2) 타측과 제2 방향(DR2) 일측에 위치할 수 있다. 제2 방향(DR2) 타측과 제2 방향(DR2) 일측에 위치하는 제3 패드 영역(PA3)들은 제2 패드 영역(PA2)을 사이에 두고 대칭될 수 있다. 제2 패드 영역(PA2)의 제2 방향(DR2) 타측에 위치한 제3 패드 영역(PA3)에는 터치 패드(TP)들, 제1 전원 전압 라인 패드(VSSP), 및 제2 전원 전압 라인 패드(VDDP)들이 배치될 수 있다. 제1 전원 전압은 제2 전원 전압보다 작은 전압값을 가질 수 있다. 제1 전원 전압은 저전압일 수 있고, 제2 전원 전압은 고전압일 수 있다.
터치 패드(TP)들, 제1 전원 전압 라인 패드(VSSP), 및 제2 전원 전압 라인 패드(VDDP)들은 제2 방향(DR2)을 따라 배열될 수 있다. 도 4의 제2 방향(DR2) 타측에 위치한 제3 패드 영역(PA3)에 도시된 터치 패드(TP)들, 제1 전원 전압 라인 패드(VSSP), 및 제2 전원 전압 라인 패드(VDDP) 각각의 개수는 4개, 1개, 1개인 것으로 예시되었지만, 그 개수는 이에 제한되는 것은 아니다.
도 5는 일 실시예에 따른 표시 패널의 터치 부재 하부의 평면도다. 도 5에서는 표시 패널의 터치 부재 하부가 도시되었으므로, 도 4에서 설명된 터치 패드(TP)들이 생략되었다. 도 5에서는 각 패드(DP1, DP2, VSSP, VDDP)와 연결되는 신호 라인들이 더 도시되었다.
도 5를 참조하면, 제1 데이터 패드(DP1)들은 데이터 팬 아웃 라인(D_FL)들과 연결될 수 있다. 각 데이터 팬 아웃 라인(D_FL)들은 제1 방향(DR1)을 따라 배열되는 화소 열들을 지나가는 데이터 라인(DL)과 연결될 수 있다.
제1 전원 전압 패드(VSSP)는 제1 전원 전압 신호 라인(VSSL)과 연결될 수 있다. 제2 방향(DR2) 타측 제3 패드 영역(PA3)의 제1 전원 전압 패드(VSSP)와 연결된 제1 전원 전압 신호 라인(VSSL)은 제1 전원 전압 패드(VSSP)로부터 제1 방향(DR1) 일측으로 연장되고 활성 영역(AAR)의 하측변의 비활성 영역(NAR)에서 제2 방향(DR2) 타측으로 절곡되어 연장되다가 활성 영역(AAR)의 제1 방향(DR1) 타측과 제2 방향(DR2) 타측 모서리부근의 비활성 영역(NAR)에서 다시 제1 방향(DR1) 일측으로 절곡되어 연장되고 활성 영역(AAR)의 제1 방향(DR1) 일측과 제2 방향(DR2) 타측 모서리부근에서 종지할 수 있다. 제2 방향(DR2) 일측 제3 패드 영역(PA3)의 제1 전원 전압 패드(VSSP)와 연결된 제1 전원 전압 신호 라인(VSSL)은 제2 방향(DR2) 타측 제3 패드 영역(PA3)의 제1 전원 전압 패드(VSSP)와 연결된 제1 전원 전압 신호 라인(VSSL)과 제2 방향(DR2)에서 대칭될 수 있다.
다른 몇몇 실시예에서, 제2 방향(DR2) 일측 제3 패드 영역(PA3)의 제1 전원 전압 패드(VSSP)와 연결된 제1 전원 전압 신호 라인(VSSL)과 제2 방향(DR2) 타측 제3 패드 영역(PA3)의 제1 전원 전압 패드(VSSP)와 연결된 제1 전원 전압 신호 라인(VSSL)은 활성 영역(AAR)의 상측변의 비활성 영역(NAR)에서 서로 연결될 수도 있다.
제2 방향(DR2) 타측 제3 패드 영역(PA3)의 제2 전원 전압 패드(VDDP)는 제1 방향(DR1)을 따라 연장되는 좌측 제2 전원 전압 신호 라인(VDDL_L)과 연결되고, 제2 방향(DR2) 일측 제3 패드 영역(PA3)의 제2 전원 전압 패드(VDDP)는 제1 방향(DR1)을 따라 연장되는 우측 제2 전원 전압 신호 라인(VDDL_R)과 연결될 수 있다. 제2 전원 전압 신호 라인(VDDL)은 실시예와 같이 좌측 제2 전원 전압 신호 라인(VDDL_L)과 우측 제2 전원 전압 신호 라인(VDDL_R)을 통해 제2 전원 전압이 인가되므로 좌측 제2 전원 전압 신호 라인(VDDL_L)과 우측 제2 전원 전압 신호 라인(VDDL_R) 중 어느 하나가 단선되더라도 제2 전원 전압 인가가 안정적으로 인가될 수 있다. 좌측 제2 전원 전압 신호 라인(VDDL_L)과 우측 제2 전원 전압 신호 라인(VDDL_R)을 통해 인가되는 제2 전원 전압의 크기는 동일할 수 있다. 다만, 경우에 따라 좌측 제2 전원 전압 신호 라인(VDDL_L)과 우측 제2 전원 전압 신호 라인(VDDL_R)을 통해 인가되는 제2 전원 전압의 크기가 미비하게 차이를 갖더라도 아래와 같이 좌측 제2 전원 전압 신호 라인(VDDL_L)과 우측 제2 전원 전압 신호 라인(VDDL_R)이 제2 방향(DR2)을 따라 연장되는 연결 제2 전원 전압 신호 라인(VDDL_T)을 통해 상호 연결됨으로써 인가되는 제2 전원 전압의 오차 발생을 방지할 수 있다. 연결 제2 전원 전압 신호 라인(VDDL_T)에서 활성 영역(AAR)을 향해 복수의 분지 제2 전원 전압 신호 라인(VDDL_B)들이 분지될 수 있다. 분지된 복수의 분지 제2 전원 전압 신호 라인(VDDL_B)들은 각각 제1 방향(DR1)을 따라 배열되는 화소 열들을 지나갈 수 있다.
도 6은 도 5의 활성 영역의 일부와 비활성 영역을 확대한 평면도다. 도 7은 도 6의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 도 6을 설명할 때, 도 1 내지 도 5에서 상술한 구성들중 특별히 설명이 필요하지 않은 구성들에 대해서는 중복 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 비활성 영역(NAR)의 일부와 활성 영역(AAR)은 시인 영역(VSR)을 포함하고, 비활성 영역(NAR)의 다른 일부는 비시인 영역(NVSR)을 포함할 수 있다. 시인 영역(VSR)과 비시인 영역(NVSR)은 제2 방향(DR2)을 따라 연장된 경계선(CL)에서 서로 맞닿을 수 있다. 비시인 영역(NVSR)의 제1 방향(DR1) 폭은 벤딩 영역(BR)의 제1 방향(DR1) 폭보다 클 수 있다.
제1 패드 영역(PA1)의 제1 데이터 패드(DP1)들은 패드 컨택부(DCE) 및 패드 컨택부(DCE) 상에 두께 방향에서 중첩 배치된 패드 전극(DPE)을 포함할 수 있다. 패드 컨택부(DCE) 및 패드 컨택부(DCE) 상에 두께 방향에서 중첩 배치된 패드 전극(DPE)은 제1 컨택홀(CNT1)을 통해 연결될 수 있다. 패드 컨택부(DCE)는 데이터 팬 아웃 라인(D_FL)과 연결된다. 데이터 팬 아웃 라인(D_FL)은 패드 컨택부(DCE)와 물리적으로 연결된 제1 데이터 팬 아웃 라인부(D_FL1), 제1 데이터 팬 아웃 라인부(D_FL1)와 연결된 제2 데이터 팬 아웃 라인부(D_FL2), 및 제2 데이터 팬 아웃 라인부(D_FL2)와 데이터 라인(DL)을 연결하는 제3 데이터 팬 아웃 라인부(D_FL3)를 포함할 수 있다. 제1 데이터 팬 아웃 라인부(D_FL1) 및 제3 데이터 팬 아웃 라인부(D_FL3)는 각각 벤딩 영역(BR)에 인접한 비시인 영역(NVSR)에서 제2 데이터 팬 아웃 라인부(D_FL2)와 컨택홀(CNT2, CNT3)을 통해 연결될 수 있다. 제3 데이터 팬 아웃 라인부(D_FL3)는 비시인 영역(NVSR)으로부터 시인 영역(VSR)에까지 연장되고 데이터 라인(DL)과 연결될 수 있다. 제2 데이터 팬 아웃 라인부(D_FL2)는 벤딩 영역(BR)에 배치될 수 있다.
비시인 영역(NVSR)은 보호층(도 18의 WDL 참조)의 기판(도 18의 101 참조)을 바라보는 표면에 배치된 블랙 매트릭스(도 18의 BM 참조)에 의해 사용자에게 블랙 매트릭스(BM) 하부 구성이 시인되지 않는 영역이고, 시인 영역(VSR)은 표시 패널에서 비시인 영역(NVSR)이 아닌 영역(VSR)으로서 사용자에게 시인되는 영역을 의미한다.
도 7에 도시된 바와 같이, 제2 데이터 팬 아웃 라인부(D_FL2)는 제1 데이터 팬 아웃 라인부(D_FL1) 및 제3 데이터 팬 아웃 라인부(D_FL3)와 다른 도전층에 위치할 수 있다. 더욱 구체적으로 설명하면, 표시 패널은 기판(101), 기판(101) 상의 버퍼층(111), 버퍼층(111) 상의 제1 게이트 절연층(112), 제1 게이트 절연층(112) 상의 제1 게이트 도전층, 제1 게이트 도전층 상의 제2 게이트 절연층(113), 제2 게이트 절연층(113) 상의 층간 절연층(114), 및 층간 절연층(114) 상의 제1 비아층(115), 및 제1 비아층(115) 상의 제2 소스 드레인 도전층이 배치될 수 있다. 제1 게이트 도전층은 제1 데이터 팬 아웃 라인부(D_FL1), 제3 데이터 팬 아웃 라인부(D_FL3), 및 패드 컨택부(DCE)를 포함할 수 있다. 제2 소스 드레인 도전층은 제2 데이터 팬 아웃 라인부(D_FL2)를 포함할 수 있다. 패드 컨택부(DCE)와 제1 데이터 팬 아웃 라인부(D_FL1)는 물리적으로 연결되고 제1 데이터 팬 아웃 라인부(D_FL1), 제3 데이터 팬 아웃 라인부(D_FL3)는 물리적으로 이격되어 배치될 수 있다. 제2 데이터 팬 아웃 라인부(D_FL2)는 제2 게이트 절연층(113)과 층간 절연층(114)을 각각 관통하는 컨택홀(CNT2, CNT3)을 통해 제1 데이터 팬 아웃 라인부(D_FL1), 제3 데이터 팬 아웃 라인부(D_FL3)와 연결될 수 있다. 패드 전극(DPE)은 제2 게이트 절연층(113)과 층간 절연층(114)을 각각 관통하는 컨택홀(CNT1)을 통해 패드 컨택부(DCE)와 연결될 수 있다. 제2 소스 드레인 도전층의 구성 물질은 게이트 도전층의 구성 물질 대비 유연한 물질을 포함하고, 벤딩 영역(BR)의 제2 데이터 팬 아웃 라인부(D_FL2)를 제2 소스 드레인 도전층에 배치함으로써 데이터 팬 아웃 라인(D_FL)의 벤딩 스트레스를 줄여 데이터 팬 아웃 라인(D_FL)이 끊어지거나 크랙이 발생하는 것을 방지할 수 있다.
제2 방향(DR2) 타측의 제2 전원 전압 패드(VDDP)로부터 좌측 제2 전원 전압 신호 라인(VDDL_L)이 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2) 일측의 제2 전원 전압 패드(VDDP)로부터 우측 제2 전원 전압 신호 라인(VDDL_R)이 제1 방향(DR1)을 따라 연장될 수 있다. 제2 전원 전압 신호 라인(VDDL_L, VDDL_R)은 각각 제1 내지 제3 전원 전압 신호 라인부(VDDL_L1~VDDL_L3, VDDL_R1~VDDL_R3)를 포함할 수 있다. 제2 전원 전압 신호 라인(VDDL_L, VDDL_R)은 제2 방향(DR2)에서 상호 대칭되고 형상이 동일하므로 좌측 제2 전원 전압 신호 라인(VDDL_L)에 대해 설명하면서 우측 제2 전원 전압 신호 라인(VDDL_R)의 자세한 설명은 생략하기로 한다.
좌측 제2 전원 전압 신호 라인(VDDL_L)은 제2 전원 전압 패드(VDDP)와 물리적으로 연결된 제1 전원 전압 신호 라인부(VDDL_L1), 제1 전원 전압 신호 라인부(VDDL_L1)와 연결되고 벤딩 영역(BR)에 배치된 제2 전원 전압 신호 라인부(VDDL_L2), 및 제2 전원 전압 신호 라인부(VDDL_L2)와 연결된 제3 전원 전압 신호 라인부(VDDL_L3)를 포함할 수 있다. 제1 전원 전압 신호 라인부(VDDL_L1)는 제2 전원 전압 패드(VDDP)로부터 제1 방향(DR1)을 따라 연장되다가 벤딩 영역(BR) 전에서 종지되고 복수의 제2 전원 전압 신호 라인부(VDDL_L2)들로 분지될 수 있다. 복수의 제2 전원 전압 신호 라인부(VDDL_L2)들은 제1 방향(DR1)을 따라 연장되며 각각 제2 방향(DR2)을 따라 배열될 수 있다. 하나의 제2 전원 전압 신호 라인부(VDDL_L2)의 폭(W_DDL2)은 제1 전원 전압 신호 라인부(VDDL_L1)의 폭(W_DDL1)보다 작을 수 있다. 도 6에서는 제2 전원 전압 신호 라인부(VDDL_L2)가 3개인 것으로 예시되었지만, 제2 전원 전압 신호 라인부(VDDL_L2)의 개수는 이에 제한되는 것은 아니다. 제2 전원 전압 신호 라인부(VDDL_L2)의 제1 방향(DR1) 길이는 벤딩 영역(BR)의 제1 방향(DR1) 길이보다 길 수 있다. 복수의 제2 전원 전압 신호 라인부(VDDL_L2)들은 벤딩 영역(BR)을 지나 제3 전원 전압 신호 라인부(VDDL_L3)와 연결될 수 있다. 제3 전원 전압 신호 라인부(VDDL_L3)의 폭(W_DDL3)은 하나의 제2 전원 전압 신호 라인부(VDDL_L2)의 폭(W_DDL2)보다 클 수 있다. 벤딩 영역(BR)에 배치된 제2 전원 전압 신호 라인부(VDDL_L2)들은 벤딩 방향에 교차하는 제2 방향(DR2)으로 배열되고 각각의 폭(W_DDL2)이 비벤딩 영역에 배치된 전원 전압 신호 라인부(VDDL_L1, VDDL_L3)보다 작게 설계됨으로써 좌측 제1 전원 전압 신호 라인(VDDL_L)의 벤딩 스트레스를 줄일 수 있다. 나아가, 제3 전원 전압 신호 라인부(VDDL_L3)의 폭(W_DDL3)은 제1 전원 전압 신호 라인부(VDDL_L1)의 폭(W_DDL1)과 동일할 수 있다. 제3 전원 전압 신호 라인부(VDDL_L3)는 비시인 영역(NVSR)으로부터 시인 영역(VSR)에까지 연장될 수 있다.
제1 전원 전압 신호 라인부(VDDL_L1), 제2 전원 전압 신호 라인부(VDDL_L2), 제3 전원 전압 신호 라인부(VDDL_L3)의 일부는 비시인 영역(NVSR)에 배치되고 제3 전원 전압 신호 라인부(VDDL_L3)의 다른 일부는 시인 영역(VSR)에 배치될 수 있다.
제2 전원 전압 신호 라인(VDDL_L, VDDL_R)의 제3 전원 전압 신호 라인부(VDDL_L3, VDDL_R3)들은 각각 연결 제2 전원 전압 신호 라인(VDDL_T)의 제2 방향(DR2) 타측 단부 및 제2 방향(DR2) 일측 단부와 연결될 수 있다. 연결 제2 전원 전압 신호 라인(VDDL_T)의 제1 방향(DR1) 폭은 제3 전원 전압 신호 라인부(VDDL_L3)의 폭(W_DDL3)보다 클 수 있으나, 이에 제한되지 않고 동일하거나 더 작을 수도 있다. 연결 제2 전원 전압 신호 라인(VDDL_T)에서 활성 영역(AAR)을 향해 복수의 분지 제2 전원 전압 신호 라인(VDDL_B)들이 분지될 수 있다.
제2 방향(DR2) 타측의 제1 전원 전압 패드(VSSP)로부터 제1 전원 전압 신호 라인(VSSL)이 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2) 일측의 제1 전원 전압 패드(VSSP)로부터 제1 전원 전압 신호 라인(VSSL)이 제1 방향(DR1)을 따라 연장될 수 있다. 제2 방향(DR2) 타측과 일측의 제1 전원 전압 신호 라인(VSSL)들은 각각 제1 내지 제3 전원 전압 신호 라인부(VSSL1~VSSL3)를 포함할 수 있다. 제2 방향(DR2) 타측과 일측의 제1 전원 전압 신호 라인(VSSL)들은 제2 방향(DR2)에서 상호 대칭되고 형상이 동일하므로 제2 방향(DR2) 타측의 제1 전원 전압 신호 라인(VSSL)에 대해 설명하면서 제2 방향(DR2) 일측의 제1 전원 전압 신호 라인(VSSL_R)의 자세한 설명은 생략하기로 한다.
제1 전원 전압 신호 라인(VSSL)은 제1 전원 전압 패드(VSSP)와 물리적으로 연결된 제1 전원 전압 신호 라인부(VSSL1), 제1 전원 전압 신호 라인부(VSSL1)와 연결되고 벤딩 영역(BR)에 배치된 제1 전원 전압 신호 라인부(VSSL2), 및 제2 전원 전압 신호 라인부(VSSL2)와 연결된 제3 전원 전압 신호 라인부(VSSL3)를 포함할 수 있다. 제1 전원 전압 신호 라인부(VSSL1)는 제1 전원 전압 패드(VSSP)로부터 제1 방향(DR1)을 따라 연장되다가 벤딩 영역(BR) 전에서 종지되고 복수의 제2 전원 전압 신호 라인부(VSSL2)들로 분지될 수 있다. 복수의 제2 전원 전압 신호 라인부(VSSL2)들은 제1 방향(DR1)을 따라 연장되며 각각 제2 방향(DR2)을 따라 배열될 수 있다. 하나의 제2 전원 전압 신호 라인부(VSSL2)의 폭(W_SSL2)은 제1 전원 전압 신호 라인부(VSSL1)의 폭(W_SSL1)보다 작을 수 있다. 도 6에서는 제2 전원 전압 신호 라인부(VSSL2)가 3개인 것으로 예시되었지만, 제2 전원 전압 신호 라인부(VSSL2)의 개수는 이에 제한되는 것은 아니다. 제2 전원 전압 신호 라인부(VSSL2)의 제1 방향(DR1) 길이는 벤딩 영역(BR)의 제1 방향(DR1) 길이보다 길 수 있다. 복수의 제2 전원 전압 신호 라인부(VSSL2)들은 벤딩 영역(BR)을 지나 제3 전원 전압 신호 라인부(VSSL3)와 연결될 수 있다. 제3 전원 전압 신호 라인부(VSSL3)의 폭(W_SSL3)은 하나의 제2 전원 전압 신호 라인부(VSSL2)의 폭(W_SSL2)보다 클 수 있다.
벤딩 영역(BR)에 배치된 제2 전원 전압 신호 라인부(VSSL2)들은 벤딩 방향에 교차하는 제2 방향(DR2)으로 배열되고 각각의 폭(W_SSL2)이 비벤딩 영역에 배치된 전원 전압 신호 라인부(VSSL1, VSSL3)보다 작게 설계됨으로써 좌측 제2 전원 전압 신호 라인부(VSSL2)의 벤딩 스트레스를 줄일 수 있다. 나아가, 제3 전원 전압 신호 라인부(VSSL3)의 폭(W_SSL3)은 제1 전원 전압 신호 라인부(VSSL1)의 폭(W_SSL1)과 동일할 수 있다. 제3 전원 전압 신호 라인부(VSSL3)는 비시인 영역(NVSR)으로부터 시인 영역(VSR)에까지 연장될 수 있다.
제2 전원 전압 신호 라인부(VSSL2)는 인접한 전원 전압 신호 라인부(VSSL1, VSSL3)의 변들의 제2 방향(DR2) 일측부에 연결되지만, 전원 전압 신호 라인부(VSSL1, VSSL3)의 변들의 제2 방향(DR2) 타측부에는 연결되지 않을 수 있다. 제2 전원 전압 신호 라인부(VSSL2)가 연결되지 않는전원 전압 신호 라인부(VSSL1, VSSL3)의 변들의 제2 방향(DR2) 타측부 상에는 후술할 터치 신호 라인들이 지나갈 수 있다.
이하, 상술한 터치 부재에 대해 상세히 설명한다.
도 8은 일 실시예에 따른 터치 부재의 개략적인 평면도다.
도 8을 참조하면, 터치 부재는 활성 영역(AAR)에 위치하는 터치 영역과 비활성 영역(NAR)에 위치하는 비터치 영역을 포함할 수 있다. 도 8에서는 설명의 편의상 터치 부재의 전반적인 형상을 단순화하고, 비터치 영역을 상대적으로 넓게 도시하였지만, 터치 영역의 형상과 비터치 영역의 형상은 상술한 활성 영역(AAR) 및 비활성 영역(NAR)의 형상과 실질적으로 동일할 수 있다.
터치 부재의 터치 영역은 복수의 제1 감지 전극(IE1)(또는 제1 터치 전극) 및 복수의 제2 감지 전극(IE2)(또는 제2 터치 전극)을 포함할 수 있다. 제1 감지 전극(IE1)과 제2 감지 전극(IE2) 중 어느 하나는 구동 전극이고, 다른 하나는 센싱 전극일 수 있다. 본 실시예에서는 제1 감지 전극(IE1)이 구동 전극이고, 제2 감지 전극(IE2)이 센싱 전극인 경우를 예시한다.
제1 감지 전극(IE1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 감지 전극(IE1)은 제1 방향(DR1)을 따라 배열된 복수의 제1 센서부(SP1) 및 인접한 제1 센서부(SP1)를 전기적으로 연결하는 제1 연결부(CP1)를 포함할 수 있다.
복수의 제1 감지 전극(IE1)은 제2 방향(DR2)으로 배열될 수 있다.
제2 감지 전극(IE2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 감지 전극(IE2)은 제2 방향(DR2)으로 배열된 복수의 제2 센서부(SP2) 및 인접한 제2 센서부(SP2)를 전기적으로 연결하는 제2 연결부(CP2)를 포함할 수 있다. 복수의 제2 감지 전극(IE2)은 제1 방향(DR1)으로 배열될 수 있다.
도면에서는 4개의 제1 감지 전극(IE1)과 6개의 제2 감지 전극(IE2)이 배열된 경우를 예시하고 있지만, 제1 감지 전극(IE1)과 제2 감지 전극(IE2)의 수가 상기 예시된 바에 제한되지 않음은 자명하다.
적어도 일부의 제1 센서부(SP1) 및 제2 센서부(SP2)는 마름모 형상일 수 있다. 몇몇 제1 센서부(SP1) 및 제2 센서부(SP2)는 마름모 형상으로부터 잘린 도형 형상을 가질 수 있다. 예를 들어, 연장 방향 양 단부를 제외한 제1 센서부(SP1)들 및 제2 센서부(SP2)들은 모두 마름모 형상이고, 연장 방향 양 단부에 위치하는 제1 센서부(SP1)들 및 제2 센서부(SP2)들은 각각 마름모를 절반으로 절단한 삼각형 형상일 수 있다. 마름모 형상의 제1 센서부(SP1)들과 마름모 형상의 제2 센서부(SP2)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 삼각형 형상의 제1 센서부(SP1)들과 삼각형 형상의 제2 센서부(SP2)들은 그 크기 및 형상이 실질적으로 서로 동일할 수 있다. 그러나, 실시예가 상기 예시된 것에 제한되는 것은 아니고, 제1 센서부(SP1)와 제2 센서부(SP2)의 형상 및 크기는 다양하게 변형 가능하다.
제1 감지 전극(IE1)의 제1 센서부(SP1)와 제2 감지 전극(IE2)의 제2 센서부(SP2)는 각각 면형 패턴 또는 메쉬형 패턴을 포함하여 이루어질 수 있다. 제1 센서부(SP1)와 제2 센서부(SP2)가 면형 패턴을 포함하여 이루어진 경우, 제1 센서부(SP1)와 제2 센서부(SP2)는 투명한 도전층으로 이루어질 수 있다. 제1 센서부(SP1)와 제2 센서부(SP2)가 도 8 및 도 9 등에 예시된 바와 같이 비발광 영역을 따라 배치된 메쉬형 패턴을 포함하여 이루어진 경우, 불투명한 저저항 금속을 적용하더라도 발광된 빛의 진행을 방해하지 않을 수 있다. 이하에서는 제1 센서부(SP1)와 제2 센서부(SP2)가 각각 메쉬형 패턴을 포함하여 이루어진 경우를 예로 하여 설명하지만, 이에 제한되는 것은 아니다.
제1 연결부(CP1)는 이웃하는 제1 센서부(SP1)들의 마름모 또는 삼각형의 모서리 부위를 연결할 수 있다. 제2 연결부(CP2)는 이웃하는 제2 센서부(SP2)들의 마름모 또는 삼각형의 모서리 부위를 연결할 수 있다. 제1 연결부(CP1)와 제2 연결부(CP2)의 폭은 제1 센서부(SP1)와 제2 센서부(SP2)의 폭보다 작을 수 있다.
제1 감지 전극(IE1)과 제2 감지 전극(IE2)은 절연되어 교차할 수 있다. 서로 교차하는 영역에서 다른 층에 위치하는 도전층을 통해 연결됨으로써 제1 감지 전극(IE1)과 제2 감지 전극(IE2) 간 절연을 확보할 수 있다. 제1 감지 전극(IE1)과 제2 감지 전극(IE2)의 절연 교차는 제1 연결부(CP1) 및/또는 제2 연결부(CP2)에 의해 이루어질 수 있다. 절연 교차를 위해 제1 연결부(CP1)와 제2 연결부(CP2) 중 적어도 하나는 제1 감지 전극(IE1) 및 제2 감지 전극(IE2)과 다른 층에 위치할 수 있다.
일 예로 제1 감지 전극(IE1)의 제1 센서부(SP1)와 제2 감지 전극(IE2)의 제2 센서부(SP2)는 동일한 층에 위치하는 도전층으로 이루어지고, 제1 센서부(SP1)와 제2 센서부(SP2) 자체는 서로 교차하거나 중첩하지 않을 수 있다. 인접한 제1 센서부(SP1)와 제2 센서부(SP2)는 물리적으로 상호 이격될 수 있다.
제2 연결부(CP2)는 제2 센서부(SP2)와 동일한 도전층으로 이루어져 인접한 제2 센서부(SP2)를 연결할 수 있다. 제2 연결부(CP2)가 지나는 영역을 중심으로 제1 감지 전극(IE1)의 인접한 제1 센서부(SP1)들은 물리적으로 이격된다. 제1 센서부(SP1)들을 연결하는 제1 연결부(CP1)는 제1 센서부(SP1)와 다른 도전층으로 이루어져 제2 감지 전극(IE2)의 영역을 가로지를 수 있다. 제1 연결부(CP1)는 컨택을 통해 인접한 각 제1 센서부(SP1)와 전기적으로 연결될 수 있다.
제1 연결부(CP1)는 복수개일 수 있다. 예를 들어, 이에 제한되는 것은 아니지만, 제1 연결부(CP1)는 인접한 일측의 제2 감지 전극(IE2)을 중첩하여 지나는 하나의 제1 연결부(CP1_1)와 인접한 타측의 제2 감지 전극(IE2)을 중첩하여 지나는 다른 하나의 제1 연결부(CP1_2)를 포함할 수 있다. 인접한 2개의 제1 센서부(SP1)를 연결하는 제1 연결부(CP1)가 복수개 마련되면 어느 하나가 정전기 등에 의해 단선되더라도 해당 제1 감지 전극(IE1)의 단선이 방지될 수 있다.
서로 인접한 제1 센서부(SP1)들과 제2 센서부(SP2)들은 단위 감지 영역(SUT)을 구성할 수 있다(도 9 참조). 예를 들어, 제1 감지 전극(IE1)과 제2 감지 전극(IE2)이 교차하는 영역을 중심으로 인접한 2개의 제1 센서부(SP1)의 절반과 인접한 2개의 제2 센서부(SP2)의 절반은 하나의 정사각형 또는 직사각형을 구성할 수 있다. 이와 같이 인접한 2개의 제1 센서부(SP1) 및 제2 센서부(SP2)의 절반 영역에 의해 정의된 영역은 하나의 단위 감지 영역(SUT)이 될 수 있다. 복수의 단위 감지 영역(SUT)은 행열 방향으로 배열될 수 있다.
각 단위 감지 영역(SUT)에서는 인접한 제1 센서부(SP1)와 제2 센서부(SP2)들 사이의 커패시턴스 값을 측정함으로써, 터치 입력 여부를 판단하고, 해당 위치를 터치 입력 좌표로 산출할 수 있다. 터치 감지는 뮤추얼 캡 방식으로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
각 단위 감지 영역(SUT)은 화소의 크기보다 클 수 있다. 예를 들어, 단위 감지 영역(SUT)은 복수개의 화소에 대응할 수 있다. 단위 감지 영역(SUT)의 한 변의 길이는 4~5mm의 범위일 수 있지만 이에 제한되는 것은 아니다.
터치 영역의 외측인 비활성 영역(NAR)에는 복수의 터치 신호 라인이 배치된다. 터치 신호 라인은 서브 영역(SR)에 위치하는 제3 패드 영역(PA3)으로부터 벤딩 영역(BR)을 거쳐 메인 영역(MR)의 비활성 영역(NAR)으로 연장될 수 있다.
복수의 터치 신호 라인은 복수의 터치 구동 라인(TL) 및 복수의 터치 센싱 라인(RL)을 포함한다. 일 실시예에서, 복수의 터치 신호 라인은 터치 접지 라인(G1~G6) 및/또는 터치 정전기 방지 라인(ES1~ES4)을 더 포함할 수 있다.
터치 구동 라인(TL)은 제1 감지 전극(IE1)과 연결된다. 일 실시예에서, 하나의 제1 감지 전극(IE1)에는 복수의 터치 구동 라인이 연결될 수 있다. 예를 들어, 터치 구동 라인(TL)은 제1 감지 전극(IE1)의 하측 단부에 연결될 수 있다. 다른 몇몇 실시예에서, 터치 구동 라인(TL)은 제1 감지 전극(IE1)의 상측 단부에 연결될 수도 있다. 또 다른 몇몇 실시예에서, 터치 구동 라인(TL)은 제1 감지 전극(IE1)의 상측 단부 및 제1 감지 전극(IE1)의 하측 단부 각각에 연결될 수도 있다. 복수의 터치 구동 라인(TL)들은 터치 패드(TP)들로부터 제1 방향(DR1) 일측으로 연장되어 제1 감지 전극(IE1)의 하측 단부와 연결될 수 있다.
터치 센싱 라인(RL)은 제2 감지 전극(IE2)과 연결된다. 일 실시예에서, 하나의 제2 감지 전극(IE2)에는 두개의 터치 센싱 라인(RL)이 연결될 수 있다. 제2 방향(DR2) 타측의 제3 패드 영역(PA3)의 터치 패드(TP)로부터 연장된 터치 센싱 라인(RL)은 제1 방향(DR1) 일측으로 연장되고 터치 영역의 좌측 에지 측으로 연장하여 제2 감지 전극(IE2)의 좌측 단부와 연결될 수 있고, 제2 방향(DR2) 일측의 제3 패드 영역(PA3)의 터치 패드(TP)로부터 연장된 터치 센싱 라인(RL)은 제1 방향(DR1) 일측으로 연장되고 터치 영역의 우측 에지 측으로 연장하여 제2 감지 전극(IE2)의 우측 단부와 연결될 수 있다.
터치 신호 라인의 최외곽부에는 터치 정전기 방지 라인(ES1~ES4)이 배치될 수 있다. 일 실시예에서, 터치 정전기 방지 라인은 제1 터치 정전기 방지 라인(ES1), 제2 터치 정전기 방지 라인(ES2), 제3 터치 정전기 방지 라인(ES3), 및 제4 터치 정전기 방지 라인(ES4)을 포함할 수 있다. 제1 내지 제4 터치 정전기 방지 라인(ES)은 터치 영역 및 신호 라인들을 링 형상으로 둘러쌀 수 있다.
제1 터치 정전기 방지 라인(ES1)은 우측에 위치하는 터치 신호 라인의 외측에서 커버할 수 있다. 제2 터치 정전기 방지 라인(ES2)은 우측에 위치하는 터치 신호 라인의 내측을 커버할 수 있다. 제3 터치 정전기 방지 라인(ES3)은 좌측에 위치하는 터치 신호 라인의 외측에서 커버할 수 있다. 제4 터치 정전기 방지 라인(ES4)은 좌측에 위치하는 터치 신호 라인의 내측을 커버할 수 있다.
터치 접지 라인(G)은 신호 라인들 사이에 배치될 수 있다. 터치 접지 라인(G)은 제1 터치 접지 라인(G1), 제2 터치 접지 라인(G2), 제3 터치 접지 라인(G3), 제4 터치 접지 라인(G4), 제5 터치 접지 라인(G5), 및 제6 터치 접지 라인(G6)을 포함할 수 있다.
제1 터치 접지 라인(G1)은 터치 센싱 라인(RL)과 제1 터치 정전기 방지 라인(ES1) 사이에 배치될 수 있다. 제2 터치 접지 라인(G2)은 터치 구동 라인(TL)과 터치 센싱 라인(RL) 사이에 배치될 수 있다. 제3 터치 접지 라인(G3)은 제2 터치 정전기 방지 라인(ES2)과 터치 구동 라인(TL) 사이에 배치될 수 있다. 제4 터치 접지 라인(G4)은 제3 터치 정전기 방지 라인(ES3)과 터치 센싱 라인(RL) 사이에 배치될 수 있다. 제5 터치 접지 라인(G5)은 터치 구동 라인(TL)과 터치 센싱 라인(RL) 사이에 배치될 수 있다. 제6 터치 접지 라인(G6)은 제4 터치 정전기 방지 라인(ES4)과 터치 구동 라인(TL) 사이에 배치될 수 있다.
도 9는 도 8의 터치 영역의 부분 확대도이다. 도 10은 도 9의 II-II' 선을 따라 자른 단면도이다.
도 8 내지 도 10을 참조하면, 터치 부재는 제1 터치 도전층(210), 제1 터치 도전층(210) 상의 제1 터치 절연층(215), 제1 터치 절연층(215) 상의 제2 터치 도전층(220) 및 제2 터치 도전층(220)을 덮는 제2 터치 절연층(230)을 포함할 수 있다. 몇몇 실시예에서, 터치 부재는 제1 터치 도전층(210)의 하부에 배치된 베이스층을 더 포함할 수도 있다. 베이스층은 무기 절연 물질을 포함할 수 있다.
구체적으로 설명하면, 제1 터치 도전층(210)은 제1 터치 절연층(215)에 의해 덮인다. 제1 터치 절연층(215)은 제1 터치 도전층(210)과 제2 터치 도전층(220)을 절연한다. 제1 터치 절연층(215) 상에는 제2 터치 도전층(220)이 배치된다. 제2 터치 절연층(230)은 제2 터치 도전층(220)을 덮어 보호할 수 있다.
제1 터치 도전층(210) 및 제2 터치 도전층(220)은 각각 금속이나 투명 도전층을 포함할 수 있다. 상기 금속은 알루미늄, 티타늄, 구리, 몰리브덴, 은 또는 이들의 합금을 포함할 수 있다. 상기 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물이나, PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다. 상술한 것처럼, 제1 터치 도전층(210)과 제2 터치 도전층(220)이 비발광 영역 상에 배치되는 경우, 저저항의 불투명 금속으로 이루어지더라도 발광된 빛의 진행을 방해하지 않을 수 있다.
제1 터치 도전층(210) 및/또는 제2 터치 도전층(220)은 다층 구조의 도전층을 포함할 수도 있다. 예를 들어, 제1 터치 도전층(210) 및/또는 제2 터치 도전층(220)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
일 실시예에서, 상술한 제1 연결부(CP1)는 제1 터치 도전층(210)으로 이루어지고, 제1 센서부(SP1), 제2 센서부(SP2) 및 제2 연결부(CP2)는 제2 터치 도전층(220)으로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니고, 예시된 바와 반대로 제1 연결부(CP1)가 제2 터치 도전층(220)으로 이루어지고, 센서부(SP1, SP2)와 제2 연결부(CP2)가 제1 터치 도전층(210)으로 이루어질 수도 있다. 터치 신호 라인은 제1 터치 도전층(210)으로 이루어지거나, 제2 터치 도전층(220)으로 이루어질 수 있고, 컨택으로 연결된 제1 터치 도전층(210)과 제2 터치 도전층(220)으로 이루어질 수도 있다. 기타, 감지 전극이나 신호 라인의 각 부재를 구성하는 터치 도전층은 다양하게 변형 가능하다.
제1 터치 절연층(215)과 제2 터치 절연층(230)은 무기 물질 또는 유기 물질을 포함할 수 있다. 일 실시예에서, 제1 터치 절연층(215)과 제2 터치 절연층(230) 중 어느 하나는 무기 물질을 포함하고, 다른 하나는 유기 물질을 포함할 수 있다. 일 실시예에서, 제1 터치 절연층(215)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층 등을 포함하고, 제2 터치 절연층(230)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 터치 절연층(215)은 컨택홀(CNT_T)을 포함할 수 있다. 컨택홀(CNT_T)을 통해 제1 터치 도전층(210)(예컨대 제1 연결부(CP1))과 제2 터치 도전층(220)의 일부(예컨대, 제1 센서부(SP1))가 전기적으로 연결될 수 있다.
도 11은 일 실시예에 따른 표시부의 화소와 터치 부재의 메쉬형 패턴의 상대적인 배치 관계를 나타낸 배치도이다. 도 12는 도 11의 III-III' 선을 따라 자른 단면도이다. 도 12의 단면도에서는 애노드 전극(ANO) 하부의 층들은 대부분 생략하고 유기 발광 소자 상부의 구조를 중심으로 도시하였다.
도 11 및 도 12를 참조하면, 활성 영역(AAR)의 표시 영역은 복수의 화소(도 4의 PX 참조)를 포함한다. 각 화소(PX)는 발광 영역(EMA)을 포함한다. 발광 영역(EMA)은 뱅크층(PDL)의 개구부와 중첩하며, 그에 의해 정의될 수 있다. 각 화소(PX)의 발광 영역(EMA) 사이에는 비발광 영역(NEM)이 배치된다. 비발광 영역(NEM)은 뱅크층(PDL)과 중첩하며, 그에 의해 정의될 수 있다. 비발광 영역(NEM)은 발광 영역(EMA)을 둘러쌀 수 있다. 비발광 영역(NEM)은 평면도상 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 대각선 방향을 따라 배치된 격자 형상 또는 메쉬 형상을 갖는다. 메쉬형 패턴(MSP)은 비발광 영역(NEM)에 배치된다.
화소는 제1 색 화소(예컨대, 적색 화소), 제2 색 화소(예컨대, 청색 화소) 및 제3 색 화소(예컨대, 녹색 화소)를 포함할 수 있다. 각 색 화소의 발광 영역(EMA)의 형상은 대체로 팔각형 또는 모서리가 둥근 사각형이나 마름모 형상일 수 있다. 그러나, 이에 제한되는 것은 아니고, 각 발광 영역(EMA)의 형상은 원형, 기타 다른 다각형, 모서리가 둥근 다각형 등일 수 있다.
일 실시예에서, 제1 색 화소의 발광 영역(EMA_R)의 형상과 제2 색 화소의 발광 영역(EMA_B)의 형상은 각각 모서리가 둥근 마름모 형상으로 서로 유사한 형상을 가질 수 있다. 제2 색 화소의 발광 영역(EMA_B)은 제1 색 화소의 발광 영역(EMA_R)보다 클 수 있다.
제3 색 화소의 발광 영역(EMA_G)은 제1 색 화소의 발광 영역(EMA_R)의 크기보다 작을 수 있다. 제3 색 화소의 발광 영역(EMA_G)은 대각선 방향으로 기울어지고, 기울어진 방향으로 최대 폭을 갖는 팔각형 형상을 가질 수 있다. 제3 색 화소는 발광 영역(EMA_G1)이 제1 대각선 방향으로 기울어진 제3 색 화소와 발광 영역(EMA_G2)이 제2 대각선 방향으로 기울어진 제3 색 화소를 포함할 수 있다.
각 색 화소는 다양한 방식으로 배열될 수 있다. 일 실시예에서, 제2 방향(DR2)을 따라 제1 행을 이루며 제1 색 화소(예컨대, 적색 화소)와 제2 색 화소(예컨대, 청색 화소)가 교대 배열되고, 그에 인접하는 제2 행은 제2 방향(DR2)을 따라 제3 색 화소(예컨대, 녹색 화소)가 배열될 수 있다. 제2 행에 속하는 화소(제3 색 화소)는 제1 행에 속하는 화소에 대해 제2 방향(DR2)으로 엇갈려 배치될 수 있다. 제2 행에서, 제1 대각선 방향으로 기울어진 제3 색 화소와 제2 대각선 방향으로 기울어진 제3 색 화소(EMA_G1 참조)는 제2 방향(DR2)을 따라 교대 배열될 수 있다. 제2 행에 속하는 제3 색 화소의 개수는 제1 행에 속하는 제1 색 화소 또는 제2 색 화소의 개수의 2배일 수 있다.
제3 행은 제1 행과 동일한 색 화소들의 배열을 갖지만, 배열 순서는 반대일 수 있다. 즉, 제1 행의 제1 색 화소와 동일 열에 속하는 제3 행에는 제2 색 화소가 배치되고, 제1 행의 제2 색 화소와 동일 열에 속하는 제3 행에는 제1 색 화소가 배치될 수 있다. 제4 행은 제2 행과 동일하게 제3 색 화소의 배열을 갖지만, 대각선 방향에 기울어진 형상을 기준으로 보면 그 배열 순서가 반대일 수 있다. 즉, 제2 행의 제1 대각선 방향으로 기울어진 제3 색 화소와 동일 열에 속하는 제4 행에는 제2 대각선 방향으로 기울어진 제3 색 화소가 배치되고, 제2 행의 제2 대각선 방향으로 기울어진 제3 색 화소와 동일 열에 속하는 제4 행에는 제1 대각선 방향으로 기울어진 제3 색 화소가 배치될 수 있다.
상기 제1 행 내지 제4 행의 배열은 제1 방향(DR1)을 따라 반복될 수 있다. 그러나, 화소의 배열이 상기 예시한 바에 제한되지 않음은 물론이다.
메쉬형 패턴(MSP)은 비발광 영역(NEM)에서 화소의 경계를 따라 배치될 수 있다. 메쉬형 패턴(MSP)은 발광 영역(EMA)과는 비중첩할 수 있다. 메쉬형 패턴(MSP)의 폭은 비발광 영역(NEM)의 폭보다 작을 있다. 일 실시예에서, 메쉬형 패턴(MSP)이 노출하는 메쉬홀(MHL)은 실질적인 마름모 형상일 수 있다. 각 메쉬홀(MHL)의 크기는 동일할 수도 있지만, 해당 메쉬홀(MHL)이 노출하는 발광 영역(EMA)의 크기에 따라 상이할 수도 있고, 그와 무관하게 상이할 수도 있다. 도면에서는 하나의 메쉬홀(MHL)이 하나의 발광 영역(EMA)에 대응된 경우가 예시되어 있지만, 이에 제한되는 것은 아니며, 하나의 메쉬홀(MHL)이 2 이상의 발광 영역(EMA)에 대응될 수도 있다.
도 12를 참조하면, 표시 장치(1)의 기판(101)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(100)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
기판(101) 상에는 애노드 전극(ANO)이 배치된다. 도면에서는 설명의 편의상 기판(101)의 바로 위에 애노드 전극(ANO)이 배치된 경우를 도시하였지만, 당업계에 널리 알려진 바와 같이 기판(101)과 애노드 전극(ANO) 사이에는 복수의 박막 트랜지스터와 신호 라인이 배치될 수 있다.
애노드 전극(ANO)은 화소마다 배치된 화소 전극일 수 있다. 애노드 전극(ANO)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
기판(101) 상에는 뱅크층(PDL)이 배치될 수 있다. 뱅크층(PDL)은 애노드 전극(ANO) 상에 배치되며, 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 뱅크층(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 뱅크층(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 뱅크층(PDL)은 무기 물질을 포함할 수도 있다.
뱅크층(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층이 배치된다. 발광층은 유기층(EML)을 포함할 수 있다. 유기층(EML)은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
유기층(EML) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 유기층(EML) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 유기층(EML)과 접할 뿐만 아니라, 뱅크층(PDL)의 상면에도 접할 수 있다. 캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기막(191), 유기막(192) 및 제2 무기막(193)을 포함하는 박막 봉지층(190)이 배치된다. 제1 무기막(191) 및 제2 무기막(193)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(192)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
박막 봉지층(190) 상부에는 제1 터치 절연층(215), 제2 터치 도전층(220), 및 제2 터치 절연층(230)이 순차 배치될 수 있으며, 각 층에 대한 중복 설명은 생략한다. 도 12는 센서부를 절단한 단면도이므로, 해당 단면도에서 제1 터치 도전층(210)은 도시되어 있지 않다.
제2 터치 도전층(220)은 뱅크층(PDL)과 중첩 배치되고, 비발광 영역(NEM) 내에 배치될 수 있다. 제2 터치 도전층(220)은 센서부의 메쉬형 패턴(MSP)을 구성하며, 발광 영역(EMA)과 중첩하지 않기 때문에 발광을 방해하지 않고, 사용자에게 시인되지 않을 수 있다.
도 13은 일 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다. 도 13에서는 도 6에 따른 평면도에 터치 패드(TP)들, 및 터치 패드(TP)들과 연결된 터치 신호 라인들이 더 도시되었다. 설명의 편의를 위해 터치 패드(TP)들과 터치 신호 라인들 중 제2 방향(DR2) 타측에 제3 터치 정전기 방지 라인(ES3), 하나의 터치 센싱 라인(RL), 두개의 터치 구동 라인(TL)을 도시하였고, 터치 패드(TP)들과 터치 신호 라인들 중 제2 방향(DR2) 일측에 제1 터치 정전기 방지 라인(ES1), 하나의 터치 센싱 라인(RL), 두개의 터치 구동 라인(TL)을 도시하였다. 제2 방향(DR2) 타측의 터치 패드(TP)들과 터치 신호 라인들과 제2 방향(DR2) 타측의 터치 패드(TP)들과 터치 신호 라인들은 제2 방향(DR2)에서 상호 대칭되고 형상이 동일하므로 제2 방향(DR2) 타측의 터치 패드(TP)들과 터치 신호 라인들을 설명하면서 제2 방향(DR2) 일측의 터치 패드(TP)들과 터치 신호 라인들에 대한 자세한 설명은 생략하기로 한다.
터치 센싱 라인(RL), 터치 구동 라인(TL), 및 제3 터치 정전기 방지 라인(ES3)은 터치 패드(TP)들로부터 활성 영역(AAR)을 향해 연장될 수 있다.
터치 센싱 라인(RL), 터치 구동 라인(TL), 및 제3 터치 정전기 방지 라인(ES3)들은 위치에 따라 구분되는 라인부(RL1~RL3, TL1~TL3, ES31~ES33)를 포함할 수 있다. 라인부(RL1~RL3, TL1~TL3, ES31~ES33)들은 제2 전원 전압 신호 라인부(VSSL2)와 중첩 영역 상에서 서로 위치가 상이할뿐 구성 물질이나 단면 형상이 실질적으로 동일하므로 라인부(RL1~RL3)에 대해 설명하면서 다른 라인부(TL1~TL3, ES31~ES33)에 대해 특별히 설명을 요하지 않으면 다른 라인부(TL1~TL3, ES31~ES33)들에 대한 자세한 설명은 생략하기로 한다.
터치 센싱 라인(RL)은 터치 패드(TP)와 물리적으로 연결된 제1 터치 센싱 라인부(RL1), 제1 터치 센싱 라인부(RL1)와 연결되고 벤딩 영역(BR)에 배치된 제2 터치 센싱 라인부(RL2), 및 제2 터치 센싱 라인부(RL2)와 연결된 제3 터치 센싱 라인부(RL3)를 포함할 수 있다. 제1 터치 센싱 라인부(RL1)는 터치 패드(TP)로부터 제1 방향(DR1)을 따라 연장되다가 벤딩 영역(BR) 전에서 종지되고 제1 터치 센싱 라인부(RL1)의 단부가 제2 터치 센싱 라인부(RL2)와 컨택을 통해 연결될 수 있다.
즉, 제1 터치 센싱 라인부(RL1) 및 제3 터치 센싱 라인부(RL3)는 각각 벤딩 영역(BR)에 인접한 비시인 영역(NVSR)에서 제2 터치 센싱 라인부(RL2)와 컨택홀(CNT4)들을 통해 연결될 수 있다. 제3 터치 센싱 라인부(RL3)는 비시인 영역(NVSR)으로부터 시인 영역(VSR)에까지 연장될 수 있다. 제2 터치 센싱 라인부(RL2)는 벤딩 영역(BR)에 배치될 수 있다. 터치 센싱 라인(RL)들의 센싱 전압과 터치 구동 라인(TL)들의 구동 전압의 인접 신호 라인들과의 간섭을 피하기 위해 터치 센싱 라인(RL)들과 터치 구동 라인(TL)들은 벤딩 영역(BR)을 제외하고 대체로 하부의 제1 전원 전압 신호 라인(VSSL)과 중첩하여 연장될 수 있다. 벤딩 영역(BR)에서는 터치 센싱 라인(RL) 및 터치 구동 라인(TL)의 단선이나 크랙 발생 방지 목적으로 보다 유연한 물질이 적용될 수 있다.
도 14에 도시된 바와 같이, 제2 터치 센싱 라인부(RL2)는 제1 터치 센싱 라인부(RL1) 및 제3 터치 센싱 라인부(RL3)와 다른 도전층에 위치할 수 있다. 더욱 구체적으로 설명하면, 표시 패널은 제2 소스 드레인 도전층 상의 제2 비아층(116), 제2 비아층(116) 상의 뱅크층(PDL), 뱅크층(PDL) 상의 스페이서(SPC), 스페이서(SPC) 상의 박막 봉지층(190), 박막 봉지층(190) 상의 제1 터치 절연층(215), 제1 터치 절연층(215) 상의 제2 터치 도전층(도 10의 220 참조)을 더 포함할 수 있다.
제2 소스 드레인 도전층은 제2 터치 센싱 라인부(RL2)를 포함할 수 있고, 제2 터치 도전층(220)은 제1 및 제3 터치 센싱 라인부(RL1, RL3)를 포함할 수 있다.
제1 터치 센싱 라인부(RL1), 제3 터치 센싱 라인부(RL3)는 물리적으로 이격되어 배치될 수 있다. 제2 터치 센싱 라인부(RL2)는 제1 터치 절연층(215)을 관통하는 컨택홀(CNT4)을 통해 제1 터치 센싱 라인부(RL1)와 연결되고 제1 터치 절연층(215), 제1 무기막(191), 및 제2 무기막(193)을 관통하는 컨택홀(CNT4)을 통해 제3 터치 센싱 라인부(RL3)와 연결될 수 있다.
벤딩 영역(BR)에서 패널이 벤딩되면서 해당 영역에 위치한 구성들이 같이 벤딩될 수 있다. 제2 터치 센싱 라인부(RL2)가 제2 소스 드레인 도전층에 배치되어 벤딩될 때, 제2 터치 도전층(220)에 배치되어 벤딩될 때보다 곡률 반경이 더 작을 수 있고 이로 인해, 벤딩 스트레스가 더 줄어 끊어지거나 크랙이 발생하는 것을 방지할 수 있다. 나아가, 제2 터치 센싱 라인부(RL2)가 제2 소스 드레인 도전층에 배치된 경우 상부의 제2 비아층(116)과 하부의 제1 비아층(115)을 통해 스트레스 완화될 수 있다.
제2 터치 센싱 라인부(RL2) 등의 터치 신호 라인들이 벤딩 영역(BR)에서 제2 소스 드레인 도전층의 구성 물질이 적용되고 해당 터치 신호 라인들과 인접한 제1 전원 전압 신호 라인(VSSL)도 해당 도전층이 적용되기 때문에 제2 전원 전압 신호 라인부(VSSL2)는 인접한 전원 전압 신호 라인부(VSSL1, VSSL3)의 변들의 제2 방향(DR2) 일측부만 연결되고 전원 전압 신호 라인부(VSSL1, VSSL3)의 변들의 제2 방향(DR2) 타측부에는 연결되지 않음으로써 해당 영역에서 터치 신호 라인들이 제2 전원 전압 신호 라인부(VSSL2)와의 단락을 방지할 수 있다.
한편, 도 13에 예시된 바와 같이 사용자에게 시인되는 시인 영역(VSR) 내에서 신호 라인들이 비배치된 영역이 형성될 수 있다. 신호 라인들이 배치된 영역으로부터 반사된 광은 사용자에게 상대적으로 어둡게 시인되고, 신호 라인들이 비배치된 영역으로부터 반사된 광은 사용자에게 상대적으로 밝게 시인될 수 있다. 특히. 윈도우 부재와 상대적으로 가깝게 위치하는 소스 드레인 도전층들 및 터치 도전층들의 신호 라인들이 배치된 영역과 해당 도전층들의 신호 라인들이 비배치된 영역 간에는 블랙 시감차가 발생될 수 있다.
예를 들어, 제1 전원 전압 신호 라인(VSSL)은 비활성 영역(NAR)의 축소 및/또는 다른 구동 회로들의 신호 라인들과의 간섭을 피하기 위해 시인 영역(VSR)과 비시인 영역(NVSR)의 경계선(CL)을 지나 활성 영역(AAR)에 인접한 부근에서 제2 방향(DR2)으로 절곡될 수 있다. 이로 인해, 제1 전원 전압 신호 라인(VSSL)의 제3 전원 전압 신호 라인부(VSSL3)와 경계선(CL) 사이에 소스 드레인 도전층을 포함한 상부 도전층들의 비배치 영역(이하, 제1 비배치 영역)이 발생될 수 있다.
나아가, 동일층에 위치한 제1 전원 전압 신호 라인(VSSL)과 제2 전원 전압 신호 라인(VDDL)의 단락을 피하기 위해 제1 전원 전압 신호 라인(VSSL)과 제2 전원 전압 신호 라인(VDDL)은 제2 방향(DR2)의 소정의 이격 거리를 갖고 이격되도록 위치하는데 경계선(CL)과 제1 전원 전압 신호 라인(VSSL) 및 제2 전원 전압 신호 라인(VDDL)의 이격 공간 사이에 해당 비배치 영역(이하, 제2 비배치 영역)이 발생될 수 있다.
또한, 제2 전원 전압 신호 라인(VDDL)의 좌측 제2 전원 전압 신호 라인(VDDL_L), 우측 제2 전원 전압 신호 라인(VDDL_R), 연결 제2 전원 전압 신호 라인(VDDL_T) 및 경계선(CL)에 의해 둘러싸인 공간에 해당 비배치 영역(이하, 제3 비배치 영역)이 발생될 수 있다.
실시예에 의하면, 해당 비배치 영역들에는 각각 소스 드레인 도전층의 동일하거나 적어도 그 상부층에 위치한 가림막 패턴이 배치되어 시인 영역(VSR)에서 소스 드레인 도전층들 및 터치 도전층들의 신호 라인들이 배치된 영역과 해당 도전층들의 신호 라인들이 비배치된 영역 간에 블랙 시감차가 발생되는 것을 방지할 수 있다.
가림막 패턴은 제1 비배치 영역에 배치된 제1 가림막 패턴(DMP1), 제2 비배치 영역에 배치된 제2 가림막 패턴(DMP2), 및 제3 비배치 영역에 배치된 제3 가림막 패턴(DMP3)을 포함할 수 있다. 각 가림막 패턴(DMP1, DMP2, DMP3)들은 소스 드레인 도전층의 동일하거나 적어도 그 상부층에 위치할 수 있다. 실시예에서, 각 가림막 패턴(DMP1, DMP2, DMP3)들은 제2 터치 도전층(220) 또는 제1 터치 도전층(210)에 배치될 수 있다. 실시예에서는 각 가림막 패턴(DMP1, DMP2, DMP3)이 제2 터치 도전층(220)에 배치된 것으로 예시되었으나, 이에 제한되지 않고 각 가림막 패턴(DMP1, DMP2, DMP3)은 터치 도전층(210, 220) 중 적어도 어느 하나에 배치될 수 있다. 각 가림막 패턴(DMP1~DMP3)들은 터치 신호 라인의 폭보다 큰 폭을 가질 수 있다.
각 가림막 패턴(DMP1, DMP2, DMP3)들은 시인 영역(VSR)에 배치되고, 시인 영역(VSR)과 비시인 영역(NVSR)의 경계선(CL)에 중첩할 수 있다. 각 가림막 패턴(DMP1, DMP2, DMP3)들은 각 비배치 영역들의 면적을 최소화하기 위해 최대한 각 비배치 영역의 면적과 동일한 면적을 갖도록 설계될 수 있다. 각 가림막 패턴(DMP1, DMP2, DMP3)들은 도 13에 도시된 바와 같이 면형 패턴을 가질 수 있다. 나아가, 각 가림막 패턴(DMP1, DMP2, DMP3)은 터치 도전층(210, 220)에 배치되므로, 터치 신호 라인들은 인접한 가림막 패턴(DMP1, DMP2, DMP3)들에 의해 신호 간섭이 발생될 수 있다. 따라서, 가림막 패턴(DMP1, DMP2, DMP3)들은 인접한 터치 신호 라인들과 인접 터치 신호 라인들의 이격 거리와 동일하거나 큰 이격 거리를 갖고 이격되어 배치될 수 있다.
제1 비배치 영역에 배치된 제1 가림막 패턴(DMP1)은 경계선(CL)과 중첩 배치될 수 있다. 실시예에서 제1 가림막 패턴(DMP1)은 제1 전원 전압 신호 라인(VSSL)의 제3 전원 전압 신호 라인부(VSSL3)의 적어도 일부와 중첩 배치될 수 있다. 제1 가림막 패턴(DMP1)은 예를 들어, 제3 전원 전압 신호 라인부(VSSL3)의 제2 방향(DR2)으로 절곡된 부분과 적어도 일부가 중첩 배치될 수 있다.
제2 비배치 영역에 배치된 제2 가림막 패턴(DMP2)은 경계선(CL)과 중첩 배치될 수 있다. 실시예에서 제2 가림막 패턴(DMP2)은 제1 전원 전압 신호 라인(VSSL)의 제3 전원 전압 신호 라인부(VSSL3)의 적어도 일부 및 제2 전원 전압 신호 라인(VDDL_L, VDDL_R)의 제3 전원 전압 신호 라인부(VDDL_L3, VDDL_R3)의 적어도 일부와 중첩 배치될 수 있다.
제3 비배치 영역에 배치된 제3 가림막 패턴(DMP3)은 경계선(CL)과 중첩 배치될 수 있다. 실시예에서 제3 가림막 패턴(DMP3)은 제2 전원 전압 신호 라인(VDDL_L, VDDL_R, VDDL_T)의 적어도 일부와 중첩 배치될 수 있다. 예를 들어, 제3 가림막 패턴(DMP3)은 좌측 제2 전원 전압 신호 라인(VDDL_L)의 제3 전원 전압 신호 라인부(VDDL_L3)의 적어도 일부, 우측 제2 전원 전압 신호 라인(VDDL_R)의 제3 전원 전압 신호 라인부(VDDL_R3), 및 연결 제2 전원 전압 신호 라인(VDDL_T)의 적어도 일부와 중첩 배치될 수 있다.
도 15는 도 13의 터치 구동 라인과 센싱 구동 라인의 변형예를 나타낸 평면도이다. 도 16은 도 15의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다. 도 15에서는 터치 구동 라인(TL_1)과 터치 센싱 라인(RL_1)을 이루는 도전층 관점에서의 변형예만을 예시하였지만, 도 15에서 설명되는 터치 구동 라인(TL_1)과 센싱 구동 라인(RL_1)의 도 13에 도시된 다른 터치 신호 라인들에 대해서도 도 15에서 설명되는 변형 방식이 그대로 적용될 수 있다.
도 15 및 도 16을 참조하면, 변형예에 따른 터치 구동 라인(TL_1)과 터치 센싱 라인(RL_1)은 다른 라인부들을 더 포함할 수 있다. 예를 들어, 터치 센싱 라인(RL_1)은 제2 터치 센싱 라인부(RL2)와 제3 터치 센싱 라인부(RL3)를 연결하는 제4 터치 센싱 라인부(RL4), 및 제4 터치 센싱 라인부(RL4)와 제3 터치 센싱 라인부(RL3)를 연결하는 제5 터치 센싱 라인부(RL5)를 더 포함할 수 있고, 터치 구동 라인(TL_1)은 제2 터치 구동 라인부(TL2)와 제3 터치 구동 라인부(TL3)를 연결하는 제4 터치 구동 라인부(TL4), 및 제4 터치 구동 라인부(TL4)와 제3 터치 구동 라인부(TL3)를 연결하는 제5 터치 구동 라인부(TL5)를 더 포함할 수 있다.
본 변형예에서 추가되는 터치 구동 라인(TL2_1)의 각 라인부의 평면 형상, 단면 형상, 및 단면 구조는 터치 센싱 라인(RL2_1)의 각 라인부의 평면 형상, 단면 형상, 및 단면 구조와 실질적으로 동일한 바 터치 센싱 라인(RL2_1)의 추가되는 각 라인부를 설명하면서 터치 구동 라인(TL_1)의 추가되는 각 라인부에 대해서는 특별히 설명이 필요한 경우를 제외하고 자세한 설명은 생략하기로 한다.
게이트 도전층에 배치된 제4 터치 센싱 라인부(RL4)의 단부들은 벤딩 영역(BR)의 제1 방향(DR1) 일측에서 각각 제2 게이트 절연층(113)과 층간 절연층(114)을 각각 관통하는 컨택홀(CNT5, CNT6)을 통해 제2 터치 센싱 라인부(RL2) 및 제5 터치 센싱 라인부(RL5)와 연결되고, 제2 소스 드레인 도전층에 배치된 제5 터치 센싱 라인부(RL5)의 단부는 제2 게이트 절연층(113)과 층간 절연층(114)을 각각 관통하는 컨택홀(CNT6)을 통해 제4 터치 센싱 라인부(RL4)와 연결되고, 제3 터치 센싱 라인부(RL3)는 제1 비아층(115)을 관통하는 컨택홀(CNT7)을 통해 제5 터치 센싱 라인부(RL5)와 연결될 수 있다.
본 변형예에 의하면, 비활성 영역(AAR)에서 제2 터치 센싱 라인부(RL2)와 제3 터치 센싱 라인부(RL3)를 연결할 때, 게이트 도전층의 제4 터치 센싱 라인부(RL4)를 이용함으로써 제2 소스 드레인 도전층의 라인 배치 영역을 보다 확보할 수 있고, 제4 터치 센싱 라인부(RL4)와 제3 터치 센싱 라인부(RL3)를 연결할 때, 제2 소스 드레인 도전층에 위치한 제5 터치 센싱 라인부(RL5)를 이용함으로써, 콘택홀 형성에 소요되는 공정 시간을 보다 단축할 수 있다.
도 17은 도 13의 Ⅵ-Ⅵ' 선을 따라 자른 단면도이다. 도 18은 일 실시예에 따른 가시 영역과 비가시 영역이 구분되는 것을 보여주는 표시 패널의 단면도이다.
도 17을 참조하면, 표시 패널은 기판(101), 기판(101) 상의 버퍼층(111). 버퍼층(111) 상의 반도체층(ACT), 반도체층(ACT) 상의 제1 게이트 절연층(112), 제1 게이트 절연층(112) 상의 제1 게이트 도전층, 제1 게이트 도전층 상의 제2 게이트 절연층(113), 제2 게이트 절연층(113) 상의 층간 절연층(114), 층간 절연층(114) 상의 제1 소스 드레인 도전층, 제1 소스 드레인 도전층 상의 제1 비아층(115), 제1 비아층(115) 상의 제2 소스 드레인 도전층, 제2 소스 드레인 도전층 상의 제2 비아층(116), 제2 비아층(116) 상의 애노드 전극(ANO), 애노드 전극(ANO) 상의 뱅크층(PDL), 뱅크층(PDL) 상의 발광층(유기층(EML)을 포함), 발광층 상의 캐소드 전극(CAT), 캐소드 전극(CAT) 상의 박막 봉지층(190), 박막 봉지층(190) 상의 제1 터치 절연층(215), 제1 터치 절연층(215) 상의 제2 터치 도전층(220), 제2 터치 도전층(220) 상의 제2 터치 절연층(230), 제2 터치 절연층(230) 상의 편광층(POL), 편광층(POL)과 제2 터치 절연층(230)을 접착하는 결합 부재(AM)를 포함할 수 있다.
기판(101) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 무기 물질을 포함할 수 있다. 상기 무기 물질의 예로는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 들 수 있다. 도 17에서는 버퍼층(111)이 단일막으로 적용된 경우를 예시하지만, 버퍼층(111)은 적층막으로 적용될 수도 있다.
버퍼층(111) 상에는 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 활성 영역(AAR)에 배치될 수 있다. 몇몇 실시예에서 반도체층(ACT)은 비활성 영역(NAR)에 배치된 구동 회로를 구성할 수도 있다.
반도체층(ACT) 상에는 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 반도체층(ACT)을 덮을 수 있다. 제1 게이트 절연층(112)은 무기 물질을 포함할 수 있다. 상기 무기 물질의 예로는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 들 수 있다.
제1 게이트 절연층(112) 상에는 게이트 도전층이 배치될 수 있다. 게이트 도전층은 박막 트랜지스터, 또는 구동 회로의 게이트 전극(GE), 도 13의 데이터 팬 아웃 라인(D_FL)의 팬 아웃 라인부(D_FL1, D_FL3)를 포함할 수 있다. 반도체층(ACT)은 게이트 전극(GE)과 중첩 배치된 채널 영역을 포함할 수 있다.
게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 게이트 도전층은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 게이트 도전층은 적층막일 수 있다.
게이트 도전층 상에는 제2 게이트 절연층(113)이 배치될 수 있다. 제2 게이트 절연층(113)은 게이트 전극(GE)과 후술할 소스 전극(SE), 및 드레인 전극(DE)과의 절연 기능을 수행할 수 있다. 나아가, 제2 게이트 절연층(113)은 상술한 제1 게이트 절연층(112)의 예시된 물질 중 적어도 하나가 선택될 수 있다.
제2 게이트 절연층(113) 상에는 도시되지 않았지만 제2 게이트 도전층이 더 배치될 수 있다. 제2 게이트 도전층은 유기 발광 소자의 커패시터 전극들 중 어느 하나를 포함할 수 있다.
제2 게이트 절연층(113) 상에는 층간 절연층(114)이 배치될 수 있다. 층간 절연층(114)은 제1 게이트 절연층(112)의 예시된 물질 중 적어도 하나가 선택될 수 있다.
층간 절연층(114) 상에는 제1 소스 드레인 도전층이 배치될 수 있다. 제1 소스 드레인 도전층은 박막 트랜지스터의 소스 전극(SE), 드레인 전극(DE) 등을 포함할 수 있다. 소스 전극(SE), 및 드레인 전극(DE)은 각각 층간 절연층(114), 게이트 절연층(113, 112)을 관통하는 컨택홀을 통해 반도체층(ACT)과 전기적으로 연결될 수 있다.
제1 소스 드레인 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스 드레인 도전층은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제1 소스 드레인 도전층은 적층막일 수 있다.
제1 소스 드레인 도전층 상에는 제1 비아층(115)이 배치될 수 있다. 제1 비아층(115)은 활성 영역(AAR), 및 비활성 영역(NAR)의 일부에 배치될 수 있다. 벤딩 영역(BR)에 배치된 제1 비아층(VIA1)은 기판(101)과 직접 접할 수 있다. 즉, 벤딩 영역(BR)에서 층간 절연층(114), 게이트 절연층(113, 112), 및 버퍼층(111) 은 제거되어 기판(101)의 상면을 노출할 수 있다. 제1 비아층(VIA1)은 노출된 기판(101)의 상면에 직접 접할 수 있다. 제1 비아층(115)은 제3 블락 패턴(B3), 및 제4 블락 패턴(B4)을 구성할 수 있다. 제3 및 제4 블락 패턴(B3, B4)의 제1 비아층(115)은 비시인 영역(NVSR)에 위치할 수 있다. 제4 블락 패턴(B4)은 벤딩 영역(BR)에 중첩 배치될 수 있다.
제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(VIA1) 상에는 제2 소스 드레인 도전층이 배치될 수 있다. 제2 소스 드레인 도전층은 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 연결되는 애노드 연결 전극(ANDE), 제1 전원 전압 신호 라인(VSSL), 제2 전원 전압 신호 라인(VDDL), 데이터 팬 아웃 라인(D_FL)의 제2 팬 아웃 라인부(D_FL2), 터치 신호 라인들의 제2 라인부를 포함할 수 있다.
도 17에 도시된 바와 같이, 제1 전원 전압 신호 라인(VSSL)의 제3 전원 전압 신호 라인부(VSSL3)의 일단부는 제1 비아층(115)의 상면 상에 위치하고 타단부는 제1 비아층(115)이 노출하는 층간 절연층(114)의 상면 상에 위치할 수 있다. 제3 전원 전압 신호 라인부(VSSL3)의 타단부는 시인 영역(VSR) 내에 위치하고 시인 영역(VSR)과 비시인 영역(NVSR)의 경계선(CL)과 소정의 이격 거리를 갖고 이격되어 있다.
제2 소스 드레인 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 소스 드레인 도전층은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제2 소스 드레인 도전층은 적층막일 수 있다. 실시예에서, 제2 소스 드레인 도전층의 구성 물질은 게이트 도전층의 구성 물질 및 터치 도전층(도 10의 210, 220)의 구성 물질보다 유연한 물질일 수 있다.
제2 소스 드레인 도전층 상에는 제2 비아층(116)이 배치될 수 있다. 제2 비아층(116)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(116)은 활성 영역(AAR), 및 비활성 영역(NAR)의 일부에 배치될 수 있다. 제2 비아층(116)은 각 블락 패턴(B1~B4)들을 구성할 수 있다. 제1 블락 패턴(B1)의 제2 비아층(116)은 제1 비아층(115)이 노출하는 층간 절연층(114)의 상면 상에 배치된 제3 전원 전압 신호 라인부(VSSL3)의 상면에 직접 접할 수 있고, 제2 블락 패턴(B2)의 제2 비아층(116)은 제3 전원 전압 신호 라인부(VSSL3)의 타단부의 상면과 측면과 직접 접할 수 있고, 제3 블락 패턴(B3)의 제2 비아층(116)은 제3 블락 패턴(B3)의 제1 비아층(115)보다 폭이 크고 제1 비아층(115)의 상면, 및 측면들과 직접 접할 수 있다. 제3 블락 패턴(B3)의 제2 비아층(116)은 경계선(CL)과 두께 방향에서 중첩 배치될 수 있다. 제4 블락 패턴(B4)의 제2 비아층(116)은 제4 블락 패턴(B4)의 제1 비아층(115)보다 폭이 크고 제1 비아층(115)의 상면, 및 측면들과 직접 접할 수 있다.
제2 비아층(116) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 화소마다 배치된 화소 전극일 수 있다. 애노드 전극(ANO)은 제2 비아층(116)을 관통하는 컨택홀을 통해 애노드 연결 전극(ANDE)과 연결될 수 있다.
애노드 전극(ANO)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(175)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
애노드 전극(ANO) 상에는 뱅크층(PDL)이 배치될 수 있다. 뱅크층(PDL)은 애노드 전극(ANO) 상에 배치되며, 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 뱅크층(PDL) 및 그 개구부에 의해 발광 영역과 비발광 영역이 구분될 수 있다.
뱅크층(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 뱅크층(PDL)은 무기 물질을 포함할 수도 있다.
뱅크층(PDL)은 블락 패턴(B1~B4)들을 구성할 수 있다. 제1 내지 제4 블락 패턴(B1~B4)의 뱅크층(PDL)은 해당 블락 패턴(B1~B4)의 제2 비아층(116)과 중첩 배치될 수 있다. 제1 및 제2 블락 패턴(B1, B2)에서 뱅크층(PDL)의 하면의 폭은 해당 블락 패턴(B1, B2)의 제2 비아층(116) 상면의 폭과 동일한 것으로 예시되었지만, 이에 제한되지 않고 뱅크층(PDL)의 하면의 폭은 해당 블락 패턴(B1, B2)의 제2 비아층(116) 상면의 폭보다 크고 뱅크층(PDL)은 해당 블락 패턴(B1, B2)의 제2 비아층(116)의 측면과 직접 접할 수도 있다. 제3 및 제4 블락 패턴(B3, B4)에서 뱅크층(PDL)의 하면의 폭은 해당 블락 패턴(B3, B4)의 제2 비아층(116) 상면의 폭보다 클 수 있다. 뱅크층(PDL)은 해당 블락 패턴(B3, B4)의 제2 비아층(116)의 측면과 직접 접할 수 있다.
뱅크층(PDL) 상에는 스페이서(SPC)가 배치될 수 있다. 스페이서(SPC)는 제4 블락 패턴(B4)을 구성하는 뱅크층(PDL) 상에 배치되어 제4 블락 패턴(B4)을 구성할 수 있다. 스페이서(SPC)는 벤딩 영역(BR)에서 뱅크층(PDL) 상에 중첩 배치될 수 있다. 제4 블락 패턴(B4)에서 스페이서(SPC)의 하면의 폭은 해당 블락 패턴(B4)의 뱅크층(PDL) 상면의 폭과 동일할 수 있다. 다만, 이에 제한되지 않고 스페이서(SPC)의 하면의 폭은 해당 블락 패턴(B4)의 뱅크층(PDL) 상면의 폭보다 크고 뱅크층(PDL)의 측면과 직접 접할 수도 있다.
제1 블락 패턴(B1)으로부터 제4 블락 패턴(B4)으로 갈수록 해당 블락 패턴(B1~B4)의 표면 높이가 증가될 수 있다. 다만, 이에 제한되지 않고 각 블랙 패턴(B1~B4)의 표면 높이는 공정 및 기능에 따라 다양하게 설계될 수 있다.
더욱 구체적으로 설명하면, 제4 블락 패턴(B4)은 제4 블락 패턴(B4) 상부의 박막 봉지층(190), 터치 도전층(210, 220)들의 패턴 형성 시 이용되는 마스크를 지지하므로, 제4 블락 패턴(B4)의 표면 높이는 다른 블락 패턴(B1~B3)들의 표면 높이보다 클 수 있다. 제4 블락 패턴(B4)의 뱅크층(PDL)의 표면 높이와 제3 블락 패턴(B3)의 표면 높이는 동일하지만, 제4 블락 패턴(B4)의 스페이서(SPC)를 통해 제4 블락 패턴(B4)의 표면 높이는 제3 블락 패턴(B3)의 표면 높이보다 더 클 수 있다.
제1 블락 패턴(B1) 내지 제3 블락 패턴(B3)은 박막 봉지층(190)의 유기막(192)이 블락 패턴(B1~B3)을 침범하여 비활성 영역(NAR)의 단부로 리플로우(Reflow)되는 것을 방지하는 댐 역할을 할 수 있다. 따라서, 유기막(192)이 리플로우되는 방향을 따라 순차 배치된 제1 내지 제3 블락 패턴(B1~B3)들의 표면 높이는 활성 영역(AAR)으로부터 멀어질수록 증가될 수 있다. 통상적으로 블락 패턴(B1~B3)들의 각 부재(116, PDL)들은 유기물 증착 공정, 동일한 마스크에 의한 노광과 현상을 통해 형성되기 때문에 인접한 블락 패턴(B1~B3)들의 각 부재(116, PDL)들의 표면 높이는 동일하게 형성될 수 있다. 다만, 제1 블락 패턴(B1) 내지 제3 블락 패턴(B3) 간 표면 높이차를 발생시키기 위해, 블락 패턴(B1~B3)들의 각 부재(116, PDL)들을 형성할 때, 영역별로 광 투과량을 조절할 수 있는 하프톤마스크 또는 슬릿 마스크 등이 이용될 수 있다. 이를 통해 도 17에 도시된 바와 같이, 제2 비아층(116)의 표면 높이는 제1 블락 패턴(B1)으로부터 제3 블락 패턴(B3)에 이르기까지 증가될 수 있고, 마찬가지로 뱅크층(PDL)의 표면 높이도 제1 블락 패턴(B1)으로부터 제3 블락 패턴(B3)에 이르기까지 증가될 수 있다.
도 17에서는 마스크 지지 기능을 하는 제4 블락 패턴(B4)과 댐 역할을 하는 제1 내지 제3 블락 패턴(B1~B3)이 예시되었지만, 비활성 영역(NAR)의 폭(도 1의 제1 방향(DR1) 폭)을 줄이기 위해 제1 내지 제3 블락 패턴(B1~B3) 중 어느 하나 또는 어느 두개가 생략될 수도 있다. 나아가, 각 블락 패턴(B1~B4)의 적층 구조가 도 17에 제한되는 것은 아니고 마스크 지지 기능 및/또는 유기막 리플로우 방지 기능을 고려하여 다양한 설계 변경이 이루어질 수도 있다.
다시 도 17의 단면도를 설명하면, 뱅크층(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층이 배치된다. 발광층은 유기층(EML)을 포함할 수 있다. 유기층(EML)은 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 상기 발광층 및 캐소드 전극(CAT)은 각각 유기 발광 소자(ED)를 구성할 수 있다.
캐소드 전극(CAT)은 상기 발광층과 접할 뿐만 아니라, 뱅크층(PDL)의 상면에도 접할 수 있다. 캐소드 전극(CAT)은 하부 구조물의 단차를 반영하도록 하부 구조물에 대해 컨포말하게 형성될 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기막(191), 유기막(192) 및 제2 무기막(193)을 포함하는 박막 봉지층(190)이 배치된다. 제1 무기막(191) 및 제2 무기막(193)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(192)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 무기막(191)은 활성 영역(AAR), 및 비활성 영역(NAR)의 일부에까지 연장되어 배치될 수 있다. 제1 무기막(191)의 단부는 제4 블락 패턴(B4)의 상면 상에 배치될 수 있다.
유기막(192)은 활성 영역(AAR)에 걸쳐 배치되며, 적어도 하나의 블락 패턴(B1~B4)의 내측에 배치될 수 있다. 예를 들어, 유기막(192)은 제2 내지 제4 블락 패턴(B2~B4)의 내측에 배치되고 제1 블락 패턴(B1)의 외측에도 배치될 수 있다. 유기막(192)은 제2 블락 패턴(B2)의 활성 영역(AAR)을 바라보는 측면, 제1 블락 패턴(B1)의 상면, 및 제1 블락 패턴(B1)의 내측면(활성 영역(AAR)을 바라보는 측면)을 커버할 수 있다.
제2 무기막(193)은 유기막(192), 및 제1 무기막(191) 상에 배치되고 제2 무기막(193)은 활성 영역(AAR), 및 비활성 영역(NAR)의 일부에까지 연장되어 배치될 수 있다. 제2 무기막(193)의 단부는 제4 블락 패턴(B4)의 상면 상에 배치될 수 있다. 실시예에서 유기막(192)이 제2 블락 패턴(B2)의 측면에서 종지하므로 제2 블락 패턴(B2)의 상면으로부터 외측에까지 제2 무기막(193)은 제1 무기막(191)과 직접 접촉할 수 있다.
제2 무기막(193) 상에는 제1 터치 절연층(215)이 배치될 수 있다. 제1 터치 절연층(215)은 무기막(191, 193)이 노출하는 제4 블락 패턴(B4)의 상면과 직접 접촉할 수 있다.
제1 터치 절연층(215) 상에는 제2 터치 도전층(220)이 배치될 수 있다. 제2 터치 도전층(220)은 활성 영역(AAR), 및 비활성 영역(NAR)에 배치될 수 있다. 도 17에서는 비활성 영역(NAR)에 배치된 제3 터치 정전기 방지 라인부(ES33)와 제3 터치 센싱 라인부(RL33)를 예시한다. 제2 터치 도전층(220)은 경계선(CL)과 두께 방향에서 중첩 배치된 제1 가림막 패턴(DMP1)을 포함할 수 있다. 제1 가림막 패턴(DMP1)은 도 17에 예시된 바와 같이 두께 방향에서 제3 전원 전압 신호 라인부(VSSL3)의 일부와 중첩 배치되고 경계선(CL)과 중첩 배치됨으로써 경계선(CL)으로부터 제3 전원 전압 신호 라인부(VSSL3)의 단부까지의 제1 비배치 영역을 커버하여 제1 비배치 영역과 제1 비배치 영역의 주변의 라인 배치 영역 간에 블랙 시감차가 발생되는 것을 방지할 수 있다.
제2 터치 도전층(220) 상에는 제2 터치 절연층(230)이 배치될 수 있다. 제2 터치 절연층(230)은 제2 터치 도전층(220)과 직접 접할 수 있다. 도 17에서 제2 터치 절연층(230)은 시인 영역(VSR) 및 비시인 영역(NVSR)의 일부에 배치된 것으로 예시되었으나, 이에 제한되지 않고 제2 터치 절연층(230)은 대체로 비시인 영역(NVSR) 전면에 걸쳐 배치될 수도 있다.
제2 터치 절연층(230) 상에 편광층(POL)이 배치될 수 있다. 편광층(POL)은 결합 부재(AM)를 통해 제2 터치 절연층(230)에 결합될 수 있다. 결합 부재(AM)는 광학 투명 접착제 등일 수 있다. 편광층(POL)은 도 17에 예시된 바와 같이 시인 영역(VSR) 및 시인 영역(VSR)에 인접한 비시인 영역(NVSR)의 일부에 배치될 수 있다. 편광층(POL)의 단부는 제3 블락 패턴(B3)과 두께 방향에서 중첩 배치될 수 있지만, 편광층(POL)의 단부의 위치가 이에 제한되는 것은 아니다. 편광층(POL)은 경계선(CL)과 두께 방향에서 중첩 배치될 수 있다.
편광층(POL) 상부에 보호층(WDL) 및 보호층(WDL)의 기판(101)을 바라보는 일면에 배치된 블랙 매트릭스(BM)가 더 배치될 수 있다. 블랙 매트릭스(BM)의 단부는 편광층(POL)의 단부보다 활성 영역(AAR)에 더 가깝게 위치할 수 있다. 블랙 매트릭스(BM)의 단부는 시인 영역(VSR)에 위치하고 블랙 매트릭스(BM)는 경계선(CL)과 두께 방향에서 중첩 배치될 수 있다. 외부로부터 보호층(WDL)으로 입사되는 외광(LO1, LO2, LO3) 중 일부는 블랙 매트릭스(BM)를 통해 흡수되거나(LO1), 편광층(POL)에서 흡수될 수 있다(LO2). 블랙 매트릭스(BM)나 편광층(POL)에 의해 흡수되지 않은 외광(LO3)들 중 적어도 하나는 편광층(POL), 결합 부재(AM), 제2 터치 절연층(230)을 투과하고 제1 가림막 패턴(DMP1)에서 반사되고 다시 제2 터치 절연층(230), 결합 부재(AM), 편광층(POL), 블랙 매트릭스(BM)의 단부, 및 보호층(WDL)을 통과하여 사용자에게 시인될 수 있다(이하, 제1 메탈 반사광(LI)). 도시되지 않았지만, 블랙 매트릭스(BM)나 편광층(POL)에 의해 흡수되지 않은 외광(LO3)들 중 다른 하나는 편광층(POL), 결합 부재(AM), 제2 터치 절연층(230), 박막 봉지층(190) 등을 투과하여 제3 전원 전압 신호 라인부(VSSL3)에서 반사되어 사용자에게 시인될 수 있다(이하, 제2 메탈 반사광). 제1 메탈 반사광과 제2 메탈 반사광은 각각 소스 드레인 도전층이상의 도전층에서 반사된 광으로서 이들 간에 블랙 시감차가 적을 수 있다. 제1 비배치 영역에 배치된 제1 가림막 패턴(DMP1)은 경계선(CL)과 중첩 배치되고 제1 전원 전압 신호 라인(VSSL)의 제3 전원 전압 신호 라인부(VSSL3)의 적어도 일부와 중첩 배치됨으로써 시인 영역(VSR)에서 제1 비배치 영역과 인접한 소스 드레인 도전층들 및 터치 도전층들의 신호 라인들이 배치된 영역 간에 블랙 시감차가 발생하는 것을 방지할 수 있다.
도 19(a)는 도 13의 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 13, 및 도 19(a)를 참조하면, 인접한 터치 신호 라인들은 소정의 이격 거리(d_ER)를 갖고 이격되어 배치될 수 있다. 예를 들어, 제3 터치 정전기 방지 라인부(ES33) 및 제3 터치 센싱 라인부(RL3)는 제2 방향(DR2)으로 소정의 이격 거리(d_ES)를 갖고 이격되어 배치될 수 있다.
제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG2)는 제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)보다 제2 가림막 패턴(DMP2)에 보다 가깝게 위치할 수 있다. 예를 들어, 제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG2)는 제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)와 제1 방향(DR1)을 따라 각각 연장되며 대향할 수 있다. 제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)의 일단은 제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG1)와 교차하고 제3 전원 전압 신호 라인부(VSSL3)와 중첩하도록 연장되고, 제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)의 타단은 경계선(CL)을 지나 비시인 영역(NVSR)에 위치할 수 있다. 제1 가림막 패턴(DMP1)의 엣지(DMP_EG3)는 비시인 영역(NVSR)에 위치할 수 있다.
제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)는 제3 전원 전압 신호 라인부(VSSL3)와 중첩 배치되고 제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG1)보다 활성 영역(AAR)에 더 가깝게 위치할 수 있다.
제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)는 인접한 터치 신호 라인 중 제1 방향(DR1)을 따라 연장되는 제3 정전기 방지 라인부(ES33)의 일부와 제2 방향(DR2)에서 소정의 이격 거리(d_DE1)를 갖고 이격되어 배치되고, 제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)는 인접한 터치 신호 라인 중 제2 방향(DR2)을 따라 연장되는 제3 정전기 방지 라인부(ES33)의 일부와 제1 방향(DR1)에서 소정의 이격 거리(d_DE2)를 갖고 이격되어 배치될 수 있다.
제1 가림막 패턴(DMP1)의 엣지(DMP_EG1, DMP_EG2)는 각각 인접한 제3 정전기 방지 라인부(ES33)와 최소 이격 거리보다 큰 소정의 이격 거리(d_DE1, d_DE2)를 갖고 이격되어 있으며, 최소 이격 거리는 제3 터치 정전기 방지 라인부(ES33) 및 제3 터치 센싱 라인부(RL3) 간 제2 방향(DR2)에서의 이격 거리(d_ER)일 수 있다.
제2 가림막 패턴(DMP2)의 엣지(DMP2_EG1)와 대향하는 엣지(DMP2_EG3)는 비시인 영역(NVSR)에 위치하고, 엣지(DMP2_EG2, DMP2_EG4)는 각각 인접한 제3 전원 전압 신호 라인부(VDDL_L3) 및 제3 전원 전압 신호 라인부(VSSL3)와 중첩 배치될 수 있다. 즉, 제2 가림막 패턴(DMP2)의 엣지(DMP2_EG1)는 제3 전원 전압 신호 라인부(VDDL_L3)의 엣지(VDDL_L3_EG1)보다 제1 가림막 패턴(DMP1)에 멀리 위치하고 제2 가림막 패턴(DMP2)의 엣지(DMP2_EG4)는 제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG3)보다 제1 가림막 패턴(DMP1)에 가깝게 위치할 수 있다. 제1 가림막 패턴(DMP1)의 면적은 다양하게 변형될 수 있다.
도 19(b)는 도 19(a)의 변형예를 나타낸 평면도이다.
도 19(b)에 도시된 바와 같이, 제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)는 제3 전원 전압 신호 라인부(VSSL3)와 중첩 배치되지 않고 보다 활성 영역(AAR)으로부터 멀리 떨어져 위치할 수 있다. 제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)와 인접한 터치 신호 라인 중 제2 방향(DR2)을 따라 연장되는 제3 정전기 방지 라인부(ES33)의 일부와의 이격 거리(d_DE2)는 도 19(a)의 이격 거리(d_DE2)보다 클 수 있다. 본 변형예는 제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)에 터치 신호 라인이 가깝게 위치하는 경우 본 변형예와 같이 제1 가림막 패턴(DMP1)의 엣지(DMP_EG1)를 보다 활성 영역(AAR)으로부터 멀게 위치하도록 변경함으로써 터치 신호 라인과 제1 가림막 패턴(DMP1) 간의 단락을 방지할 수 있다.
도 19(c)는 도 19(a)의 변형예를 나타낸 평면도이다.
도 19(c)에 도시된 바와 같이, 제3 전원 전압 신호 라인부(VSSL3)의 엣지(VSSL3_EG2)는 제1 가림막 패턴(DMP1)의 엣지(DMP_EG2)보다 제2 가림막 패턴(DMP2)에 멀게 위치할 수 있다. 제1 가림막 패턴(DMP1)은 제3 전원 전압 신호 라인부(VSSL3)의 일부와 중첩 배치될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
이하, 도 20 내지 도 26에 따른 실시예들은 도 13에서 상술한 가림막 패턴(DMP1~DMP3)들 중 적어도 하나의 다른 실시예들이다. 도 20 내지 도 26을 설명하면서 가림막 패턴(DMP1~DMP3)들 중 적어도 하나를 설명하지만, 특별히 구분될 필요가 없는 경우에 해당 도면에서 설명하지 않은 다른 가림막 패턴(DMP1~DMP3)들 경우에도 설명한 가림막 패턴(DMP1~DMP3)의 차이점이 그대로 적용될 수 있다.
도 20 내지 도 23에 따른 실시예들은 가림막 패턴(DMP1~DMP3)들이 면형 형상을 갖지 않고 다양한 패턴을 포함할 수 있다는 것을 보여준다.
도 20은 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 20을 참조하면, 본 실시예에 따른 제1 가림막 패턴(DMP1_1)은 복수의 메쉬홀(DMPH)을 갖는 메쉬 패턴으로 적용될 수 있다는 점에서, 도 13에 따른 제1 가림막 패턴(DMP1)과 상이하다.
본 실시예에 따른 메쉬홀(DMPH)의 평면 형상은 다이아몬드 형상일 수 있으나, 메쉬홀(DMPH)의 평면 형상은 이에 제한되는 것은 아니며 도 21에 따른 메쉬홀(DMPH)과 같이 원형을 갖거나, 사각형, 삼각형 등의 다각형, 또는 타원형을 가질 수도 있다.
메쉬홀(DMPH)의 평면 형상으로 다이아몬드 형상이 적용된 경우, 메쉬홀(DMPH)을 둘러싸는 메인 메쉬 패턴(DMM1)은 다이아몬드의 격자 형상을 가질 수 있다. 메인 메쉬 패턴(DMM1)과 메쉬홀(DMPH)은 하나의 그룹을 이룰 수 있다. 해당 그룹은 복수개이고, 도 20에 예시된 바와 같이 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열될 수 있다. 인접한 그룹은 인접한 메인 메쉬 패턴(DMM1)들을 물리적으로 연결하는 서브 메쉬 패턴(DMM2)에 의해 연결될 수 있다. 서브 메쉬 패턴(DMM2)과 메인 메쉬 패턴(DMM1)의 폭은 서로 동일할 수 있으나, 이에 제한되는 것은 아니다. 메인 메쉬 패턴(DMM1)의 폭과 인접한 터치 신호 라인들의 폭은 서로 동일할 수 있으나, 이에 제한되지 않고 메인 메쉬 패턴(DMM1)의 폭이 인접한 터치 신호 라인들의 폭보다 더 작을 수 있다.
도 21은 또 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 21을 참조하면, 본 실시예에 따른 제1 가림막 패턴(DMP1_1)은 복수의 메쉬홀(DMPH)을 갖는 메쉬 패턴으로 적용되고, 메쉬홀(DMPH)의 평면 형상이 원형으로 적용될 수 있고, 메쉬홀(DMPH)을 둘러싸는 메인 메쉬 패턴(DMM1)이 원형 격자 형상을 가진다는 점에서 도 20에 따른 제1 가림막 패턴(DMP1_1)과 상이하다.
도 22는 또 다른 실시예에 따른 제1 가림막 패턴의 주변을 확대한 평면도이다.
도 22를 참조하면, 본 실시예에 따른 제1 가림막 패턴(DMP1_2)은 복수의 라인 패턴들로 이루어진다는 점에서 도 13에 따른 제1 가림막 패턴(DMP1)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 제1 가림막 패턴(DMP1_2)의 라인 패턴은 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 라인 패턴들은 제1 방향(DR1)을 따라 배열될 수 있다.
도 23은 또 다른 실시예에 따른 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 23을 참조하면, 본 실시예에 따른 터치 신호 라인들 중 적어도 하나가 제2 비배치 영역에 더 배치된다는 점에서, 도 13에 따른 터치 신호 라인들의 배치와 상이하다. 더욱 구체적으로 설명하면, 터치 신호 라인들 중 제6 터치 접지 라인(G6)과 제4 터치 정전기 방지 라인(ES4)은 도 23에 도시된 바와 같이, 제1 비배치 영역을 지나갈 수 있다.
제2 비배치 영역에 배치된 제2 가림막 패턴(DMP2_2)은 도 22에 따른 제1 가림막 패턴(DMP1_2)과 동일하게 복수의 라인 패턴들로 이루어질 수 있다. 제2 가림막 패턴(DMP2_2)의 복수의 라인 패턴들은 각각 제2 방향(DR2)을 따라 연장되고 제1 방향(DR1)을 따라 소정의 이격 거리(d_DE4)를 갖고 이격되어 배치될 수 있다.
제4 터치 정전기 방지 라인(ES4)과 제6 터치 접지 라인(G6)은 제1 방향(DR1)에서 소정의 이격 거리(d_GE)를 갖고 이격될 수 있다. 제4 터치 정전기 방지 라인(ES4)과 제6 터치 접지 라인(G6)의 이격 거리(d_GE)는 도 19(a)에서 설명한 제3 터치 센싱 라인부(RL3)와 제3 터치 정전기 방지 라인부(ES33)의 이격 거리(d_ER)와 동일할 수 있다. 인접한 제2 가림막 패턴(DMP2_2)의 라인 패턴과 제4 터치 정전기 방지 라인(ES4)의 이격 거리(d_DE3)는 제4 터치 정전기 방지 라인(ES4)과 제6 터치 접지 라인(G6)의 이격 거리(d_GE)와 동일하고, 복수의 라인 패턴들의 이격 거리(d_DE4)와 동일할 수 있다. 본 실시예에 따른 제2 가림막 패턴(DMP2_2)의 라인 패턴들의 이격 거리(d_DE4), 라인 패턴과 인접한 터치 신호 라인의 이격 거리(d_DE3) 및 인접한 터치 신호 라인들 간의 이격 거리(d_GE)가 모두 동일하게 설계됨으로써 제2 비배치 영역과 제2 비배치 영역의 주변의 라인 배치 영역 간에 블랙 시감차가 발생되는 것을 방지할 수 있다. 라인 패턴들의 일단부(제2 방향(DR2) 일측 단부)는 제3 전원 전압 신호 라인부(VDDL_L3)의 엣지(VDDL_L3_EG1)보다 제2 방향(DR2) 일측에 위치하고 타단부(제2 방향(DR2) 타측 단부)는 제3 전원 전압 신호 라인부(VSSL3)의 인접한 엣지보다 제2 방향(DR2) 타측에 위치함으로써 라인 패턴들은 각각 제3 전원 전압 신호 라인부(VDDL_L3) 및 제3 전원 전압 신호 라인부(VSSL3)에 중첩 배치될 수 있다.
이하, 도 24 내지 도 26에 따른 가림막 패턴은 정전압이 인가될 수 있음을 예시한다.
도 24는 또 다른 실시예에 따른 제1 가림막 패턴과 제2 가림막 패턴의 주변을 확대한 평면도이다.
도 24를 참조하면, 본 실시예에 따른 가림막 패턴(DMP1, DMP2)는 각각 인접한 제3 전원 전압 신호 라인부(VSSL3, VDDL_L3)로부터 정전압이 인가될 수 있다는 점에서, 도 13에 따른 실시예와 상이하다.
도 24에 도시된 바와 같이, 제1 가림막 패턴(DMP1)은 인접한 제3 전원 전압 신호 라인부(VSSL3)와 컨택홀(CNT8)을 통해 제3 전원 전압 신호 라인부(VSSL3)에 인가되는 제1 전원 전압이 인가될 수 있다. 제2 가림막 패턴(DMP2)은 인접한 제3 전원 전압 신호 라인부(VDDL_L3)와 컨택홀(CNT9)을 통해 제3 전원 전압 신호 라인부(VDDL_L3)에 인가되는 제2 전원 전압이 인가될 수 있다. 각 가림막 패턴(DMP1, DMP2)들은 플로팅(Floating) 상태로 존재하는 경우, 가림막 패턴(DMP1, DMP2)들과 인접한 구동 회로의 라인들 등에 의해 소정의 전압을 띠게되어, 가림막 패턴(DMP1, DMP2)들과 인접한 터치 신호 라인들에 신호 간섭을 발생시킬 수 있다. 이에, 각 가림막 패턴(DMP1, DMP2)과 인접한 소스 드레인 도전층에 위치한 전원 전압 신호 라인부(VSSL3, VDDL_L3)와 전기적 연결을 시킴으로써 플로팅에 의한 인접 터치 신호 라인들의 신호 간섭 발생을 방지할 수 있다. 나아가, 제3 전원 전압 신호 라인부(VDDL_L3)보다 제3 전원 전압 신호 라인부(VSSL3)에 더 가깝게 배치된 제1 가림막 패턴(DMP1)의 경우, 더 가까운 제3 전원 전압 신호 라인부(VSSL3)와 전기 연결을 시킴으로써 과 같이 제3 전원 전압 신호 라인부(VSSL3, VDDL_L3)들 간의 기생 용량이 발생하는 것을 방지할 수 있다.
도 25는 또 다른 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다.
도 25를 참조하면, 본 실시예에 따른 제1 가림막 패턴(DMP1_4)은 인접한 터치 신호 라인(도 25에서는 제3 터치 정전기 방지 라인(ES3))과 직접 연결시킴으로써, 인접한 터치 신호 라인의 신호가 인가될 수 있다. 도 25에서는 제1 가림막 패턴(DMP1_4)은 인접한 터치 신호 라인과 연결되는 것만을 예시하였지만, 이에 제한되지 않고 바로 인접하지 않더라도 브릿지(Bridge) 등을 통해 연결될 수 있다.
도 26은 또 다른 실시예에 따른 활성 영역의 일부와 비활성 영역을 확대한 평면도이다.
도 26을 참조하면, 본 실시예에 따른 제1 가림막 패턴(DMP1)은 가림막 패턴 패드(DMPP)를 통해 정전압이 인가될 수 있다는 점에서 도 13에 따른 제1 가림막 패턴(DMP1)과 상이하다.
본 실시예에 따르면, 제3 패드 영역(PA3)에 배치된 가림막 패턴 패드(DMPP)를 더 포함하고, 가림막 패턴 패드(DMPP)는 가림막 패턴 라인을 통해 제1 가림막 패턴(DMP1)과 연결될 수 있다. 가림막 패턴 라인은 가림막 패턴 패드(DMPP)와 직접 연결된 제1 가림막 패턴 라인부(DMPL1), 제1 가림막 패턴 라인부(DMPL1)와 연결된 제2 가림막 패턴 라인부(DMPL2), 및 제2 가림막 패턴 라인부(DMPL2)와 제1 가림막 패턴(DMP1)을 연결하는 제3 가림막 패턴 라인부(DMPL3)를 포함할 수 있다. 가림막 패턴 라인의 각 가림막 패턴 라인부(DMPL1~DMPL3)의 평면 형상 및 단면 형상 등의 구조는 실질적으로 제3 터치 센싱 라인부(RL3)의 평면 형상 및 단면 형상 등의 구조와 동일한 바 자세한 설명은 생략하기로 한다.
이하, 제1 내지 제3 비배치 영역과 해당 비배치 영역의 주변 라인 배치 영역 간의 블랙 시감차를 줄이기 위해 표시 패널의 유기막들 중 적어도 하나를 블랙 계열의 색료를 포함하는 방안에 대한 설명을 하기로 한다. 제1 내지 제3 비배치 영역과 해당 비배치 영역의 주변 라인 배치 영역 간의 블랙 시감차는 시인 영역(VSR) 내에서 발생될 수 있으므로 시감 영역(VSR) 내에 위치한 유기막 들에 블랙 계열의 색료가 적용되는 것이 바람직하다.
도 27은 또 다른 실시예에 따른 활성 영역의 일부, 비활성 영역의 일부의 단면도이다. 도 27에서는 제2 비아층(116_1)에 블랙 계열의 색료가 적용된 경우를 예시한다. 도 27을 참조하면, 본 실시예에 따른 제2 비아층(116_1)은 블랙 계열의 색료를 포함할 수 있다. 블랙 계열의 색료는 블랙 계열의 안료 또는 블랙 계열의 염료를 포함할 수 있다. 제2 비아층(116_1)에 블랙 계열 색료가 적용됨에 따라 각 블락 패턴(B1_1, B2_1, B3_1, B4_1)의 제2 비아층(116_1)은 블랙 계열의 색료를 포함할 수 있다.
도 28은 다른 실시예에 따른 활성 영역의 일부, 비활성 영역의 일부의 단면도이다. 도 28에서는 뱅크층(PDL_1)에 블랙 계열의 색료가 적용된 경우를 예시한다. 도 28을 참조하면, 본 실시예에 따른 뱅크층(PDL_1)은 블랙 계열의 색료를 포함할 수 있다. 블랙 계열의 색료는 블랙 계열의 안료 또는 블랙 계열의 염료를 포함할 수 있다. 뱅크층(PDL_1)에 블랙 계열 색료가 적용됨에 따라 각 블락 패턴(B1_1, B2_1, B3_1, B4_1)들에도 블랙 계열의 색료가 적용될 수 있다.
도 27 및 도 28에서는 뱅크층 또는 제2 비아층에 블랙 계열 색료가 적용된 경우를 예시하였지만, 이에 제한되지 않고 뱅크층과 제2 비아층 동시에 블랙 계열 색료가 적용될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 구동칩
30: 구동 기판
MR: 메인 영역
BR: 벤딩 영역
SR: 서브 영역

Claims (20)

  1. 활성 영역 및 상기 활성 영역의 제1 방향 일측에 위치하고 가시 영역과 상기 가시 영역보다 상기 제1 방향에서 상기 활성 영역에 더 멀리 떨어진 비가시 영역이 정의된 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 비아층;
    상기 제1 비아층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되고 복수의 터치 신호 라인을 포함하는 제3 도전층을 포함하고,
    상기 가시 영역은 상기 제2 도전층이 배치된 라인 배치부, 및
    상기 제2 도전층이 비배치된 라인 비배치부를 포함하고,
    상기 제3 도전층은 상기 라인 비배치부에 배치되고 상기 터치 신호 라인의 폭보다 큰 폭을 갖는 제1 가림막 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 비활성 영역은 상기 활성 영역과 이격된 벤딩 영역을 포함하고,
    상기 가시 영역과 상기 비가시 영역의 경계는 상기 벤딩 영역과 상기 활성 영역 사이에 위치하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 도전층은 상기 비가시 영역으로부터 상기 가시 영역에까지 연장되다가 상기 제1 방향과 교차하는 제2 방향으로 절곡된 제1 신호 라인을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 라인 비배치부는 평면상 상기 제1 신호 라인의 엣지와 상기 비가시 영역, 및 상기 가시 영역의 경계선에 의해 정의되는 제1 라인 비배치부를 포함하고,
    상기 제1 가림막 패턴은 상기 제1 라인 비배치부에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 신호 라인은 저전압 전원 신호 라인을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 가림막 패턴은 두께 방향에서 상기 비가시 영역, 및 상기 가시 영역의 경계선과 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 가림막 패턴은 상기 제1 신호 라인의 단부와 두께 방향에서 중첩 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 가림막 패턴은 상기 제1 신호 라인과 전기적으로 연결된 표시 장치.
  9. 제7 항에 있어서,
    상기 복수의 터치 신호 라인들은 상기 제1 신호 라인과 중첩하며 연장되고,
    상기 제1 가림막 패턴과 인접한 상기 터치 신호 라인의 이격 거리는 인접한 상기 터치 신호 라인들의 이격 거리와 같거나 더 큰 표시 장치.
  10. 제7 항에 있어서,
    상기 터치 신호 라인은 상기 제1 신호 라인과 중첩하며 연장되고 상기 제1 가림막 패턴은 상기 터치 신호 라인과 전기적으로 연결된 표시 장치.
  11. 제7 항에 있어서,
    상기 복수의 터치 신호 라인들 및 상기 제1 신호 라인은 상기 기판의 단부 상의 패드 영역으로부터 각각 연장되고 상기 패드 영역은 상기 복수의 터치 신호 라인들과 연결된 터치 패드들, 상기 제1 신호 라인과 연결된 제1 신호 라인 패드, 및 상기 제1 가림막 패턴과 연결되는 가림막 패턴 패드를 포함하며,
    상기 제1 가림막 패턴은 상기 가림막 패턴 패드와 연결된 가림막 패턴 라인을 통해 연결되는 표시 장치.
  12. 제5 항에 있어서,
    상기 제1 비아층 상에 배치된 뱅크층을 더 포함하고,
    상기 제1 비아층 및 상기 뱅크층 중 적어도 하나는 블랙 계열의 색료를 더 포함하는 표시 장치.
  13. 제5 항에 있어서,
    상기 제2 도전층은 상기 제1 신호 라인과 이격된 제2 신호 라인을 더 포함하고,
    상기 라인 비배치부는 상기 제1 신호 라인의 엣지, 상기 제2 신호 라인의 엣지, 및 상기 경계선에 의해 정의되는 제2 라인 비배치부를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 도전층은 상기 제2 라인 비배치부에 배치된 제2 가림막 패턴을 더 포함하고 상기 제2 가림막 패턴은 상기 경계선에 중첩하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 가림막 패턴은 상기 제2 신호 라인과 전기적으로 연결된 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 신호 라인은 고전압 전원 신호 라인을 포함하고,
    상기 고전압 전원 신호 라인은 제1 방향을 따라 연장되고 상호 상기 제2 방향을 따라 이격된 일측 고전압 전원 신호 라인과 타측 고전압 전원 신호 라인, 및 상기 일측 고전압 전원 신호 라인과 상기 타측 고전압 전원 신호 라인을 연결하는 연결 고전압 전원 신호 라인을 포함하고,
    상기 라인 비배치부는 상기 일측 고전압 전원 신호 라인의 엣지, 상기 타측 고전압 전원 신호 라인의 엣지, 상기 연결 고전압 전원 신호 라인의 엣지, 및 상기 경계선에 의해 정의되는 제3 라인 비배치부를 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 도전층은 상기 제3 라인 비배치부에 배치된 제3 가림막 패턴을 더 포함하고, 상기 제3 가림막 패턴은 상기 경계선에 중첩하는 표시 장치.
  18. 활성 영역 및 상기 활성 영역의 제1 방향 일측에 위치한 비활성 영역이 정의된 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 비아층;
    상기 제1 비아층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되고 복수의 터치 신호 라인을 포함하는 제3 도전층;
    상기 제3 도전층 상에 배치되고 상기 기판을 바라보는 일면에 블랙 매트릭스가 배치된 보호층을 포함하고,
    상기 블랙 매트릭스의 단부는 평면상 상기 활성 영역과 이격되고,
    상기 비활성 영역은 상기 블랙 매트릭스가 전면 배치된 비가시 영역 및 상기 블랙 매트릭스가 일부 배치된 가시 영역을 포함하며,
    상기 가시 영역은 상기 제2 도전층이 배치된 라인 배치부, 및
    상기 제2 도전층이 비배치된 라인 비배치부를 포함하고,
    상기 제3 도전층은 상기 라인 비배치부에 배치되고 상기 터치 신호 라인의 폭보다 큰 폭을 갖는 가림막 패턴을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 블랙 매트릭스와 상기 제3 도전층 사이에 배치된 편광층을 더 포함하고,
    상기 편광층은 두께 방향에서 상기 비가시 영역과 상기 가시 영역의 경계와 중첩 배치된 표시 장치.
  20. 제18 항에 있어서,
    상기 가림막 패턴은 두께 방향에서 상기 비가시 영역, 및 상기 가시 영역의 경계선과 중첩하는 표시 장치.
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