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KR102667721B1 - 표시 장치 - Google Patents

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KR102667721B1
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KR
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pixel
sub
pixel circuit
light
area
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KR1020160179431A
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송희림
박경순
김일곤
문정우
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삼성디스플레이 주식회사
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Abstract

표시 장치는 화소 영역과 상기 화소 영역의 적어도 일측을 둘러싸는 주변 영역을 포함한 기판; 상기 화소 영역에 제공되며, 특정 컬러의 광을 발광하는 발광 영역을 각각 구비한 제1 내지 제3 서브 화소를 포함한 복수의 화소들; 상기 제1 내지 제3 서브 화소 각각의 상기 발광 영역에 제공된 발광 소자; 상기 제1 내지 제3 서브 화소 각각에 제공되며 상기 발광 소자를 구동하는 화소 회로부; 및 상기 기판에 마주보며 상기 발광 소자를 커버하는 봉지 부재를 포함할 수 있다. 여기서, 각 화소는 상기 화소 회로부가 배치되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 또한, 상기 제1 서브 화소에 제공된 발광 소자는 상기 화소 회로부에 중첩되고, 상기 제2 서브 화소에 제공된 발광 소자는 상기 제2 영역에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
최근 반사 부재를 구비하여 표시 장치의 전면에 위치하는 대상의 이미지를 반사시킬 수 있는 거울 기능을 포함한 표시 장치가 개발되고 있다.
본 발명의 실시예는 화질 및 반사 품질이 개선된 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역과 상기 화소 영역의 적어도 일측을 둘러싸는 주변 영역을 포함한 기판; 상기 화소 영역에 제공되며, 특정 컬러의 광을 발광하는 발광 영역을 각각 구비한 제1 내지 제3 서브 화소를 포함한 복수의 화소들; 상기 제1 내지 제3 서브 화소 각각의 상기 발광 영역에 제공된 발광 소자; 상기 제1 내지 제3 서브 화소 각각에 제공되며 상기 발광 소자를 구동하는 화소 회로부; 및 상기 기판에 마주보며 상기 발광 소자를 커버하는 봉지 부재를 포함할 수 있다. 여기서, 각 화소는 상기 화소 회로부가 배치되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 또한, 상기 제1 서브 화소에 제공된 발광 소자는 상기 화소 회로부에 중첩되고, 상기 제2 서브 화소에 제공된 발광 소자는 상기 제2 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소에 제공된 발광 소자는 평면 상에서 볼 때, 상기 화소 회로부와 중첩되는 제1 애노드 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 애노드 전극은 상기 제2 영역에 제공되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는, 상기 제1 서브 화소에 구비된 제1 화소 회로부; 상기 제2 서브 화소에 구비되며 상기 제1 화소 회로부에 인접하게 배치된 제2 화소 회로부; 및 상기 제3 서브 화소에 구비되며 상기 제2 화소 회로부에 인접하게 배치된 제3 화소 회로부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 제1 화소 회로부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 제1 화소 회로부에 인접하게 배치된 상기 제2 화소 회로부의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 기판의 제1 방향을 따라 연장되어 상기 제1 내지 제3 화소 회로부 전체와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 서브 화소에 제공된 상기 발광 소자는 제2 애노드 전극을 포함하고, 상기 제3 서브 화소에 제공된 상기 발광 소자는 제3 애노드 전극을 포함할 수 있다. 여기서, 상기 제2 및 제3 애노드 전극은 상기 제2 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제3 애노드 전극은 상기 기판의 제2 방향을 따라 상기 제2 영역에서 상기 제1 영역으로 연장되며 상기 제3 화소 회로부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 영역으로 연장된 상기 제3 애노드 전극은 상기 제3 화소 회로부에 인접한 상기 제2 화소 회로부의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소 회로부는 상기 제2 영역에 배치되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 내지 제3 애노드 전극 각각의 모서리부는 굴곡진 형태를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 애노드 전극 각각의 모서리부는 적어도 20㎛ 이상의 곡률을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 봉지 부재의 일면에 제공된 반사 부재를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사 부재는 상기 제1 및 제2 영역에 모두 대응되도록 상기 봉지 부재에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사 부재는 스페큘라 반사(specular reflection) 특성을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사 부재는 일정한 반사율을 갖는 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 각 화소는, 상기 제2 방향에 교차하는 상기 기판의 제1 방향으로 연장되고 상기 제2 방향을 따라 순차적으로 배열되며 스캔 신호를 전달하는 제1 내지 제3 스캔 배선; 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 순차적으로 배열되며 데이터 신호를 전달하는 제1 내지 제3 데이터 배선; 및 상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제1 데이터 배선에 연결되고, 상기 제2 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제2 데이터 배선에 연결되며 상기 제3 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제3 데이터 배선에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소 회로부와 상기 발광 소자 사이에 제공된 유기 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기 절연층은, 상기 화소 회로부와 상기 발광 소자 사이에 제공된 보호층; 및 상기 보호층 상에 제공된 화소 정의막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 정의막은 블랙 컬러를 가질 수 있다.
상술한 바와 같은 표시 장치는 품질이 향상된 화질을 제공할 수 있다.
또한, 상술한 바와 같은 표시 장치는 반사 효율을 향상시켜 선명한 거울로서 기능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 제3 서브 화소 회로부를 나타내는 등가 회로도이다.
도 5는 도 4에 도시된 제3 서브 화소 회로부를 상세하게 도시한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 3에 도시된 화소를 상세하게 도시한 평면도이다.
도 8은 도 7의 II-II'선에 따른 단면도이다.
도 9는 도 7의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 10 내지 도 14는 도 7에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
도 15는 도 3에 도시된 화소를 다른 실시예에 따라 도시한 평면도이다.
도 16은 도 15의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 17은 도 3에 도시된 화소를 또 다른 실시예에 따라 도시한 평면도이다.
도 18은 도 17의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 1에 있어서, 표시 장치는 서로 마주보는 제1 및 제2 기판을 포함하고 있으나, 도시의 편의를 위해 상기 제1 기판에 마주보는 상기 제2 기판의 도시를 생략하였다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 기판(SUB1), 상기 제1 기판(SUB1) 상에 제공된 화소들(PXL), 상기 제1 기판(SUB1) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 제1 기판(SUB1)은 화소 영역(PXA)과 주변 영역(PPA)을 포함할 수 있다. 상기 화소 영역(PXA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 비표시 영역일 수 있다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 상기 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 화소 영역(PXA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 화소 영역(PXA)은 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 상기 화소 영역(PXA)이 복수개의 영역들을 포함하는 경우, 각 영역 또한 직선의 변을 포함한 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함한 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명에 따른 일 실시예에서는, 상기 화소 영역(PXA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 제1 방향(DR1)으로 연장된 가로부와, 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 상기 주변 영역(PPA)의 상기 세로부는 상기 화소부(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 화소들(PXL)은 상기 제1 기판(SUB1) 상의 상기 화소 영역(PXA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 발광 소자를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 상기 제1 방향(DR1)으로 연장된 행과 상기 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 화소들(PXL)의 일부는 상기 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 상기 화소들(PXL) 중 다른 일부는 상기 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다. 또는, 상기 화소들(PXL)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사진 방향이 열 방향이 되고, 상기 열 방향에 교차하는 방향이 행 방향이 되도록 배열될 수도 있다. 여기서, 상기 열 방향도 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 경사질 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 배선을 통해 상기 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 배선을 통해 상기 화소(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 배선을 통해 상기 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 주변 영역(PPA) 중 상기 세로부에 배치될 수 있다. 상기 주변 영역(PPA)의 상기 세로부는 상기 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 상기 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 제1 기판(SUB1) 상에 직접 실장될 수 있다. 상기 스캔 구동부(SDV)가 상기 제1 기판(SUB1) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 제1 기판(SUB1) 상에 칩 온 글라스(Chip On Glass) 형태로 제공될 수 있다. 또한, 상기 스캔 구동부(SDV)는 인쇄 회로 기판 상에 실장되어 상기 제1 기판(SUB1)에 연결 부재를 통해 연결될 수도 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 주변 영역(PPA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구동부(EDV)는 상기 제1 기판(SUB1) 상에 직접 실장될 수 있다. 상기 발광 구동부(EDV)가 상기 제1 기판(SUB1) 상에 직접 실장되는 경우, 상기 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 발광 구동부(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 제1 기판(SUB1) 상에 칩 온 글라스 형태로 제공될 수 있다. 또한, 상기 발광 구동부(EDV)는 인쇄 회로 기판 상에 실장되어 상기 제1 기판(SUB1)에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)와 상기 발광 구동부(EDV)가 서로 인접하며, 상기 주변 영역(PPA)의 상기 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 상기 스캔 구동부(SDV)는 상기 주변 영역(PPA)의 상기 세로부 중 일측에 제공되고, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 상기 세로부 중 타측에 제공될 수 있다. 또는 상기 스캔 구동부(SDV)가 상기 주변 영역(PPA)의 상기 세로부 중 양측에 모두 제공될 수 있으며, 상기 발광 구동부(EDV)는 상기 주변 영역(PPA)의 상기 세로부 중 일측에만 제공될 수 있다.
상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공될 수 있다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 배선들, 데이터 배선들, 발광 제어 배선들, 전원 배선(PL) 및 초기화 전원 배선(Vint)을 포함할 수 있다. 상기 스캔 배선들은 복수 개의 스캔 배선들(S1 내지 Sn)을 포함하고, 상기 발광 제어 배선들은 복수 개의 발광 제어 배선들(E1 내지 En)을 포함할 수 있다. 상기 데이터 배선들은 복수 개의 데이터 배선들(D1 ~ Dm)을 포함할 수 있다. 상기 데이터 배선들(D1 내지 Dm)과 상기 전원 배선(PL)은 각 화소(PXL)에 연결될 수 있다.
상기 화소들(PXL)은 화소 영역(PXA)에 배치될 수 있다. 상기 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn), 상기 발광 제어 배선들(E1 내지 En), 상기 데이터 배선들(D1 내지 Dm) 및 상기 전원 배선(PL)에 연결될 수 있다. 상기 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원(Vint)을 공급받을 수 있다. 여기서, 상기 제1 전원(ELVDD)은 상기 전원 배선(PL)을 통하여 인가될 수 있다.
상기 화소들(PXL) 각각은 도시되지 않은 구동 트랜지스터 및 발광 소자를 구비할 수 있다. 상기 데이터 신호에 대응하여, 상기 구동 트랜지스터는 상기 제1 전원(ELVDD)으로부터 상기 발광 소자를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 여기서, 상기 데이터 신호가 공급되기 전에 상기 구동 트랜지스터의 게이트 전극은 상기 초기화 전원(Vint)의 전압에 의하여 초기화될 수 있다. 이를 위하여, 상기 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호를 공급할 수 있다. 일례로, 상기 스캔 구동부(SDV)는 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 배선들(E1 내지 En)로 상기 발광 제어 신호를 공급할 수 있다. 일례로, 상기 발광 구동부(EDV)는 상기 발광 제어 배선들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 배선(Ei)으로 공급되는 상기 발광 제어 신호는 i-1번째 스캔 배선(Si-1)으로 공급되는 상기 스캔 신호 및 i번째 스캔 배선(Si)으로 공급되는 상기 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 내지 Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 배선들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 상기 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 상기 게이트 제어 신호들(GCS1 및 GCS2)을 상기 스캔 구동부들(SDV) 및 상기 발광 구동부들(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 3은 도 1에 도시된 화소들 중 하나의 화소를 개략적으로 나타낸 평면도이다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 제1 내지 제3 서브 화소를 포함할 수 있다.
상기 제1 서브 화소는 적색 광을 발광하는 제1 발광 영역(R) 및 상기 제1 발광 영역(R)을 구동하기 위한 제1 서브 화소 회로부(SPC1)를 포함할 수 있다. 상기 제2 서브 화소는 녹색 광을 발광하는 제2 발광 영역(G) 및 상기 제2 발광 영역(G)을 구동하기 위한 제2 서브 화소 회로부(SPC2)를 포함할 수 있다. 상기 제3 서브 화소는 청색 광을 발광하는 제3 발광 영역(B) 및 상기 제3 발광 영역(B)을 구동하기 위한 제3 서브 화소 회로부(SPC3)를 포함할 수 있다.
상기 제1 서브 화소 회로부(SPC1)는 제1 애노드 전극(AD1)에 전기적으로 연결될 수 있고, 상기 제2 서브 화소 회로부(SPC2)는 제2 애노드 전극(AD2)에 전기적으로 연결될 수 있으며, 상기 제3 서브 화소 회로부(SPC3)는 제3 애노드 전극(AD3)에 전기적으로 연결될 수 있다.
상기 제1 애노드 전극(AD1)은 상기 제1 발광 영역(R)에 대응될 수 있고, 상기 제2 애노드 전극(AD2)은 상기 제2 발광 영역(G)에 대응될 수 있으며, 상기 제3 애노드 전극(AD3)은 상기 제3 발광 영역(B)에 대응될 수 있다. 평면 상에서 볼 때, 상기 제1 내지 제3 애노드 전극(AD1 ~ AD3) 각각의 모서리부는 굴곡진 형상을 가질 수 있다.
각 화소(PXL)는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 상기 제1 영역(Ⅰ)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 배치되는 영역이고, 상기 제2 영역(Ⅱ)은 상기 제1 영역(Ⅰ)을 제외한 영역일 수 있다. 즉, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)는 각 화소(PXL)의 특정 영역인 상기 제1 영역(Ⅰ)에만 배치될 수 있다. 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 각 화소(PXL)의 상기 제1 영역(Ⅰ)에만 집중적으로 배치됨에 따라, 각 화소(PXL)의 개구율이 향상될 수 있으며 광 투과율도 증가할 수 있다.
한편, 상기 제1 애노드 전극(AD1)은 상기 제1 영역(Ⅰ)에 제공될 수 있으며 상기 제2 및 제3 애노드 전극(AD2, AD3)은 상기 제2 영역(Ⅱ)에 제공될 수 있다.
상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)와 상기 제1 내지 제3 애노드 전극(AD1 ~ AD3)의 접속 관계는 도 7를 참조하여 후술하기로 한다.
도 4는 도 3에 도시된 제3 서브 화소 회로부를 나타내는 등가 회로도이다. 도 4에서는 설명의 편의를 위해, j번째 데이터 배선(Dj) 및 i번째 스캔 배선(Si)에 접속된 제3 서브 화소 회로부를 도시하였다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 제3 서브 화소 회로부(SPC3)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다. 상기 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)는 대응하는 발광 소자(OLED)에 전기적으로 연결될 수 있다.
상기 발광 소자(OLED)의 제3 애노드 전극(AD3)은 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 발광 소자(OLED)로 전류가 흐를 수 있도록 상기 제1 전원(ELVDD)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 발광 소자(OLED)의 상기 제3 애노드 전극(AD3) 사이에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 배선(Si+1)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 배선(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 상기 제3 애노드 전극(AD3)으로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 발광 소자(OLED) 사이에 접속될 수 있다. 그리고, 상기 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어 배선(Ei)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 상기 i번째 발광 제어 배선(Ei)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(OLED)의 제3 애노드 전극(AD3)에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 배선(Si)에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 배선(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 배선(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제2 트랜지스터(T2)는 제j 번째 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 i번째 스캔 배선(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온되어 제j 번째 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 5는 도 4에 도시된 제3 서브 화소 회로부를 상세하게 도시한 평면도이며, 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5 및 도 6에서는 화소 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 서브 화소를 기준으로, 상기 하나의 서브 화소에 연결된 세 개의 스캔 배선들(Si-1, Si, Si+1), 발광 제어 배선(Ei), 전원 배선(PL), 및 데이터 배선(Dj)을 도시하였다. 도 5 및 도 6에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 배선을 "제i-1 스캔 배선(Si-1)", i번째 행의 스캔 배선을 "제i 스캔 배선(Si)", i+1번째 행의 스캔 배선을 "제i+1 스캔 배선(Si+1)", i번째 행의 발광 제어 배선을 "발광 제어 배선(Ei)", j번째 열의 데이터 배선을 "데이터 배선(Dj)"으로, 그리고, j번째 전원 배선 및 초기화 전원 배선을 "전원 배선(PL)" 및 초기화 전원 배선(IPL)으로 표시한다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 기판(SUB1), 배선부, 화소들(PXL), 및 상기 제1 기판(SUB1)에 마주보는 제2 기판(SUB2)을 포함한다.
상기 제1 기판(SUB1)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 상기 제1 기판(SUB1)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 제1 기판(SUB1)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 제1 기판(SUB1)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로도 이루어질 수 있다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(Si-1, Si, Si+1), 데이터 배선(Dj), 발광 제어 배선(Ei), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함한다.
상기 스캔 배선들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)을 따라 순차적으로 배열된 제i-1 스캔 배선(Si-1), 제i 스캔 배선(Si), 및 제i+1 스캔 배선(Si+1)을 포함한다. 상기 스캔 배선들(Si-1, Si, Si+1)에는 스캔 신호가 인가되며, 상기 제i-1 스캔 배선(Si-1)에는 i-1번째 스캔 신호, 상기 제i 스캔 배선(Si)에는 i번째 스캔 신호, 및 상기 제i+1 스캔 배선(Si+1)에는 i+1번째 스캔 신호가 인가된다.
상기 발광 제어 배선(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 제i 스캔 배선(Si)과 상기 제i+1 스캔 배선(Si+1) 사이에서 상기 제i 스캔 배선(Si) 및 상기 제i+1 스캔 배선(Si+1)과 이격되도록 배치된다. 상기 발광 제어 배선(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 배선(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된다. 상기 데이터 배선(Dj)에는 데이터 신호가 인가된다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 배선(Dj)과 이격되도록 배치된다. 상기 전원 배선(PL)에는 제1 전원(ELVDD)이 인가된다.
상기 초기화 전원 배선(IPL)은 상기 제2 방향(DR2)을 따라 연장된 상기 데이터 배선(Dj)과 상기 전원 배선(PL) 사이에 제공된다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가된다.
각 화소(PXL)는 제1 내지 제3 서브 화소를 포함할 수 있다. 상기 제1 서브 화소는 제1 서브 화소 회로부(도 3의 SPC1 참고) 및 상기 제1 서브 화소 회로부(SPC1)에 연결된 발광 소자(미도시)를 포함할 수 있다. 상기 제2 서브 화소는 제2 서브 화소 회로부(도 3의 SPC2 참고) 및 상기 제2 서브 화소 회로부(SPC2)에 연결된 발광 소자(미도시)를 포함할 수 있다. 상기 제3 서브 화소는 제3 서브 화소 회로부(도 3의 SPC3 참고) 및 상기 제3 서브 화소 회로부(SPC3)에 연결된 발광 소자(OLED)를 포함할 수 있다. 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각은 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst)를 포함할 수 있다.
이하에서는, 설명의 편의를 위해 상기 제3 서브 화소 회로부(SPC3)을 대표로 하여 설명하기로 한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제2 컨택 배선(CNL2)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 제2 컨택 배선(CNL2)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결한다. 상기 제2 컨택 배선(CNL2)의 일단은 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)과 연결되고 상기 제2 컨택 배선(CNL2)의 타단은 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 상기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 일 단이 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되고, 그 타 단은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 일 단이 상기 제1 액티브 패턴(ACT1)의 타 단에 연결되고, 그 타 단은 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제i 스캔 배선(Si)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제i 스캔 배선(Si)의 일부로 제공되거나 상기 제i 스캔 배선(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6)을 통해 상기 데이터 배선(Dj)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)에 연결될 수 있다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 상기 제3 소스 전극(SE3)으로, 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 상기 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)의 일부로 제공되거나 상기 제i 스캔 배선(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3), 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타 단이 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 상기 제1 및 제2 컨택 홀(CH1, CH2)과, 상기 제2 컨택 배선(CNL2)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)도 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 배선(Si-1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 배선(Si-1)의 일부로 제공되거나 상기 제i-1 스캔 배선(Si-1)으로부터 돌출된 형상으로 제공된다. 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타 단이 제9 컨택 홀(CH9)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 제4 소스 전극(SE4)의 타 단은 이전 행의 화소의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타 단이 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 상기 제4 드레인 전극(DE4)은 상기 제1 및 제2 컨택 홀(CH1, CH2)과 상기 제2 컨택 배선(CNL2)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 배선(Ei)에 연결된다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 배선(Ei)의 일부로 제공되거나 상기 발광 제어 배선(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타 단이 상기 전원 배선(PL)에 연결될 수 있다. 여기서, 상기 제5 소스 전극(SE5)과 상기 전원 배선(PL) 사이에는 제1 컨택 배선(CNL1)이 제공되는 바, 상기 제1 컨택 배선(CNL1)의 일 단은 제4 컨택 홀(CH4)을 통해 상기 제5 소스 전극(SE5)에 연결되고 상기 제1 컨택 배선(CNL1)의 타 단은 제3 컨택 홀(CH3)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수 있다. 상기 상부 전극(UE)은 제5 컨택 홀(CH5)을 통해 상기 전원 배선(PL)에 연결될 수 있다. 결국, 상기 제5 소스 전극(SE5)은 상기 제1 컨택 배선(CNL1)과 상기 스토리지 커패시터(Cst)의 상부 전극(UE)을 통해 상기 전원 배선(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei)의 일부로 제공되거나 상기 발광 제어 배선(Ei)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타 단이 상기 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타 단이 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)의 일부로 제공되거나 상기 제i+1 스캔 배선(Si+1)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타 단이 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타 단이 상기 제9 컨택 홀(CH9)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 다음 행 화소의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상기 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가할 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)은 상기 제5 컨택 홀(CH5)을 통해 상기 전원 배선(PL)과 전기적으로 연결될 수 있다. 이로 인해, 상기 상부 전극(UE)에는 상기 전원 배선(PL)으로 인가되는 상기 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제2 컨택 배선(CNL2)이 접촉되는 상기 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 발광 소자(OLED)는 상기 제3 애노드 전극(AD3), 캐소드 전극(CD), 및 상기 제3 애노드 전극(AD3)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 제3 애노드 전극(AD3)은 제7 컨택 홀(CH7) 및 제8 컨택 홀(CH8)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 컨택 홀(CH7)과 상기 제8 컨택 홀(CH8) 사이에는 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)과 상기 제3 애노드 전극(AD3)을 연결할 수 있다.
다시, 도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 제1 기판(SUB1) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공된다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함한다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.
상기 제1 기판(SUB1)과 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 상기 제1 기판(SUB1) 상에는 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 제i-1 스캔 배선(Si-1), 상기 제i 스캔 배선(Si), 상기 제i+1 스캔 배선(Si+1), 상기 발광 제어 배선(Ei)이 제공될 수 있다. 또한, 상기 게이트 절연층(GI) 상에는 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다.
상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)은 제i-1 스캔 배선(Si-1)과 일체로 형성될 수 있으며, 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei)과 일체로 형성될 수 있으며, 상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)과 일체로 형성될 수 있다.
상기 제i-1 스캔 배선(Si-1) 등이 형성된 상기 제1 기판(SUB1) 상에는 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 이룰 수 있다.
상기 상부 전극(UE)이 형성된 상기 제1 기판(SUB1) 상에는 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 데이터 배선(Dj), 상기 전원 배선(PL), 상기 제1 및 제2 컨택 배선(CNL1, CNL2), 상기 초기화 전원 배선(IPL), 및 상기 브릿지 패턴(BRP)이 제공될 수 있다.
상기 데이터 배선(Dj)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 전원 배선(PL)은 상기 제2 절연층(IL2)을 관통하는 상기 제5 컨택 홀(CH5)을 통해 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)에 연결될 수 있다.
상기 초기화 전원 배선(IPL)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 상기 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 컨택 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제4 컨택 홀(CH4)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다. 또한, 상기 제1 컨택 배선(CNL1)은 상기 제2 절연층(IL2)을 관통하는 상기 제3 컨택 홀(CH3)을 통해 상기 상부 전극(UE)에 연결될 수 있다. 상기 제5 소스 전극(SE5)과 상기 상부 전극(UE)은 상기 제1 컨택 배선(CNL1)을 통해 전기적으로 연결될 수 있다.
상기 제2 컨택 배선(CNL2)은 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제2 컨택 배선(CNL2)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 상기 제3 애노드 전극(AD3) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제3 애노드 전극(AD3)을 연결하는 매개체로 제공되는 패턴으로서, 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 데이터 배선(Dj) 등이 형성된 제1 기판(SUB1) 상에 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 절연 물질 및 무기 절연 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에서 상기 보호층(PSV)은 유기 재료를 포함하는 유기 절연 물질일 수 있다.
상기 보호층(PSV) 상에는 상기 발광 소자(OLED)가 제공될 수 있다. 상기 발광 소자(OLED)는 상기 제3 애노드 전극(AD3), 상기 캐소드 전극(CD), 및 상기 제3 애노드 전극(AD3)과 상기 캐소드 전극(CD) 사이에 제공된 상기 발광층(EML)을 포함할 수 있다.
상기 제3 애노드 전극(AD3)은 상기 보호층(PSV) 상에 제공될 수 있다. 상기 제3 애노드 전극(AD3)은 상기 보호층(PSV)을 관통하는 상기 제8 컨택 홀(CH8)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다. 따라서, 상기 제3 애노드 전극(AD3)은 상기 브릿지 패턴(BRP)에 전기적으로 연결될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제3 애노드 전극(AD3)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다.
상기 제3 애노드 전극(AD3) 등이 형성된 상기 제1 기판(SUB1) 상에는 상기 제1 내지 제3 발광 영역(R, G, B)을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제3 애노드 전극(AD3)의 상면을 노출하며 상기 제1 내지 제3 발광 영역(R, G, B) 각각의 둘레를 따라 상기 제1 기판(SUB1)으로부터 돌출될 수 있다. 상기 화소 정의막(PDL)은 유기 절연 물질일 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제1 내지 제3 발광 영역(R, G, B) 각각에는 대응되는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다. 상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 충진층(FLL)이 제공될 수 있다. 상기 충진층(FLL)은 접착성 물질을 포함할 수 있다.
상기 충진층(FLL) 상에 상기 제2 기판(SUB2)이 제공될 수 있다. 상기 제2 기판(SUB2)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지하는 봉지 기판일 수 있다. 이러한 경우, 상기 제2 기판(SUB2)은 실런트를 통하여 상기 제1 기판(SUB1)과 합착될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(OLED)를 외부 환경과 격리하기 위해 봉지 기판인 상기 제2 기판(SUB2)을 적용함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 발광 소자(OLED)를 외부 환경과 격리하기 위하여 상기 제2 기판(SUB2) 대신 봉지막이 적용될 수도 있다. 상기 봉지막은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 봉지막은 무기막, 및 상기 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 봉지 기판인 상기 제2 기판(SUB2)을 이용하여 상기 발광 소자(OLED)를 외부 환경과 격리하는 경우, 상기 봉지막은 생략될 수도 있다.
상기 제2 기판(SUB2)과 상기 충진층(FLL) 사이에는 반사 부재(RL)가 제공될 수 있다. 상기 반사 부재(RL)는 외부로부터 상기 제1 기판(SUB1)으로 유입되는 광을 반사시켜 본 발명의 일 실시예에 따른 표시 장치가 거울로써 기능을 하게 할 수 있다.
도 7은 도 3에 도시된 화소를 상세하게 도시한 평면도이고, 도 8은 도 7의 II-II'선에 따른 단면도이며 도 9는 도 7의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 7 내지 도 9에 있어서, 제1 내지 제3 서브 화소를 구비한 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 세 개의 스캔 배선들(Si-1, Si, Si+1), 발광 제어 배선(Ei), 전원 배선(PL), 초기화 전원 배선(IPL), 및 세 개의 데이터 배선(D1, D2, D3)을 도시하였다. 또한, 도 7 내지 도 9에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 배선을 "제i-1 스캔 배선(Si-1)", i번째 행의 스캔 배선을 "제i 스캔 배선(Si)", i+1번째 행의 스캔 배선을 "제i+1 스캔 배선(Si+1)", i번째 행의 발광 제어 배선을 "발광 제어 배선(Ei)", 제1 서브 화소에 연결된 데이터 배선을 "제1 데이터 배선(D1)", 제2 서브 화소에 연결된 데이터 배선을 "제2 데이터 배선(D2)", 제3 서브 화소에 연결된 데이터 배선을 "제3 데이터 배선(D3)"으로, 그리고, j번째 전원 배선 및 초기화 전원 배선을 "전원 배선(PL)" 및 초기화 전원 배선(IPL)으로 표시한다.
또한, 도 7 내지 도 9에 있어서, 3개의 서브 화소 각각에 구비된 제1 내지 제7 트랜지스터는 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명하고 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다. 또한, 도 7 내지 도 9에 있어서, 제1 내지 제3 발광 소자에 구비된 캐소드 전극은 상기 하나의 화소(PXL)을 모두 감싸는 공통층에 해당하므로, 동일한 번호를 부여한다.
도 3, 도 7 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 및 제2 기판(SUB1, SUB2), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(Si-1, Si, Si+1), 데이터 배선들(D1, D2, D3), 발광 제어 배선(Ei), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함한다.
상기 스캔 배선들(Si-1, Si, Si+1)은 상기 제1 기판(SUB1)의 제1 방향(DR1)으로 연장되며 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 제i-1 스캔 배선(Si-1), 제i 스캔 배선(Si), 및 제i+1 스캔 배선(Si+1)을 포함할 수 있다.
상기 발광 제어 배선(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 제i 스캔 배선(Si)과 상기 제i+1 스캔 배선(Si+1) 사이에서 상기 제i 스캔 배선(Si) 및 상기 제i+1 스캔 배선(Si+1)과 이격되도록 배치된다. 상기 발광 제어 배선(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 배선들(D1, D2, D3)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된 제1 데이터 배선(D1), 제2 데이터 배선(D2), 및 제3 데이터 배선(D3)을 포함한다. 상기 데이터 배선들(D1, D2, D3)에는 데이터 신호가 인가되며, 상기 제1 데이터 배선(D1)에는 제1 데이터 신호, 상기 제2 데이터 배선(D2)에는 제2 데이터 신호, 및 상기 제3 데이터 배선(D3)에는 제3 데이터 신호가 인가된다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 배선들(D1, D2, D3)과 이격되도록 배치된다. 상기 전원 배선(PL)에는 제1 전원(도 2의 ELVDD 참고)이 인가될 수 있다.
상기 초기화 전원 배선(IPL)은 상기 제2 방향(DR2)을 따라 연장된 상기 제3 데이터 배선(D3)과 상기 전원 배선(PL) 사이에 제공될 수 있다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(도 2의 Vint 참고)이 인가될 수 있다.
각 화소(PXL)는 제1 내지 제3 서브 화소를 포함할 수 있다.
상기 제1 서브 화소는 상기 스캔 배선들(Si-1, Si, Si+1)과 상기 제1 데이터 배선(D1)에 연결된 제1 서브 화소 회로부(SPC1) 및 상기 제1 서브 화소 회로부(SPC1)에 연결된 제1 발광 소자(OLED1)를 포함할 수 있다. 상기 제2 서브 화소는 상기 스캔 배선들(Si-1, Si, Si+1)과 상기 제2 데이터 배선(D2)에 연결된 제2 서브 화소 회로부(SPC2)와, 상기 제2 서브 화소 회로부(SPC2)에 연결된 제2 발광 소자(OLED2)를 포함할 수 있다. 상기 제3 서브 화소(SP3)는 상기 스캔 배선들(Si-1, Si, Si+1)과 상기 제3 데이터 배선(D3)에 연결된 제3 서브 화소 회로부(SPC3)와, 상기 제3 서브 화소 회로부(SPC3)에 연결된 제3 발광 소자(OLED3)를 포함할 수 있다.
또한, 상기 제1 서브 화소는 적색 광을 발광하는 제1 발광 영역(R)을 포함하고, 상기 제2 서브 화소는 녹색 광을 발광하는 제2 발광 영역(G)을 포함하며 상기 제3 서브 화소는 청색 광을 발광하는 제3 발광 영역(B)을 포함할 수 있다. 여기서, 상기 제1 발광 소자(OLED1)는 상기 제1 발광 영역(R)에 대응되는 제1 애노드 전극(AD1)을 포함하고, 상기 제2 발광 소자(OLED2)는 상기 제2 발광 영역(G)에 대응되는 제2 애노드 전극(AD2)을 포함하며, 상기 제3 발광 소자(OLED3)는 상기 제3 발광 영역(B)에 대응되는 제3 애노드 전극(AD3)을 포함할 수 있다.
또한, 상기 각 화소(PXL)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 상기 제1 영역(Ⅰ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)와 상기 제1 애노드 전극(AD1)이 배치될 수 있으며, 상기 제2 영역(Ⅱ)에는 상기 제2 및 제3 애노드 전극(AD2, AD3)이 배치될 수 있다. 즉, 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 배치되지 않는다.
상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각은 상기 스캔 배선들(Si-1, Si, SI+1)과 대응되는 데이터 배선(D1, D2, D3)에 연결된 제1 내지 제7 트랜지스터(T1 ~ T7)와, 스토리지 커패시터(Cst), 및 브릿지 패턴(BRP1, BRP2, BRP3)을 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(도 5의 GE1 참고), 제1 액티브 패턴(도 5의 ACT1 참고), 제1 소스 전극(도 5의 SE1 참고), 및 제1 드레인 전극(도 5의 DE1 참고)을 포함한다. 상기 제2 트랜지스터(T2)는 제2 게이트 전극(도 5의 GE2 참고), 제2 액티브 패턴(도 5의 ACT2 참고), 제2 소스 전극(도 5의 SE2 참고), 제2 드레인 전극(도 5의 DE2 참고)을 포함한다. 상기 제3 트랜지스터(T3)는 제3 게이트 전극(도 5의 GE3 참고), 제3 액티브 패턴(도 5의 ACT3 참고), 제3 소스 전극(도 5의 SE3 참고), 제3 드레인 전극(도 5의 DE3 참고)을 포함한다. 상기 제4 트랜지스터(T4)는 제4 게이트 전극(도 5의 GE4 참고), 제4 액티브 패턴(도 5의 ACT4 참고), 제4 소스 전극(도 5의 SE4 참고), 제4 드레인 전극(도 5의 DE4 참고)을 포함한다. 상기 제5 트랜지스터(T5)는 제5 게이트 전극(도 5의 GE5 참고), 제5 액티브 패턴(도 5의 ACT5 참고), 제5 소스 전극(도 5의 SE5 참고), 제5 드레인 전극(도 5의 DE5 참고)을 포함한다. 상기 제6 트랜지스터(T6)는 제6 게이트 전극(도 5의 GE6 참고), 제6 액티브 패턴(도 5의 ACT6 참고), 제6 소스 전극(도 5의 SE6 참고), 제6 드레인 전극(도 5의 DE6 참고)을 포함한다. 상기 제7 트랜지스터(T7)는 제7 게이트 전극(도 5의 GE7 참고), 제7 액티브 패턴(도 5의 ACT7 참고), 제7 소스 전극(도 5의 SE7 참고), 제7 드레인 전극(도 5의 DE7 참고)을 포함한다.
상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다.
상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 상기 제1 게이트 전극(GE1)은 제2 컨택 배선(CNL2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 상기 제5 소스 전극(SE5)은 제1 컨택 배선(CNL1)을 통해 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 상기 전원 배선(PL)에 연결될 수 있다.
또한, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 브릿지 패턴(BRP1, BRP2, BRP3)을 통해 대응되는 애노드 전극(AD1, AD2, AD3)에 연결될 수 있다. 구체적으로, 상기 제1 서브 화소 회로부(SPC1)의 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 상기 제1 서브 화소 회로부(SPC1)의 제1 브릿지 패턴(BRP1)을 통해 상기 제1 애노드 전극(AD1)에 연결될 수 있다. 상기 제2 서브 화소 회로부(SPC2)의 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 상기 제2 서브 화소 회로부(SPC2)의 제2 브릿지 패턴(BRP2)을 통해 상기 제2 애노드 전극(AD2)에 연결될 수 있다. 상기 제3 서브 화소 회로부(SPC3)의 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 상기 제3 서브 화소 회로부(SPC3)의 제3 브릿지 패턴(BRP3)을 통해 상기 제3 애노드 전극(AD3)에 연결될 수 있다.
상기 제1 애노드 전극(AD1)은 상기 제1 영역(Ⅰ)에서 상기 제1 서브 화소 회로부(SPC1)와 중첩되며 상기 제1 서브 화소 회로부(SPC1)의 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 서브 화소 회로부(SPC1)의 상기 제1 트랜지스터(T1)에 접속될 수 있다. 상기 제2 애노드 전극(AD2)은 상기 제2 영역(Ⅱ)에 배치되며 상기 제2 서브 화소 회로부(SPC2)의 상기 제6 트랜지스터(T6)를 경유하여 상기 제2 서브 화소 회로부(SPC2)의 상기 제1 트랜지스터(T1)에 접속될 수 있다. 상기 제3 애노드 전극(AD3)은 상기 제2 영역(Ⅱ)에 배치되며 상기 제3 서브 화소 회로부(SPC3)의 상기 제6 트랜지스터(T6)를 경유하여 상기 제3 서브 화소 회로부(SPC3)의 상기 제1 트랜지스터(T1)에 접속될 수 있다.
한편, 상기 제1 영역(Ⅰ)에 배치된 상기 제1 애노드 전극(AD1)은 평면 상에서 볼 때 상기 제1 서브 화소 회로부(SPC1)를 커버할 수 있다. 상기 제2 및 제3 애노드 전극(AD2, AD3)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 배치되지 않은 상기 제2 영역(Ⅱ)에 배치될 수 있다.
상술한 바와 같이, 상기 제2 영역(Ⅱ)에 상기 제1 애노드 전극(AD1)을 제외한 상기 제2 및 제3 애노드 전극(AD2, AD3)만을 배치하게 되면, 상기 제2 및 제3 애노드 전극(AD2, AD3)의 유효 면적이 더욱 확보될 수 있다. 이러한 경우, 상기 제2 애노드 전극(AD2)에 대응되는 상기 제2 발광 영역(G)과 상기 제3 애노드 전극(AD3)에 대응되는 상기 제3 발광 영역(B)의 유효 면적 역시 확보될 수 있다.
또한, 상기 화소(PXL)의 특정 영역, 예를 들어, 상기 제1 영역(Ⅰ)에 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 집중적으로 배치됨에 따라, 상기 화소(PXL)의 개구율을 확보할 수 있으며 이로 인해 광 투과율이 증가되어 화질이 향상될 수 있다.
다시, 도 7 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 제1 기판(SUB1) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함한다.
상기 액티브 패턴(ACT) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 제i-1 스캔 배선(Si-1), 상기 제i 스캔 배선(Si), 상기 제i+1 스캔 배선(Si+1), 및 상기 발광 제어 배선(Ei)이 제공될 수 있다. 또한, 상기 게이트 절연층(GI) 상에는 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각의 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)이 될 수 있다.
상기 제i-1 스캔 배선(Si-1) 등이 형성된 상기 제1 기판(SUB1) 상에는 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)이 제공된다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 이룰 수 있다.
상기 상부 전극(UE)이 형성된 상기 제1 기판(SUB1) 상에는 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 내지 제3 데이터 배선(D1, D2, D3), 상기 전원 배선(PL), 상기 제1 및 제2 컨택 배선(CNL1, CNL2), 상기 초기화 전원 배선(IPL), 및 상기 제1 내지 제3 브릿지 패턴(BRP1, BRP2, BRP3)이 제공될 수 있다. 또한, 상기 제2 절연층(IL2) 상에는 제3 컨택 배선(CNL3)이 제공될 수 있다.
상기 제1 데이터 배선(D1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제1 서브 화소 화소부(SPC1)의 제6 컨택 홀(CH6)을 통해 상기 제1 서브 화소 화소부(SPC1)의 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 제2 데이터 배선(D2)은 상기 제3 컨택 배선(CNL3)과 상기 제2 서브 화소 회로부(SPC2)의 제6 컨택 홀(CH6)을 통해 상기 제2 서브 화소 회로부(SPC2)의 상기 제2 소스 전극(SE2)에 연결될 수 있다. 상기 제2 데이터 배선(D2)과 상기 제2 소스 전극(SE2) 사이에 상기 제3 컨택 배선(CNL3)이 제공되는 바, 상기 제3 컨택 배선(CNL3)은 상기 제2 데이터 배선(D2)으로부터 상기 제1 방향(DR1)을 따라 연장되며 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 서브 화소 회로부(SPC2)의 상기 제2 소스 전극(SE2)에 연결될 수 있다. 이로 인해, 상기 제2 데이터 배선(D2)은 상기 제2 서브 화소 회로부(SPC2)의 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 제3 데이터 배선(D3)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제3 서브 화소 회로부(SPC3)의 제6 컨택 홀(CH6)을 통해 상기 제3 서브 화소 회로부(SPC3)의 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 전원 배선(PL)은 상기 제2 절연층(IL2)을 관통하는 제5 컨택 홀(CH5)을 통해 상기 제1 및 제3 서브 화소 회로부(SPC1, SPC3) 각각의 상기 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수 있다.
상기 초기화 배선(IPL)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 제9 컨택 홀(CH9)을 통해 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각에 구비된 상기 제4 소스 전극(SE4)과 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 컨택 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 제4 컨택 홀(CH4)을 통해 상기 제1 내지 제 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 제5 소스 전극(SE5)에 연결될 수 있다. 또한, 상기 제1 컨택 배선(CNL1)은 상기 제2 절연층(IL2)을 관통하는 제3 컨택 홀(CH3)을 통해 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 상부 전극(UE)에 연결될 수 있다. 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 제5 소스 전극(SE5)과 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 상부 전극(UE)은 상기 제1 컨택 배선(CNL1)을 통해 전기적으로 연결될 수 있다.
상기 제2 컨택 배선(CNL2)은 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 제1 컨택 홀(CH1)을 통해 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제2 컨택 배선(CNL2)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 제2 컨택 홀(CH2)을 통해 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 구비된 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 제1 서브 화소 회로부(SPC1)의 상기 제6 드레인 전극(DE6)과 상기 제1 애노드 전극(AD1) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 애노드 전극(AD1)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 상기 제2 서브 화소 회로부(SPC2)의 상기 제6 드레인 전극(DE6)과 상기 제2 애노드 전극(AD2) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제2 애노드 전극(AD2)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제3 브릿지 패턴(BRP3)은 상기 제3 서브 화소 회로부(SPC3)의 상기 제6 드레인 전극(DE6)과 상기 제3 애노드 전극(AD3) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제3 애노드 전극(AD3)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제3 브릿지 패턴(BRP3)은 상기 제1 및 제2 절연층(IL1, IL2)과 상기 게이트 절연층(GI)을 관통하는 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다. 상기 제1 내지 제3 데이터 배선(D1, D2, D3) 등이 형성된 제1 기판(SUB1) 상에 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 절연 물질 및 무기 절연 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에서 상기 보호층(PSV)은 유기 재료를 포함하는 유기 절연 물질일 수 있다. 특히, 상기 보호층(PSV)은 그 하부에 배치된 구성 요소들, 예를 들어 상기 제1 내지 제7 트랜지스터(T1 ~ T7)의 단차로 인해 상기 제2 절연층(IL2)의 굴곡진 표면을 완화시켜 그 표면을 평탄화시킬 수 있는 유기 절연 물질일 수 있다. 상기 유기 재료로는 폴리 아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 연결되는 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)가 제공될 수 있다.
상기 제1 발광 소자(OLED1)는 상기 제1 애노드 전극(AD1), 캐소드 전극(CD), 및 상기 제1 애노드 전극(AD1)과 상기 캐소드 전극(CD) 사이에 제공된 제1 발광층(EML1)을 포함한다. 상기 제1 애노드 전극(AD1)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 상기 제1 브릿지 패턴(BRP1)은 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제1 애노드 전극(AD1)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제2 발광 소자(OLED2)는 상기 제2 애노드 전극(AD2), 상기 캐소드 전극(CD), 및 상기 제2 애노드 전극(AD2)과 상기 캐소드 전극(CD) 사이에 제공된 제2 발광층(EML2)을 포함한다. 상기 제2 애노드 전극(AD2)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제2 애노드 전극(AD2)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 브릿지 패턴(BRP2)과 상기 제2 애노드 전극(AD2)을 전기적으로 연결하는 상기 제8 컨택 홀(CH8)이 상기 제1 영역(Ⅰ)에 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제8 컨택 홀(CH8)은 상기 제2 애노드 전극(AD2)이 상기 제1 및 제3 애노드 전극(AD1, AD3)과의 전기적 절연이 확보되는 범위 내에서 상기 제1 및 제2 영역(Ⅰ, Ⅱ) 사이에 배치되거나 또는 상기 제2 영역(Ⅱ)에만 배치될 수도 있다.
상기 제3 발광 소자(OLED3)는 상기 제3 애노드 전극(AD3), 상기 캐소드 전극(CD), 및 상기 제3 애노드 전극(AD3)과 상기 캐소드 전극(CD) 사이에 제공된 제3 발광층(EML3)을 포함한다. 상기 제3 애노드 전극(AD3)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제3 브릿지 패턴(BRP3)에 연결될 수 있다. 상기 제3 브릿지 패턴(BRP3)은 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제3 애노드 전극(AD3)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 브릿지 패턴(BRP3)과 상기 제3 애노드 전극(AD3)을 전기적으로 연결하는 상기 제8 컨택 홀(CH8)이 상기 제1 영역(Ⅰ)에 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제8 컨택 홀(CH8)은 상기 제3 애노드 전극(AD3)이 상기 제1 및 제2 애노드 전극(AD1, AD2)과의 전기적 절연이 확보되는 범위 내에서 상기 제1 및 제2 영역(Ⅰ, Ⅱ) 사이에 배치되거나 또는 상기 제2 영역(Ⅱ)에만 배치될 수도 있다.
상기 제1 내지 제3 애노드 전극(AD1 ~ AD3) 각각은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 대응되는 서브 화소 회로부의 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 등이 배치된 상기 제1 기판(SUB1) 상에는 상기 제1 내지 제3 발광 영역(R, G, B)을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 상면을 노출하며 상기 제1 내지 제3 발광 영역(R, G, B)의 둘레를 따라 상기 제1 기판(SUB1)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다. 또한, 상기 화소 정의막(PDL)은 검은색 안료를 포함하는 열 경화성 수지 등으로 구성된 블랙 화소 정의막일 수 있다. 이러한 경우, 외부로부터 유입된 광이 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)에서 난반사를 일으키더라도 상기 화소 정의막(PDL)에 의해 흡수되므로, 상기 화소 정의막(PDL) 상부에 제공되는 구성 요소에 영향을 미치지 않을 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제1 내지 제3 발광 영역(R, G, B) 각각에는 대응하는 상기 제1 내지 제3 발광층(EML1, EML2, EML3)이 제공되며, 상기 제1 내지 제3 발광층(EML1, EML2, EML3) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 제1 발광층(EML1)은 상기 제1 애노드 전극(AD1)의 노출된 표면 상에 배치될 수 있다. 상기 제1 발광층(EML1)은 적색의 광을 생성하는 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 제1 발광층(EML1)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 제2 발광층(EML2)은 상기 제2 애노드 전극(AD2)의 노출된 표면 상에 배치될 수 있다. 상기 제2 발광층(EML2)은 녹색의 광을 생성하는 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 제2 발광층(EML2)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 제3 발광층(EML3)은 상기 제3 애노드 전극(AD3)의 노출된 표면 상에 배치될 수 있다. 상기 제3 발광층(EML3)은 청색의 광을 생성하는 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 제3 발광층(EML3)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 충진층(FLL)이 제공될 수 있다. 상기 충진층(FLL)은 절연 물질로 구성되며 상기 제2 기판(SUB2)을 상기 제1 기판(SUB1)에 접착하기 위한 접착 물질을 포함할 수 있다.
상기 충진층(FLL) 상에 상기 제2 기판(SUB2)이 제공될 수 있다. 상기 제2 기판(SUB2)은 상기 제1 내지 제3 발광 소자(OLED1 ~ OLED3)로 산소 및 수분이 침투하는 것을 방지하는 봉지 기판일 수 있다. 이러한 경우, 상기 제2 기판(SUB2)은 실런트를 통하여 상기 제1 기판(SUB1)과 합착될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)를 외부 환경과 격리하기 위해 봉지 기판인 상기 제2 기판(SUB2)을 적용함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)를 외부 환경과 격리하기 위하여 상기 제2 기판(SUB2) 대신 봉지막이 적용될 수도 있다. 상기 봉지막은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 봉지막은 무기막, 및 상기 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 봉지 기판인 상기 제2 기판(SUB2)을 이용하여 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)를 외부 환경과 격리하는 경우, 상기 봉지막은 생략될 수도 있다.
한편, 상술한 실시예에 따른 표시 장치는 반사 부재(RL)를 구비하여, 사용자가 필요에 따라 거울처럼 사용할 수 있는 거울 기능을 구비할 수 있다.
상기 반사 부재(RL)는 상기 제2 기판(SUB2)과 상기 충진층(FLL) 사이에 제공될 수 있다. 상기 반사 부재(RL)는 상기 표시 장치가 화상을 표시하지 않는 모드에서 외부로부터 유입되는 광을 반사시킴으로써 상기 표시 장치가 거울로서 기능하게 할 수 있다.
상기 반사 부재(RL)는 일정한 반사율을 가지며 스페큘라 반사(specular reflection) 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 상기 반사 부재(RL)는 금(Au), 은(Ag), 알루미늄(Al), 마그네슘(Mg), 백금(Pt), 니켈(Ni), 티타늄(Ti) 등을 포함할 수 있다. 또한, 상기 반사 부재(RL)는 합금, 금속 질화물, 도전성 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 상기 반사 부재(RL)는 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐 질화물(WNx), 구리를 함유하는 합금, 크롬 질화물(CrNx), 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SRO), 아연 산화물(ZnOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx) 등을 포함할 수 있다.
상기 반사 부재(RL)는 상기 제2 기판(SUB2)의 하부에 제공되어 상기 각 화소(PXL)의 상기 제1 및 제2 영역(Ⅰ, Ⅱ)을 모두 커버할 수 있다. 이때, 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않고, 상기 제2 및 제3 애노드 전극(AD2, AD3)만이 배치된다. 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않으므로, 상기 제2 영역(Ⅱ)은 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)에 의해 발생하는 단차에 영향을 받지 않는 평탄한 영역일 수 있다. 상기 평탄한 영역인 상기 제2 영역(Ⅱ) 상부에 제공된 상기 반사 부재(RL)는 상기 표시 장치가 거울 기능으로 작용할 때 거울처럼 깨끗이 일정하게 반사되는 스페큘라(specular) 반사 특성을 가질 수 있다.
상술한 실시예에 따른 표시 장치는 각 화소(PXL)의 상기 제1 영역(Ⅰ)에 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)를 집중적으로 배치하여 상기 화소(PXL)의 개구율을 확보하여 화질을 향상시킬 수 있다.
또한, 상술한 실시예에 따른 표시 장치는 각 화소(PXL)의 상기 제2 영역(Ⅱ)에 상기 제2 및 제3 애노드 전극(AD2, AD3)만을 배치하여 상기 제2 및 제3 애노드 전극(AD2, AD3)의 유효 면적을 확보하여 상기 제2 및 제3 발광 영역(G, B)을 증가시킬 수 있다.
또한, 상술한 실시예에 따른 표시 장치는 상기 제2 영역(Ⅱ)을 평탄한 영역으로 구현하여 외부로부터 입사된 광이 상기 제2 영역(Ⅱ)에서 난반사를 일으키지 않고 일정하게 반사되게 하여 선명한 거울로서 기능할 수 있다.
도 10 내지 도 14는 도 7에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
우선, 도 7 및 도 10을 참조하면, 제1 기판(도 8의 SUB1 참고) 상에 제1 내지 제7 액티브 패턴(도 5의 ACT1 ~ ACT7 참고)을 포함하는 반도체층(SML)이 제공될 수 있다. 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)은 동일한 층에 제공되고, 동일한 공정을 통해 형성될 수 있다.
도 7 및 도 11을 참조하면, 게이트 절연층(도 8의 GI 참고)을 사이에 두고 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 상에 스캔 배선들(Si-1, Si, Si+1), 발광 제어 배선(Ei), 및 하부 전극(LE)이 제공될 수 있다. 상기 스캔 배선들(Si-1, Si, Si+1), 상기 발광 제어 배선(Ei), 및 상기 하부 전극(LE)은 동일한 층에 제공되고, 동일한 공정을 통해 형성될 수 있다.
도 7 및 도 12를 참조하면, 제1 절연층(도 8의 IL1 참고)을 사이에 두고 스캔 배선들(Si-1, Si, Si+1), 발광 제어 배선(Ei), 및 하부 전극(도 11의 LE 참고) 상에 상부 전극(UE)이 제공될 수 있다. 상기 상부 전극(UE)은 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 이룰 수 있다.
도 7 및 도 13을 참조하면, 제2 절연층(도 8의 IL2 참고)을 사이에 두고 상부 전극(도 12의 UE 참고) 상에 제1 내지 제3 데이터 배선(D1, D2, D3), 전원 배선(PL), 초기화 전원 배선(IPL), 제1 내지 제3 브릿지 패턴(BRP1, BRP2, BRP3), 제1 내지 제3 컨택 배선(CNL1, CNL2, CNL3)이 제공될 수 있다.
도 7 및 도 14를 참조하면, 보호층(도 8의 PSV 참고)을 사이에 두고 제1 내지 제3 데이터 배선(도 13의 D1, D2, D3 참고), 제1 내지 제3 컨택 배선(도 13의 CNL1, CNL2, CNL3 참고), 및 제1 내지 제3 브릿지 패턴(도 13의 BRP1, BRP2, BRP3 참고) 상에 제1 내지 제3 애노드 전극(AD1, AD2, AD3)이 제공될 수 있다.
상기 제1 애노드 전극(AD1)은 각 화소(PXL)의 제1 영역(Ⅰ)에 배치되며, 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 평면 상에서 볼 때, 상기 제1 애노드 전극(AD1)은 상기 제1 서브 화소 회로부(SPC1) 내에 구비된 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 모두에 중첩되며 상기 제1 내지 제7 트랜지스터(T1 ~ T7)를 커버할 수 있다.
상기 제2 애노드 전극(AD2)은 상기 각 화소(PXL)의 제2 영역(Ⅱ)에 배치되며, 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
상기 제3 애노드 전극(AD3)은 상기 각 화소(PXL)의 상기 제2 영역(Ⅱ)에 배치되며, 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제3 브릿지 패턴(BRP3)에 연결될 수 있다.
평면 상에서 볼 때, 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 모서리부는 굴곡진 형태를 가질 수 있다. 예를 들어, 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 모서리부는 적어도 20㎛ 이상의 곡률을 가질 수 있다. 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 모서리부가 굴곡진 형태를 갖게 됨에 따라, 상기 표시 장치가 거울 기능을 수행할 때 외부로부터 유입되는 광이 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 모서리부에서 반사 회절되는 것이 줄어들 수 있다.
또한, 상기 제2 영역(Ⅱ)에 배치되는 상기 제2 및 제3 애노드 전극(AD2, AD3) 사이의 간격이 줄어들수록 상기 표시 장치가 거울 기능을 수행할 때 외부로부터 유입되는 광이 반사 회절 되는 것이 최소화될 수 있다. 본 발명의 일 실시예에서, 상기 제2 애노드 전극(AD2)과 상기 제3 애노드 전극(AD3) 사이의 간격은 대략 4㎛ 정도가 될 수 있다.
도 15는 도 3에 도시된 화소를 다른 실시예에 따라 도시한 평면도이고, 도 16은 도 15의 Ⅳ ~ Ⅳ'선에 따른 단면도이다. 본 발명의 다른 실시예로 구현된 화소를 포함하는 표시 장치에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 3, 도 15 및 도 16을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 및 제2 기판(SUB1, SUB2), 배선부 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(Si-1, Si, Si+1), 제1 내지 제3 데이터 배선(D1, D2, D3), 발광 제어 배선(Ei), 전원 배선(PL) 및 초기화 전원 배선(IPL)을 포함한다.
각 화소(PXL)는 제1 내지 제3 서브 화소를 포함할 수 있다.
상기 제1 서브 화소는 제1 서브 화소 회로부(SPC1) 및 상기 제1 서브 화소 회로부(SPC1)에 연결된 제1 발광 소자(도 8의 OLED1 참고)를 포함할 수 있다. 상기 제2 서브 화소는 제2 서브 화소 회로부(SPC2)와, 상기 제2 서브 화소 회로부(SPC2)에 연결된 제2 발광 소자(도 8의 OLED2 참고)를 포함할 수 있다. 상기 제3 서브 화소(SP3)는 제3 서브 화소 회로부(SPC3)와, 상기 제3 서브 화소 회로부(SPC3)에 연결된 제3 발광 소자(도 8의 OLED3 참고)를 포함할 수 있다. 여기서, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각은 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 서브 화소는 적색 광을 발광하는 제1 발광 영역(R)을 포함하고, 상기 제2 서브 화소는 녹색 광을 발광하는 제2 발광 영역(G)을 포함하며 상기 제3 서브 화소는 청색 광을 발광하는 제3 발광 영역(B)을 포함할 수 있다. 여기서, 상기 제1 발광 소자(OLED1)는 상기 제1 발광 영역(R)에 대응되는 제1 애노드 전극(AD1)을 포함하고, 상기 제2 발광 소자(OLED2)는 상기 제2 발광 영역(G)에 대응되는 제2 애노드 전극(AD2)을 포함하며, 상기 제3 발광 소자(OLED3)는 상기 제3 발광 영역(B)에 대응되는 제3 애노드 전극(AD3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 각 화소(PXL)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 상기 제1 영역(Ⅰ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)와 상기 제1 애노드 전극(AD1)이 배치될 수 있으며, 상기 제2 영역(Ⅱ)에는 상기 제2 및 제3 애노드 전극(AD2, AD3)이 배치될 수 있다. 즉, 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 배치되지 않는다.
상기 제1 애노드 전극(AD1)은 평면 상에서 볼 때 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)에 중첩되어 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 커버할 수 있다. 구체적으로, 상기 제1 애노드 전극(AD1)은 상기 제1 영역(Ⅰ)에서 제1 방향(DR1)을 따라 연장되어 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 커버할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 애노드 전극(AD1)은 평면 상에서 볼 때 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 부분적으로 커버하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 애노드 전극(AD1)은 상기 제2 및 제3 애노드 전극(AD2, AD3)과의 전기적 절연이 확보되는 범위 안에서 상기 제1 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 전체적으로 커버할 수도 있다.
상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않으므로, 상기 제2 영역(Ⅱ)은 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)에 의해 발생하는 단차에 영향을 받지 않는 평탄한 영역일 수 있다.
상술한 바와 같이, 상기 제2 영역(Ⅱ)에 상기 제1 애노드 전극(AD1)을 제외한 상기 제2 및 제3 애노드 전극(AD2, AD3)만을 배치하게 되면, 상기 제2 및 제3 애노드 전극(AD2, AD3)의 유효 면적이 더욱 확보될 수 있다. 이러한 경우, 상기 제2 애노드 전극(AD2)에 대응되는 상기 제2 발광 영역(G)과 상기 제3 애노드 전극(AD3)에 대응되는 상기 제3 발광 영역(B)의 유효 면적 역시 확보될 수 있다.
또한, 상기 화소(PXL)의 특정 영역, 예를 들어, 상기 제1 영역(Ⅰ)에 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 집중적으로 배치됨에 따라, 상기 화소(PXL)의 개구율을 확보할 수 있으며 이로 인해 광 투과율이 증가되어 화질이 향상될 수 있다.
다시, 도 15 및 도 16을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 제1 기판(SUB1) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함한다.
상기 액티브 패턴(ACT) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 스캔 배선들(Si-1, Si, Si+1), 상기 발광 제어 배선(Ei), 및 제1 게이트 전극(도 5의 GE1 참고) 내지 제7 게이트 전극(도 5의 GE7 참고)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각의 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다.
상기 스캔 배선(Si-1, Si, Si+1) 등이 형성된 상기 제1 기판(SUB1) 상에는 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 이룰 수 있다.
상기 상부 전극(UE)이 형성된 상기 제1 기판(SUB1) 상에는 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 내지 제3 데이터 배선(D1, D2, D3), 상기 전원 배선(PL), 제1 내지 제3 컨택 배선(CNL1, CNL2, CNL3), 상기 초기화 전원 배선(IPL), 및 제1 내지 제3 브릿지 패턴(BRP1, BRP2, BRP3)이 제공될 수 있다.
상기 제1 내지 제3 데이터 배선(D1, D2, D3) 등이 형성된 상기 제1 기판(SUB1) 상에 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 절연 물질 및 무기 절연 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에서 상기 보호층(PSV)은 유기 재료를 포함하는 유기 절연 물질일 수 있다. 특히, 상기 보호층(PSV)은 그 하부에 배치된 구성 요소들, 예를 들어 상기 제1 내지 제7 트랜지스터(T1 ~ T7)의 단차로 인해 상기 제2 절연층(IL2)의 굴곡진 표면을 완화시켜 그 표면을 평탄화시킬 수 있는 유기 절연 물질일 수 있다. 상기 유기 재료로는 폴리 아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 연결되는 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)가 제공될 수 있다.
상기 제1 발광 소자(OLED1)는 상기 제1 애노드 전극(AD1), 캐소드 전극(CD), 및 상기 제1 애노드 전극(AD1)과 상기 캐소드 전극(CD) 사이에 제공된 제1 발광층(EML1)을 포함한다. 상기 제1 애노드 전극(AD1)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 제2 발광 소자(OLED2)는 상기 제2 애노드 전극(AD2), 상기 캐소드 전극(CD), 및 상기 제2 애노드 전극(AD2)과 상기 캐소드 전극(CD) 사이에 제공된 제2 발광층(도 8의 EML2 참고)을 포함한다. 상기 제2 애노드 전극(AD2)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
상기 제3 발광 소자(OLED3)는 상기 제3 애노드 전극(AD3), 상기 캐소드 전극(CD), 및 상기 제3 애노드 전극(AD3)과 상기 캐소드 전극(CD) 사이에 제공된 제3 발광층(도 8의 EML3 참고)을 포함한다. 상기 제3 애노드 전극(AD3)은 제8 컨택 홀(CH8)을 통해 상기 제3 브릿지 패턴(BRP3)에 연결될 수 있다.
상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 등이 배치된 상기 제1 기판(SUB1) 상에는 상기 제1 내지 제3 발광 영역(R, G, B)을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 각각의 상면을 노출하며 상기 제1 내지 제3 발광 영역(R, G, B)의 둘레를 따라 상기 제1 기판(SUB1)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제1 내지 제3 발광 영역(R, G, B) 각각에는 대응하는 상기 제1 내지 제3 발광층(EML1, EML2, EML3)이 제공되며, 상기 제1 내지 제3 발광층(EML1, EML2, EML3) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 충진층(FLL)이 제공될 수 있다.
상기 충진층(FLL) 상에 상기 제2 기판(SUB2)이 제공될 수 있다. 상기 제2 기판(SUB2)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지하는 봉지 기판일 수 있다.
상기 충진층(FLL)과 상기 제2 기판(SUB2) 사이에는 반사 부재(RL)가 제공될 수 있다. 상기 반사 부재(RL)는 상기 표시 장치가 화상을 표시하지 않는 모드에서 외부로부터 유입되는 광을 반사시킴으로써 상기 표시 장치가 거울로서 기능하게 할 수 있다.
상기 반사 부재(RL)는 상기 제2 기판(SUB2) 하부에 제공되어 상기 각 화소(PXL)의 상기 제1 및 제2 영역(Ⅰ, Ⅱ)을 모두 커버할 수 있다.
이때, 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않고, 상기 제2 및 제3 애노드 전극(AD2, AD3)만이 배치된다. 상기 제2 영역(Ⅱ)에 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않으므로, 상기 제2 영역(Ⅱ)은 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)에 의해 발생하는 단차에 영향을 받지 않는 평탄한 영역일 수 있다.
상기 평탄한 영역인 상기 제2 영역(Ⅱ) 상부에 제공된 상기 반사 부재(RL)는 상기 표시 장치가 거울 기능으로 작용할 때 거울처럼 깨끗이 일정하게 반사되는 스페큘라(specular) 반사 특성을 가질 수 있다. 이로 인해, 상술한 실시예에 따른 표시 장치는 외부로부터 입사된 광이 상기 제2 영역(Ⅱ)에서 난반사를 일으키지 않고 일정하게 반사되게 하여 선명한 거울로서 기능할 수 있다.
상술한 바와 같이, 상기 제1 애노드 전극(AD1)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 모두 커버하는 형태로 상기 제1 영역(Ⅰ)에 제공될 수 있다. 이에 따라, 상기 제1 영역(Ⅰ)에 배치되는 상기 제1 애노드 전극(AD1)의 면적과 상기 제2 영역(Ⅱ)에 배치되는 상기 제2 및 제3 애노드 전극(AD2, AD3)의 면적은 실질적으로 유사해질 수 있다. 즉, 상기 제1 영역(Ⅰ)과 상기 제2 영역(Ⅱ) 각각에 제공되는 애노드 전극의 면적이 동등한 수준으로 유지되어 상기 제1 영역(Ⅰ)과 상기 제2 영역(Ⅱ) 사이의 균일도가 유사해질 수 있다. 이로 인해, 상기 표시 장치가 거울 기능을 수행할 때 상기 제1 영역(Ⅰ)과 상기 제2 영역(Ⅱ)의 균일도 차이로 인해 발생하는 외광의 반사 회절이 줄어들 수 있다. 따라서, 상기 표시 장치는 선명한 상을 구현할 수 있다.
만일, 상기 표시 장치가 거울 기능을 수행할 때 외부로부터 유입된 광이 상기 반사 부재(RL)를 통과하여 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)로 진행할 경우, 상기 광은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)의 단차로 인해 난반사를 일으킬 수 있다. 또한, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)에서 난반사된 광이 상기 반사 부재(RL)를 재통과할 경우, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 내에 구비된 유기 절연 물질들, 예를 들어, 상기 보호층(PSV) 및 상기 화소 정의막(PDL)의 컬러가 시인되는 문제가 발생할 수 있다.
이를 방지하기 위해, 본 발명의 일 실시예에서는 상기 제1 애노드 전극(AD1)을 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 모두를 커버하도록 배치한다.
구체적으로, 외부로부터 유입되는 광이 상기 반사 부재(RL)를 통과하더라도 상기 제1 애노드 전극(AD1)이 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)를 모두 커버하므로, 상기 광이 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)까지 진행하는 것이 차단될 수 있다. 이로 인해, 외부로부터 유입된 광이 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)의 단차로 인해 난반사되는 현상이 방지되어 반사 효율이 증가할 수 있다.
또한, 외부로부터 유입된 광이 상기 반사 부재(RL)를 통과하여 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)로 일부 진행하더라도 상기 제1 애노드 전극(AD1)에 의해 상기 반사 부재(RL)로 재통과하는 것이 차단될 수 있다. 이로 인해, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)에 구비된 상기 보호층(PSV) 및 상기 화소 정의막(PDL)의 컬러가 외부로 시인되는 현상이 방지될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치는 반사 효율이 향상되어 선명한 상을 비출 수 있는 거울로서 구현될 수 있다.
도 17은 도 3에 도시된 화소를 또 다른 실시예에 따라 도시한 평면도이며, 도 18은 도 17의 Ⅴ ~ Ⅴ'선에 따른 단면도이다. 본 발명의 또 다른 실시예로 구현된 화소를 포함하는 표시 장치에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 3, 도 17 및 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 및 제2 기판(SUB1, SUB2), 배선부 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(Si-1, Si, Si+1), 제1 내지 제3 데이터 배선(D1, D2, D3), 발광 제어 배선(Ei), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함한다.
각 화소(PXL)는 제1 내지 제3 서브 화소를 포함할 수 있다.
상기 제1 서브 화소는 제1 서브 화소 회로부(SPC1) 및 상기 제1 서브 화소 회로부(SPC1)에 연결된 제1 발광 소자(도 8의 OLED1 참고)를 포함할 수 있다. 상기 제2 서브 화소는 제2 서브 화소 회로부(SPC2)와, 상기 제2 서브 화소 회로부(SPC2)에 연결된 제2 발광 소자(도 8의 OLED2 참고)를 포함할 수 있다. 상기 제3 서브 화소(SP3)는 제3 서브 화소 회로부(SPC3)와, 상기 제3 서브 화소 회로부(SPC3)에 연결된 제3 발광 소자(도 8의 OLED3 참고)를 포함할 수 있다. 여기서, 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각은 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 서브 화소는 적색 광을 발광하는 제1 발광 영역(R)을 포함하고, 상기 제2 서브 화소는 녹색 광을 발광하는 제2 발광 영역(G)을 포함하며 상기 제3 서브 화소는 청색 광을 발광하는 제3 발광 영역(B)을 포함할 수 있다. 여기서, 상기 제1 발광 소자(OLED1)는 상기 제1 발광 영역(R)에 대응되는 제1 애노드 전극(AD1)을 포함하고, 상기 제2 발광 소자(OLED2)는 상기 제2 발광 영역(G)에 대응되는 제2 애노드 전극(AD2)을 포함하며, 상기 제3 발광 소자(OLED3)는 상기 제3 발광 영역(B)에 대응되는 제3 애노드 전극(AD3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 각 화소(PXL)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 상기 제1 영역(Ⅰ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3), 상기 제1 애노드 전극(AD1) 및 상기 제3 애노드 전극(AD3)의 일부가 배치될 수 있으며, 상기 제2 영역(Ⅱ)에는 상기 제2 애노드 전극(AD2) 및 상기 제3 애노드 전극(AD3)의 나머지 부분이 배치될 수 있다. 즉, 상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 배치되지 않는다.
상기 제1 애노드 전극(AD1)은 평면 상에서 볼 때 상기 제1 서브 화소 회로부(SPC1)에 중첩되어 상기 제1 서브 화소 회로부(SPC1)를 커버할 수 있다. 또한, 상기 제1 애노드 전극(AD1)은 평면 상에서 볼 때 상기 제2 서브 화소 회로부(SPC2)에 부분적으로 중첩되어 상기 제2 서브 화소 회로부(SPC2)의 일부를 커버할 수 있다. 상기 제2 서브 화소 회로부(SPC2)에 부분적으로 중첩되는 상기 제1 애노드 전극(AD1)은 상기 제2 서브 화소 회로부(SPC2)와의 기생 커패시턴스를 발생하지 않는 한도 내에서 다양한 형상으로 제공될 수 있다.
상기 제3 애노드 전극(AD3)은 평면 상에서 볼 때 상기 제2 영역(Ⅱ)에서 상기 제1 영역(Ⅰ)으로 제2 방향(DR2)을 따라 연장될 수 있다. 이로 인해, 상기 제3 애노드 전극(AD3)의 일부는 상기 제1 영역(Ⅰ)에 배치되고, 나머지 부분은 상기 제2 영역(Ⅱ)에 배치될 수 있다.
상기 제1 영역(Ⅰ)에 배치된 상기 제3 애노드 전극(AD3)의 일부는 평면 상에서 볼 때 상기 제3 서브 화소 회로부(SPC3)에 중첩되어 상기 제3 서브 화소 회로부(SPC3)를 커버할 수 있다.
또한, 상기 제1 영역(Ⅰ)에 배치된 상기 제3 애노드 전극(AD3)의 일부는 평면 상에서 볼 때 상기 제2 서브 화소 회로부(SPC2)에 부분적으로 중첩되어 상기 제2 서브 화소 회로부(SPC2)의 일부를 커버할 수 있다. 특히, 상기 제1 영역(Ⅰ)에 배치된 상기 제3 애노드 전극(AD3)의 일부는 상기 제2 서브 화소 회로부(SPC2) 내에 구비된 제1 노드(도 4의 N1 참고)와의 커플링으로 인해 기생 커패시턴스가 발생할 수 있으므로, 상기 제1 노드(N1)와 중첩되지 않는 형태로 구현될 수 있다. 예를 들어, 상기 제1 영역(Ⅰ)에 배치된 상기 제3 애노드 전극(AD3)의 일부는 상기 제2 서브 화소 회로부(SPC2)의 상기 제1 노드(N1)에 연결된 제1 트랜지스터(T1), 제3 및 제4 트랜지스터(T3, T4)와 중첩되지 않는 형태로 구현될 수 있다. 상기 제1 영역(Ⅰ)에 배치된 상기 제3 애노드 전극(AD3)의 일부는 상기 제2 서브 화소 회로부(SPC2)와의 기생 커패시턴스를 발생하지 않는 한도 내에서 다양한 형상으로 제공될 수 있다.
상기 제2 영역(Ⅱ)에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)가 배치되지 않으므로, 상기 제2 영역(Ⅱ)은 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3)에 의해 발생하는 단차에 영향을 받지 않는 평탄한 영역일 수 있다.
상기 화소(PXL)의 특정 영역, 예를 들어, 상기 제1 영역(Ⅰ)에 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3)가 집중적으로 배치됨에 따라, 상기 화소(PXL)의 개구율을 확보할 수 있으며 이로 인해 광 투과율이 증가되어 화질이 향상될 수 있다.
다시, 도 17 및 도 18을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 제1 기판(SUB1) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함한다.
상기 액티브 패턴(ACT) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 스캔 배선(Si-1, Si, Si+1), 상기 발광 제어 배선(Ei), 및 제1 게이트 전극(도 5의 GE1 참고) 내지 제7 게이트 전극(도 5의 GE7 참고)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 내지 제3 서브 화소 회로부(SPC1 ~ SPC3) 각각의 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다.
상기 스캔 배선(Si-1, Si, Si+1) 등이 형성된 상기 제1 기판(SUB1) 상에는 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE)이 형성된 상기 제1 기판(SUB1) 상에 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 내지 제3 데이터 배선(D1, D2, D3), 상기 전원 배선(PL), 제1 내지 제3 컨택 배선(CNL1, CNL2, CNL3), 상기 초기화 전원 배선(IPL), 및 제1 내지 제3 브릿지 패턴(BRP1, BRP2, BRP3)이 제공될 수 있다.
상기 제1 내지 제3 데이터 배선(D1, D2, D3) 등이 형성된 상기 제1 기판(SUB1) 상에 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 유기 재료를 포함하는 유기 절연 물질일 수 있다.
상기 보호층(PSV) 상에는 상기 제1 내지 제3 서브 화소 회로부(SPC1, SPC2, SPC3) 각각에 연결되는 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)가 제공될 수 있다.
상기 제1 발광 소자(OLED1)는 상기 제1 애노드 전극(AD1), 캐소드 전극(CD), 및 상기 제1 애노드 전극(AD1)과 상기 캐소드 전극(CD) 사이에 제공된 제1 발광층(EML1)을 포함한다. 상기 제1 애노드 전극(AD1)은 상기 보호층(PSV)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 제2 발광 소자(OLED2)는 상기 제2 애노드 전극(AD2), 상기 캐소드 전극(CD), 및 상기 제2 애노드 전극(AD2)과 상기 캐소드 전극(CD) 사이에 제공된 제2 발광층(도 8의 EML2 참고)을 포함한다.
상기 제3 발광 소자(OLED3)는 상기 제3 애노드 전극(AD3), 상기 캐소드 전극(CD), 및 상기 제3 애노드 전극(AD3)과 상기 캐소드 전극(CD) 사이에 제공된 제3 발광층(EML3)을 포함한다.
상기 제1 내지 제3 애노드 전극(AD1, AD2, AD3) 등이 배치된 상기 제1 기판(SUB1) 상에는 상기 제1 내지 제3 발광 영역(R, G, B)을 구획하는 화소 정의막(PDL)이 제공될 수 있다.
상기 화소 정의막(PDL)에 의해 구획된 상기 제1 내지 제3 발광 영역(R, G, B) 각각에는 대응하는 상기 제1 내지 제3 발광층(EML1, EML2, EML3)이 제공되며, 상기 제1 내지 제3 발광층(EML1, EML2, EML3) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 충진층(FLL)이 제공될 수 있다.
상기 충진층(FLL) 상에는 상기 제2 기판(SUB2)이 제공될 수 있다. 상기 제2 기판(SUB2)은 상기 제1 내지 제3 발광 소자(OLED1, OLED2, OLED3)로 산소 및 수분이 침투하는 것을 방지하는 봉지 기판일 수 있다.
상기 충진층(FLL)과 상기 제2 기판(SUB2) 사이에는 반사 부재(RL)가 제공될 수 있다. 상기 반사 부재(RL)는 상기 표시 장치가 화상을 표시하지 않는 모드에서 외부로부터 유입되는 광을 반사시켜 상기 표시 장치가 거울로서 기능하게 할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
AD1 ~ AD3: 제1 내지 제3 애노드 전극
BRP1 ~ BRP3: 제1 내지 제3 브릿지 패턴
CD: 캐소드 전극
CNL1 ~ CNL3: 제1 내지 제3 컨택 배선
D1 ~ D3: 제1 내지 제3 데이터 배선
Ei: 발광 제어 배선
EML1 ~ EML3: 제1 내지 제3 발광층
PXL: 화소
Si-1, Si, Si+1: 스캔 배선들
SPC1 ~ SPC3: 제1 내지 제3 서브 화소 회로부
SUB1, SUB2: 제1 및 제2기판
T1 ~ T7: 제1 내지 제7 트랜지스터

Claims (22)

  1. 화소 영역과 상기 화소 영역의 적어도 일측을 둘러싸는 주변 영역을 포함한 기판;
    상기 화소 영역에 제공되며, 특정 컬러의 광을 발광하는 발광 영역을 각각 구비한 제1 내지 제3 서브 화소를 포함한 복수의 화소들;
    상기 제1 내지 제3 서브 화소 각각의 상기 발광 영역에 제공된 발광 소자;
    상기 제1 내지 제3 서브 화소 각각에 제공되며 상기 발광 소자를 구동하는 화소 회로부; 및
    상기 기판에 마주보며 상기 발광 소자를 커버하는 봉지 부재를 포함하고,
    각 화소는 상기 화소 회로부가 배치되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 제1 서브 화소에 제공된 발광 소자는 상기 화소 회로부에 중첩되고, 상기 제2 서브 화소에 제공된 발광 소자는 상기 제2 영역에 배치되며,
    상기 제1 및 제2 영역에 모두 대응되도록 상기 봉지 부재의 일면에 제공된 반사 부재를 더 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 화소에 제공된 발광 소자는 평면 상에서 볼 때 상기 화소 회로부와 중첩되는 제1 애노드 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 애노드 전극은 상기 제2 영역에 제공되지 않는 표시 장치.
  4. 제2 항에 있어서,
    상기 화소 회로부는,
    상기 제1 서브 화소에 구비된 제1 화소 회로부;
    상기 제2 서브 화소에 구비되며 상기 제1 화소 회로부에 인접하게 배치된 제2 화소 회로부; 및
    상기 제3 서브 화소에 구비되며 상기 제2 화소 회로부에 인접하게 배치된 제3 화소 회로부를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 제1 화소 회로부와 중첩되는 표시 장치.
  6. 제5 항에 있어서,
    평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 제1 화소 회로부에 인접하게 배치된 상기 제2 화소 회로부의 일부와 중첩되는 표시 장치.
  7. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 제1 애노드 전극은 상기 기판의 제1 방향을 따라 연장되어 상기 제1 내지 제3 화소 회로부 전체와 중첩되는 표시 장치.
  8. 제5 항에 있어서,
    상기 제2 서브 화소에 제공된 상기 발광 소자는 제2 애노드 전극을 포함하고, 상기 제3 서브 화소에 제공된 상기 발광 소자는 제3 애노드 전극을 포함하며,
    상기 제2 및 제3 애노드 전극은 상기 제2 영역에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    평면 상에서 볼 때, 상기 제3 애노드 전극은 상기 기판의 제2 방향을 따라 상기 제2 영역에서 상기 제1 영역으로 연장되며 상기 제3 화소 회로부와 중첩되는 표시 장치.
  10. 제9 항에 있어서,
    평면 상에서 볼 때, 상기 제1 영역으로 연장된 상기 제3 애노드 전극은 상기 제3 화소 회로부에 인접한 상기 제2 화소 회로부의 일부와 중첩되는 표시 장치.
  11. 제4 항에 있어서,
    상기 제1 내지 제3 화소 회로부는 상기 제2 영역에 배치되지 않는 표시 장치.
  12. 제8 항에 있어서,
    평면 상에서 볼 때, 상기 제1 내지 제3 애노드 전극 각각의 모서리부는 굴곡진 형태를 갖는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 내지 제3 애노드 전극 각각의 모서리부는 적어도 20㎛-1 이상의 곡률을 갖는 표시 장치.
  14. 삭제
  15. 삭제
  16. 제1 항에 있어서,
    상기 반사 부재는 스페큘라 반사(specular reflection) 특성을 갖는 표시 장치.
  17. 제16 항에 있어서,
    상기 반사 부재는 일정한 반사율을 갖는 금속 물질을 포함하는 표시 장치.
  18. 제9 항에 있어서,
    상기 각 화소는,
    상기 제2 방향에 교차하는 상기 기판의 제1 방향으로 연장되고 상기 제2 방향을 따라 순차적으로 배열되며 스캔 신호를 전달하는 제1 내지 제3 스캔 배선;
    상기 제2 방향으로 연장되고 상기 제1 방향을 따라 순차적으로 배열되며 데이터 신호를 전달하는 제1 내지 제3 데이터 배선; 및
    상기 제2 방향으로 연장되며 구동 전압을 전달하는 구동 전압 배선을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제1 데이터 배선에 연결되고, 상기 제2 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제2 데이터 배선에 연결되며, 상기 제3 서브 화소는 상기 제1 내지 제3 스캔 배선과 상기 제3 데이터 배선에 연결되는 표시 장치.
  20. 제1 항에 있어서,
    상기 화소 회로부와 상기 발광 소자 사이에 제공된 유기 절연층을 더 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 유기 절연층은,
    상기 화소 회로부와 상기 발광 소자 사이에 제공된 보호층; 및
    상기 보호층 상에 제공된 화소 정의막을 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 화소 정의막은 블랙 컬러를 갖는 표시 장치.
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