Nothing Special   »   [go: up one dir, main page]

KR102316293B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102316293B1
KR102316293B1 KR1020170119813A KR20170119813A KR102316293B1 KR 102316293 B1 KR102316293 B1 KR 102316293B1 KR 1020170119813 A KR1020170119813 A KR 1020170119813A KR 20170119813 A KR20170119813 A KR 20170119813A KR 102316293 B1 KR102316293 B1 KR 102316293B1
Authority
KR
South Korea
Prior art keywords
channels
threshold voltage
pattern
substrate
voltage control
Prior art date
Application number
KR1020170119813A
Other languages
English (en)
Other versions
KR20190031855A (ko
Inventor
김재중
이동수
김상용
장진규
정원근
현상진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170119813A priority Critical patent/KR102316293B1/ko
Priority to US16/040,807 priority patent/US10381490B2/en
Priority to SG10201807790YA priority patent/SG10201807790YA/en
Priority to CN201811085088.6A priority patent/CN109524468B/zh
Publication of KR20190031855A publication Critical patent/KR20190031855A/ko
Priority to US16/532,645 priority patent/US10923602B2/en
Priority to US17/134,611 priority patent/US11411124B2/en
Application granted granted Critical
Publication of KR102316293B1 publication Critical patent/KR102316293B1/ko
Priority to US17/863,127 priority patent/US11784260B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
엠비씨펫(MBCFET)에서 채널 사이의 거리가 점차 작아짐에 따라서, 배리어막의 두께를 조절하여 상기 MBCFET의 타깃 문턱전압을 구현하는 것이 어려워지고 있다. 즉, 상대적으로 높은 문턱전압을 갖도록 형성되는 MBCFET에서 배리어막이 큰 두께를 갖도록 형성됨에 따라서, 채널 사이에 일함수 금속막이 형성될 공간을 확보하지 못할 수 있으며, 이에 따라 타깃 문턱전압을 구현할 수 없는 문제점이 발생한다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제3 소스/드레인 층들, 및 상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제3 문턱전압 조절 패턴, 및 제3 일함수 금속 패턴을 포함하는 제3 게이트 구조물을 구비하고, 상기 제2 문턱전압보다 큰 제3 문턱전압을 갖는 제3 트랜지스터를 포함할 수 있다. 상기 각 제1 및 제3 문턱전압 조절 패턴들의 두께는 상기 제2 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다..
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 양의 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 양의 제2 문턱전압을 갖는 제2 트랜지스터와, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들, 상기 기판의 제2 영역 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들, 및 상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴 및 제3 문턱전압 조절 패턴을 포함하는 제3 게이트 구조물을 구비하고, 음의 제3 문턱전압을 갖는 제3 트랜지스터를 포함할 수 있다. 상기 제1 문턱전압 조절 패턴은 제1 물질을 포함하는 제1 패턴을 포함하고, 상기 제2 문턱전압 조절 패턴은 제2 물질을 포함하는 제2 패턴을 포함하며, 상기 제3 문턱전압 조절 패턴은 상기 제1 및 제2 패턴들을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비할 수 있다. 상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비할 수 있다. 상기 제1 채널들 사이에 형성된 상기 제1 일함수 패턴 부분의 상기 수직 방향으로의 두께는 상기 제1 문턱전압 조절 패턴의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 적층된 상기 제1 일함수 금속 패턴 부분의 수평 방향으로의 두께보다 작을 수 있다.
예시적인 실시예들에 따른 MBCFET에 포함된 채널들 사이의 수직 거리가 작아지더라도, 상기 MBCFET은 원하는 문턱전압을 가질 수 있다.
도 1, 2a, 2b, 3a 및 3b는 예시적인 실시예들에 따른 제1 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 제1 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 18 내지 20은 예시적인 실시예들에 따른 제2 내지 제4 반도체 장치들을 각각 설명하기 위한 단면도들이다.
도 21, 22, 23a 및 23b는 예시적인 실시예들에 따른 제5 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 24는 예시적인 실시예들에 따른 제6 반도체 장치를 설명하기 위한 단면도이다.
도 25, 26, 27a 및 27b는 예시적인 실시예들에 따른 제8 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 1, 2a, 2b, 3a 및 3b는 예시적인 실시예들에 따른 제1 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2a 및 2b는 도 1의 A-A'선을 따라 절단한 단면도들이며, 도 3a는 도 1의 B-B'선 및 C-C선을 따라 절단한 단면도이고, 도 3b는 도 3a의 X 및 Y 영역의 확대 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2a, 2b, 3a 및 3b를 참조하면, 상기 제1 반도체 장치는 기판(100) 상에 형성된 제1 및 제2 반도체 패턴들(126, 128), 제1 및 제2 에피택시얼 막들(212, 214), 및 제1 및 제2 게이트 구조물들(282, 284)을 포함할 수 있다. 또한, 상기 제1 반도체 장치는 제1 및 제2 액티브 핀들(102, 104), 소자 분리 패턴(130), 제1 및 제2 게이트 스페이서들(182, 184), 내부 스페이서(200), 및 절연막(220)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 제1 영역(I)은 상대적으로 낮은 전압이 인가되는 저전압 영역일 수 있으며, 제2 영역(II)은 상대적으로 높은 전압이 인가되는 고전압 영역일 수 있다.
제1 및 제2 액티브 핀들(102, 104)은 각각 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제3 방향으로 돌출될 수 있으며, 각각 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 제1 및 제2 영역들(I, II) 상에 각각 하나의 제1 및 제2 액티브 핀들(102, 104)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 각각 복수의 제1 및 제2 액티브 핀들(102, 104)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다.
제1 및 제2 액티브 핀들(102, 104)의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 제1 및 제2 액티브 핀들(102, 104)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 반도체 패턴(126)은 제1 액티브 핀(102)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 제2 반도체 패턴(128)은 제2 액티브 핀(104) 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 제1 및 제2 반도체 패턴들(126, 128)이 형성되는 층들은 서로 동일한 높이에 위치할 수 있다. 도면 상에서는 각 제1 및 제2 반도체 패턴들(126, 128)이 3개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도면 상에서는 제1 및 제2 액티브 핀들(102, 104) 상의 각 층들에 각각 하나의 제1 및 제2 반도체 패턴들(126, 128)이 형성된 것만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격되도록 복수의 제1 및 제2 반도체 패턴들(126, 128)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 패턴들(126, 128)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노시트일 수 있다. 혹은, 각 제1 및 제2 반도체 패턴들(126, 128)은 나노와이어일 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 패턴들(126, 128)은 각각 이를 포함하는 제1 및 제2 트랜지스터들의 채널 역할을 수행할 수 있으며, 이에 따라 각각 제1 및 제2 채널들로 지칭될 수도 있다.
제1 에피택시얼 막(212)은 제1 액티브 핀(102) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제1 반도체 패턴들(126)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 제1 에피택시얼 막(212)의 상부는 제1 게이트 스페이서(182)의 하부 측벽에 접촉할 수 있다. 또한, 제2 에피택시얼 막(214)은 제2 액티브 핀(104) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제2 반도체 패턴들(128)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 제2 에피택시얼 막(214)의 상부는 제2 게이트 스페이서(184)의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 막들(212, 214)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다. 이와는 달리, 각 제1 및 제2 에피택시얼 막들(212, 214)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다. 제1 및 제2 에피택시얼 막들(212, 214)은 각각 제1 및 제2 소스/드레인 층들로 지칭될 수도 있다.
제1 및 제2 게이트 구조물들(282, 284)은 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성되어, 제1 및 제2 반도체 패턴들(126, 128)을 각각 둘러쌀 수 있다. 도면 상에서는 제1 및 제2 게이트 구조물들(282, 284)이 각각 하나의 제1 및 제2 액티브 핀들(102, 104) 상에 형성된 제1 및 제2 반도체 패턴들(126, 128)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 및 제2 게이트 구조물들(282, 284)은 각각 상기 제2 방향으로 연장되어, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제1 및 제2 액티브 핀들(102, 104) 상에 각각 형성된 제1 및 제2 반도체 패턴들(126, 128)을 커버할 수도 있다.
도면 상에서는 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 하나의 제1 및 제2 게이트 구조물들(282, 284)만이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 및 제2 게이트 스페이서들(182, 184)은 각각 제1 및 제2 게이트 구조물들(282, 284)의 상기 제1 방향으로의 양 측벽들 상부 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있으며, 제1 및 제2 게이트 구조물들(282, 284)의 상기 제1 방향으로의 양 측벽들의 하부와 제1 및 제2 에피택시얼 막들(212, 214) 사이에는 내부 스페이서(200)가 형성될 수 있다.
제1 및 제2 게이트 스페이서들(182, 184)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 내부 스페이서(200)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 내부 스페이서(200)의 상기 제1 방향으로의 두께는 각 제1 및 제2 게이트 스페이서들(182, 184)의 두께와 같을 수 있다.
제1 게이트 구조물(282)은 각 제1 반도체 패턴들(126)의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴(262), 및 제1 일함수 금속 패턴(272)을 포함할 수 있으며, 상기 제1 게이트 절연 패턴은 순차적으로 적층된 제1 인터페이스 패턴(242) 및 제1 고유전 패턴(252)을 포함할 수 있다.
제1 인터페이스 패턴(242)은 제1 액티브 핀(102) 상면 및 제1 반도체 패턴들(126)의 표면에 형성될 수 있고, 제1 고유전 패턴(252)은 제1 인터페이스 패턴(242)의 표면, 내부 스페이서(200)의 내측벽, 및 제1 게이트 스페이서(182)의 내측벽 상에 형성될 수 있으며, 제1 문턱전압 조절 패턴(262)은 제1 고유전 패턴(252) 상에 형성될 수 있고, 제1 일함수 금속 패턴(272)은 상기 제3 방향으로 서로 이격된 제1 반도체 패턴들(126) 사이의 공간 및 최상층 제1 반도체 패턴(126) 상부에서 제1 게이트 스페이서(182)의 내부로 정의되는 공간을 채울 수 있다.
제1 인터페이스 패턴(242)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 고유전 패턴(252)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다.
제1 문턱전압 조절 패턴(262)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 제1 일함수 금속 패턴(272)은 예를 들어, 티타늄 알루미늄, 티타늄 알루미늄 산화물, 티타늄 알루미늄 탄화물, 티타늄 알루미늄 질화물, 티타늄 알루미늄 산질화물, 티타늄 알루미늄 탄질화물, 티타늄 알루미늄 탄산질화물 등을 포함할 수 있다.
제1 게이트 구조물(282)은 소스/드레인 층 역할을 수행하는 제1 에피택시얼 막(212), 및 채널 역할을 수행하는 제1 반도체 패턴(126)과 함께 제1 트랜지스터를 형성할 수 있다. 상기 제1 트랜지스터는 제1 에피택시얼 막(212)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 상기 제1 트랜지스터는 상기 제3 방향을 따라 적층된 복수의 제1 반도체 패턴들(126)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
상기 제1 트랜지스터는 제1 문턱전압을 가질 수 있으며, 상기 제1 문턱전압은 제1 일함수 금속 패턴(272) 및 제1 문턱전압 조절 패턴(262)에 의해 구현될 수 있다. 예를 들어, 제1 일함수 금속 패턴(272)이 티타늄 알루미늄 탄화물을 포함하고 제1 문턱전압 조절 패턴(262)이 티타늄 질화물을 포함하는 경우, 제1 문턱전압 조절 패턴(262)은 제1 일함수 금속 패턴(272)에 포함된 알루미늄의 확산을 저지하는 역할을 수행할 수 있으며, 제1 문턱전압 조절 패턴(262)의 두께에 따라 알루미늄 확산 정도가 조절되어 상기 제1 문턱전압이 구현될 수 있다.
제2 게이트 구조물(284)은 각 제2 반도체 패턴들(128)의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴(264), 및 제2 일함수 금속 패턴(274)을 포함할 수 있으며, 상기 제2 게이트 절연 패턴은 순차적으로 적층된 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254)을 포함할 수 있다.
제2 인터페이스 패턴(244), 제2 고유전 패턴(254), 및 제2 일함수 금속 패턴(274)은 각각 제1 인터페이스 패턴(242), 제1 고유전 패턴(252), 및 제1 일함수 금속 패턴(272)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 문턱전압 조절 패턴(264)은 제1 문턱전압 조절 패턴(262)이 포함하는 전술한 물질들을 포함할 수 있다.
제2 게이트 구조물(284)은 소스/드레인 층 역할을 수행하는 제2 에피택시얼 막(214), 및 채널 역할을 수행하는 제2 반도체 패턴(128)과 함께 제2 트랜지스터를 형성할 수 있다. 이때, 상기 제2 트랜지스터는 제2 에피택시얼 막(214)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 또한, 상기 제2 트랜지스터는 복수의 제2 반도체 패턴들(128)을 포함하는 엠비씨펫일 수 있다.
상기 제2 트랜지스터는 제2 문턱전압을 가질 수 있으며, 상기 제2 문턱전압은 제2 일함수 금속 패턴(274) 및 제2 문턱전압 조절 패턴(264)에 의해 구현될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 트랜지스터들은 엔모스 트랜지스터들일 수 있다. 이때, 상기 제2 트랜지스터가 갖는 상기 제2 문턱전압은 상기 제1 트랜지스터가 갖는 상기 제1 문턱전압보다 클 수 있다. 이에 따라, 제1 및 제2 일함수 금속 패턴들(272, 274)이 서로 동일한 물질을 포함하고, 제1 및 제2 문턱전압 조절 패턴들(262, 264)이 서로 동일한 물질을 포함하는 경우, 제2 문턱전압 조절 패턴(264)의 두께가 제1 문턱전압 조절 패턴(262)의 두께보다 큰 것이 일반적이다.
하지만 예시적인 실시예들에 따르면, 제1 및 제2 문턱전압 조절 패턴들(262, 264)은 서로 다른 물질을 포함할 수 있으며, 제2 문턱전압 조절 패턴(264)의 제5 두께(T5)가 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작거나 혹은 이와 같을 수 있다. 일 실시예에 있어서, 제1 및 제2 문턱전압 조절 패턴들(262, 264)은 각각 티타늄 질화물 및 티타늄 실리콘 질화물을 포함할 수 있으며, 티타늄 실리콘 질화물을 포함하는 제2 문턱전압 조절 패턴(264)의 알루미늄의 확산 저지 특성이 티타늄 질화물을 포함하는 제1 문턱전압 조절 패턴(262)의 알루미늄 확산 저지 특성보다 우수하다. 이에 따라, 상기 제2 트랜지스터에서 제2 문턱전압 조절 패턴(264)이 상대적으로 작은 두께를 갖더라도 상대적으로 높은 문턱전압이 구현될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향으로 적층된 제1 반도체 패턴들(126) 사이의 거리 혹은 제2 반도체 패턴들(128) 사이의 거리는 대략 10나노미터 이하일 수 있다. 이와 같이 수직 방향으로 적층된 채널들 사이의 거리가 감소함에 따라서, 이들 사이에 문턱전압 조절 패턴 및 일함수 금속 패턴을 충분한 두께로 형성하지 못할 수 있다. 예를 들어, 상대적으로 높은 값을 갖는 상기 제2 문턱전압을 구현하기 위해서, 종래 방식으로는 제2 문턱전압 조절 패턴(264)을 큰 두께로 형성해야 하며, 이에 따라 제2 일함수 금속 패턴(274)이 형성될 공간이 부족할 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 문턱전압 조절 패턴(264)이 제1 문턱전압 조절 패턴(262)에 비해 높은 확산 저지 특성을 갖는 물질을 포함함으로써, 작은 두께로도 큰 문턱전압을 구현할 수 있으며, 이에 따라 제2 일함수 금속 패턴(274)도 충분한 두께로 형성될 수 있다.
도 2a에는, 상기 제2 트랜지스터에 포함된 제2 일함수 금속 패턴(274)의 제2 반도체 패턴들(128) 사이에 형성된 부분의 수직 방향으로의 제3 두께(T3)가 상기 제1 트랜지스터에 포함된 제1 일함수 금속 패턴(272)의 제1 반도체 패턴들(126) 사이에 형성된 부분의 수직 방향으로의 제2 두께(T2)에 비해 오히려 더 큰 것이 도시되어 있다.
한편, 채널들 사이의 거리가 좁아짐에 따라서, 상기 제1 트랜지스터에 포함된 제1 일함수 금속 패턴(272)의 제1 반도체 패턴들(126) 사이에 형성된 부분의 수직 방향으로의 제2 두께(T2)가 제1 문턱전압 조절 패턴(262)의 측벽으로부터 상기 제2 방향으로 적층된 제1 일함수 금속 패턴(272) 부분의 수평 방향으로의 제1 두께(T1)의 2배보다 작은 것 및 1배보다 작은 것이 각각 도 2a 및 2b에 도시되어 있다.
이와는 달리, 상기 제2 트랜지스터에 포함된 제2 일함수 금속 패턴(274)의 제2 반도체 패턴들(128) 사이에 형성된 부분의 수직 방향으로의 제3 두께(T3)가 제2 문턱전압 조절 패턴(264)의 측벽으로부터 상기 제2 방향으로 적층된 제2 일함수 금속 패턴(274) 부분의 수평 방향으로의 제1 두께(T1)의 2배와 동일하거나 이보다 큰 것이 도 2a에 도시되어 있다.
한편, 절연막(220)은 제1 및 제2 게이트 스페이서들(182, 184)의 측벽을 둘러싸면서 제1 및 제2 에피택시얼 막들(212, 214)을 커버할 수 있다. 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 반도체 장치는 제1 및 제2 에피택시얼 막들(212, 214)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
도 4 내지 도 17은 예시적인 실시예들에 따른 제1 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 8, 11, 14, 및 16은 평면도들이고, 도 5, 7, 9-10, 12-13, 15, 및 17은 단면도들이다. 이때, 도 5, 7, 및 9는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 10, 12, 13, 15, 및 17은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 및 5를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
희생막(110)은 기판(100) 및 반도체 막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
도 6 및 7을 참조하면, 최상층에 형성된 반도체 막(120) 상에 상기 제1 방향으로 각각 연장되는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 반도체 막(120), 희생막(110), 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 각각 상기 제1 방향으로 연장되는 제1 액티브 핀(102), 제1 희생 라인(112), 및 제1 반도체 라인(122)이 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 각각 상기 제1 방향으로 연장되는 제2 액티브 핀(104), 제2 희생 라인(114), 및 제2 반도체 라인(124)이 형성될 수 있다.
상기 포토레지스트 패턴을 제거한 후, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 액티브 핀들(102, 104)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
이하에서는 설명의 편의 상, 제1 액티브 핀(102) 상면에 순차적으로 적층되어 상기 제1 방향으로 연장되는 제1 희생 라인들(112) 및 제1 반도체 라인들(122)을 제1 구조물로 지칭하고, 제2 액티브 핀(104) 상면에 순차적으로 적층되어 상기 제1 방향으로 연장되는 제2 희생 라인들(114) 및 제2 반도체 라인들(124)을 제2 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 또한 상기 제2 구조물은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 8 내지 10을 참조하면, 기판(100)의 제1 영역(I) 상에 상기 제1 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 제1 더미 게이트 구조물(172)을 형성하고, 기판(100)의 제2 영역(II) 상에 상기 제2 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 제2 더미 게이트 구조물(174)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 구조물들 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 더미 게이트 마스크들(162, 164)를 형성할 수 있다. 상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제1 및 제2 더미 게이트 마스크들(162, 164)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100)의 제1 영역(I) 상에 각각 제1 더미 게이트 전극(152) 및 제1 더미 게이트 절연 패턴(142)을 형성할 수 있으며, 기판(100)의 제2 영역(II) 상에 각각 제2 더미 게이트 전극(154) 및 제2 더미 게이트 절연 패턴(144)을 형성할 수 있다.
이때, 제1 액티브 핀(102) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(142), 제1 더미 게이트 전극(152), 및 제1 더미 게이트 마스크(162)는 제1 더미 게이트 구조물(172)을 형성할 수 있으며, 제2 액티브 핀(104) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(144), 제2 더미 게이트 전극(154), 및 제2 더미 게이트 마스크(164)는 제2 더미 게이트 구조물(174)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 게이트 구조물들(172, 174)은 상기 제2 방향으로 연장되어, 각각 상기 제1 및 제2 구조물들의 상기 제2 방향으로의 측벽을 커버할 수 있다.
이후, 제1 및 제2 더미 게이트 구조물들(172, 174)의 측벽 상에 각각 제1 및 제2 게이트 스페이서들(182, 184)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 구조물들, 소자 분리 패턴(130), 및 제1 및 제2 더미 게이트 구조물들(172, 174)이 형성된 기판(100) 상에 게이트 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 제1 및 제2 게이트 스페이서들(182, 184)을 각각 형성할 수 있다.
도 11 및 12를 참조하면, 제1 및 제2 더미 게이트 구조물들(172, 174), 및 제1 및 제2 게이트 스페이서들(182, 184)을 식각 마스크로 사용하여 하부의 상기 제1 및 제2 구조물들을 식각함으로써, 각각 제3 및 제4 구조물들을 형성할 수 있다.
상기 제3 구조물은 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 핀(102) 상면에 교대로 적층된 제1 희생 패턴들(116) 및 제1 반도체 패턴들(126)을 포함할 수 있으며, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 마찬가지로, 상기 제4 구조물은 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 핀(104) 상면에 교대로 적층된 제2 희생 패턴들(도시되지 않음) 및 제2 반도체 패턴들(128, 도 2a 및 3a 참조)을 포함할 수 있으며, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(172), 그 측벽에 형성된 제1 게이트 스페이서(182), 및 하부의 상기 제3 구조물을 제5 구조물로 지칭하고, 제2 더미 게이트 구조물(174), 그 측벽에 형성된 제2 게이트 스페이서(184), 및 하부의 상기 제4 구조물을 제6 구조물로 지칭한다. 예시적인 실시예들에 있어서, 상기 각 제5 및 제6 구조물들은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 사이에는 제1 개구(190)가 형성될 수 있다.
도 13을 참조하면, 제1 개구(190)에 의해 노출된 제1 희생 패턴들(116) 및 상기 제2 희생 패턴들의 상기 제1 방향으로의 양 측벽들을 식각하여 리세스들을 형성할 수 있으며, 상기 각 리세스들을 채우는 내부 스페이서(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스들은 제1 희생 패턴들(116) 및 상기 제2 희생 패턴들에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 또한, 내부 스페이서(200)는 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 내부 스페이서(200)는 상기 제1 방향으로의 두께가 각 제1 및 제2 게이트 스페이서들(182, 184)의 상기 제1 방향으로의 두께와 실질적으로 동일하도록 형성될 수 있다.
도 14 및 15를 참조하면, 제1 개구(190)에 의해 노출된 기판(100)의 제1 및 제2 액티브 핀들(102, 104) 상면에 각각 제1 및 제2 에피택시얼 막들(212, 214)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 제1 개구(190)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 상기 제5 및 제6 구조물들의 상기 제1 방향으로의 양 측에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 상기 제3 및 제4 구조물들의 측벽들과 각각 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 상기 제3 및 제4 구조물들 상부에 각각 형성된 제1 및 제2 게이트 스페이서들(182, 184)의 측벽에 각각 접촉하도록 형성될 수도 있다.
제1 및 제2 에피택시얼 막들(212, 214)은 SEG 공정 이외에, 예를 들어 레이저 유도 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 통해 형성될 수도 있다.
제1 및 제2 에피택시얼 막들(212, 214)은 각각 상기 제1 및 제2 트랜지스터들의 소스/드레인 층 역할을 수행할 수 있다. 이를 위해서, 제1 및 제2 에피택시얼 막들(212, 214)에 불순물 도핑 및 열처리를 추가적으로 수행할 수도 있다. 예를 들어, 제1 및 제2 에피택시얼 막들(212, 214)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리함으로써 엔모스(NMOS) 트랜지스터의 소스/드레인 층을 형성할 수 있다. 제1 및 제2 에피택시얼 막들(212, 214)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리함으로써 피모스(PMOS) 트랜지스터의 소스/드레인 층을 형성할 수도 있다.
도 16 및 17을 참조하면, 상기 제5 및 제6 구조물들, 및 제1 및 제2 에피택시얼 막들(212, 214)을 덮는 절연막(220)을 기판(100) 상에 형성한 후, 상기 제5 및 제6 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(152, 154)의 상면이 노출될 때까지 절연막(220)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 마스크들(162, 164)도 함께 제거될 수 있으며, 제1 및 제2 게이트 스페이서들(182, 184)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(152, 154) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(142, 144)을 제거하여, 제1 게이트 스페이서(182)의 내측벽, 내부 스페이서(200)의 내측벽, 제1 반도체 패턴들(126)의 표면, 및 제1 액티브 핀(102)의 상면을 노출시키는 제2 개구(232)를 형성할 수 있으며, 또한 제2 게이트 스페이서(184)의 내측벽, 내부 스페이서(200)의 내측벽, 제2 반도체 패턴들(128)의 표면, 및 제2 액티브 핀(104)의 상면을 노출시키는 제3 개구(234)를 형성할 수 있다.
다시 도 1 내지 3을 참조하면, 제2 및 제3 개구들(232, 234)을 각각 채우는 제1 및 제2 게이트 구조물들(282, 284)을 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성할 수 있다.
구체적으로, 제2 및 제3 개구들(232, 234)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104) 상면, 및 제1 및 제2 반도체 패턴들(126, 128)의 표면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(242, 244)을 형성한 후, 제1 및 제2 인터페이스 패턴들(242, 244)의 표면, 내부 스페이서(200)의 내측벽, 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽, 및 절연막(220) 상면에 고유전막 및 제1 문턱전압 조절막을 순차적으로 형성할 수 있다.
기판(100)의 제1 영역(I)을 커버하는 제1 마스크를 형성하고, 이를 식각 마스크로 사용하여 기판(100)의 제2 영역(II) 상에 형성된 상기 제1 문턱전압 조절막 부분을 제거함으로써, 기판(100)의 제2 영역(II) 상에 형성된 상기 고유전막 부분을 노출시킬 수 있다. 이에 따라, 상기 제1 문턱전압 조절막은 기판(100)의 제1 영역(I) 상에 잔류할 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 제1 문턱전압 조절막 및 기판(100)의 제2 영역(II) 상에 노출된 상기 고유전막 부분 상에 제2 문턱전압 조절막을 형성할 수 있다. 기판(100)의 제2 영역(II)을 커버하는 제2 마스크를 형성하고, 이를 식각 마스크로 사용하여 기판(100)의 제1 영역(I) 상에 형성된 상기 제2 문턱전압 조절막 부분을 제거함으로써, 기판(100)의 제1 영역(I) 상에 형성된 상기 제1 문턱전압 조절막을 노출시킬 수 있다. 이에 따라, 상기 제2 문턱전압 조절막은 기판(100)의 제2 영역(II) 상에 잔류할 수 있다.
이후, 제2 및 제3 개구들(232, 234)의 나머지 부분을 충분히 채우는 일함수 금속막을 상기 제1 및 제2 문턱전압 조절막들 상에 각각 형성한다.
상기 고유전막, 상기 제1 및 제2 문턱전압 조절막들, 및 상기 일함수 금속막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 제1 및 제2 인터페이스 패턴들(242, 244) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 제1 및 제2 인터페이스 패턴들(242, 244)은 내부 스페이서(200)의 내측벽 및 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 문턱전압 조절막들은 서로 다른 물질을 포함할 수 있다. 이때, 상기 제2 문턱전압 조절막의 두께는 상기 제1 문턱전압 조절막의 두께보다 작거나 이와 같을 수 있다.
이후, 절연막(220)의 상면이 노출될 때까지, 상기 일함수 금속막, 상기 제1 및 제2 문턱전압 조절막들, 및 상기 고유전막을 평탄화하여, 각각 제1 및 제2 일함수 금속 패턴들(272, 274), 제1 및 제2 문턱전압 조절 패턴들(262, 264), 및 제1 및 제2 고유전 패턴들(252, 254)을 형성할 수 있다.
제1 인터페이스 패턴(242), 제1 고유전 패턴(252), 제1 문턱전압 조절 패턴(262), 및 제1 일함수 금속 패턴(272)은 제1 게이트 구조물(282)을 형성할 수 있으며, 제2 인터페이스 패턴(244), 제2 고유전 패턴(254), 제2 문턱전압 조절 패턴(264), 및 제2 일함수 금속 패턴(274)은 제2 게이트 구조물(284)을 형성할 수 있다.
도 18 내지 20은 예시적인 실시예들에 따른 제2 내지 제4 반도체 장치들을 각각 설명하기 위한 단면도들이다. 이때, 각 도 18 내지 20은 도 3a의 X 및 Y 영역들에 대한 확대 단면도이다. 상기 제2 내지 제4 반도체 장치들은 게이트 구조물의 구조를 제외하고는 상기 제1 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 제2 게이트 구조물(284)은 순차적으로 적층된 제3 및 제2 문턱전압 조절 패턴들(294, 264)을 갖는 문턱전압 조절 패턴 구조물(304)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 문턱전압 조절 패턴(294)은 제1 문턱전압 조절 패턴(262)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 이에 따라 순차적으로 적층된 티타늄 질화막 및 티타늄 실리콘 질화막의 이중막 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 문턱전압 조절 패턴 구조물(304)의 제6 두께(T6)는 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작거나 혹은 이와 같을 수 있다. 하지만, 문턱전압 조절 패턴 구조물(304)이 포함하는 제2 문턱전압 조절 패턴(264)의 일함수 금속의 확산 저지 특성이 우수하므로, 상기 제1 문턱전압보다 높은 상기 제2 문턱전압을 구현할 수 있다.
한편, 문턱전압 조절 패턴 구조물(304)은 순차적으로 적층된 제2 및 제3 문턱전압 조절 패턴들(264, 294)을 포함할 수도 있다.
도 19를 참조하면, 제2 게이트 구조물(284)은 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254) 사이의 계면에 형성되어 다이폴들(dipoles)을 갖는 제2 다이폴 막(314)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 다이폴 막(314)은 알루미늄 산화물 다이폴들을 포함할 수 있으며, 상기 제2 트랜지스터의 상기 제2 문턱전압이 양의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 제2 문턱전압 조절 패턴(264)이 제1 문턱전압 조절 패턴(262)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함하면서도, 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있으며, 상대적으로 높은 상기 제2 문턱전압을 구현할 수 있다.
제2 다이폴 막(314)은 예를 들어, 제2 고유전 패턴(254) 상에 알루미늄 산화물을 포함하는 막을 형성하고 열처리함으로써, 상기 막에 포함된 알루미늄 산화물의 다이폴들이 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254) 사이의 계면으로 이동하여 형성될 수 있다.
도 20을 참조하면, 제1 게이트 구조물(282)은 제1 인터페이스 패턴(242) 및 제1 고유전 패턴(252) 사이의 계면에 형성되어 다이폴들(dipoles)을 갖는 제1 다이폴 막(312)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 다이폴 막(312)은 란탄 산화물 다이폴들을 포함할 수 있으며, 상기 제1 트랜지스터의 상기 제1 문턱전압이 음의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 도 3b에 도시된 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)에 비해서, 도 20에 도시된 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)가 더 클 수 있다.
도 21, 22, 23a 및 23b는 예시적인 실시예들에 따른 제5 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 21은 평면도이고, 도 22는 도 21의 D-D선을 따라 절단한 단면도이며, 도 23a는 도 21의 E-E선, F-F선, 및 G-G선을 따라 절단한 단면도이고, 도 23b는 도 23a의 U, V 및 W 영역의 확대 단면도이다.
도 21, 22, 23a 및 23b를 참조하면, 상기 제5 반도체 장치는 기판(400) 상에 형성된 제3 내지 제5 반도체 패턴들(422, 424, 426), 제3 내지 제5 에피택시얼 막들(512, 514, 516), 및 제3 내지 제5 게이트 구조물들(582, 584, 586)을 포함할 수 있다. 또한, 상기 제5 반도체 장치는 제3 내지 제5 액티브 핀들(402, 404, 406), 소자 분리 패턴(430), 제3 내지 제5 게이트 스페이서들(482, 484, 486), 내부 스페이서(500), 및 절연막(520)을 더 포함할 수 있다.
기판(400)은 제3 내지 제5 영역들(III, IV, V)을 포함할 수 있다. 이때, 제3 내지 제5 영역들(III, IV, V)에는 각각 상대적으로 낮은 전압, 가운데 전압, 및 상대적으로 높은 전압이 인가될 수 있다.
예시적인 실시예들에 있어서, 제3 내지 제5 반도체 패턴들(422, 424, 426)은 각각 이를 포함하는 제3 내지 제5 트랜지스터들의 채널 역할을 수행할 수 있다. 또한, 각 제3 내지 제5 에피택시얼 막들(512, 514, 516)은 엔모스 트랜지스터의 소스/드레인 층 혹은 피모스 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
제3 내지 제5 게이트 구조물들(582, 584, 586)은 기판(400)의 제3 내지 제5 영역들(III, IV, V) 상에 각각 형성되어, 제3 내지 제5 반도체 패턴들(422, 424, 426)을 각각 둘러쌀 수 있다.
제3 게이트 구조물(582)은 각 제3 반도체 패턴들(422)의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제4 문턱전압 조절 패턴(562), 및 제3 일함수 금속 패턴(572)을 포함할 수 있으며, 상기 제3 게이트 절연 패턴은 순차적으로 적층된 제3 인터페이스 패턴(542) 및 제3 고유전 패턴(552)을 포함할 수 있다. 제3 게이트 구조물(582)은 제3 에피택시얼 막(512), 및 제3 반도체 패턴(422)과 함께 제3 트랜지스터를 형성할 수 있다.
제4 게이트 구조물(584)은 각 제4 반도체 패턴들(424)의 표면으로부터 순차적으로 적층된 제4 게이트 절연 패턴, 제5 문턱전압 조절 패턴(564), 및 제4 일함수 금속 패턴(574)을 포함할 수 있으며, 상기 제4 게이트 절연 패턴은 순차적으로 적층된 제4 인터페이스 패턴(544) 및 제4 고유전 패턴(554)을 포함할 수 있다. 제4 게이트 구조물(584)은 제4 에피택시얼 막(514), 및 제4 반도체 패턴(424)과 함께 제4 트랜지스터를 형성할 수 있다.
제5 게이트 구조물(586)은 각 제5 반도체 패턴들(426)의 표면으로부터 순차적으로 적층된 제5 게이트 절연 패턴, 제6 문턱전압 조절 패턴(566), 및 제5 일함수 금속 패턴(576)을 포함할 수 있으며, 상기 제5 게이트 절연 패턴은 순차적으로 적층된 제5 인터페이스 패턴(546) 및 제5 고유전 패턴(556)을 포함할 수 있다. 제5 게이트 구조물(586)은 제5 에피택시얼 막(516), 및 제5 반도체 패턴(426)과 함께 제5 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 내지 제5 트랜지스터들은 엔모스 트랜지스터들일 수 있으며, 제3 내지 제5 영역들(III, IV, V)에 각각 형성되는 상기 제3 내지 제5 트랜지스터들이 갖는 제3 내지 제5 문턱전압들은 상기 순서대로 커질 수 있다.
예시적인 실시예들에 있어서, 제4 및 제5 문턱전압 조절 패턴들(562, 564)은 서로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 상기 제4 문턱전압이 상기 제3 문턱전압보다 큼에 따라, 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)가 제4 문턱전압 조절 패턴(562)의 제11 두께(T11)보다 클 수 있다. 한편, 제6 문턱전압 조절 패턴(566)은 제4 및 제5 문턱전압 조절 패턴들(562, 564)과 다른 물질, 예를 들어 티타늄 실리콘 질화물을 포함할 수 있으며, 이에 따라 상기 제5 문턱전압이 상기 제4 문턱전압보다 크지만, 제6 문턱전압 조절 패턴(566)의 제13 두께(T13)는 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)보다 작거나 이와 동일할 수 있다.
한편, 상기 제4 트랜지스터에 포함된 제4 일함수 금속 패턴(574)의 제4 반도체 패턴들(424) 사이에 형성된 부분의 수직 방향으로의 제9 두께(T9)는 상기 제3 트랜지스터에 포함된 제3 일함수 금속 패턴(572)의 제3 반도체 패턴들(422) 사이에 형성된 부분의 수직 방향으로의 제8 두께(T8) 혹은 상기 제5 트랜지스터에 포함된 제5 일함수 금속 패턴(576)의 제5 반도체 패턴들(426) 사이에 형성된 부분의 수직 방향으로의 제10 두께(T10)보다 더 크거나 같을 수 있다.
또한, 상기 제4 트랜지스터에 포함된 제4 일함수 금속 패턴(574)의 제4 반도체 패턴들(424) 사이에 형성된 부분의 수직 방향으로의 제9 두께(T9)는 제5 문턱전압 조절 패턴(564)의 측벽으로부터 상기 제2 방향으로 적층된 제4 일함수 금속 패턴(574) 부분의 수평 방향으로의 제7 두께(T7)의 2배 혹은 상기 수평 두께보다 작을 수 있다.
도 24는 예시적인 실시예들에 따른 제6 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 24는 도 23a의 U, V 및 W 영역들에 대한 확대 단면도이다. 상기 제6 반도체 장치는 상기 제5 반도체 장치와 게이트 구조물의 구조를 제외하고는 실질적으로 동일하거나 유사하다.
도 24를 참조하면, 상기 제5 트랜지스터에 포함된 제5 게이트 구조물(586)은 제5 인터페이스 패턴(546)과 제5 고유전 패턴(556) 사이의 계면에 형성되어 다이폴들을 갖는 제3 다이폴 막(616)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 다이폴 막(616)은 알루미늄 산화물 다이폴들을 포함할 수 있으며, 상기 제5 트랜지스터의 상기 제5 문턱전압이 양의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 제6 문턱전압 조절 패턴(566)이 제5 문턱전압 조절 패턴(564)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함하면서도, 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)보다 작은 제13 두께(T13)를 가질 수 있으며, 상대적으로 높은 상기 제5 문턱전압을 구현할 수 있다.
도 25, 26, 27a 및 27b는 예시적인 실시예들에 따른 제8 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 25는 평면도이고, 도 26은 도 25의 D-D선 및 H-H선을 따라 절단한 단면도이며, 도 27a는 도 25의 I-I선, J-J선, 및 K-K선을 따라 절단한 단면도이고, 도 27b는 도 27a의 U, V, W, R, S 및 T 영역의 확대 단면도이다.
상기 제8 반도체 장치는 기판(400)의 제3 내지 제5 영역들(III, IV, V) 상에 형성되는 상기 제6 반도체 장치와 함께, 이와 유사하며 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII) 상에 형성되는 제7 반도체 장치를 더 포함하는 것이다. 이에 따라, 상기 추가되는 제7 반도체 장치에 대해서만 설명하기로 한다.
예시적인 실시예들에 있어서, 기판(400)의 제3 내지 제5 영역들(III, IV, V)은 엔모스 영역일 수 있고, 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII)은 피모스 영역일 수 있다. 즉, 상기 제6 및 제7 반도체 장치들은 각각 엔모스 트랜지스터들 및 피모스 트랜지스터들을 포함할 수 있다.
도 25, 26, 27a 및 27b를 참조하면, 상기 제7 반도체 장치는 기판(400) 상에 형성된 제6 내지 제8 반도체 패턴들(722, 724, 726), 제6 내지 제8 에피택시얼 막들(812, 814, 816), 및 제6 내지 제8 게이트 구조물들(882, 884, 886)을 포함할 수 있다. 또한, 상기 제7 반도체 장치는 제6 내지 제8 액티브 핀들(403, 405, 407), 소자 분리 패턴(430), 제6 내지 제8 게이트 스페이서들(782, 784, 786), 내부 스페이서(800), 및 절연막(520)을 더 포함할 수 있다.
제6 내지 제8 게이트 구조물들(882, 884, 886)은 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII) 상에 각각 형성되어, 제6 내지 제8 반도체 패턴들(722, 724, 726)을 각각 둘러쌀 수 있다.
제6 게이트 구조물(882)은 각 제6 반도체 패턴들(722)의 표면으로부터 순차적으로 적층된 제6 게이트 절연 패턴, 제7 문턱전압 조절 패턴(862), 및 제8 문턱전압 조절 패턴(872)을 포함할 수 있으며, 상기 제6 게이트 절연 패턴은 순차적으로 적층된 제6 인터페이스 패턴(842) 및 제6 고유전 패턴(852)을 포함할 수 있다. 제6 게이트 구조물(882)은 제6 에피택시얼 막(812), 및 제6 반도체 패턴(722)과 함께 제6 트랜지스터를 형성할 수 있다.
제7 게이트 구조물(884)은 각 제7 반도체 패턴들(724)의 표면으로부터 순차적으로 적층된 제7 게이트 절연 패턴 및 제9 문턱전압 조절 패턴(864)을 포함할 수 있으며, 상기 제7 게이트 절연 패턴은 순차적으로 적층된 제7 인터페이스 패턴(844) 및 제7 고유전 패턴(854)과, 이들 사이의 계면에 형성된 제4 다이폴 막(914)을 포함할 수 있다. 제7 게이트 구조물(884)은 제7 에피택시얼 막(814), 및 제7 반도체 패턴(724)과 함께 제7 트랜지스터를 형성할 수 있다.
제8 게이트 구조물(886)은 각 제8 반도체 패턴들(726)의 표면으로부터 순차적으로 적층된 제8 게이트 절연 패턴 및 제10 문턱전압 조절 패턴(866)을 포함할 수 있으며, 상기 제8 게이트 절연 패턴은 순차적으로 적층된 제8 인터페이스 패턴(846) 및 제8 고유전 패턴(856)을 포함할 수 있다. 제8 게이트 구조물(886)은 제8 에피택시얼 막(816), 및 제8 반도체 패턴(726)과 함께 제8 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 제6 내지 제8 영역들(VI, VII, VIII)에 각각 형성되는 상기 제6 내지 제8 트랜지스터들이 갖는 제6 내지 제8 문턱전압들은 모두 음의 값을 가질 수 있으며, 상기 제6 내지 제8 문턱전압들의 절대값들은 상기 순서대로 작아질 수 있다.
예시적인 실시예들에 있어서, 제9 및 제10 문턱전압 조절 패턴들(864, 866)은 서로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 서로 실질적으로 동일한 두께를 가질 수 있다. 하지만, 제4 다이폴 막(914)이 예를 들어, 란탄 산화물 다이폴들을 포함함에 따라서, 상기 제7 트랜지스터의 문턱전압이 음의 방향으로 이동할 수 있으며, 이에 따라 상기 제7 트랜지스터의 상기 제7 문턱전압의 절대값이 상기 제8 트랜지스터의 상기 제8 문턱전압의 절대값보다 클 수 있다.
한편, 상기 제6 트랜지스터는 순차적으로 적층된 제7 및 제8 문턱전압 조절 패턴들(862, 872)을 포함할 수 있으며, 제7 및 제8 문턱전압 조절 패턴들(862, 872)은 각각 예를 들어, 티타늄 실리콘 질화물 및 티타늄 질화물을 포함할 수 있다. 상기 제6 트랜지스터가 일함수 금속의 확산 저지 특성이 우수한 티타늄 실리콘 질화물을 함유하는 제7 문턱전압 조절 패턴(862)을 포함함에 따라서, 절대값이 큰 상기 제6 문턱전압을 가질 수 있다.
도면 상에서는 제6 내지 제8 트랜지스터들이 일함수 금속 패턴을 포함하지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 채널들 사이의 거리에 따라 이들을 포함할 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 110: 희생막
112, 114: 제1, 제2 희생 라인 116: 제1 희생 패턴
120: 반도체 막 122, 124: 제1, 제2 반도체 라인
126, 128, 422, 424, 426, 722, 724, 726: 제1 내지 제8 반도체 패턴
130, 430: 소자 분리 패턴
142, 144: 제1, 제2 더미 게이트 절연 패턴
152, 154: 제1, 제2 더미 게이트 전극
162, 164: 제1, 제2 더미 게이트 마스크
172, 174: 제1, 제2 더미 게이트 구조물
182, 184, 482, 484, 486, 782, 784, 786: 제1 내지 제8 게이트 스페이서
190, 232, 234: 제1 내지 제3 개구 200, 500, 800: 내부 스페이서
212, 214, 512, 514, 516, 812, 814, 816: 제1 내지 제8 에피택시얼 막
220, 520: 절연막
242, 244, 542, 544, 546, 842, 844, 846: 제1 내지 제8 인터페이스 패턴
252, 254, 552, 554, 556, 852, 854, 856: 제1 내지 제8 고유전 패턴
262, 264, 294, 562, 564, 566, 862, 872, 864, 866: 제1 내지 제10 문턱전압 조절 패턴
272, 274, 572, 574, 576: 제1 내지 제5 일함수 금속 패턴
282, 284, 582, 584, 586, 882, 884, 886: 제1 내지 제8 게이트 구조물
304: 문턱전압 조절 패턴 구조물

Claims (20)

  1. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함하며,
    상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 다른 물질들을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제1 문턱전압 조절 패턴은 티타늄 질화물을 포함하고, 상기 제2 문턱전압 조절 패턴은 티타늄 실리콘 질화물을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 문턱전압 조절 패턴은 단일막으로 구성되고, 상기 제2 문턱전압 조절패턴은 이중막으로 구성되는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 문턱전압 조절 패턴은 티타늄 질화막을 포함하고, 상기 제2 문턱전압 조절 패턴은 순차적으로 적층된 티타늄 질화막 및 티타늄 실리콘 질화막을 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 게이트 절연 패턴은 순차적으로 적층된 제1 인터페이스 패턴 및 제1 고유전 패턴을 포함하고, 상기 제2 게이트 절연 패턴은 순차적으로 적층된 제2 인터페이스 패턴 및 제2 고유전 패턴을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2 게이트 절연 패턴은 상기 제2 인터페이스 패턴과 상기 제2 고유전 패턴 사이의 계면에 형성되어, 알루미늄 산화물 다이폴들(dipoles)을 포함하는 제2 다이폴 막을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 동일한 물질을 포함하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같은 반도체 장치.
  10. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들;
    상기 기판 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들; 및
    상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제3 문턱전압 조절 패턴, 및 제3 일함수 금속 패턴을 포함하는 제3 게이트 구조물을 구비하고, 상기 제2 문턱전압보다 큰 제3 문턱전압을 갖는 제3 트랜지스터를 포함하며,
    상기 각 제1 및 제3 문턱전압 조절 패턴들의 두께는 상기 제2 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  11. 제 10 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 동일한 제1 물질을 포함하고, 상기 제3 문턱전압 조절 패턴은 상기 제1 물질과 다른 제2 물질을 포함하는 반도체 장치.
  12. 제1 및 제2 영역들을 포함하는 기판 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 양의(positive) 제1 문턱전압을 갖는 제1 트랜지스터;
    상기 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 양의 제2 문턱전압을 갖는 제2 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들;
    상기 기판의 제2 영역 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들; 및
    상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴 및 제3 문턱전압 조절 패턴을 포함하는 제3 게이트 구조물을 구비하고, 음의(negative) 제3 문턱전압을 갖는 제3 트랜지스터를 포함하며,
    상기 제1 문턱전압 조절 패턴은 제1 물질을 포함하는 제1 패턴을 포함하고, 상기 제2 문턱전압 조절 패턴은 제2 물질을 포함하는 제2 패턴을 포함하며, 상기 제3 문턱전압 조절 패턴은 상기 제1 및 제2 패턴들을 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 물질은 티타늄 질화물을 포함하고, 상기 제2 물질은 티타늄 실리콘 질화물을 포함하는 반도체 장치.
  14. 제 12 항에 있어서, 상기 제2 문턱전압 조절 패턴은 상기 제1 패턴을 더 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제4 채널들;
    상기 기판의 제2 영역 상에 형성되어 상기 제4 채널들의 양측에 각각 연결된 제4 소스/드레인 층들; 및
    상기 제4 채널들을 둘러싸며, 상기 제4 채널들의 표면으로부터 순차적으로 적층된 제4 게이트 절연 패턴 및 제4 문턱전압 조절 패턴을 포함하는 제4 게이트 구조물을 구비하고, 상기 제3 문턱전압의 절대값보다 작은 절대값을 갖는 음의 제4 문턱전압을 갖는 제4 트랜지스터를 더 포함하며,
    상기 제4 문턱전압 조절 패턴은 상기 제1 패턴을 포함하는 반도체 장치.
  16. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하며,
    상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  17. 제 16 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 다른 물질들을 포함하는 반도체 장치.
  18. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하며,
    상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같은 반도체 장치.
  19. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하며,
    상기 제1 채널들 사이에 형성된 상기 제1 일함수 패턴 부분의 상기 수직 방향으로의 두께는 상기 제1 문턱전압 조절 패턴의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 적층된 상기 제1 일함수 금속 패턴 부분의 수평 방향으로의 두께보다 작은 반도체 장치.
  20. 제 19 항에 있어서, 상기 제1 채널들, 상기 제1 소스/드레인 층들, 및 상기 제1 게이트 구조물은 제1 트랜지스터를 정의하며,
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하는 제2 트랜지스터를 더 포함하는 반도체 장치.
KR1020170119813A 2017-09-18 2017-09-18 반도체 장치 KR102316293B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020170119813A KR102316293B1 (ko) 2017-09-18 2017-09-18 반도체 장치
US16/040,807 US10381490B2 (en) 2017-09-18 2018-07-20 Semiconductor devices
SG10201807790YA SG10201807790YA (en) 2017-09-18 2018-09-10 Semiconductor devices
CN201811085088.6A CN109524468B (zh) 2017-09-18 2018-09-18 半导体器件
US16/532,645 US10923602B2 (en) 2017-09-18 2019-08-06 Semiconductor devices
US17/134,611 US11411124B2 (en) 2017-09-18 2020-12-28 Semiconductor devices
US17/863,127 US11784260B2 (en) 2017-09-18 2022-07-12 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170119813A KR102316293B1 (ko) 2017-09-18 2017-09-18 반도체 장치

Publications (2)

Publication Number Publication Date
KR20190031855A KR20190031855A (ko) 2019-03-27
KR102316293B1 true KR102316293B1 (ko) 2021-10-22

Family

ID=65720886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170119813A KR102316293B1 (ko) 2017-09-18 2017-09-18 반도체 장치

Country Status (4)

Country Link
US (4) US10381490B2 (ko)
KR (1) KR102316293B1 (ko)
CN (1) CN109524468B (ko)
SG (1) SG10201807790YA (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316293B1 (ko) 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US11062959B2 (en) * 2018-03-19 2021-07-13 International Business Machines Corporation Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors
CN110970432A (zh) * 2018-09-28 2020-04-07 芯恩（青岛）集成电路有限公司 全包围栅纳米片互补反相器结构及其制造方法
KR102718980B1 (ko) 2019-05-13 2024-10-18 삼성전자주식회사 집적회로 소자
US11133305B2 (en) * 2019-05-15 2021-09-28 International Business Machines Corporation Nanosheet P-type transistor with oxygen reservoir
US11245022B2 (en) 2019-05-24 2022-02-08 Applied Materials, Inc. Integrated dipole flow for transistor
US11862637B2 (en) * 2019-06-19 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tie off device
KR20210011558A (ko) 2019-07-22 2021-02-02 삼성전자주식회사 반도체 소자
WO2021048995A1 (ja) * 2019-09-13 2021-03-18 株式会社日立ハイテク 半導体装置の製造方法及びプラズマ処理装置
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
US20210118874A1 (en) * 2019-10-21 2021-04-22 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US20210126018A1 (en) * 2019-10-24 2021-04-29 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US11502168B2 (en) * 2019-10-30 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning threshold voltage in nanosheet transitor devices
US11410889B2 (en) * 2019-12-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11152264B2 (en) * 2020-01-08 2021-10-19 International Business Machines Corporation Multi-Vt scheme with same dipole thickness for gate-all-around transistors
US11183584B2 (en) * 2020-01-17 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11610822B2 (en) * 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
CN113130483A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体结构
US11594614B2 (en) * 2020-03-30 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. P-metal gate first gate replacement process for multigate devices
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
DE102021108598A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
US12015066B2 (en) * 2020-06-17 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Triple layer high-k gate dielectric stack for workfunction engineering
US11735669B2 (en) * 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11810960B2 (en) * 2020-07-31 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures in semiconductor devices
CN112185892B (zh) * 2020-09-09 2023-04-07 中国科学院微电子研究所 一种半导体器件及其制作方法、集成电路以及电子设备
KR20220034574A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 소자
US11791216B2 (en) * 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
US20220093596A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having common metal gates and having gate dielectrics with a dipole layer
US20220093648A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having additive metal gates and gate dielectrics with a dipole layer
US11728401B2 (en) * 2020-10-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US20220199620A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Ribbon or wire transistor stack with selective dipole threshold voltage shifter
US11387342B1 (en) 2020-12-18 2022-07-12 International Business Machines Corporation Multi threshold voltage for nanosheet
US20220199472A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Dipole threshold voltage tuning for high voltage transistor stacks
CN112687626B (zh) * 2020-12-24 2023-01-03 中国科学院微电子研究所 一种cfet结构、其制备方法以及应用其的半导体器件
CN114883408A (zh) * 2021-02-05 2022-08-09 北方集成电路技术创新中心(北京)有限公司 半导体结构及其形成方法
US12087771B2 (en) * 2021-03-31 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning gate scheme for nanosheet rule scaling
US11784225B2 (en) * 2021-08-30 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure, method of forming stacked unit layers and method of forming stacked two-dimensional material layers
US20230071699A1 (en) * 2021-09-09 2023-03-09 Intel Corporation Gate end cap and boundary placement in transistor structures for n-metal oxide semiconductor (n-mos) performance tuning
US20230209799A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Sram with dipole dopant threshold voltage modulation for greater read stability
US12112951B2 (en) 2022-02-17 2024-10-08 Applied Materials, Inc. Integrated dipole region for transistor
CN118540934A (zh) * 2023-02-23 2024-08-23 北京超弦存储器研究院 一种3d堆叠的半导体器件及其制造方法、电子设备
US20240332008A1 (en) * 2023-03-27 2024-10-03 Applied Materials, Inc. Integrated dipole region for transistor

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995034916A1 (fr) * 1994-06-15 1995-12-21 Seiko Epson Corporation Fabrication d'un equipement a semi-conducteurs a couches minces, equipement a semi-conducteurs a couches minces, afficheur a cristaux liquides et equipement electronique
US6448590B1 (en) * 2000-10-24 2002-09-10 International Business Machines Corporation Multiple threshold voltage FET using multiple work-function gate materials
US6861712B2 (en) * 2003-01-15 2005-03-01 Sharp Laboratories Of America, Inc. MOSFET threshold voltage tuning with metal gate stack control
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US20060214233A1 (en) * 2005-03-22 2006-09-28 Ananthanarayanan Hari P FinFET semiconductor device
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US7488656B2 (en) * 2005-04-29 2009-02-10 International Business Machines Corporation Removal of charged defects from metal oxide-gate stacks
US7385251B2 (en) * 2006-01-18 2008-06-10 International Business Machines Corporation Area-efficient gated diode structure and method of forming same
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
KR20120103676A (ko) * 2009-12-04 2012-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2012156237A (ja) * 2011-01-25 2012-08-16 Toshiba Corp 半導体記憶装置の製造方法、及び半導体記憶装置
US9082702B2 (en) 2012-02-27 2015-07-14 Applied Materials, Inc. Atomic layer deposition methods for metal gate electrodes
US9105498B2 (en) * 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering
KR20130127257A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9496143B2 (en) 2012-11-06 2016-11-15 Globalfoundries Inc. Metal gate structure for midgap semiconductor device and method of making same
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104425384B (zh) * 2013-09-10 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102128450B1 (ko) * 2013-11-12 2020-06-30 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9219155B2 (en) * 2013-12-16 2015-12-22 Intel Corporation Multi-threshold voltage devices and associated techniques and configurations
CN104766823A (zh) * 2014-01-07 2015-07-08 中国科学院微电子研究所 半导体器件制造方法
US10276562B2 (en) 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
US9570579B2 (en) * 2014-02-19 2017-02-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function
US9620591B2 (en) * 2014-02-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function and multi-valued channel doping of nanowire transistors to improve drive current
US9576952B2 (en) * 2014-02-25 2017-02-21 Globalfoundries Inc. Integrated circuits with varying gate structures and fabrication methods
US9362180B2 (en) * 2014-02-25 2016-06-07 Globalfoundries Inc. Integrated circuit having multiple threshold voltages
US9455201B2 (en) * 2014-02-25 2016-09-27 Globalfoundries Inc. Integration method for fabrication of metal gate based multiple threshold voltage devices and circuits
US10109534B2 (en) * 2014-03-14 2018-10-23 Applied Materials, Inc. Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
US9330938B2 (en) * 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
US9922880B2 (en) 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
CN105826265B (zh) * 2015-01-09 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102211254B1 (ko) 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI635535B (zh) 2015-03-10 2018-09-11 聯華電子股份有限公司 具有不同臨界電壓的金屬閘極的半導體製程及半導體結構
US9466610B1 (en) 2015-03-24 2016-10-11 Macronix International Co., Ltd. Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof
KR102358318B1 (ko) 2015-06-04 2022-02-04 삼성전자주식회사 멀티 일함수 게이트 패턴들을 갖는 반도체 소자
KR102290685B1 (ko) 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US9613959B2 (en) * 2015-07-28 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming metal gate to mitigate antenna defect
CN106409677B (zh) * 2015-07-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102286112B1 (ko) 2015-10-21 2021-08-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US10490643B2 (en) 2015-11-24 2019-11-26 United Microelectronics Corp. Semiconductor device and method for fabricating the same
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US10068901B2 (en) 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
KR102476143B1 (ko) 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR102374052B1 (ko) * 2016-02-26 2022-03-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US9899264B2 (en) * 2016-06-30 2018-02-20 International Business Machines Corporation Integrated metal gate CMOS devices
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
KR102490696B1 (ko) * 2016-11-07 2023-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10553583B2 (en) * 2017-08-28 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary region for high-k-metal-gate(HKMG) integration technology
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US10600695B2 (en) * 2018-05-22 2020-03-24 International Business Machines Corporation Channel strain formation in vertical transport FETS with dummy stressor materials
US10629752B1 (en) * 2018-10-11 2020-04-21 Applied Materials, Inc. Gate all-around device
US10763177B1 (en) * 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US11075280B2 (en) * 2019-04-17 2021-07-27 International Business Machines Corporation Self-aligned gate and junction for VTFET
KR20210028759A (ko) * 2019-09-03 2021-03-15 삼성전자주식회사 반도체 장치
WO2021048995A1 (ja) * 2019-09-13 2021-03-18 株式会社日立ハイテク 半導体装置の製造方法及びプラズマ処理装置
US11374090B2 (en) * 2019-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11257815B2 (en) * 2019-10-31 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Work function design to increase density of nanosheet devices
US11133217B1 (en) * 2020-03-27 2021-09-28 International Business Machines Corporation Late gate cut with optimized contact trench size
US11699735B2 (en) * 2020-06-05 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11699736B2 (en) * 2020-06-25 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11563083B2 (en) * 2020-08-14 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Dual side contact structures in semiconductor devices
US11658216B2 (en) * 2021-01-14 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gate boundary isolation
JP2024510769A (ja) * 2021-03-23 2024-03-11 長江存儲科技有限責任公司 ３次元ｎａｎｄメモリおよびその製造方法
US20220310655A1 (en) * 2021-03-29 2022-09-29 Sandisk Technologies Llc Memory device including a ferroelectric semiconductor channel and methods of forming the same
US20220406909A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with dual silicide and method
US11849578B2 (en) * 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof
KR20230046013A (ko) * 2021-09-29 2023-04-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US10923602B2 (en) 2021-02-16
CN109524468A (zh) 2019-03-26
US10381490B2 (en) 2019-08-13
KR20190031855A (ko) 2019-03-27
US20190088798A1 (en) 2019-03-21
US20200035842A1 (en) 2020-01-30
US20210151610A1 (en) 2021-05-20
US11411124B2 (en) 2022-08-09
US20220352389A1 (en) 2022-11-03
US11784260B2 (en) 2023-10-10
CN109524468B (zh) 2023-12-15
SG10201807790YA (en) 2019-04-29

Similar Documents

Publication Publication Date Title
KR102316293B1 (ko) 반도체 장치
US12051722B2 (en) Semiconductor devices
US11923456B2 (en) Semiconductor devices
US11515391B2 (en) Semiconductor device
US11710736B2 (en) Semiconductor device and method of manufacturing the same
US10181510B2 (en) Semiconductor device and method for fabricating the same
KR102353251B1 (ko) 반도체 장치 및 그 제조 방법
US10043803B2 (en) Semiconductor device having gate electrodes with stacked metal layers
KR102326112B1 (ko) 반도체 소자
KR20210104294A (ko) 반도체 장치 및 그 제조 방법
US10790282B2 (en) Semiconductor devices
CN111199884B (zh) 一种半导体器件及其形成方法
US20240145567A1 (en) Semiconducter device and fabricating method thereof
KR102554708B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant