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KR20210057351A - 커패시터를 포함하는 반도체 메모리 장치 - Google Patents

커패시터를 포함하는 반도체 메모리 장치 Download PDF

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KR20210057351A
KR20210057351A KR1020190144018A KR20190144018A KR20210057351A KR 20210057351 A KR20210057351 A KR 20210057351A KR 1020190144018 A KR1020190144018 A KR 1020190144018A KR 20190144018 A KR20190144018 A KR 20190144018A KR 20210057351 A KR20210057351 A KR 20210057351A
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KR
South Korea
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electrode
structures
region
memory device
electrode separation
Prior art date
Application number
KR1020190144018A
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English (en)
Inventor
윤경화
김찬호
강동구
임봉순
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/038,521 priority patent/US11527473B2/en
Priority to EP20202906.2A priority patent/EP3823022A3/en
Priority to CN202011200219.8A priority patent/CN112864165A/zh
Priority to JP2020187753A priority patent/JP2021077893A/ja
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Abstract

반도체 메모리 장치가 개시된다. 몇몇 실시예에 따른 반도체 메모리 장치는 기판 상에 배치되어 복수의 주변회로를 포함하는 주변 로직 구조체, 주변 로직 구조체 상면에 배치되는 수평 반도체층, 수평 반도체층 상에 제1방향으로 몰드층과 전극 패드가 교대로 적층되는 복수의 적층 구조체들, 제1방향 및 제2방향으로 연장되어, 복수의 적층 구조체들을 분리하여 상기 수평반도체와 연결되는 복수의 전극 분리 영역, 주변 영역에서 상기 복수의 적층 구조체들을 제1방향으로 관통하여, 일측이 관통 채널 컨택과 연결되는 복수의 관통 구조체를 포함하고, 각 전극 패드는 복수의 전극 분리 영역 중 적어도 하나 또는 복수의 관통 구조체 중 적어도 하나와 커패시턴스를 형성할 수 있다.

Description

커패시터를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLDUING CAPACITOR}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로, 커패시터를 포함하고, 신뢰성 및 집적도가 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 메모리 장치들이 제안되고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 몇몇 실시예에 따른 일 태양(aspect)은 기판 상에 배치되어 복수의 주변회로를 포함하는 주변 로직 구조체, 주변 로직 구조체 상면에 배치되는 수평 반도체층, 수평 반도체층 상에 제1방향으로 몰드층과 전극 패드가 교대로 적층되는 복수의 적층 구조체들, 제1방향 및 제2방향으로 연장되어, 복수의 적층 구조체들을 분리하여 상기 수평반도체와 연결되는 복수의 전극 분리 영역, 주변 영역에서 상기 복수의 적층 구조체들을 제1방향으로 관통하여, 일측이 관통 채널 컨택과 연결되는 복수의 관통 구조체를 포함하고, 각 전극 패드는 복수의 전극 분리 영역 중 적어도 하나 또는 복수의 관통 구조체 중 적어도 하나와 커패시턴스를 형성할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 몇몇 실시예에 따른 일 태양(aspect)은 수평 반도체층 상에 몰드층과 전극 패드가 제1 방향으로 교대로 적층되어 메모리 셀 어레이 영역과 주변 영역을 포함하는 복수의 적층 구조체, 제2방향으로 연장되고 제3방향으로 서로 이격되어 복수의 적층 구조체를 분리하는 복수의 전극 분리 영역, 인접한 적어도 두 개의 전극 분리 영역들 사이에 주변 영역에서 제1 방향으로 적층 구조체를 관통하고 일측이 관통 채널 컨택에 연결되는 복수의 관통 구조체를 포함하고, 주변 영역에서의 복수의 적층 구조체는 제2방향 및 제3방향으로 동일한 너비로 적층될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 몇몇 실시예에 따른 일 태양(aspect)은 수평 반도체 상에 몰드층과 전극 패드가 교대로 배치된 적어도 하나의 주변 영역, 각각이 주변 영역을 워드라인 방향 및 수직으로 연장되어 서로 이격 배치되는 복수의 전극 분리 영역, 복수의 전극 분리 영역 중 서로 인접한 두 개의 전극 분리 영역 사이에 배치된 몰드영역 및 각각이 몰드영역을 수직으로 관통하는 복수의 관통 구조체를 포함하고, 전극 패드는 각각이 복수의 관통 구조체 또는 복수의 전극 분리 영역 중 적어도 하나와 커패시터를 형성할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 블록도이다.
도 2는 몇몇 실시예들에 따른 3차원 반도체 장치를 간략히 나타내는 사시도이다.
도 3은 몇몇 실시예들에 따른 3차원 반도체 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4는 몇몇 실시예에 따라 3차원 반도체 장치를 나타낸 레이아웃도이다.
도 5a 및 도 5b는 몇몇 실시예에 따라 도 4에 도시된 복수의 적층 구조체 중의 일부를 나타내는 평면도이다.
도 6은 도 4에 도시된 어느 하나의 적층 구조체를 나타내는 평면도이다.
도 7은 도 6에 도시된 A-A'를 따라 절단한 단면도이다.
도 8a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이다.
도 8b는 도 8a에 도시된 B1-B1'를 따라 절단한 단면도이다.
도 9a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이다.
도 9b는 도 9a에 도시된 B2-B2'를 따라 절단한 단면도이다.
도 10a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이다.
도 10b는 도 10a에 도시된 B3-B3'를 따라 절단한 단면도이다.
도 10c는 도 10a에 도시된 B3-B3'를 따라 절단한 단면도이다.
도 11은 도 1에 도시된 주변회로의 예시적 실시예를 나타낸 도면이다.
도 12는 몇몇 실시예에 따른 3차원 반도체 장치를 포함한 저장 장치를 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)을 포함할 수 있다.
반도체 메모리 장치(10)는 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등을 포함할 수 있으나, 실시예들이 이러한 예시들에 제한되는 것은 아니다.
이하에서는 반도체 장치(1)가 수직형 낸드 플래시 메모리(VNAND)인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에따른 실시예들이 이러한 예시에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 따른 실시예들은 앞서 설명한 비휘발성 메모리들에 얼마든지 적용 가능하다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)는 평면적 관점에서 오버랩될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 COP(Cell Over Peri) 구조를 가질 수 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치되는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3을 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 4는 몇몇 실시예에 따라 반도체 메모리 장치를 나타낸 레이아웃도이고, 도 5a 및 도 5b는 몇몇 실시예에 따라 도 4에 도시된 복수의 적층 구조체 중의 일부를 나타내는 평면도이다. 도 6은 도 4에 도시된 어느 하나의 적층 구조체를 나타내는 평면도이고, 도 7은 도 6에 도시된 A-A'를 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치(10)는 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 적어도 하나 이상의 주변 회로(TR) 및 복수의 하부 연결 배선체(116)를 포함할 수 있다. 주변 회로(TR)은 기판 상에 형성될 수 있다. 몇몇 실시예에 따라 주변 회로(TR)는 도 1의 페이지 버퍼에 포함될 수도 있고, 로우 디코더에 포함될 수도 있다. 주변 회로(TR)에 대한 예시적 실시예는 도 13에서 보다 구체적으로 설명한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
주변 로직 절연막(110)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(110)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(116)는 주변 로직 절연막(110) 내에 형성될 수 있다. 하부 연결 배선체(116)는 복수의 배선 라인을 포함할 수 있다. 하부 연결 배선체(116)는 각각이 적어도 하나의 배선 라인이 배치된 복수 개의 층을 포함할 수 있다. 하부 연결 배선체(116)는 주변 회로(TR)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상의 복수의 수평 반도체층(150)와, 각각의 수평 반도체층(150) 상의 복수의 적층 구조체들(ST0, ST1, ST2, ST3)을 포함할 수 있다.
복수의 수평 반도체층(150)은 주변 로직 구조체(PS) 상에 배치될 수 있다. 각각의 수평 반도체층(150)은 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB)와, 하부 지지 반도체층(LSB) 상의 공통 소오스 플레이트(CSP)를 포함할 수 있다. 수평 반도체층(150)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다.
공통 소오스 플레이트(CSP)는 도 3의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
도시된 것과 달리, 각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB) 없이, 전체적으로 공통 소오스 플레이트(CSP)일 수 있다.
또한, 도시된 것과 달리, 2차원적인 평면 형태의 공통 소오스 플레이트가 아니라, D2 방향으로 길게 연장되는 라인 형태의 공통 소오스 라인이 수평 반도체층(150) 내에 형성될 수도 있다.
충진 절연막은 주변 로직 구조체(PS) 상에 형성될 수 있다. 충진 절연막은 각각의 수평 반도체층(150) 사이를 채울 수 있다. 충진 절연막는 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
각각의 수평 반도체층(150) 상에, 복수의 적층 구조체(ST0, ST1, ST2, ST3)가 배치될 수 있다. 복수의 적층 구조체(ST0, ST1, ST2, ST3)는 D1 방향을 따라 서로 이격되어 배열될 수 있다.
도 4에서, 각각의 수평 반도체층(150) 상에 배치된 적층 구조체는 4개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 수평 반도체층(150) 상에, 2개 이상의 적층 구조체가 배열될 수 있다.
각각의 수평 반도체층(150) 상에, 적층 구조체(ST0, ST1, ST2, ST3)는 메모리 셀 어레이 영역(MCR)과 주변 영역(FR)을 포함할 수 있다. 메모리 셀 어레이 영역(MCR)은 도 1의 메모리 셀 어레이(20)에 해당하고, 주변 영역(FR)은 주변 회로(30)에 이용되는 커패시터가 형성되는 커패시턴스 영역일 수 있다.
몇몇 실시예에 따른 적층 구조체는 도 5a와 같이, 하나의 적층 구조체(ST0) 내에 하나의 메모리 셀 어레이 영역(MCR0)과 적어도 하나의 주변 영역(FR0)을 포함할 수 있다.
주변 영역(FR)은 D2방향(워드라인 방향)으로 연장되면서, 메모리 셀 어레이 영역(MCR)에서 D1방향(비트라인 방향)으로 소정의 거리(D)로 이격되어 배치될 수 있다.
본 예시적 실시예에서 주변 영역(FR0)은 기설정된 용량의 커패시터를 형성하여 메모리 셀 어레이 영역(MCR0)에 대한 주변회로에 전기적으로 연결될 수 있다.
몇몇 실시예에 따른 적층 구조체는 도 5b와 같이, 적층 구조체(ST0)는 적어도 두 개의 메모리 셀 어레이 영역(MCR0)과 적어도 하나의 주변 영역(FR0)을 포함할 수 있다.
주변 영역(FR)은 D2방향(워드라인 방향)으로 연장되면서, 메모리 셀 어레이 영역(MCR)에서 D1방향(비트라인 방향)으로 소정의 거리로 이격되어 배치될 수 있다.
본 예시적 실시예에서 주변 영역(FR0)은 기설정된 용량의 커패시터를 형성하여 적어도 두 개의 메모리 셀 어레이 영역(MCR0, MCR1)에 대한 주변회로에 전기적으로 연결될 수 있다. 즉, 몇몇 실시예에 따라 메모리 셀 어레이 영역(MCR0)과 메모리 셀 어레이 영역(MCR1)은 주변 영역(FR0)의 커패시터에 전기적으로 각각 연결되어 서로 배타적으로 이용할 수 있다.
본 예시적 실시예에서 주변 영역(FR1)은 기설정된 용량의 커패시터를 형성하여 적어도 두 개의 메모리 셀 어레이 영역(MCR1, MCR2)에 대한 주변회로에 전기적으로 연결될 수 있다. 즉, 몇몇 실시예에 따라 메모리 셀 어레이 영역(MCR1)과 메모리 셀 어레이 영역(MCR2)은 주변 영역(FR1)의 커패시터에 전기적으로 각각 연결되어 서로 배타적으로 이용할 수 있다.
도시하지는 아니하였으나, 주변 영역(FR)은 하나의 메모리 셀 영역(MCR) 당 복수 개 포함될 수도 있다. 예시적 실시예로, 하나의 메모리 셀 영역에 인접하여 2 개의 주변 영역이 이격 배치된다고 가정하면, 하나의 메모리 셀 영역(MCR) 당 제1용량의 제1 주변 영역(FR A) 및 제2 용량의 제2 주변 영역(FR B)을 포함하여, 메모리 셀 영역(MCR) 하부 주변 회로(30)는 필요한 커패시터 용량에 따라 제1 주변영역(FR A)에 연결될 수도 있고 제2 주변 영역(FR B)에 연결될 수도 있으며, 제1 주변영역(FR A)과 제2 주변 영역(FR B)에 병합 연결(직렬 연결 또는 병렬 연결 등)될 수도 있다.
도 6 및 도 7을 참고하여, 본 발명의 3차원 반도체 장치에 관한 이하의 설명은 제1 적층 구조체(ST1)를 중심으로 설명한다. 제1 적층 구조체(ST1)에 관한 설명이 제2 적층 구조체(ST2), 제3 적층 구조체(ST3) 및 제4 적층 구조체(ST0)에 적용될 수 있음은 자명하다.
적층 구조체는 메모리 셀 어레이 영역(MCR) 및 주변 영역(FR)을 포함한다. 적층 구조체(ST), 즉, 메모리 셀 어레이 영역(MCR) 및 주변 영역(FR) 각각은 D3 방향으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)를 포함할 수 있다. 제1 적층 구조체(ST1)는 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7) 사이에 배치된 전극간 절연막(ILD)를 포함할 수 있다. 제1 적층 구조체(ST1)는 7개의 전극 패드를 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
메모리 셀 어레이 영역(MCR)에서, D3 방향으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)는 도 3에서 설명한 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극을 포함할 수 있다. 또한, D3 방향으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)는 메모리 셀들(MCT)의 워드 라인을 포함할 수 있다.
예를 들어, 제1 적층 구조체(ST1)은 D3 방향으로 서로 인접하는 제4 전극 패드(EP4) 및 제5 전극 패드(EP5)를 포함할 수 있다. 제5 전극 패드(EP5)는 제4 전극 패드(EP4) 상에 배치될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 D1 방향으로 돌출될 수 있다. 즉, 제2 적층 구조체(ST2)를 바라보는 제4 전극 패드(EP4)의 제1 측벽과, 제5 전극 패드(EP5)의 제1 측벽은 D1 방향으로 소정의 폭으로 이격될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 D2 방향으로 돌출될 수 있다. D2방향에서, 제4 전극 패드(EP4)의 제2 측벽과, 제5 전극 패드(EP5)의 제2 측벽은 소정의 폭으로 이격될 수 있다.
몇몇 실시예에 따라 D1방향의 폭과 D2방향의 폭은 같을 수도 있고, 또는 다를 수도 있다.
제1 적층 구조체(ST1)는 셀 영역(CR)과, 셀 영역(CR)로부터 D1 방향으로 연장되는 제1 셀 연장 영역(CER1)을 포함할 수 있다. 또한, 제1 적층 구조체(ST1)는 셀 영역(CR)으로부터 D2 방향으로 연장되는 제2 셀 연장 영역(CER2)를 포함할 수 있다.
복수의 전극 분리 영역(WLC)은 제1 적층 구조체(ST1)에 배치될 수 있다. 각각의 전극 분리 영역(WLC)은 D2 방향으로 연장될 수 있다.
제1 적층 구조체(ST1)는 복수의 전극 분리 트렌치(EST)를 포함할 수 있다. 각각의 전극 분리 영역(WLC)은 각각의 전극 분리 트렌치(EST)를 채울 수 있다.
일 예로, 각각의 전극 분리 영역(WLC)은 전극 분리 트렌치(EST)를 채우는 절연 물질을 포함할 수 있다. 전극 분리 영역(WLC)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
다른 예로, 전극 분리 영역(WLC)은 전극 분리 트렌치(EST)의 측벽을 따라 형성되는 라이너와, 전극 분리 트렌치(EST)를 채우는 라이너 상의 필링막을 포함할 수도 있다. 일 예로, 라이너는 절연 물질을 포함할 수 있고, 필링막은 도전성 물질을 포함할 수 있다. 다른 예로, 라이너는 도전성 물질을 포함할 수 있고, 필링막은 절연 물질을 포함할 수 있다.
일 예로, 각각의 전극 분리 영역(WLC)은 전극 분리 트렌치(EST)를 채우는 절연 물질을 포함하지 않을 수 있다. 각각의 전극 분리 영역(WLC)은 전극 분리 트렌치(EST)에 도전성 물질로 채워질 수도 있다.
전극 분리 영역(WLC)은 제1 셀 연장 영역(CER1) 내에는 배치되지 않을 수 있다. 전극 분리 영역(WLC)이 형성된 전극 분리 트렌치(EST)는 워드 라인(도 3의 WLn)을 형성하는 리플레이스먼트(replacement) 공정에 사용된다. 즉, 전극 분리 트렌치(EST)을 이용하여 몰드막의 일부를 제거하고, 몰드막이 제거된 부분에 워드 라인을 형성한다.
메모리 셀 영역(MCR)에서, 전극 분리 트렌치(EST)을 이용하여 몰드막이 제거될 때, 제1 셀 연장 영역(CER1)의 몰드막이 모두 제거되지 않는다. 따라서, 제1 셀 연장 영역(CER1)은 제거되지 않고 남은 몰드막이 남아있게 된다. 제1 셀 연장 영역(CER1)은 D2 방향으로 연장되는 제1 몰드 영역(EP_M1)을 포함한다. 즉, 제1 적층 구조체(ST1)는 셀 영역(CR)의 D1 방향으로의 양측에 배치되는 제1 몰드 영역(EP_M1)을 포함한다.
몇몇 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이 영역(MCR)에서, 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)는 전극 영역(EP_E)와, 제1 몰드 영역(EP_M1)을 포함할 수 있다. 전극 영역(EP_E)는 예를 들어, 텅스텐(W)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 각각의 전극 패드(EP)는 전극 영역(EP_E)와, 전극 영역(EP_E)의 D1 방향으로의 양측에 배치되는 제1 몰드 영역(EP_M1)을 포함할 수 있다. 전극 영역(EP_E)은 D2 방향으로 연장되는 복수의 전극 분리 영역(WLC)에 의해 분리될 수 있다. 제1 몰드 영역(EP_M1)은 전극 영역(EP_E)로부터 D1 방향으로 연장될 수 있다.
복수의 전극 분리 영역(WLC)은 D1 방향으로 서로 이격된 제1 전극 분리 영역 및 제2 전극 분리 영역을 포함할 수 있다. 이 때, 전극 영역(EP_E)은 제1 전극 분리 영역 및 제2 전극 분리 영역 사이에 배치될 수 있다. 전극 영역(EP_E)의 일부는 제1 전극 분리 영역 및 제2 전극 분리 영역 사이 이외의 영역에 위치할 수 있다.
메모리 셀 어레이 영역에서, 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)에 포함된 제1 몰드 영역(EP_M1)의 D1 방향으로의 폭은 주변 로직 구조체(PS)에서 D3 방향으로 멀어짐에 따라 감소할 수 있다. 예를 들어, 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 D1 방향으로의 폭은 제5 전극 패드(EP)에 포함된 제1 몰드 영역(EP_M1)의 D1 방향으로의 폭보다 크다.
예를 들어, 메모리 셀 어레이 영역(MCR)에서 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)은 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)보다 D1 방향으로 소정의 폭만큼 돌출될 수 있다.
메모리 셀 어레이 영역(MCR)에서 제2 적층 구조체(ST2)를 바라보는 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 측벽과, 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)의 측벽은 D1 방향으로 소정의 폭만큼 이격될 수 있다.
메모리 셀 어레이 영역(MCR)에서 제1 적층 구조체(ST1)의 계단식 구조의 측벽 프로파일은 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)에 포함된 제1 몰드 영역(EP_M1)에 의해 정의될 수 있다.
메모리 셀 어레이 영역(MCR)에서 제2 셀 연장 영역(CER2)은 제2 몰드 영역(EP_M2)을 포함할 수 있다. 예를 들어, 제4 전극 패드(EP4)에 포함된 제2 몰드 영역(EP_M2)은 제5 전극 패드(EP5)에 포함된 제2 몰드 영역(EP_M2)보다 D2 방향으로 소정의 폭만큼 돌출될 수 있다.
메모리 셀 어레이 영역(MCR)에서 제4 전극 패드(EP4)에 포함된 제2 몰드 영역(EP_M2)의 측벽과, 제5 전극 패드(EP5)에 포함된 제2 몰드 영역(EP_M2)의 측벽은 D2 방향으로 소정의 폭만큼 이격될 수 있다.
제1 몰드 영역(EP_M2) 및 제2 몰드 영역(EP_M2)은 각각 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
메모리 셀 어레이 영역(MCR)에서 인접하는 전극 분리 영역(WLC) 사이에, 제1 적층 구조체(ST1)를 관통하는 복수의 수직 구조체들(VS)이 배치될 수 있다. 각각의 수직 구조체(VS)들은 수평 반도체층(150)과 연결될 수 있다.
예를 들어, 수직 구조체들(VS) 중 메모리 셀의 채널 영역으로 사용되는 수직 구조체들(VS)은 수평 반도체층(150)에 포함된 공통 소오스 플레이트(CSP)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 구조체들(VS)는 금속 산화물 반도체 물질을 포함할 수도 있다. 수직 구조체(VS) 각각은 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)을 더 포함할 수 있다. 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)은 수직 구조체들(VS)의 하부에서 분리될 수 있다. 분리된 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL) 사이로, 컨택 지지막(CSB)가 배치될 수 있다. 컨택 지지막(CSB)은 공통 소오스 플레이트(CSP)와 수직 구조체들(VS)을 전기적으로 연결시킬 수 있다. 컨택 지지막(CSB)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치의 주변 영역에서, 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7)는 전극 영역(EP_E) 및 제3 몰드 영역을 포함할 수 있다. 전극 영역(EP_E)는 예를 들어, 텅스텐(W)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
주변 영역(FR)은 메모리 셀 어레이 영역(MCR)에서 D1방향(비트 라인 방향)으로 소정의 거리(D)만큼 이격되어 배치될 수 있다.
주변 영역(FR)은 메모리 셀 어레이 영역(MCR)과 달리, 제2 셀 연장 영역(CER1) 및 제2 셀 연장 영역(CER2)과 같은 구조가 형성되지 않을 수 있다. 도 7에 도시된 바와 같이, 적층되는 전극 패드의 측벽은 D3방향으로 계단구조(stiar)를 가지지 아니할 수 있다. 예를 들어 제4 전극 패드(EP4)의 측벽과, 제5 전극 패드(EP5)의 측벽은 D2 방향으로 이격 없이 동일한 길이를 가질 수 있다. 따라서 주변 영역(FR)의 D2 방향의 길이, 즉, 너비(W1)는 메모리 셀 어레이 영역(MCR)의 D2 방향의 전체 길이(CER2+CR+CER2)보다 좁을 수 있다. 주변 영역(FR)의 D1 방향의 길이, 즉, 폭(W2)은 메모리 셀 어레이 영역(MCR)의 D1 방향의 전체 길이(CER1+CR+CER1)보다 좁을 수 있다. 다시 말하면, 주변 영역(FR)의 워드라인 방향 길이(length)는 메모리 셀 영역(MCR)의 워드라인 방향 길이 이하의 길이를 가질 수 있다.
주변 영역(FR)은 적어도 두 개의 전극 분리 영역(WLC)을 포함할 수 있다. 주변 영역(FR)에서 전극 분리 영역(WLC)의 간격은 관통 구조체가 없는 경우의 전극 분리 영역(WLC)의 간격보다 넓다. 일 실시예에 따라, 주변 영역(FR)에서 인접한 전극 분리 영역(WLC)은 관통 구조체(THV)가 없는 경우의 전극 분리 영역(WLC)의 간격의 3배이상의 간격으로 이격될 수 있다. 관통 구조체(THV)가 없는 경우의 전극 분리 영역(WLC)의 간격은 예를 들면 수직 구조체(VS)가 배치된 경우의 간격(S1)과 동일할 수도 있다.
주변 영역(FR)은 인접한 전극 분리 영역(WLC) 사이에 복수의 관통 구조체를 포함할 수 있다. 복수의 관통 구조체(THV)는 몇몇 실시예에 따라 D2 방향으로 이격되어 적어도 하나 이상의 행(row)로 배치될 수도 있고, 몇몇 실시예에 따라 D1방향으로도 이격되어 적어도 하나 이상의 열(column)로 배치될 수도 있다. 또는 몇몇 실시예에 따라 D1방향 및 D2방향으로 각각 이격되어 적어도 둘 이상의 행과 열로 배치될 수도 있다.
관통 구조체를 형성하는 공정 방법은 관통 구조체(THV)를 리플레이스 공정보다 먼저 생성하는 제1 구조와 리플레이스 공정 후에 THV를 나중에 생성하는 제2 구조가 있다. 제1 구조는 인접한 전극 분리 영역(WLC) 사이에 먼저 관통 트렌치(THV_T)를 형성하고, 트렌치에 산화물을 침착(deposition)한 후 도전성 물질을 주입하여 관통 구조체 생성 후, 리플레이스먼트 공정을 하여 생성되는 구조이다. 제2 구조는 인접한 전극 분리 영역(WLC) 각각에 리플레이스먼트 공정 후, 관통 트렌치(THV_T)를 형성하고, 관통 트렌치(THV_T)에 도전성 물질을 주입하여 관통 구조체(THV)를 생성하는 구조이다.
제2구조에서의 인접한 전극 분리 영역(WLC)간의 간격은 제1 구조에서의 인접한 전극 분리 영역(WLC) 간의 간격보다 넓다. 제2구조에 의한 인접한 전극 분리 영역(WLC) 간의 간격이 넓기 때문에 리플레이스먼트 공정이 진행되어도, 전극 분리 영역(WLC) 중간 일부는 도전성 물질이 채워지지 않는 몰드 영역이 존재할 수 있다.
주변 영역(FR)에서, 관통 구조체(THV)는 제2구조에 의해 생성될 수 있다. 즉, 전극 분리 영역(WLC)은 리플레이스먼트(replacement) 공정에 사용될 수 있고, 관통 구조체(THV)는 주변 영역(FR) 내 전극 분리 영역(WLC)을 통한 리플레이스먼트 공정 이후 생성될 수 있다. 관통 구조체(THV)는 인접한 전극 분리 영역(WLC) 사이의 몰드층을 관통하여 배치될 수 있다. 상기 몰드층은 인접한 전극 분리 영역(WLC) 사이에서 D2방향으로 연장되어 배치된다.
제1 층간 절연막(151)은 수평 반도체층(150) 상에 형성될 수 있다. 제1 층간 절연막(151)은 메모리 셀 어레이 영역(MCR)의 적층 구조체 및 주변 영역(FR)의 적층 구조체(ST2)를 덮을 수 있다. 제1 층간 절연막(151)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(152) 및 제3 층간 절연막(153)은 제1 층간 절연막(151) 상에 순차적으로 형성될 수 있다. 전극 분리 영역(WLC)의 일부는 제2 층간 절연막(152)까지 연장될 수 있다.
비트 라인들(BL) 및 관통 채널 컨택 라인(TH_L)은 적층 구조체(ST1) 상에 배치될 수 있다. 비트 라인들(BL)은 D1 방향으로 길게 연장될 수 있다. 비트 라인들(BL)은 D1 방향은 복수의 수직 구조체들(VS) 중 적어도 하나와 전기적으로 연결될 수 있다.
관통 채널 컨택 라인(TH_L)은 D1방향으로 길게 연장될 수 있고, 제1 적층 구조체(ST0)에 속한 복수의 관통 구조체(THV1) 중 적어도 하나 및 제2 적층 구조체(ST1)에 속한 복수의 관통 구조체(THV1) 중 적어도 하나와 전기적으로 연결될 수 있다.
비트 라인들(BL) 및 관통 채널 컨택 라인(TH_L)은 제3 층간 절연막(153) 상에 형성될 수 있다. 비트 라인들(BL)은 비트 라인 패드(BL_PAD) 및 비트 라인 플러그(BL_PG)를 매개로 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
도시하지는 않았으나, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 복수의 관통 비아가 배치될 수 있다. 복수의 관통 비아는 D1 방향을 따라 서로 이격되어 배열될 수 있다.
관통 비아는 주변 로직 구조체(PS)의 주변 회로(TR)와 전기적으로 연결될 수 있다. 관통 비아는 관통 비아 연결 배선을 통해, 비트 라인들(BL)과 연결될 수 있다.
관통 비아는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통하지 않는다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 관통 비아(THV_PB)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이의 공간을 통과하여, 주변 회로(TR)와 전기적으로 연결될 수 있다.
도 8a 내지 도 10c는 주변 영역(FR) 중 도 6의 Y부분을 확대하여 도시한 것이다.
도 8a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이고, 도 8b는 도 8a에 도시된 B1-B1'를 따라 절단한 단면도이다. 설명의 편의를 위해 전극 분리 영역(WLC)사이에 D1 방향으로 하나의 열(row)로 일정한 간격으로 이격된 관통 구조체(THV)를 도시하였으나, 이는 예시적인 설명일 뿐, 인접한 전극 분리 영역(WLC) 사이에 복수의 열(row)로 배치된 수직 관통 구조체(THV)인 경우에도 적용될 수 있을 것이다.
도 8a 및 도 8b를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는, 주변 영역(FR)에서 적어도 두 개의 전극 분리 영역(WLC) 및 인접한 전극 분리 영역(WLC) 사이에 D2방향으로 서로 이격되어 배치되는 복수의 관통 구조체(THV)를 포함할 수 있다.
주변 영역(FR)은 전극 분리 영역(WLC) 및 복수의 관통 구조체(THV)를 포함할 수 있다. 전극 분리 영역(WLC)에는 도전성 패턴 및 도전성 패턴의 양측면을 감싸는 스페이서(WLCI)가 형성될 수 있다. 전극 분리 영역(WLC)은 D3방향 및 D2방향으로 연장되며 D1방향으로 W3만큼 이격되어 배치될 수 있다. 전극 분리 영역의 도전성 패턴은 일측은 전극 분리 영역 플러그(WLC_PG) 및 전극 분리 패드(WLC_PD)를 통해 전극 분리 영역 컨택 라인(WLCL)에 연결되고 타측은 공통 전극 플레이트(CSP)에 연결될 수 있다.
관통 구조체(THV)는 인접하는 전극 분리 영역(WLC) 사이에서 D2방향으로 소정의 간격으로 일정하게 이격되며 적어도 하나의 행으로 배치될 수 있다. 관통 구조체는 각 전극 분리 영역(WLC)에서 D1방향으로 W4만큼 이격되어 배치될 수 있다. 관통 구조체는 일측이 관통 채널 컨택 라인(TH_L)에 연결되고 타측은 주변 로직 구조체(PS) 내 배선 라인(116)에 연결될 수 있다.
관통 채널 컨택 라인(TH_L)을 통해 제1전압이 인가되면, 각각의 전극 패드(EP1 내지 EP7)는 관통 절연막(THI)이 없는 관통 구조체(THV)에 접합되므로 전극 패드(EP1 내지 EP7)에도 제1전압이 인가된다. 예시적 실시 예에 따르면 제1전압은 입력 전원전압(Power, VDD) 또는 접지 전압(GND)일 수 있다.
전극 분리 영역(WLC)은 스페이서(WLCI)로 인해 전극 패드(EP1 내지 EP7)와 전기적으로 차단되므로, 전극 분리 영역 컨택 라인(WLCL)를 통해 제2전압이 인가된다. 예시적 실시 예에 따르면 제2전압은 접지 전압 또는 입력 전원전압일 수 있다.
제1 전압 및 제2 전압은 서로 다른 전압으로, 제1전압과 제2전압이 각각 인가되면, 스페이서(WLCI)을 기준으로 각각 전극 패드(EP1 내지 EP7)와 전극 분리 영역의 도전성 패턴(WLC) 사이에 커패시턴스가 형성된다. 적층된 전극 패드의 수만큼 커패시턴스의 용량은 증가할 수 있다. 상기 커패시터는 배선 라인(116)을 통해 주변 회로에 연결될 수 있다.
도 9a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이고, 도 9b는 도 9a에 도시된 B2-B2'를 따라 절단한 단면도이다.
도 9a 및 도 9b를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는, 주변 영역(FR)에서 적어도 두 개의 전극 분리 영역(WLC) 및 인접한 전극 분리 영역(WLC) 사이에 D2방향으로 서로 이격되어 배치되는 복수의 관통 구조체(THV)를 포함할 수 있다.
주변 영역(FR)은 전극 분리 영역(WLC) 및 복수의 관통 구조체(THV)를 포함할 수 있다. 전극 분리 영역(WLC)에는 도전성 패턴이 형성될 수 있다. 전극 분리 영역(WLC)은 D3방향 및 D2방향으로 연장되며 D1방향으로 W3만큼 이격되어 배치될 수 있다. 전극 분리 영역의 도전성 패턴은 일측은 전극 분리 영역 플러그(WLC_PG) 및 전극 분리 패드(WLC_PD)를 통해 전극 분리 영역 컨택 라인(WLCL)에 연결되고 타측은 공통 전극 플레이트(CSP)에 연결될 수 있다.
관통 구조체(THV)는 인접하는 전극 분리 영역(WLC) 사이에서 D2방향으로 소정의 간격으로 일정하게 이격되며 적어도 하나의 행으로 배치될 수 있다. 관통 구조체(THV)는 각 전극 분리 영역(WLC)에서 D1방향으로 W4만큼 이격되어 배치될 수 있다. 관통 구조체(THV)는 일측이 관통 채널 컨택 라인(TH_L)에 연결되고 타측은 주변 로직 구조체(PS) 내 배선 라인(116)에 연결될 수 있다. 도 8a 및 도8b의 실시예와 달리 관통 구조체는 도전성 영역(THV) 및 도전성 영역을 감싸는 관통 절연막(THI)을 포함한다.
관통 채널 컨택 라인(TH_L)에 제1전압, 전극 분리 영역 컨택 라인(WLCL)에 제1전압과 다른 제2전압이 각각 인가되면, 관통 절연막(THI)을 기준으로 각각 전극 패드(EP1 내지 EP7)와 전극 분리 영역의 도전성 패턴(WLC) 사이에 커패시턴스가 형성된다. 적층된 전극 패드의 수만큼 커패시턴스의 용량은 증가할 수 있다. 상기 커패시터는 배선 라인(116)을 통해 주변 회로에 연결될 수 있다.
도 10a는 몇몇 실시예들에 따른 주변 영역을 구체적으로 도시한 도면이고, 도 10b는 몇몇 실시예에 따라 도 10a에 도시된 B3-B3'를 따라 절단한 단면도이며, 도 10c는 몇몇 실시예에 따라 도 10a에 도시된 B3-B3'를 따라 절단한 단면도이다.
도 10a 및 도 10b를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는, 주변 영역(FR)에서 인접한 전극 분리 영역(WLC) 사이에 D1방향 및 D2방향으로 서로 이격되어 배치되는 복수의 관통 구조체(THV)를 포함할 수 있다.
복수의 관통 구조체는 도전성 영역 및 도전성 영역을 감싸는 관통 절연막(THI)을 포함하는 제1 관통 구조체(THV1), 도전성 영역만을 포함하는 제2 관통 구조체(THV)를 포함할 수 있다. 제1 관통 구조체(THV1) 및 제2 관통 구조체(THV2)는 서로 교대로 배치될 수 있다.
몇몇 실시예에 따라, 도시된 바와 같이, 제1열의 제1 관통 구조체(THV1), 제2열의 제2 관통 구조체(THV2), 제3열의 제1 관통 구조체(THV1), 제4열의 제2 관통 구조체(THV2)와 같이 D1방향으로 이격되되 제1 관통 구조체와 제2 관통 구조체가 교대로 배치될 수 있다.
도시하지는 아니하였으나 몇몇 실시예에 따라 제1 관통 구조체(THV1) 및 제2 관통 구조체(THV2)는 복수의 열(row)끼리 서로 교대로 배치될 수도 있다. 예시적 실시예에 따라 2개 열(row)의 제1 관통 구조체(THV1)와 2개 열(row)의 제2 관통 구조체(THV2)가 교대로 배치될 수 있다.
도시하지는 아니하였으나 몇몇 실시예에 따라 제1 관통 구조체(THV1) 및 제2 관통 구조체(THV2)는 각각 적어도 하나의 컬럼(column)으로 배열되어 서로 교대로 배치될 수도 있다.
전극 분리 영역(WLC)은 인접한 전극 분리 영역과 도 8a 또는 도 9a에 도시된 실시예(W3)의 간격보다 넓은 간격을 가질 수 있다.
전극 분리 영역의 도전성 패턴은 일측은 전극 분리 영역 플러그(WLC_PG) 및 전극 분리 패드(WLC_PD)를 통해 전극 분리 영역 컨택 라인(WLCL)에 연결되고 타측은 공통 전극 플레이트(CSP)에 연결될 수 있다.
도 10b에서, 몇몇 실시예에 따라 관통 구조체(THV)는 인접하는 전극 분리 영역(WLC) 사이에서 D2방향으로 소정의 간격으로 일정하게 이격되며 적어도 하나의 열(row)과 적어도 하나의 컬럼(column)으로 배치될 수 있다. 관통 구조체(THV)는 각 전극 분리 영역(WLC)에서 D1방향으로 소정의 간격으로 이격되어 배치될 수 있다. 제1 관통 구조체(THV1) 및 제2 관통 구조체(THV2)는 각각 일측이 제1 관통 채널 컨택 라인(TH_L1) 및 제2 관통 채널 컨택 라인(TH_L2)에 연결되고 타측은 주변 로직 구조체(PS) 내 배선 라인(116)에 연결될 수 있다.
제1 관통 채널 컨택 라인(TH_L1)에 제1전압, 제2 관통 채널 컨택 라인(TH_L2)에 제1전압과 다른 제2전압이 인가되면, 제2 관통 채널 컨택 라인(TH_L2)을 통해 적층된 전극 패드(EP1 내지 EP7)에 제2 전압이 인가된다. 즉, 관통 절연막(THI)를 기준으로 각각 전극 패드(EP1 내지 EP7)와 제1 관통 구조체 사이에 커패시턴스가 형성될 수 있다. 전극 패드와 제1 관통 구조체 사이에 형성된 커패시터는 배선 라인(116)을 통해 주변 회로에 연결될 수 있다.
도 10c에서, 몇몇 실시예에 따라 관통 구조체(THV)는 인접하는 전극 분리 영역(WLC) 사이에서 D2방향으로 소정의 간격으로 일정하게 이격되며 적어도 하나의 열(row)과 적어도 하나의 컬럼(column)으로 배치될 수 있다. 관통 구조체(THV)는 각 전극 분리 영역(WLC)에서 D1방향으로 소정의 간격으로 이격되어 배치될 수 있다. 제1 관통 구조체(THV1) 및 제2 관통 구조체(THV2)는 각각 일측이 제1 관통 채널 컨택 라인(TH_L1) 및 제2 관통 채널 컨택 라인(TH_L2)에 연결되고 타측은 공통 전극 플레이트(CSP)에 연결될 수 있다.
제1 관통 채널 컨택 라인(TH_L1)에 제1전압, 제2 관통 채널 컨택 라인(TH_L2)에 제1전압과 다른 제2전압이 인가되면, 제2 관통 채널 컨택 라인(TH_L2)을 통해 적층된 전극 패드(EP1 내지 EP7)에 제2 전압이 인가된다. 즉, 관통 절연막(THI)를 기준으로 각각 전극 패드(EP1 내지 EP7)와 제1 관통 구조체 사이에 커패시턴스가 형성될 수 있다. 또한, 공통 소오스 플레이트(CSP)와 적층 구조체 최하단의 전극간 절연막(ILD)와 커패시턴스가 추가적으로 형성될 수 있다. 전극 패드와 관통 구조체 간에 형성되는 커패시턴스는 공통 소오스 플레이트(CSP)를 통해 주변회로로 연결될 수 있다.
도시하지는 아니하였으나, 몇몇 실시예에 따른 반도체 메모리 장치는, 주변 영역(FR)에서 복수의 전극 분리 영역(WLC)을 포함하고, 전극 분리 영역(WLC)은 도전성 패턴 및 도전성 패턴의 측벽을 감싸는 스페이서를 포함하는 제1 전극 분리 영역 및 도전성 패턴을 포함하는 제2 전극 분리 영역을 포함하고, 제1 전극 분리 영역과 제2 전극 분리 영역이 D1방향으로 서로 교대로 배치될 수 있다.
몇몇 실시예에 따라 제1 전극 분리 영역(WLC1)은 일측은 제1 전극 분리 영역 컨택 라인(WLCL1), 타측은 공통 소오스 플레이트(CSP)에 연결되고, 제2 전극 분리 영역(WLC2)은 일측은 제2 전극 분리 영역 컨택 라인(WLCL2), 타측은 배선 라인(116)에 연결될 수 있다. 제1 전극 분리 영역 컨택 라인(WLCL1) 및 제2 전극 분리 영역 컨택 라인(WLCL2) 각각에 서로 다른 제1 전압 및 제2 전압이 인가되면, 각 전극 패드는 제2 전극 분리 영역(WLC2)을 통해 제2 전압이 인가된다. 따라서 스페이서를 기준으로 제1 전극 분리 영역(WCL1)과 각 전극 패드(EP1 내지 EP7) 사이에 커패시턴스가 형성될 수 있고, 배선 라인(116)을 통해 주변 회로에서 커패시터로 이용될 수 있다.
몇몇 실시예에 따라 제1 전극 분리 영역(WLC1)은 일측은 제1 전극 분리 영역 컨택 라인(WLCL1), 타측은 공통 소오스 플레이트(CSP)에 연결되고, 제2 전극 분리 영역(WLC2)은 일측은 제2 전극 분리 영역 컨택 라인(WLCL2), 타측은 공통 소오스 플레이트(CSP)에 연결될 수 있다. 제1 전극 분리 영역 컨택 라인(WLCL1) 및 제2 전극 분리 영역 컨택 라인(WLCL2) 각각에 서로 다른 제1 전압 및 제2 전압이 인가되면, 각 전극 패드는 제2 전극 분리 영역(WLC2)을 통해 제2 전압이 인가된다. 따라서 스페이서를 기준으로 제1 전극 분리 영역(WCL1)과 각 전극 패드(EP1 내지 EP7) 사이에 커패시턴스가 형성될 수 있고, 공통 소오스 플레이트(CSP)를 통해 주변 회로에서 커패시터로 이용될 수 있다.
도 11은 도 1에 도시된 주변회로의 예시적 실시예를 나타낸 도면이다.
몇몇 실시 예에 있어서, 관통 구조체들 중 적어도 일부 또는 전극 분리 영역들 중 적어도 일부와 적층 구조체의 전극 패턴 사이에 형성되는 커패시턴스는, 메모리 장치(도 1의 10)에 포함된 주변회로들 중 적어도 하나의 커패시터로서 기능할 수 있다. 예컨대, 관통 구조체들 중 적어도 일부 또는 전극 분리 영역들 중 적어도 일부는 커패시터의 일 전극으로, 적층 구조체의 전극 패턴은 커패시터의 타 전극으로 구성될 수 있다.
도 11을 참고하면, 예시적 주변회로(300)가 도시된다. 주변회로(300)는 컬럼 로직(310), 내부 전압 생성부(321), 고전압 생성부(322), 프리-디코더(330), 온도 센서(340), 커맨드 디코더(350), 어드레스 디코더(360), 무빙 존 제어부(370), 스케쥴러(380) 및 테스트/측정 회로(390)를 포함할 수 있다. 도 13에 도시된 주변회로(300)의 구성요소들은 예시일 뿐이며, 본 개시의 예시적 실시 예에 따라 주변회로(300)는 도시되지 아니한 구성요소를 더 포함할 수도 있고, 도시된 바와 상이한 구성요소를 포함할 수도 있다. 이하에서, 도 11은 도 1을 참조하여 설명될 것이다.
컬럼 로직(310)은 페이지 버퍼(35)를 구동하기 위한 신호를 생성할 수 있다. 프리-디코더(330)는 로우 디코더(33)를 구동하기 위한 신호의 타이밍을 결정하기 위한 신호를 생성할 수 있다. 내부전압 생성부(321)는 메모리 장치(10)의 내부에서 사용되는 전압들, 예를 들면 워드라인 및 비트라인에 인가되는 전압들, 기준(reference) 전압들 및 전원 전압들을 생성할 수 있다. 고전압 생성부(322)는 전하 펌프, 레귤레이터 등을 포함할 수 있고, 메모리 셀 어레이(20)의 메모리 셀을 프로그램하거나 소거하기 위하여 사용되는 높은 전압들을 생성할 수 있다. 온도 센서(340)는 메모리 장치(10)의 온도를 감지할 수 있고, 감지된 온도에 대응하는 신호를 출력할 수 있다.
커맨드 디코더(350)는 메모리 장치(10)의 외부로부터 수신한 커맨드 신호(CMD)를 래치하고 디코딩할 수 있고, 디코딩된 커맨드에 따라 메모리 장치의 동작 모드를 설정할 수 있다. 어드레스 디코더(360)는 메모리 장치(10)의 외부로부터 수신한 어드레스 신호(ADDR)를 래치하고 디코딩할 수 있고, 디코딩된 어드레스에 따라 선택된 메모리 블록을 활성화할 수 있다. 무빙 존 제어부(370)는 메모리 셀 어레이(20)에 포함된 스트링들에 다양한 전압을 인가하는 동작을 제어할 수 있고, 스케쥴러(380)는 프로세서 또는 스테이트 머신을 포함할 수 있고, 커맨드에 의해서 설정된 모드에 따라 적절한 타이밍에 복수의 제어신호들을 생성할 수 있다. 테스트/측정 회로(390)는 메모리 장치(10)의 제조과정에서 메모리 장치(10)의 특성을 파악하기 위한 정보를 제공할 목적으로 메모리 장치(10)의 특성을 테스트하거나 측정할 수 있다. 또한, 테스트/측정 회로(390)는 메모리 장치(10)의 외부로부터 수신되는 커맨드 신호(CMD)에 의해서 동작할 수 있고, 메모리 장치(10)를 포함하는 시스템은 동작 초기에 메모리 장치(10)의 특성에 관한 정보를 얻기 위하여 테스트/측정 회로(390)를 사용할 수 있다.
예시적 실시 예에 있어서, 도 13에 도시된 주변회로(300)의 구성요소들에 대응하는 회로들은 도 1의 로우 디코더(33) 및 페이지 버퍼(35)와 함께 도 2의 주변로직구조체(PS)에 배치될 수 있다.
도 12는 몇몇 실시예에 따른 3차원 반도체 장치를 포함한 저장 장치를 나타낸 것이다.
도 12를 참조하면, 몇몇 실시예에 따라 저장 장치는 SSD(Solid State Drive) 시스템일 수 있다.
SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해서 호스트(1100)와 신호를 송수신할 수 있고, 전원 커넥터(power connector)를 통해서 전원을 공급받을 수 있다.
SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 복수의 메모리 장치들(1230, 1240, 1250) 각각은 수직형 NAND 플래시 메모리 장치일 수 있고, 도 1 내지 도 11을 참조하여 전술된 실시 예들에 따라 구현될 수 있다. 이에 따라, 메모리 장치들(1230, 1240, 1250) 각각은 높은 집적도를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 3차원 반도체 메모리 장치 20 : 메모리 셀 어레이
30: 주변 회로 33 : 로우 디코더
35 : 페이지 버퍼 37 : 컨트롤 로직
CS : 셀 어레이 구조체 PS : 주변 로직 구조체

Claims (20)

  1. 기판 상에 배치되어 복수의 주변회로를 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상면에 배치되는 수평 반도체층;
    상기 수평 반도체층 상에 제1방향으로 몰드층과 전극 패드가 교대로 적층되는 복수의 적층 구조체들;
    제1방향 및 제2방향으로 연장되어, 상기 복수의 적층 구조체들을 분리하여 상기 수평반도체와 연결되는 복수의 전극 분리 영역;
    상기 주변 영역에서 상기 복수의 적층 구조체들을 제1방향으로 관통하여, 일측이 관통 채널 컨택과 연결되는 복수의 관통 구조체를 포함하고,
    상기 각 전극 패드는
    상기 복수의 전극 분리 영역 중 적어도 하나 또는 상기 복수의 관통 구조체 중 적어도 하나와 커패시턴스를 형성하는 3차원 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 전극 분리 영역 각각은
    도전성 패턴 및 상기 도전성 패턴의 측면을 감싸는 스페이서를 포함하고,
    상기 복수의 관통 구조체 각각은
    상기 각 전극 패드와 연결되는 도전성 영역을 포함하는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 전극 분리 영역 각각은
    상기 각 전극패드와 연결되는 도전성 패턴을 포함하고,
    상기 복수의 관통 구조체 각각은
    도전성 영역 및 상기 도전성 영역의 측면을 감싸는 관통 절연막을 포함하는 3차원 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 전극 분리 영역은
    도전성 패턴 및 상기 도전성 패턴의 측면을 감싸는 스페이서를 포함하여 각 전극 패드와 분리되는 제1 전극 분리 영역; 및 도전성 패턴을 포함하여 상기 각 전극 패드와 연결되는 제2 전극 분리 영역을 포함하여,
    제3방향으로 상기 제1 전극 분리 영역과 상기 제2 전극 분리 영역이 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 복수의 관통 구조체 각각은
    도전성 영역 및 상기 도전성 영역의 측면을 감싸는 관통 절연막을 포함하는 제1 관통 구조체; 및 도전성 영역을 포함하여 상기 각 적층 구조체와 연결되는 제2 관통 구조체를 포함하여,
    적어도 두 개의 상기 전극 분리 영역 사이에서 상기 제1 관통 구조체와 상기 제2 관통 구조체가 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 복수의 관통 구조체 각각은
    타측이 상기 수평 반도체에 연결되는 3차원 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 복수의 관통 구조체 각각은
    타측이 상기 주변 로직 구조체 내 어느 하나의 배선 라인에 연결되는 3차원 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 복수의 관통 구조체는
    타측이 상기 수평 반도체에 연결되는 제3 관통 구조체; 및
    타측이 상기 주변 로직 구조체 내 어느 하나의 배선 라인에 연결되는 제4 관통 구조체를 포함하고,
    상기 제3 관통 구조체와 상기 제4 관통 구조체는 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 복수의 전극 분리 영역의 간격은
    서로 인접한 상기 전극 분리 영역 사이에 상기 관통 구조체가 배치된 경우의 간격이 서로 인접한 상기 전극 분리 영역 사이에 상기 관통 구조체가 없는 경우의 간격보다 넓은 3차원 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 복수의 전극 분리 영역의 간격은
    서로 인접한 상기 전극 분리 영역 사이에 상기 관통 구조체가 배치된 경우의 간격이 서로 인접한 상기 전극 분리 영역 사이에 상기 관통 구조체가 없는 경우의 간격 대비 3배 이상인 3차원 반도체 메모리 장치.
  11. 수평반도체층 상에 몰드층과 전극 패드가 제1 방향으로 교대로 적층되어 메모리 셀 어레이 영역과 주변 영역을 포함하는 복수의 적층 구조체;
    제2방향으로 연장되고 제3방향으로 서로 이격되어 상기 복수의 적층 구조체를 분리하는 복수의 전극 분리 영역; 및
    인접한 적어도 두 개의 상기 전극 분리 영역들 사이에 상기 주변 영역에서 제1 방향으로 상기 적층 구조체를 관통하고 일측이 관통 채널 컨택에 연결되는 복수의 관통 구조체를 포함하고,
    상기 주변 영역에서의 상기 복수의 적층 구조체는 제2방향 및 제3방향으로 동일한 너비로 적층되는 3차원 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 복수의 관통 구조체는
    타측이 상기 수평반도체에 또는 상기 수평반도체 하부의 배선라인에 연결되는 3차원 반도체 메모리 장치.
  13. 제14항에 있어서, 상기 복수의 전극 분리 영역 각각은
    제1방향으로 상기 복수의 적층 구조체를 관통하는 도전성 패턴 및 상기 도전성 패턴의 측면을 감싸는 스페이서를 포함하고,
    상기 복수의 관통 구조체 각각은 상기 각 전극 패드와 연결되는 도전성 영역을 포함하는 3차원 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 복수의 전극 분리 영역 각각은
    제1방향으로 상기 복수의 적층 구조체를 관통하면서 상기 각각의 전극 패드와 연결되는 도전성 패턴을 포함하고,
    상기 복수의 관통 구조체 각각은 도전성 영역 및 상기 도전성 영역의 측면을 감싸는 관통 절연막을 포함하여 상기 각각의 전극 패드와 분리되는 3차원 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 복수의 전극 분리 영역은
    도전성 패턴 및 상기 도전성 패턴의 측면을 감싸는 스페이서를 포함하여 상기 각각의 적층 구조체와 분리되는 제1 전극 분리 영역; 및 도전성 패턴을 포함하여 상기 각 전극 패드와 연결되는 제2 전극 분리 영역을 포함하여,
    상기 주변 영역에서 제3방향으로 상기 제1 전극 분리 영역과 상기 제2 전극 분리 영역이 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 복수의 관통 구조체 각각은
    도전성 영역 및 상기 도전성 영역의 측면을 감싸는 관통 절연막을 포함하여 상기 각각의 전극 패드와 분리되는 제1 관통 구조체; 및 도전성 영역을 포함하여 상기 각 적층 구조체와 연결되는 제2 관통 구조체를 포함하여,
    적어도 두 개의 상기 전극 분리 영역 사이에서 상기 제1 관통 구조체와 상기 제2 관통 구조체가 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 복수의 관통 구조체는
    타측이 상기 수평 반도체에 연결되는 제1 관통 구조체; 및 타측이 상기 주변 로직 구조체 내 어느 하나의 배선 라인에 연결되는 제2 관통 구조체를 포함하고,
    상기 제1 관통 구조체와 상기 제2 관통 구조체는 서로 교대로 배치되는 3차원 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 복수의 관통 구조체 각각은
    서로 인접한 상기 전극 분리 영역 사이에서 제2방향으로 연장되어 배치되는 상기 몰드층을 관통하여 배치되고,
    상기 전극 분리 영역 각각과 상기 몰드층 사이에 상기 전극 패드가 제2방향으로 연장되어 배치되는 3차원 반도체 메모리 장치.
  19. 수평 반도체 상에 몰드층과 전극 패드가 교대로 배치된 적어도 하나의 주변 영역;
    각각이 상기 주변 영역을 워드라인 방향 및 수직으로 연장되어 서로 이격 배치되는 복수의 전극 분리 영역;
    상기 복수의 전극 분리 영역 중 서로 인접한 두 개의 전극 분리 영역 사이에 배치된 몰드영역; 및
    각각이 상기 몰드영역을 수직으로 관통하는 복수의 관통 구조체를 포함하고,
    상기 전극 패드는 각각이 상기 복수의 관통 구조체 또는 상기 복수의 전극 분리 영역 중 적어도 하나와 커패시터를 형성하는 3차원 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 주변 영역은
    상기 수평반도체 상에 상기 전극 패드와 상기 몰드층이 워드라인 방향 및 비트라인 방향으로 각각 동일한 길이로 적층되는, 3차원 반도체 메모리 장치.
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