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CN112864165A - 包括电容器的半导体存储器装置 - Google Patents

包括电容器的半导体存储器装置 Download PDF

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CN112864165A
CN112864165A CN202011200219.8A CN202011200219A CN112864165A CN 112864165 A CN112864165 A CN 112864165A CN 202011200219 A CN202011200219 A CN 202011200219A CN 112864165 A CN112864165 A CN 112864165A
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electrode isolation
isolation regions
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CN202011200219.8A
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尹敬和
金灿镐
姜东求
任琫淳
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Samsung Electronics Co Ltd
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Abstract

提供了半导体存储器装置和操作方法。一种三维(3D)半导体存储器装置包括：外围逻辑结构，其设置在衬底上并包括多个外围电路；水平半导体层，其设置在外围逻辑结构上；多个堆叠结构，其中模制层和电极焊盘在第一方向上交替堆叠在水平半导体层上；多个电极隔离区域，其在第一方向和第二方向上延伸并且将多个堆叠结构分开，电极隔离区域连接至水平半导体层；以及多个贯通结构，其设置在外围逻辑结构中以在第一方向上穿透堆叠结构，每一个贯通结构的一侧连接至贯通沟道接触件，其中，电极焊盘分别与电极隔离区域中的至少一个电极隔离区域或贯通结构中的至少一个贯通结构形成电容。

Description

包括电容器的半导体存储器装置
相关申请的交叉引用
本申请要求于2019年11月12日提交的韩国专利申请No.10-2019-0144018的优先权、以及该申请的所有权益，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体存储器装置，更具体地，涉及包括电容器并且具有改善的可靠性和集成度的三维(3D)半导体存储器装置。
背景技术
为了满足消费者对高性能和低价格的需求，需要提高半导体存储器装置的集成度。由于集成度是决定半导体存储器装置价格的重要因素，因此非常需要提高集成度。二维(2D)(或平面)半导体存储器装置的集成度由每一个单位存储器单元占用的面积决定，因此集成度可能会受到精细图案形成技术水平的高度影响。
然而，由于需要昂贵的设备来制造精细图案，因此在提高2D半导体存储器装置的集成度方面存在明显的限制。因此，已经提出了其中存储器单元被三维地布置的存储器装置。
发明内容
本公开的实施例提供了半导体存储器装置，该半导体存储器装置包括具有改善的可靠性和集成度的垂直沟道结构。
然而，本公开的实施例不限于本文阐述的那些。通过参考下面给出的本公开的详细描述，本公开的以上和其他实施例对于本公开所属领域的普通技术人员将变得更加显而易见。
根据本公开的实施例，三维(3D)半导体存储器装置包括：外围逻辑结构，其设置在衬底上并包括多个外围电路；水平半导体层，其设置在外围逻辑结构上；多个堆叠结构，在该多个堆叠结构中，模制层和电极焊盘在第一方向上交替堆叠在水平半导体层上；多个电极隔离区域，其在第一方向和第二方向上延伸并且将多个堆叠结构分开，电极隔离区域连接至水平半导体层；以及多个贯通结构，其设置在外围逻辑结构中以在第一方向上穿透堆叠结构，所述多个贯通结构中的每一贯通结构的一侧连接至贯通沟道接触件，其中，电极焊盘分别与多个电极隔离区域中的至少一个电极隔离区域或多个贯通结构中的至少一个贯通结构形成电容。
根据本公开的另一实施例，三维(3D)半导体存储器装置包括：多个堆叠结构，在该多个堆叠结构中，模制层和电极焊盘在第一方向上交替堆叠在水平半导体层上，该多个堆叠结构包括存储器单元阵列区域和外围区域；多个电极隔离区域，其在第二方向上延伸，所述电极隔离区域在第三方向上彼此间隔开，以将多个堆叠结构分开；以及
多个贯通结构，其设置在至少两个相邻电极隔离区域之间的外围区域中，且在第一方向上穿透堆叠结构，所述多个贯通结构中的每一个贯通结构的一侧连接至通孔沟道接触件，其中，在外围区域中，堆叠结构在第二方向和第三方向上堆叠以具有相同的宽度。
根据本公开的另一实施例，三维(3D)半导体存储器装置包括：至少一个外围区域，在该外围区域中，模制层和电极焊盘交替布置在水平半导体层上；多个电极隔离区域，其在外围区域中在字线方向和位线方向上延伸以彼此间隔开；模制区域，其设置在多个电极隔离区域中的两个相邻的电极隔离区域之间；以及多个贯通结构，其分别竖直地穿透模制区域，其中，电极焊盘与多个贯通结构中的至少一个贯通结构或电极隔离区域之一形成电容。
根据以下详细描述、附图和权利要求，其他特征和实施例将是显而易见的。
附图说明
通过参考附图详细描述本公开的实施例，本公开的上述和其他实施例和特征将变得更加显而易见，附图中：
图1是根据本公开的一些实施例的半导体存储器装置的框图。
图2是根据本公开的一些实施例的半导体存储器装置的透视图。
图3是示出根据本公开的一些实施例的包括在半导体存储器装置中的多个存储器单元块之一的电路图。
图4是根据本公开的一些实施例的半导体存储器装置的布局图。
图5A和图5B是示出图4所示的多个堆叠结构中的一些堆叠结构的平面图。
图6是示出图4所示的堆叠结构之一的平面图。
图7是沿图6的线A-A’截取的截面图。
图8A示出了图6的半导体存储器装置的外围区域FR的部分Y。
图8B是沿图8A的线B1-B1’截取的截面图。
图9A示出了根据本公开的一些实施例的半导体存储器装置的外围区域。
图9B是沿图9A的线B2-B2’截取的截面图。
图10A示出了根据本公开的一些实施例的半导体存储器装置的外围区域。
图10B和图10C是沿图10A的线B3-B3’截取的截面图。
图11是图1的示例性外围电路的框图。
图12是根据本公开的一些实施例的包括3D半导体存储器装置的存储装置的框图。
具体实施方式
图1是根据本公开的一些实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置10可包括存储器单元阵列20和外围电路30。
半导体存储器装置10可包括例如NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移转矩随机存取存储器(STT-RAM)等，但是本公开不限于此。
下文中将半导体存储器装置1描述为例如VNAND闪存，但是本公开不限于此。即，本公开也可应用于其他非易失性存储器。
存储器单元阵列20可包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每一个可包括多个存储器单元。存储器单元块BLK1至BLKn可经由位线BL、字线WL、一条或多条串选择线SSL以及一条或多条接地选择线GSL连接至外围电路30。
具体地，存储器单元块BLK1至BLKn可经由字线WL、串选择线SSL和接地选择线GSL连接至行解码器33。此外，存储器单元块BLK1至BLKn可经由位线BL连接至页面缓冲器35。
外围电路30可以从半导体存储器装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以与半导体存储器装置10的外部的外部装置(未示出)交换数据DATA。外围电路30可包括控制逻辑37、行解码器33和页面缓冲器35。
尽管未具体示出，但是外围电路30还可包括各种子电路，诸如输入/输出(I/O)电路、用于产生操作半导体存储器装置10所需的各种电压的电压发生电路、以及用于校正从存储器单元阵列20读取的数据DATA中的错误的错误校正电路。
控制逻辑37可连接至行解码器33、电压发生电路和I/O电路。控制逻辑37可以控制半导体存储器装置10的一般操作。控制逻辑37可以响应于控制信号CTRL而产生供半导体存储器装置10使用的各种内部控制信号。
例如，控制逻辑37可以在诸如编程操作或擦除操作的存储器操作期间控制提供给字线WL和位线BL的电压的电平。
行解码器33可以响应于地址ADDR来选择存储器单元块BLK1至BLKn中的至少一个，并且可以选择所选存储器单元块的字线WL中的至少一条、串选择线SSL中的至少一条、以及接地选择线GSL中的至少一条。行解码器33可以在所选存储器单元块的字线WL上发送用于执行存储器操作的电压。
页面缓冲器35可经由位线BL连接至存储器单元阵列20。页面缓冲器35可以用作写驱动器或感测放大器。具体地，在编程操作期间，页面缓冲器35可以用作写驱动器，并且可以将与要存储在存储器单元阵列20中的数据DATA相对应的电压施加到位线BL。在读操作期间，页面缓冲器35可以用作感测放大器，并且可以感测存储在存储器单元阵列20中的数据DATA。
图2是根据本公开的一些实施例的半导体存储器装置的透视图。
参照图2，半导体存储器装置可包括外围逻辑结构PS和单元阵列结构CS。
单元阵列结构CS可堆叠在外围逻辑结构PS上。即，在平面图中，外围逻辑结构PS和单元阵列结构CS可彼此重叠。半导体存储器装置可具有单元层叠(Cell-Over-Peri，COP)结构。
例如，单元阵列结构CS可包括图1的存储器单元阵列20。外围逻辑结构PS可包括图1的外围电路30。
单元阵列结构CS可包括设置在外围逻辑结构PS上的多个存储器单元块BLK1至BLKn。
图3是示出根据本公开的一些实施例的包括在半导体存储器装置中的多个存储器单元块之一的电路图。
参照图3，根据本公开的一些实施例的存储器单元块可包括公共源极线CSL、多条位线BL0至BL2、以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。
单元串CSTR可以并联连接至每一条位线BL0至BL2。单元串CSTR可以公共地连接至公共源极线CSL。即，单元串CSTR可以设置在公共源极线CSL和位线BL0至BL2之间。多条公共源极线CSL可以二维地布置。可以将相同的电压施加到多条公共源极线CSL，或者可以单独地电控制多条公共源极线CSL。
例如，每一个单元串CSTR可包括串联连接的串选择晶体管(SST1和SST2)、串联连接的存储器单元MCT以及接地选择晶体管GST。每一个存储器单元MST包括数据存储元件。
例如，每一个单元串CSTR可包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可连接至位线BL0至BL2之一，并且接地选择晶体管GST可连接至公共源极线CSL。存储器单元MCT可以串联连接在第一串选择晶体管SST1和接地选择晶体管GST之间。
单元串CSTR中的每一个单元串还可包括连接在第一串选择晶体管SST1和存储器单元MCT之间的虚设单元DMC。尽管未具体示出，但是虚设单元DMC也可连接在接地选择晶体管GST和存储器单元MCT之间。接地选择晶体管GST可包括串联连接的多个金属氧化物半导体(MOS)晶体管。在另一示例中，单元串CSTR的每一个单元串可以仅包括一个串选择晶体管。
在一些实施例中，第一串选择晶体管SST1可通过第一串选择线SSL1控制，并且第二串选择晶体管SST2可通过第二串选择线SSL2控制。存储器单元MCT可通过多条字线WL0至WLn控制，并且虚设单元DMC可通过虚设字线DWL控制。接地选择晶体管GST可通过接地选择线GSL控制。公共源极线CSL可公共地连接至单元串CSTR的接地选择晶体管GST的源极。
单元串CSTR中的每一个单元串可包括多个存储器单元MCT，该多个存储器单元MCT与公共源极线CSL的距离不同。多条字线(WL0至WLn和DWL)可以设置在公共源极线CSL和位线BL0至BL2之间。
距公共源极线CSL实质上相同距离的存储器单元MCT的栅电极可公共地连接至字线(WL0至WLn和DWL)之一，并且因此可以处于等电位状态。即使存储器单元MCT的栅电极与公共源极线CSL设置在实质上相同的水平上，但是如果这些栅电极布置在不同的行或不同的列中，也可以独立地对其进行控制。
接地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以在与字线(WL0至WLn和DWL)相同的方向上延伸。接地选择线GSL0至GSL2以及串选择线SSL1和SSL2设置在实质上相同的水平上并且被电隔离。
图4是根据本公开的一些实施例的半导体存储器装置的布局图，并且图5A和图5B是示出图4所示的多个堆叠结构中的一些堆叠结构的平面图。图6是示出图4所示的堆叠结构之一的平面图，并且图7是沿图6的线A-A'截取的截面图。
半导体存储器装置10可包括外围逻辑结构PS和单元阵列结构CS。
外围逻辑结构PS可包括一个或多个外围电路TR和多个下连接布线体116。外围电路TR可形成在衬底100上。外围电路TR可包括在图1的页面缓冲器35中或可包括在图1的行解码器33中。将在后面参照图11详细描述外围电路TR。
衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。或者，衬底100可以是硅衬底，或者可包括另一种材料，诸如例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓、或锑化镓，但是本公开不限于此。
外围逻辑绝缘膜110可形成在衬底100上。外围逻辑绝缘膜110可包括例如氧化硅、氮化硅和氧氮化硅中的至少一种。
下连接布线体116可形成在外围逻辑绝缘膜110中。下连接布线体116可包括多条布线。下连接布线体116可包括多个层，并且在每一层中，可以布置至少一条布线。下连接布线体116可以连接至外围电路TR。
单元阵列结构CS可包括设置在外围逻辑结构PS上的多个水平半导体层150、以及设置在每一个水平半导体层150上的多个第一至第四堆叠结构ST0至ST3。
水平半导体层150可设置在外围逻辑结构PS上。水平半导体层150可沿外围逻辑结构PS的顶表面延伸。
每一个水平半导体层150可包括下支撑半导体层LSB和设置在下支撑半导体层LSB上的公共源极板CSP。水平半导体层150可包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)、和他们的混合物中的至少一种。水平半导体层150可以具有单晶结构、非晶晶体结构和多晶结构中的至少一种。
公共源极板CSP可用作图3的公共源极线CSL。
可替代地，每一个水平半导体层150可仅包括公共源极板CSP。
可以在水平半导体层150中形成在方向D2上延伸的公共源极线，而不是二维(2D)平面公共源极板。
填充绝缘膜(未示出)可形成在外围逻辑结构PS上。填充绝缘膜可以填充水平半导体层150之间的间隙。填充绝缘膜可包括例如氧化硅，但是本公开不限于此。
多个第一至第四堆叠结构ST0至ST3可设置在每一个水平半导体层150上。第一至第四堆叠结构ST0至ST3可布置为在方向D1上彼此间隔开。
图4示出了在每一个水平半导体层150上布置有四个堆叠结构，但是本公开不限于此。在一些实施例中，可以在每一个水平半导体层150上设置两个或更多个堆叠结构。
第一至第四堆叠结构ST0至ST3中的每一个可包括存储器单元阵列区域MCR和外围区域FR。存储器单元阵列区域MCR可以对应于图1的存储器单元阵列20，并且外围区域FR可以对应于其中形成有在外围电路30中使用的电容器的电容区域。
例如，如图5A所示，堆叠结构ST0可包括存储器单元阵列区域MCR0和至少一个外围区域FR0。
参照图5A，外围区域FR0可在方向D2(或字线方向)上延伸并且可设置为在方向D1(或位线方向)上与存储器单元阵列区域MCR0相距距离D。
参照图5A，外围区域FR0可形成具有预定电容的电容器，并且因此可电连接至用于存储器单元阵列区域MCR0的外围电路。
在另一示例中，如图5B所示，堆叠结构ST0可仅包括一个存储器单元阵列区域MCR0。
参照图5B，外围区域FR1可在方向D2(或字线方向)上延伸并且可设置为在方向D1(或位线方向)上与存储器单元阵列区域MCR0和MCR1相距预定距离。
参照图5B，外围区域FR1可形成具有预定电容的电容器，并且因此可电连接至用于存储器单元阵列区域MCR0和MCR1的外围电路。即，存储器单元阵列区域MCR0和MCR1连接至外围区域FR1中的电容器，并且因此可以被独有地使用。
参照图5B，外围区域FR2可形成具有预定电容的电容器，并且因此可电连接至用于存储器单元阵列区域MCR1和存储器单元阵列区域MCR2的外围电路。即，存储器单元阵列区域MCR1和MCR2连接至外围区域FR2中的电容器，并且因此可以被独有地使用。
尽管未具体示出，但是可以为单个存储器单元阵列区域MCR提供多个外围区域FR。例如，可以在单个存储器单元阵列区域MCR附近设置彼此间隔开的两个外围区域，即具有第一电容的第一外围区域“FR A”和具有第二电容的第二外围区域“FR B”，在这种情况下，在存储器单元阵列区域MCR下方的外围电路30可以连接至第一外围区域“FR A”或第二外围区域“FR B”之一，或者与第一外围区域“FR A”和第二外围区域“FR B”串联或并联，这取决于所需的电容。
在下文中，将以堆叠结构ST1为例，参照图6和图7描述根据本公开的一些实施例的三维(3D)半导体存储器装置。随后的堆叠结构ST1的描述可以直接应用于堆叠结构ST2、ST3和ST0。
参照图6和图7，堆叠结构ST1包括存储器单元阵列区域MCR和外围区域FR。堆叠结构ST1可包括在方向D3上堆叠的多个电极焊盘(EP1至EP7)。堆叠结构ST1还可包括设置在电极焊盘(EP1至EP7)之间的层间绝缘膜。堆叠结构ST1被示出为包括七个电极焊盘，但是本公开不限于此。
电极焊盘(EP1至EP7)可包括包含在串选择晶体管(SST1和SST2)和接地选择晶体管GST中的栅电极。电极焊盘(EP1至EP7)还可包括存储器单元MCT的字线。
例如，堆叠结构ST1可包括在方向D3上彼此相邻的第四电极焊盘EP4和第五电极焊盘EP5。第五电极焊盘EP5可设置在第四电极焊盘EP4上。
第四电极焊盘EP4可在方向D1上突出超过第五电极焊盘EP5。即，第四电极焊盘EP4和第五电极焊盘EP5的面对堆叠结构ST2的第一侧壁可在方向D1上彼此隔开预定宽度。
第四电极焊盘EP4可在方向D2上突出超过第五电极焊盘EP5。即，第四电极焊盘EP4和第五电极焊盘EP5的第二侧壁可在方向D2上彼此隔开预定宽度。
在一些实施例中，第四电极焊盘EP4和第五电极焊盘EP5的第一侧壁之间在方向D1上的突出宽度可以与第四电极焊盘EP4和第五电极焊盘EP5的第二侧壁之间在方向D2上的突出宽度相同或不同。
堆叠结构ST1可包括单元区域CR和在方向D1上从单元区域CR延伸的第一单元延伸区域CER1。堆叠结构ST1还可包括在方向D2上从单元区域CR延伸的第二单元延伸区域CER2。
多个电极隔离区域WLC可设置在堆叠结构ST1中。电极隔离区域WLC可在方向D2上延伸。
堆叠结构ST1可包括多个电极隔离沟槽EST。电极隔离区域WLC可填充电极隔离沟槽EST。
例如，电极隔离区域WLC可包括用于填充电极隔离沟槽EST的绝缘材料。电极隔离区域WLC可包括例如氧化硅。
在另一示例中，电极隔离区域WLC可包括沿电极隔离沟槽EST的侧壁形成的衬垫以及设置在衬垫上的填充膜。衬垫可包括绝缘材料，并且填充膜可包括导电材料。替代地，衬垫可包括导电材料，并且填充膜可包括绝缘材料。
在又一示例中，电极隔离区域WLC可不包括用于填充电极隔离沟槽EST的绝缘材料。电极隔离区域WLC可以用导电材料填充电极隔离沟槽EST。
电极隔离区域WLC可不设置在第一单元延伸区域CER1中。在用于形成图3的字线WL0至WLn的替换工艺中使用其中形成有电极隔离区域WLC的电极隔离沟槽EST。即，使用电极隔离沟槽EST去除模制膜的一部分，并且在去除模制膜的位置形成图3的字线WL0至WLn。
可不从存储器单元区域MCR的第一单元延伸区域CER1完全去除模制膜。结果，模制膜可以保留在第一单元延伸区域CER1中。第一单元延伸区域CER1可包括在方向D2上延伸的第一模制区域EP_M1。即，堆叠结构ST1可包括设置在单元区域CR在方向D1上的两侧的第一模制区域EP_M1。
在存储器单元阵列区域MCR中，每一个电极焊盘(EP1至EP7)可包括电极区域EP_E和第一模制区域EP_M1。电极区域EP_E可包括例如钨(W)，但是本公开不限于此。
例如，每一个电极焊盘(EP1至EP7)可包括电极区域EP_E和设置在电极区域EP_E在方向D1上的两侧的第一模制区域EP_M1。电极区域EP_E可由在方向D2上延伸的多个电极隔离区域WLC隔开。第一模制区域EP_M1可在方向D1上从电极区域EP_E延伸。
多个电极隔离区域WLC可包括在方向D1上彼此间隔开的第一电极隔离区域和第二电极隔离区域。电极区域EP_E可设置在第一电极隔离区域和第二电极隔离区域之间。电极区域EP_E的一部分可设置在除了第一电极隔离区域和第二电极隔离区域之间的区域以外的区域中。
在存储器单元阵列区域MCR中，每一个电极焊盘(EP1至EP7)的第一模制区域EP_M1在方向D1上的宽度可在方向D3上随着远离外围逻辑结构PS而减小。例如，第四电极焊盘EP4的第一模制区域EP_M1在方向D1上的宽度可以大于第五电极焊盘EP5的第一模制区域EP_M1在方向D1上的宽度。
例如，在存储器单元阵列区域MCR中，第四电极焊盘EP4的第一模制区域EP_M1可在方向D1上突出超过第五电极焊盘EP5的第一模制区域EP_M1多达预定宽度。
在存储器单元阵列区域MCR中，第四电极焊盘EP4和第五电极焊盘EP5的第一模制区域EP_M1面对堆叠结构ST2的侧壁可在方向D1上彼此隔开预定距离。
在存储器单元阵列区域MCR中，堆叠结构ST1的侧壁轮廓可具有阶梯结构，并且可由包括在每一个电极焊盘(EP1至EP7)中的第一模制区域EP_M1限定。
存储器单元阵列区域MCR的第二单元延伸区域CER2可包括第二模制区域EP_M2。例如，第四电极焊盘EP4的第二模制区域EP_M2可在方向D2上突出超过第五电极焊盘EP5的第二模制区域EP_M2多达预定宽度。
在存储器单元阵列区域MCR中，第四电极焊盘EP4的第二模制区域EP_M2的侧壁可在方向D2上与第五电极焊盘EP5的第二模制区域EP_M2的侧壁相距预定距离。
第一模制区域EP_M1和第二模制区域EP_M2可包括例如氮化硅，但是本公开不限于此。
在存储器单元阵列区域MCR中，穿透堆叠结构ST1的多个垂直结构VS可设置在每对相邻的电极隔离区域WLC之间。垂直结构VS可连接至水平半导体层150。
例如，用作存储器单元的沟道区的垂直结构VS可电连接至水平半导体层150的公共源极板CSP。
垂直结构VS可包括诸如Si、Ge或其混合物的半导体材料。替代地，垂直结构VS可包括诸如金属氧化物的半导体材料。每一个垂直结构VS可包括阻挡绝缘膜BIL、电荷存储膜CIL和隧道绝缘膜TIL。阻挡绝缘膜BIL、电荷存储膜CIL和隧道绝缘膜TIL可在各个垂直结构VS的下部彼此分离，并且接触支撑膜CSB可设置在阻挡绝缘膜BIL、电荷存储膜CIL和隧道绝缘膜TIL之间。接触支撑膜CSB可将水平半导体层150的公共源极板CSP和垂直结构VS电连接。接触支撑膜CSB可包括诸如Si、Ge或其混合物的半导体材料。
在外围区域FR中，每一个电极焊盘(EP1至EP7)可包括电极区域EP_E和第三模制区域。电极区域EP_E可包括例如W，但是本公开不限于此。
外围区域FR可在方向D1(或位线方向)上与存储器单元阵列区域MCR相距距离D。
在外围区域FR中，与在存储器单元阵列区域MCR中不同，可不形成第一单元延伸区域CER1和第二单元延伸区域CER2。如图7所示，在外围区域FR中，电极焊盘(EP1至EP7)的侧壁轮廓可在方向D3上不具有阶梯结构。例如，第四电极焊盘EP4和第五电极焊盘EP5可在方向D2上具有相同的长度。因此，外围区域FR在方向D2上的长度(即，外围区域FR的宽度W1)可以小于存储器单元阵列区域MCR(即，CER2+CR+CER2)在方向D2上的长度，并且外围区域FR在方向D1上的长度(即，外围区域FR的宽度W2)可以小于存储器单元阵列区域MCR(即，CER1+CR+CER1)在D1方向上的长度。换句话说，外围区域FR在字线方向上的长度可以小于存储器单元阵列区域MCR在字线方向上的长度。
外围区域FR可包括至少两个电极隔离区域WLC。外围区域FR中电极隔离区域WLC之间的距离可以大于没有贯通结构的电极隔离区域WLC之间的距离。例如，外围区域FR中电极隔离区域WLC之间的距离可以比没有贯通结构THV的电极隔离区域WLC之间的距离大三倍。没有贯通结构THV的电极隔离区域WLC之间的距离可以与例如具有垂直结构VS的电极隔离区域WLC之间的距离(即，S1)相同。
外围区域FR可在一对相邻的电极隔离区域WLC之间包括多个贯通结构THV。多个贯通结构THV可在方向D2上彼此间隔开，并且可布置在至少一行中。替代地，多个贯通结构THV可在方向D1上彼此间隔开，并且可布置在至少一列中。替代地，多个贯通结构THV可在方向D1和D2上彼此间隔开，并且可布置在至少两行和至少两列中。
有两种形成贯通结构THV的方案，即，第一方案是在替换工艺之前形成贯通结构THV，而第二方案是在替换工艺之后形成贯通结构THV。在第一方案中，在一对相邻的电极隔离区域WLC之间形成贯通沟槽THV_T，通过在贯通沟槽THV_T中沉积氧化物并将导电材料注入到贯通沟槽THV_T中来形成贯通结构THV，并执行替换工艺。在第二方案中，对一对相邻的电极隔离区域WLC执行替换工艺，形成贯通沟槽THV_T，并通过将导电材料注入到贯通沟槽THV_T中来形成贯通结构THV。
在第二方案中一对相邻的电极隔离区域WLC之间的距离可以大于在第一方案中该对相邻的电极隔离区域WLC之间的距离。由于一对相邻的电极隔离区域WLC之间的距离相对较大，因此在该对相邻的电极隔离区域WLC的中间可能存在未填充导电材料的模制区域。
在外围区域FR中，可以通过第二方案形成贯通结构THV。即，可以在替换工艺中使用电极隔离区域WLC，并且可以在使用电极隔离区域WLC的替换工艺之后形成贯通结构THV。贯通结构THV可设置为穿透在一对相邻的电极隔离区域WLC之间的模制层。模制层可设置成在一对相邻的电极隔离区域WLC之间在方向D2上延伸。
第一层间绝缘膜151可形成在水平半导体层150上。第一层间绝缘膜151可覆盖存储器单元阵列区域MCR和外围区域FR中的堆叠结构ST1和堆叠结构ST2。第一层间绝缘膜151可包括例如氧化硅，但是本公开不限于此。
第二层间绝缘膜152和第三层间绝缘膜153可以顺序地形成在第一层间绝缘膜15上。电极隔离区域WLC的一部分可以延伸到第二层间绝缘膜152。
位线B1和贯通沟道接触线TH_L可设置在堆叠结构ST1上。位线BL可在方向D1上延伸。位线BL可在方向D1上电连接至垂直结构VS中的至少一个。
贯通沟道接触线TH_L可在方向D1上延伸。包括在堆叠结构ST0中的多个贯通沟道接触线TH_L中的至少一条可电连接至包括在堆叠结构ST1中的多个贯通沟道接触线TH_L中的至少一条。
位线BL和贯通沟道接触线TH_L可形成在第三层间绝缘膜153上。位线BL可经由位线焊盘BL_PAD和位线插塞BL_PG电连接至垂直结构VS。
尽管未具体示出，但是可在堆叠结构ST0和堆叠结构ST1之间设置多个通孔THV_PB。通孔THV_PB可在方向D1上彼此间隔开。
通孔THV_PB可电连接至外围逻辑结构PS的外围电路TR。通孔THV_PB可经由通孔连接线连接至位线BL。
通孔THV_PB可不穿透堆叠结构ST0和堆叠结构ST1。通孔THV_PB可穿透堆叠结构ST0和堆叠结构ST1之间的空间，并且因此可电连接至外围电路TR。
图8A至图10C是示出图6的半导体存储器装置的外围区域FR的部分Y的放大图。
具体地，图8A示出了图6的半导体存储器装置的外围区域FR的部分Y，并且图8B是沿图8A的线B1-B1’截取的截面图。为了方便起见，图8A和图8B示出了在一对相邻的电极隔离区域WLC之间布置在一行中、在方向D1上以规则间隔隔开的贯通结构THV，但是本公开不限于此。本公开还可适用于在一对相邻的电极隔离区域WLC之间布置在多行中的贯通结构THV。
参照图8A和图8B，图6的半导体存储器装置可在外围区域FR中包括彼此相邻的至少两个电极隔离区域WLC、以及布置在电极隔离区域WLC之间在方向D2上彼此间隔开的多个贯通结构THV。
外围区域FR可包括电极隔离区域WLC和贯通结构THV。在每一个电极隔离区域WLC中，可以形成导电图案和围绕导电图案的两侧的间隔件WLCI。电极隔离区域WLC可在方向D2和D3上延伸并且可在方向D1上彼此间隔开多达宽度W3。电极隔离区域WLC的导电图案的第一侧可经由电极隔离区域插塞WLC_PG和电极隔离垫WLC_PAD连接至电极隔离区域接触线WLCL，并且电极隔离区域WLC的导电图案的第二侧可连接水平半导体层150的公共电极板CSP。
贯通结构THV可在电极隔离区域WLC之间布置在至少一行中，且在方向D2上以规则间隔隔开。贯通结构THV可设置为在方向D1上与电极隔离区域WLC隔开宽度W4。贯通结构THV的第一侧可连接至贯通沟道接触线TH_L，并且贯通结构THV的第二侧可连接至外围逻辑结构PS中的布线116。
如果经由贯通沟道接触线TH_L施加第一电压，则可以在没有贯通绝缘膜THI的情况下将电极焊盘(EP1至EP7)键合至贯通结构THV。例如，第一电压可以是输入电源电压VDD或接地电压GND。
由于电极隔离区域WLC由于间隔件WLCI而与电极焊盘(EP1至EP7)电断开，因此可经由电极隔离区域接触线WLCL施加第二电压。例如，第二电压可以是接地电压GND或输入电源电压VDD。
响应于施加的第一电压和第二电压不同，在电极隔离区域WLC的导电图案和电极焊盘(EP1至EP7)之间可产生电容。电容可随着堆叠的电极焊盘的数量而增加。电容可经由布线116连接至外围电路TR。
图9A示出了根据本公开的一些实施例的半导体存储器装置的外围区域，并且图9B是沿图9A的线B2-B2’截取的截面图。
参照图9A和图9B，半导体存储器装置可在外围区域FR中包括彼此相邻的至少两个电极隔离区域WLC、以及设置在电极隔离区域WLC之间在方向D2上彼此间隔开的多个贯通结构THV。
外围区域FR可包括电极隔离区域WLC和贯通结构THV。可在电极隔离区域WLC中形成导电图案。电极隔离区域WLC可在方向D2和方向D3上延伸，并且可在方向D1上彼此间隔开多达宽度W3。电极隔离区域WLC的导电图案的第一侧可经由电极隔离区域接触插塞WLC_PG和电极隔离焊盘WLC_PAD而被连接至电极隔离区域接触线WLCL，并且电极隔离区域WLC的导电图案的第二侧可连接至水平半导体层150的公共电极板CSP。
贯通结构THV可在电极隔离区域WLC之间布置在至少一行中，且在方向D2上以规则间隔隔开。贯通结构THV可设置为在方向D1上与电极隔离区域WLC隔开宽度W4。贯通结构THV的第一侧可连接至贯通沟道接触线TH_L，并且贯通结构THV的第二侧可连接至外围逻辑结构PS中的布线116。与图8A和图8B的贯通结构THV不同，图9A和图9B的贯通结构THV包括导电区域和围绕导电区域的通孔绝缘膜THI。
响应于将第一电压施加到贯通沟道接触线TH_L并且将不同于第一电压的第二电压施加到电极隔离区域接触线WLCL，在电极绝缘区域WLC的导电图案之间产生电容。电容可随着堆叠的电极焊盘的数量而增加。电容可经由布线116连接至外围电路TR。
图10A示出了根据本公开的一些实施例的半导体存储器装置的外围区域，并且图10B和图10C是沿图10A的线B3-B3’截取的截面图。
参照图10A和图10B，半导体存储器装置可在外围区域FR中包括彼此相邻的至少两个电极隔离区域WLC、以及设置在电极隔离区域WLC之间在方向D1和D2上彼此间隔开的多个贯通结构THV。
贯通结构THV可包括第一贯通结构THV1和第二贯通结构THV2。第一贯通结构THV1可包括导电区域和围绕导电区域的贯通绝缘膜THI，并且第二贯通结构THV2可仅包括导电区域。第一贯通结构THV1和第二贯通结构THV2可交替布置。
在一些实施例中，第一贯通结构THV1的第一行和第三行以及第二贯通结构THV2的第二行和第四行可设置成在方向D1上彼此间隔开。
尽管未具体示出，但是在一些实施例中，第一贯通结构THV1的行和第二贯通结构THV2的行可交替布置。例如，第一贯通结构THV1的两行和第二贯通结构THV2的两行可交替布置。
尽管未具体示出，但是在一些实施例中，第一贯通结构THV1的至少一列和第二贯通结构THV2的至少一列可交替布置。
电极隔离区域WLC之间的距离可以大于图8A或图9A的宽度W3。
电极隔离区域WLC的导电图案的第一侧可经由电极隔离区域接触插塞WLC_PG和电极隔离焊盘WLC_PAD连接至电极隔离区域接触线WLCL，并且电极隔离区域WLC的导电图案的第二侧可连接至水平半导体层150的公共电极板CSP。
参照图10B，在一些实施例中，贯通结构THV可在电极隔离区域WLC之间布置在至少一行和至少一列中，且在方向D2上以规则间隔隔开。贯通结构THV也可在电极隔离区域WLC之间在方向D1上以规则间隔隔开。第一贯通结构THV1的第一侧和第二贯通结构THV2的第一侧可分别连接至第一贯通沟道接触线TH_L1和第二贯通沟道接触线TH_L2，并且第一贯通结构THV1的第二侧和第二贯通结构THV2的第二侧可连接至外围逻辑结构PS中的布线116。
响应于将第一电压施加到第一贯通沟道接触线TH_L1并且将不同于第一电压的第二电压施加到第二贯通沟道接触线TH_L2，第二电压经由第二通通道接触线TH_L2而被施加到堆叠在一起的电极焊盘(EP1至EP7)。即，可在第一贯通结构THV1与电极焊盘(EP1至EP7)之间产生电容。电容可经由布线116连接至外围电路TR。
参照图10C，在一些实施例中，贯通结构THV可在电极隔离区域WLC之间布置在至少一行和至少一列中，且在方向D2上以规则间隔隔开。贯通结构THV也可在电极隔离区域WLC之间在方向D1上以规则间隔隔开。第一贯通结构THV1的第一侧和第二贯通结构THV2的第一侧可分别连接至第一贯通沟道接触线TH_L1和第二贯通沟道接触线TH_L2，并且第一贯通结构THV1的第二侧和第二贯通结构THV2的第二侧可连接至水平半导体层150的公共电极板CSP。
响应于将第一电压施加到第一贯通沟道接触线TH_L1并且将不同于第一电压的第二电压施加到第二贯通沟道接触线TH_L2，第二电压经由第二贯通沟道接触线TH_L2而被施加到电极焊盘(EP1至EP7)。即，可在第一贯通结构THV1与电极焊盘(EP1至EP7)之间产生电容。而且，可在公共源极板CSP和最下层间绝缘膜ILD之间另外产生电容。在第一贯通结构THV1和电极焊盘(EP1至EP7)之间产生的电容可经由公共源极板CSP连接至外围电路TR。
尽管未具体示出，但是半导体存储器装置可在外围区域FR中包括多个电极隔离区域WLC，并且电极隔离区域WLC可包括第一电极隔离区域WLC1和第二电极隔离区域WLC2，第一电极隔离区域WLC1包括导电图案和围绕导电图案的间隔件，第二电极隔离区域WLC2包括导电图案。第一电极隔离区域WLC1和第二电极隔离区域WLC2可在方向D1上交替布置。
在一些实施例中，第一电极隔离区域WLC1的第一侧可连接至第一电极隔离区域接触线WLCL1，第一电极隔离区域WLC1的第二侧可连接至公共源极板CSP，第二电极隔离区域WLC2的第一侧可连接至第二电极隔离区域接触线WLCL2，并且第二电极隔离区域WLC2的第二侧可连接至布线116。响应于将彼此不同的第一电压和第二电压分别施加到第一电极隔离区域接触线WLCL1和第二电极隔离区域接触线WLCL2，第二电压经由第二电极隔离区域WLC2而被施加到电极焊盘(EP1至EP7)。结果，在第一电极隔离区域WCL1和电极焊盘(EP1至EP7)之间可形成电容。电容可经由布线116在外围电路TR中用作电容器。
在一些实施例中，第一电极隔离区域WLC1的第一侧可连接至第一电极隔离区域接触线WLCL1，第一电极隔离区域WLC1的第二侧可连接至公共源极板CSP，第二电极隔离区域WLC2的第一侧可连接至第二电极隔离区域接触线WLCL2，并且第二电极隔离区域WLC2的第二侧可连接至公共源极板CSP。响应于将彼此不同的第一电压和第二电压分别施加到第一电极隔离区域接触线WLCL1和第二电极隔离区域接触线WLCL2，第二电压经由第二电极隔离区域WLC2而被施加到电极焊盘(EP1至EP7)。结果，在第一电极隔离区域WCL1和电极焊盘(EP1至EP7)之间可形成电容。电容可经由公共源极板CSP在外围电路TR中用作电容器。
图11是图1的示例性外围电路的框图。
在一些实施例中，在至少一些贯通结构(或至少一些电极隔离区域)和堆叠结构的电极图案之间产生的电容可用作图1的半导体存储器装置10中包括的外围电路30中的电容器。例如，至少一些贯通结构(或至少一些电极隔离区域)可由电容器的第一电极组成，并且堆叠结构的电极图案可以由电容器的第二电极组成。
参照图11，示例性外围电路300可包括列逻辑310、内部电压发生器321、高压发生器322、预解码器330、温度传感器360、命令解码器340、地址解码器370、移动区控制器350、调度器380和测试/测量电路390。图11的外围电路300的配置是示例性的，并且外围电路300可另外包括除了图11中所示的元件之外的元件，或者可具有与图11所示的配置不同的配置。下面将参照图1和图11描述外围电路300。
列逻辑310可产生用于驱动页面缓冲器35的信号。预解码器330可产生用于确定用于驱动行解码器33的信号的定时的信号。内部电压发生器321可产生用于在半导体存储器装置10中使用的电压，例如，施加到字线WL和位线BL的电压、参考电压和电源电压。高压发生器322可包括电荷泵、调节器等，并且可产生用于对存储器单元阵列20的存储器单元进行编程或擦除的高电压。温度传感器360可检测半导体存储器10的温度，并且可输出与检测到的温度相对应的信号。
命令解码器340可锁存和解码从半导体存储器装置10的外部接收的命令信号CMD，并且可基于解码的命令信号来设置半导体存储器装置10的操作模式。地址解码器370可锁存和解码从半导体存储器装置10的外部接收的地址信号ADDR，并且可激活根据解码的地址信号选择的存储块。移动区控制器350可控制对包括在存储器单元阵列20中的串的各种电压的施加。调度器380可包括处理器或状态机，并且可根据命令解码器340设置的操作模式在适当的定时产生多个控制信号。测试/测量电路390可测试或测量半导体存储器装置10的特性，以在制造半导体存储器装置10的过程中提供关于半导体存储器装置10的特性的信息。测试/测量电路390可根据命令信号CMD进行操作。包括半导体存储器装置10的系统可在操作的早期使用测试/测量电路390来获取关于半导体存储器装置10的特性的信息。
外围电路300的元件可与图1的行解码器33和页面缓冲器35一起设置在图2的外围逻辑结构PS中。
图12是根据本公开的一些实施例的包括3D半导体存储器装置的存储装置的框图。
参照图12，在一些实施例中，存储装置可以是固态驱动器(SSD)系统1000。
SSD系统1000可包括主机1100和SSD1200。SSD1200可经由信号连接器向主机1100发送信号SIG并从主机1100接收信号SIG，并且可经由电力连接器接收电力PWR。
SSD 1200可包括SSD控制器1210、辅助电源1220以及多个存储器装置1230、1240和1250。存储器装置1230、1240和1250可以是VNAND闪存装置并且可根据图1至图11的实施例来实施。因此，存储器装置1230、1240和1250可具有高集成度。

Claims (20)

1.一种三维半导体存储器装置，包括：
外围逻辑结构，其设置在衬底上并包括多个外围电路；
水平半导体层，其设置在所述外围逻辑结构上；
多个堆叠结构，在所述多个堆叠结构中，模制层和电极焊盘在第一方向上交替堆叠在所述水平半导体层上，
多个电极隔离区域，其在所述第一方向和第二方向上延伸并且将所述多个堆叠结构分开，所述电极隔离区域连接至所述水平半导体层；以及
多个贯通结构，其设置在所述外围逻辑结构中以在所述第一方向上穿透所述堆叠结构，所述多个贯通结构中的每一个贯通结构的一侧连接至贯通沟道接触件，
其中，所述电极焊盘分别与所述多个电极隔离区域中的至少一个电极隔离区域或所述多个贯通结构中的至少一个贯通结构形成电容。
2.根据权利要求1所述的三维半导体存储器装置，其中
所述多个电极隔离区域中的每一个电极隔离区域包括导电图案和围绕该导电图案的侧面的分隔件，并且
所述多个贯通结构中的每一个贯通结构包括连接至所述电极焊盘中的每一个电极焊盘的导电区域。
3.根据权利要求1所述的三维半导体存储器装置，其中
所述多个电极隔离区域中的每一个电极隔离区域包括连接至所述电极焊盘中的每一个电极焊盘的导电图案，并且
所述多个贯通结构中的每一个贯通结构包括导电区域和围绕该导电区域的侧面的贯通绝缘膜。
4.根据权利要求1所述的三维半导体存储器装置，其中
所述多个电极隔离区域包括：第一电极隔离区域和第二电极隔离区域，其中所述第一电极隔离区域包括导电图案和围绕该导电图案的侧面的间隔件并因此与所述电极焊盘中的每一个电极焊盘隔离，所述第二电极隔离区域包括导电图案并因此连接至所述电极焊盘中的每一个电极焊盘，并且
所述多个贯通结构中的每一个贯通结构包括导电区域并因此连接至所述电极焊盘中的每一个电极焊盘。
5.根据权利要求1所述的三维半导体存储器装置，其中
所述多个贯通结构包括：第一贯通结构和第二贯通结构，其中所述第一贯通结构包括导电区域和围绕该导电区域的侧面的贯通绝缘膜，所述第二贯通结构包括导电区域并因此连接至所述多个堆叠结构中的每一个堆叠结构，并且
所述第一贯通结构和所述第二贯通结构交替布置在至少两个电极隔离区域之间。
6.根据权利要求1所述的三维半导体存储器装置，其中，所述多个贯通结构中的每一个贯通结构的另一侧分别连接至所述水平半导体层。
7.根据权利要求1所述的三维半导体存储器装置，其中，所述多个贯通结构中的每一个贯通结构的另一侧分别连接至所述外围逻辑结构中的布线。
8.根据权利要求1所述的三维半导体存储器装置，其中
所述多个贯通结构包括：第三贯通结构和第四贯通结构，其中所述第三贯通结构的另一侧连接至所述水平半导体层之一，所述第四贯通结构的另一侧连接至所述外围逻辑结构中的布线之一；并且
所述第三贯通结构和所述第四贯通结构交替布置。
9.根据权利要求1所述的三维半导体存储器装置，其中，在存在贯通结构的情况下两个相邻的所述电极隔离区域之间的距离大于在不存在贯通结构的情况下两个相邻的所述电极隔离区域之间的距离。
10.根据权利要求9所述的三维半导体存储器装置，其中，在存在贯通结构的情况下两个相邻的所述电极隔离区域之间的所述距离是在不存在贯通结构的情况下两个相邻的所述电极隔离区域之间的所述距离的三倍或更多倍。
11.一种三维半导体存储器装置，包括：
多个堆叠结构，在所述多个堆叠结构中，模制层和电极焊盘在第一方向上交替堆叠在水平半导体层上，所述多个堆叠结构包括存储器单元阵列区域和外围区域；
多个电极隔离区域，其在第二方向上延伸，所述电极隔离区域在第三方向上彼此间隔开以将所述多个堆叠结构分开；以及
多个贯通结构，其设置在至少两个相邻的电极隔离区域之间的外围区域中，以在所述第一方向上穿透所述堆叠结构，所述多个贯通结构中的每一个贯通结构的一侧连接至贯通沟道接触件，
其中，在所述外围区域中，所述堆叠结构在所述第二方向和所述第三方向上堆叠以具有相同的宽度。
12.根据权利要求11所述的三维半导体存储器装置，其中，所述多个贯通结构中的每一个贯通结构的另一侧分别连接至所述水平半导体层或所述水平半导体层下方的布线。
13.根据权利要求11所述的三维半导体存储器装置，其中
所述多个电极隔离区域中的每一个电极隔离区域包括：导电图案和间隔件，其中所述导电图案在所述第一方向上穿透所述堆叠结构，所述间隔件围绕所述导电图案的侧面；并且
所述多个贯通结构中的每一个贯通结构包括：导电区域，其连接至所述电极焊盘中的每一个电极焊盘。
14.根据权利要求11所述的三维半导体存储器装置，其中
所述多个电极隔离区域中的每一个电极隔离区域包括：导电图案，其穿透所述堆叠结构并连接至所述电极焊盘中的每一个电极焊盘，并且
所述多个贯通结构中的每一个贯通结构包括：导电区域和贯通绝缘膜，其中所述贯通绝缘膜围绕所述导电区域的侧面并因此与所述电极焊盘中的每一个电极焊盘隔离。
15.根据权利要求11所述的三维半导体存储器装置，其中
所述多个电极隔离区域包括：第一电极隔离区域和第二电极隔离区域，其中所述第一电极隔离区域包括导电图案和围绕该导电图案的侧面的间隔件并因此与所述电极焊盘中的每一个电极焊盘隔离，所述第二电极隔离区域包括导电图案并因此连接至所述电极焊盘中的每一个电极焊盘，并且
在所述外围区域中，所述第一电极隔离区域和所述第二电极隔离区域在所述第三方向上交替布置。
16.根据权利要求11所述的三维半导体存储器装置，其中
所述多个贯通结构包括：第一贯通结构和第二贯通结构，其中所述第一贯通结构包括导电区域和分别围绕该导电区域的侧面的贯通绝缘膜并因此与所述电极焊盘中的每一个电极焊盘隔离，所述第二贯通结构包括导电区域并因此连接至所述多个堆叠结构中的每一个堆叠结构，并且
所述第一贯通结构和所述第二贯通结构交替布置在所述至少两个相邻的电极隔离区域之间。
17.根据权利要求11所述的三维半导体存储器装置，其中
所述多个贯通结构各自包括：第一贯通结构和第二贯通结构，其中所述第一贯通结构的另一侧连接至所述水平半导体层之一，所述第二贯通结构另一侧连接至外围逻辑结构中的布线之一，并且
所述第一贯通结构和所述第二贯通结构交替布置。
18.根据权利要求11所述的三维半导体存储器装置，其中
所述多个贯通结构中的每一个贯通结构设置成穿透所述模制层，所述模制层在所述至少两个相邻的电极隔离区域之间在所述第二方向上延伸，并且
所述电极焊盘设置成在所述多个电极隔离区域中的每一个电极隔离区域和所述模制层之间在所述第二方向上延伸。
19.一种三维半导体存储器装置，包括：
至少一个外围区域，在所述外围区域中，模制层和电极焊盘交替布置在水平半导体层上；
多个电极隔离区域，其在所述外围区域中在字线方向和位线方向上延伸以彼此间隔开；
模制区域，其设置在所述多个电极隔离区域中的两个相邻的电极隔离区域之间；以及
多个贯通结构，其分别竖直地穿透所述模制区域，
其中，所述电极焊盘与所述多个贯通结构中的至少一个贯通结构或与所述电极隔离区域之一形成电容。
20.根据权利要求19所述的三维半导体存储器装置，其中，在所述外围区域中，所述电极焊盘和所述模制层在所述字线方向和所述位线方向上堆叠在所述水平半导体层上以具有相同的长度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024055685A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储器、三维集成电路、电子设备
TWI836315B (zh) * 2021-09-16 2024-03-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220009094A (ko) * 2020-07-15 2022-01-24 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지
US12068240B2 (en) * 2020-08-31 2024-08-20 Micron Technology, Inc. Capacitor in a three-dimensional memory structure
US20250056806A1 (en) * 2023-08-11 2025-02-13 Samsung Electronics Co., Ltd. Semiconductor device and data storage system including the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910973B2 (en) 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
US9082555B2 (en) 2011-08-22 2015-07-14 Micron Technology, Inc. Structure comprising multiple capacitors and methods for forming the structure
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
KR20130070153A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
JP2014187324A (ja) 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US9859297B2 (en) * 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
JP6649700B2 (ja) 2015-05-27 2020-02-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9911749B2 (en) * 2015-09-09 2018-03-06 Toshiba Memory Corporation Stacked 3D semiconductor memory structure
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US10014309B2 (en) 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
JP2018157106A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
KR102283330B1 (ko) 2017-03-27 2021-08-02 삼성전자주식회사 반도체 소자
CN110121779B (zh) 2017-08-21 2020-09-25 长江存储科技有限责任公司 三维存储器器件及用于形成其的方法
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
JP2019165132A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102699605B1 (ko) 2018-11-12 2024-08-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US11114406B2 (en) 2019-01-31 2021-09-07 Sandisk Technologies Llc Warpage-compensated bonded structure including a support chip and a three-dimensional memory chip
KR102668085B1 (ko) 2019-05-07 2024-05-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102695710B1 (ko) 2019-08-01 2024-08-16 삼성전자주식회사 수직형 메모리 장치
US11094704B2 (en) 2019-10-31 2021-08-17 Sandisk Technologies Llc Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI836315B (zh) * 2021-09-16 2024-03-21 日商鎧俠股份有限公司 半導體記憶裝置
WO2024055685A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储器、三维集成电路、电子设备

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