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KR101065140B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR101065140B1
KR101065140B1 KR1020090022176A KR20090022176A KR101065140B1 KR 101065140 B1 KR101065140 B1 KR 101065140B1 KR 1020090022176 A KR1020090022176 A KR 1020090022176A KR 20090022176 A KR20090022176 A KR 20090022176A KR 101065140 B1 KR101065140 B1 KR 101065140B1
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히로유끼 니쯔따
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가부시끼가이샤 도시바
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Abstract

이 비휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 구비한다. 메모리 스트링은 기판 상에 적층된 복수의 제1 도전층과, 복수의 제1 도전층의 상하간에 형성된 복수의 제1 층간 절연층을 구비한다. 용량 소자 영역은 기판 상에 적층되고 또한 제1 도전층과 동층에 형성된 복수의 제2 도전층과, 복수의 제2 도전층의 상하간에 형성되고 또한 제1 층간 절연층과 동층에 형성된 복수의 제2 층간 절연층을 구비한다. 인접하여 적층된 제2 도전층의 일부는, 제1 전위에 접속되고, 다른 것은 제2 전위에 접속된다.
Figure R1020090022176
비휘발성 반도체 기억 장치, 메모리 트랜지스터 영역, 워드선 구동 회로, 소스측 선택 게이트선 구동 회로, 드레인측 선택 게이트선 구동 회로, 센스 앰프

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 출원은 일본 특허 출원 제 2008-67544(2008년 3월 17)과 일본 특허 출원 제2008-68745(2008년 3월 18일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것이다.
종래, 실리콘 기판 상의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 일 소자의 치수를 작게 할(미세화할) 수밖에 없지만, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되었다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요하지만, 예를 들면, 현재의 ArF 액침 노광 기술에서는 40㎚ 부근의 룰이 해상 한계로 되어 있어, 한층 더한 미세화를 위해서는 EUV 노광기의 도입이 필요하다. 그러나, EUV 노광기는 코스트가 높아, 코스트를 고려한 경우에는 현실적이지 않다. 또한, 만약 미세화가 달성되었다고 하여도, 구동 전압 등이 스케일링되지 않는 한, 소자 간의 내압 등 물리적인 한계점을 갖게 되는 것이 예상된다. 즉, 디바이스로서의 동작이 곤란해 질 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위해서, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다.
메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치의 하나로, 원주형 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(일본 특허 공개 제2007-266143호, 미국 특허 제5599724호, 미국 특허 제5707885호 참조). 원주형 구조의 트랜지스터를 이용한 반도체 기억 장치에서는, 게이트 전극으로 되는 다층으로 적층된 적층 도전층 및 필러 형상의 주상 반도체가 형성된다. 주상 반도체는, 트랜지스터의 채널(보디)부로서 기능한다. 주상 반도체의 주위에는, 전하를 축적 가능한 메모리 게이트 절연층이 형성된다. 이들 적층 도전층, 주상 반도체, 메모리 게이트 절연층을 포함하는 구성은, 메모리 스트링이라고 불린다.
상기 메모리 스트링을 갖는 반도체 기억 장치에서도, 종래와 마찬가지로, 용량 소자 및 저항 소자가 반드시 필요하게 된다. 용량 소자는, 반도체 기억 장치의 전압의 승압용으로, 혹은 보호 소자로서 이용된다. 저항 소자는, 전압의 분압이나 소자의 보호를 위해 이용된다.
그리고, 용량 소자에서, 메모리 셀과 마찬가지로, 점유 면적 축소가 요구된다. 그러나, 비휘발성 반도체 기억 장치의 경우, 데이터 기입 등에 고전압을 이용하기 때문에, 대용량의 용량 소자가 필요하게 된다. 즉, 종래의 비휘발성 반도체 기억 장치에 이용되는 용량 소자는, 그 밖의 반도체 장치와 비교하여, 그 점유 면적은 크다.
또한, 저항 소자는 플래너형 트랜지스터의 저저항의 플로팅 게이트를 이용하여 형성어 있었다. 따라서, 고저항의 저항 소자가 필요한 경우에는, 플로팅 게이트를 기판 표면 상으로 길게 늘여서 사용하고 있었기 때문에, 반도체 기억 장치의 소형화의 저해 요인으로 되고 있었다.
본 발명의 일 양태에 따른 비휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 용량 소자를 구성하는 용량 소자 영역을 구비하는 비휘발성 반도체 기억 장치로서, 상기 메모리 스트링은, 기판 상에 적층된 복수의 제1 도전층과, 상기 복수의 제1 도전층의 상하간에 형성된 복수의 제1 층간 절연층과, 상기 복수의 제1 도전층 및 상기 복수의 제1 층간 절연층을 관통하도록 형성된 반도체층과, 상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층을 구비하고, 상기 용량 소자 영역은, 상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층과, 상기 복수의 제2 도전층의 상하간에 형성되고 또한 상기 제1 층간 절연층과 동층에 형성된 복수의 제2 층간 절연층을 구비하고, 인접하여 적층된 2층의 상기 제2 도전층 중 한 층은 제1 전위에 접속되고, 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층은 상기 제1 전위와 상이한 제2 전위에 접속되고, 상기 인접하여 적층된 2층의 상기 제2 도전층 및 그 2층의 상기 제2 도전층간의 상기 제2 층간 절연층은, 상기 용량 소자를 구성하는 것을 특징으로 한다.
본 발명의 다른 일 양태에 따른 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 저항 소자를 조성하는 저항 소자 영역을 구비하고, 상기 메모리 스트링은, 기판 상에 적층된 복수의 제1 도전층과, 복수의 상기 제1 도전층의 상하간에 형성된 복수의 층간 절연층과, 복수의 상기 제1 도전층 및 복수의 상기 층간 절연층을 관통하도록 형성된 반도체층과, 상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층을 구비하고, 상기 저항 소자 영역은, 상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층을 구비하고, 복수의 상기 제2 도전층은 직렬로 접속되어 상기 저항 소자를 구성하는 것을 특징으로 한다.
본 발명의 또 다른 일 양태에 따른 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 용량 소자 또는 저항 소자를 구성하는 용량/저항 소자 영역을 구비하는 반도체 기억 장치로서, 상기 메모리 스트링은, 기판 상에 적층된 복수의 제1 도전층과, 상기 복수의 제1 도전층의 상하간에 형성된 복수의 제1 층간 절연층과, 상기 복수의 제1 도전층 및 상기 복수의 제1 층간 절연층을 관통하도록 형성된 반도체층과, 상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층을 구비하고, 상기 용량/저항 소자 영역은, 상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층과, 상기 복수의 제2 도전층의 상하간에 형성되고 또한 상기 제1 층간 절연층과 동층에 형성된 복수의 제2 층간 절연층을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 비휘발성 반도체 기억 장치의 실시 형태에 대하여 설명한다.
[제1 실시 형태]
<제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 구성>
도 1은, 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 개략도를 나타낸다. 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 주로, 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(도시 생략) 및 용량 소자 영역 C를 갖는다. 메모리 트랜지스터 영역(12)은, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선(제1 도전층) WL에 인가되는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 인가되는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15)는, 드레인측 선택 게이트선(SGD)에 인가되는 전압을 제어한다. 센스 앰프는, 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 용량 소자 영역 C는, 비휘발성 반도체 기억 장치(100)의 구동에 이용되는 전압의 승압용으로, 혹은 보호 소자로서 이용되는 용량 소자를 구성한다. 또한, 상기 외에, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 비트선 BL에 인가되는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 인가되는 전압을 제어하는 소스선 구동 회로를 갖는다(도시 생략).
또한, 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 비휘발성 반도체 기 억 장치(100)에서, 메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다.
도 2는, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 사시도이다. 제1 실시 형태에서는, 메모리 트랜지스터 영역(12)은, 메모리 트랜지스터(MTr1mn∼MTr4mn), 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn으로 이루어지는 메모리 스트링 MS를 m×n개(m, n은 자연수)를 갖고 있다. 여기서, 비트선 BL의 개수를 m, 드레인측 선택 게이트선 SGD의 개수를 n으로 한다. 도 2에서는, m=3, n=4의 일례를 나타내고 있다.
각 메모리 스트링 MS의 메모리 트랜지스터 MTr1mn∼MTr4mn의 게이트에 접속되어 있는 워드선 WL1∼WL4는, 층간 절연층(제1 층간 절연층)을 개재하여, 각각 동일한 도전층에 의해 형성되어 있으며, 각각 공통이다. 즉, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr1mn의 게이트 모두가 워드선 WL1에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr2mn의 게이트 모두가 워드선 WL2에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr3mn의 게이트 모두가 워드선 WL3에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr4mn의 게이트 모두가 워드선 WL4에 접속되어 있다. 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)에서는, 도 1 및 도 2에 도시한 바와 같이, 워드선 WL1∼WL4는, 각각, 반도체 기판 Ba와 평행한 수평 방향에서 2차원적으로 넓어짐을 갖도록 형성되어 있다. 또한, 워드선 WL1∼WL4는, 각각, 메모리 스트링 MS에 대략 수직으로 배치되어 있다. 또한, 워드선 WL1∼WL4의 로우 방향의 단부는, 계단 형상으로 형성되어 있다. 여기서, 로우 방향은, 수직 방향에 직교하는 방향이며, 컬럼 방향은, 수직 방향 및 로우 방향에 직교하는 방향이다.
각 메모리 스트링 MS는, 반도체 기판 Ba의 p-Well 영역 Ba1에 형성된 n+ 영역(후술하는 Ba2) 상에 기둥 형상의 주상 반도체 CLmn(도 2에 도시한 경우, m=1∼3, n=1∼4)을 갖고 있다. 각 주상 반도체 CLmn은, 반도체 기판 Ba의 주 평면에 대하여 수직 방향으로 형성되어 있으며, 반도체 기판 Ba 및 워드선(WL1∼WL4)의 면 상에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링 MS도, 주상 반도체 CLmn에 수직인 면내에 매트릭스 형상으로 배치되어 있다. 또한, 이 주상 반도체 CLmn은, 원주 형상이어도, 각주 형상이어도 된다. 또한, 주상 반도체 CLmn은, 계단 형상을 갖는 기둥 형상의 반도체를 포함한다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링 MS의 상방에는, 주상 반도체 CLmn과 절연층(도시 생략)을 개재하여 접하여 드레인측 선택 트랜지스터 SDTrmn을 구성하는 사각형 판 형상의 드레인측 선택 게이트선 SGD(도 2에 도시한 경우, SGD1∼SGD4)가 설치되어 있다. 각 드레인측 선택 게이트선 SGD는, 서로 절연 분리되고, 로우 방향으로 연장되고 컬럼 방향으로 반복하여 설치된 라인 형상으로 형성되어 있다. 이 점에서, 워드선 LWL1∼WL4와는 상이하다. 또한, 드레인측 선택 게이트선 SGD의 컬럼 방향의 중심을 관통하여, 주상 반도체 CLmn이 형성되어 있다.
또한, 도 2에 도시한 바와 같이,메모리 스트링 MS의 하방에는, 주상 반도체 CLmn과 절연층(도시 생략)을 사이에 두고 접하여 소스측 선택 트랜지스터 SSTrmn을 구성하는 소스측 선택 게이트선 SGS가 설치되어 있다. 소스측 선택 게이트선 SGS는, 워드선 WL1∼WL4와 마찬가지로 수평 방향에서 2차원적으로 넓어짐을 갖도록 형성되어 있다. 또한, 소스측 선택 게이트선 SGS는, 도 2에 도시한 바와 같은 구조 외에, 로우 방향으로 연장되고 또한 컬럼 방향으로 반복하여 설치된 직사각 형상이어도 된다.
다음으로, 도 2 및 도 3을 참조하여, 제1 실시 형태에서의 메모리 스트링 MS에 의해 구성되는 회로 구성 및 동작을 설명한다. 도 3은, 제1 실시 형태에서의 하나의 메모리 스트링 MS의 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 제1 실시 형태에서, 메모리 스트링 MS는, 4개의 메모리 트랜지스터 MTr1mn∼MTr4mn과 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn을 갖고 있다. 이들 4개의 메모리 트랜지스터 MTr1mn∼MTr4mn과 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn은, 각각 직렬로 접속되어 있다(도 3 참조). 제1 실시 형태의 메모리 스트링 MS에서는, 반도체 기판 Ba 상의 p-형 영역(p-Well 영역) Ba1에 형성된 n+ 영역에 주상 반도체 CLmn이 형성되어 있다.
또한, 소스측 선택 트랜지스터 SSTrmn의 소스에는 소스선 SL(반도체 기판 Ba의 p-Well 영역 Ba1에 형성된 n+ 영역)이 접속되어 있다. 또한, 드레인측 선택 트랜지스터 SDTrmn의 드레인에는 비트선 BL이 접속되어 있다.
각 메모리 트랜지스터 MTrmn은, 주상 반도체 CLmn, 그 주상 반도체 CLmn을 둘러싸도록 형성된 전하 축적층, 그 전하 축적층을 둘러싸도록 형성된 워드선 WL을 갖는다. 워드선 WL은, 메모리 트랜지스터 MTrmn의 제어 게이트로서 기능한다.
상기 구성을 갖는 비휘발성 반도체 기억 장치(100)에서는, 비트선 BL1∼BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1∼WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(도시 생략), 드레인측 선택 게이트선 구동 회로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(도시 생략)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTrmn의 전하 축적층의 전하를 제어함으로써, 데이터의 판독, 기입, 소거를 실행한다.
다음으로, 도 4 및 도 5를 참조하여, 용량 소자 영역 C의 구성에 대하여 설명한다. 도 4는, 용량 소자 영역 C의 일부 개략 단면도이며, 도 5는, 그 상면도이다. 용량 소자 영역 C는, 로우 및 컬럼 방향으로 넓어지는 용량선(제2 도전층) CpL1∼CpL4, 용량선 CpL1∼CpL4에 접속되며 또한 상방으로 연장되는 복수의 제1, 제2 컨택트선 CL1, CL2 및 제1, 제2 컨택트선 CL1, CL2의 상단에 접속된 제1, 제2 배선 L1, L2를 갖는다. 여기서, 복수의 제1 컨택트선 CL1은 제1 배선 L1에 공통 접속되고, 복수의 제2 컨택트선 CL2는 제2 배선 L2에 공통 접속되어 있다.
용량선 CpL1∼CpL4는, 상하에 층간 절연층(제2 층간 절연층)을 개재하여 적층되어 있다. 용량선 CpL1∼CpL4의 로우 방향의 단부는, 계단 형상으로 형성되어 있다.
제1 컨택트선 CL1은, 하층으로부터 2번째의 용량선 CpL2의 로우 방향의 단부에 접속되어 있다. 또한, 제1 컨택트선 CL1은, 하층으로부터 4번째의 용량선 CpL4의 로우 방향의 단부에 접속되어 있다. 또한, 제1 컨택트선 CL1은 용량선 CpL2, CpL4에서 컬럼 방향으로 복수 배치되어 있다.
제2 컨택트선 CL2는, 하층으로부터 1번째의 용량선 CpL1의 로우 방향의 단부에 접속되어 있다. 또한, 제2 컨택트선 CL2는, 하층으로부터 3번째의 용량선 CpL3의 로우 방향의 단부에 접속되어 있다. 또한, 제2 컨택트선 CL2는 용량선 CpL1, CpL3에서 컬럼 방향으로 복수 배치되어 있다.
제1 배선 L1은, 제1 컨택트선 CL1의 상단에 접속되어 있다. 제1 배선 L1은, 소정 전위에 접속되어 있다. 따라서, 용량선 CpL2 및 용량선 CpL4는, 제1 컨택트선 CL1을 통해서 소정 전위에 접속되어 있다. 여기서, 소정 전위는, 예를 들면, 2.5V이다.
제2 배선 L2는, 제2 컨택트선 CL2의 상단에 접속되어 있다. 제2 배선 L2는, 접지 전위에 접속되어 있다. 따라서, 용량선 CpL1 및 용량선 CpL3은, 제2 컨택트선 CL2를 통해서 접지 전위에 접속되어 있다.
상기 구성에 의해, 용량선 CpL1 및 용량선 CpL2를 상하의 전극으로 하고, 또한 용량선 CpL1과 용량선 CpL2 사이의 층간 절연층을 유전체막으로 한 용량 소자 Cp1이 구성된다. 또한, 용량선 CpL2 및 용량선 CpL3을 상하의 전극으로 하고, 또한 용량선 CpL2와 용량선 CpL3 사이의 층간 절연층을 유전체막으로 한 용량 소자 Cp2가 구성된다. 또한, 용량선 CpL3 및 용량선 CpL4를 상하의 전극으로 하고, 또한 용량선 CpL3과 용량선 CpL4 사이의 층간 절연층을 유전체막으로 한 용량 소자 Cp3이 구성된다.
즉, 상기한 예는, 용량선 CpL의 수가 4층이며, 아래로부터 보아 짝수번째의 용량선 CpL2, 4에 제1 컨택트선 CL1이 접속되며, 홀수번째의 용량선 CpL1, 3에 제2 컨택트선이 접속되는 것이다. 용량선 CpL이 M층(M은 4 이상의 자연수) 있는 경우에, 하층으로부터 n+1번째(n은 0 이상의 자연수)의 용량선 CpL은 제1 컨택트선 CL1에 접속되고, 하층으로부터 n+2번째의 용량선 CpL은 제2 용량선 CL2에 접속되도록 구성할 수 있다.
<제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 구체적 구성>
다음으로, 도 6∼도 8을 참조하여, 비휘발성 반도체 기억 장치(100)의 더 구체적 구성을 설명한다. 도 6은, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 구체적인 단면도이며, 도 7은, 도 6의 일부 확대도이다. 도 8은, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 용량 소자 영역 C의 구체적인 단면도이다.
우선, 메모리 트랜지스터 영역(12)에 대하여 설명한다. 도 6에 도시한 바와 같이, 비휘발성 반도체 기억 장치(100)(메모리 스트링 MS)는, 메모리 트랜지스터 영역(12)에서, 반도체 기판 Ba 상에 하층으로부터 상층으로, 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40), 배선층(50)을 갖는다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터 SSTrmn으로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 트랜지스터 MTrmn으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터 SDTrmn으로서 기능한다.
반도체 기판 Ba 상에는, p-형 영역(p-Well 영역) Ba1이 형성되어 있다. 또 한, p-형 영역 Ba1 상에는, n+ 영역(소스선 영역) Ba2가 형성되어 있다.
소스측 선택 트랜지스터층(20)은, 반도체 기판 Ba 상에 순차적으로 적층된, 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23) 및 소스측 분리 절연층(24)을 갖는다.
소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23) 및 소스측 분리 절연층(24)은, 반도체 기판 Ba와 평행한 수평 방향에서 2차원적으로 넓어짐을 갖도록 메모리 트랜지스터 영역(12)에 형성되어 있다. 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23) 및 소스측 분리 도전층(24)은, 메모리 트랜지스터 영역(12) 내의 소정 영역(소거 단위)마다 분단되고, 그들의 로우 방향 및 컬럼 방향의 단부에는, 측벽 절연층(25)이 형성되어 있다. 또한, 반도체 기판 Ba로부터 소스측 분리 절연층(24)의 상면까지, 절연층(26)이 형성되어 있다.
소스측 제1 절연층(21) 및 소스측 제2 절연층(23)은, 산화실리콘(SiO2)에 의해 구성되어 있다. 소스측 도전층(22)은 p+형의 폴리실리콘(p-Si)에 의해 구성되어 있다. 소스측 분리 절연막(24)은, 질화실리콘(SiN)에 의해 구성되어 있다.
또한, 소스측 분리 절연층(24), 소스측 제2 절연층(23), 소스측 도전층(22) 및 소스측 제1 절연층(21)을 관통하도록 소스측 홀(27)이 형성되어 있다. 소스측 홀(27)에 면하는 측벽에는, 순차적으로, 소스측 게이트 절연층(28), 소스측 주상 반도체층(29)이 형성되어 있다.
소스측 게이트 절연층(28)은, 산화실리콘(SiO2)에 의해 형성되어 있다. 소스측 주상 반도체층(29)은, 폴리실리콘(p-Si)에 의해 형성되어 있다. 또한, 소스측 주상 반도체층(29)은, 그 상부가 N+형의 폴리실리콘에 의해 구성된 것이어도 된다.
또한, 상기 소스측 선택 트랜지스터(20)의 구성에서, 소스측 도전층(22)의 구성을 환언하면, 소스측 도전층(22)은, 소스측 주상 반도체층(29)과 함께 소스측 게이트 절연층(28)을 사이에 두도록 형성되어 있다.
또한, 소스측 선택 트랜지스터층(20)에서, 소스측 도전층(22)이, 소스측 선택 게이트선 SGS로서 기능한다. 환언하면, 소스측 도전층(22)이, 소스측 선택 트랜지스터 SSTrmn의 제어 게이트로서 기능한다.
메모리 트랜지스터층(30)은, 소스측 분리 절연층(24)의 상방 및 절연층(26)의 상방에 형성된 제1∼제5 워드선간 절연층(제1 층간 절연층)(31a∼31e)과, 제1∼제5 워드선간 절연층(31a∼31e)의 상하간에 형성된 제1∼제4 워드선 도전층(32a∼32d)(제1 도전층)과, 제5 워드선간 절연층(31e) 상에 순차적으로 적층된 메모리 분리 절연층(33a) 및 메모리 보호 절연층(33)을 갖는다.
제1∼제5 워드선간 절연층(31a∼31e), 제1∼제4 워드선 도전층(32a∼32d) 및 메모리 분리 절연층(33a)은, 로우 방향 및 컬럼 방향에서 2차원적으로 넓어짐을 갖도록 형성되고, 로우 방향의 단부에서 계단 형상으로 형성되어 있다. 메모리 보호 절연층(33)은, 제1∼제5 워드선간 절연층(31a∼31e), 제1∼제4 워드선 도전층(32a ∼32d) 및 메모리 분리 절연층(33a)의 로우 방향의 단부 및 컬럼 방향의 단부를 덮도록 형성되어 있다. 또한, 메모리 트랜지스터층(30)에서, 제1 워드선간 절연층(31a)의 상면에 형성된 메모리 보호 절연층(33)의 상부로부터, 메모리 분리 절연층(33a)의 상면에 형성된 메모리 보호 절연층(33)의 상부까지, 절연층(34)이 형성되어 있다.
제1∼제5 워드선간 절연층(31a∼31e)은, 산화실리콘(SiO2)에 의해 구성되어 있다. 제1∼제4 워드선 도전층(32a∼32d)은, P+형의 폴리실리콘(p-Si)에 의해 구성되어 있다. 메모리 분리 절연층(33a) 및 메모리 보호 절연층(33)은, 질화실리콘(SiN)에 의해 구성되어 있다.
또한, 메모리 트랜지스터층(30)에서, 메모리 분리 절연층(33a), 제1∼제5 워드선간 절연층(31a∼31e) 및 제1∼제4 워드선 도전층(32a∼32d)을 관통하도록 메모리 홀(35)이 형성되어 있다. 메모리 홀(35)은, 소스측 홀(27)과 정합하는 위치에 형성되어 있다. 메모리측 홀(35) 내의 측벽에는, 순차적으로, 메모리 게이트 절연층(36) 및 메모리 주상 반도체층(37)이 형성되어 있다.
메모리 게이트 절연층(36)은, 도 7에 도시한 바와 같이 구성되어 있다. 도 7에 도시한 바와 같이, 메모리 게이트 절연층(36)은, 주상 반도체층(37)의 측벽으로부터, 순차적으로, 터널 절연층(36a), 전하를 축적하는 전하 축적층(36b) 및 블록 절연층(36c)을 갖는다.
터널 절연층(36a) 및 블록 절연층(36c)은, 산화실리콘(SiO2)에 의해 형성되 어 있다. 전하 축적층(36b)은, 질화실리콘(SiN)에 의해 형성되어 있다. 메모리 주상 반도체(37)는, 폴리실리콘(p-Si)에 의해 구성되어 있다. 또한, 메모리 주상 반도체층(37)은, 그 상부가 N+형의 폴리실리콘에 의해 구성된 것이어도 된다.
또한, 상기 메모리 트랜지스터(30)에서, 제1∼제4 워드선 도전층(32a∼32d)의 구성을 환언하면, 제1∼제4 워드선 도전층(32a∼32d)은, 메모리 주상 반도체층(37)과 함께 터널 절연층(36a), 전하 축적층(36b) 및 블록 절연층(36c)을 사이에 두도록 형성되어 있다.
또한, 메모리 트랜지스터층(30)에서, 제1∼제4 워드선 도전층(32a∼32d)이, 워드선 WL1∼WL4로서 기능한다. 환언하면, 제1∼제4 워드선 도전층(32a∼32d)이, 메모리 트랜지스터 MTrmn의 제어 게이트로서 기능한다.
드레인측 선택 트랜지스터층(40)은, 메모리 보호 절연층(33) 상에 순차적으로 적층된 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43) 및 드레인측 분리 절연층(44)을 갖는다.
드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43) 및 드레인측 분리 절연층(44)은, 메모리 주상 반도체층(37)의 상부에 정합하는 위치에 형성되며 또한 로우 방향으로 연장되고 컬럼 방향으로 반복하여 설치된 라인 형상으로 형성되어 있다. 또한, 드레인측 선택 트랜지스터층(40)에서, 절연층(34)의 상면으로부터, 드레인측 분리 절연층(44)의 소정 높이 상방까지 절연층(45)이 형성되어 있다.
드레인측 제1 절연층(41) 및 드레인측 제2 절연층(43)은, 산화실리콘(SiO2)에 의해 형성되어 있다. 드레인측 도전층(42)은, P+형의 폴리실리콘(p-Si)에 의해 형성되어 있다. 드레인측 분리 절연층(44)은, 질화실리콘(SiN)에 의해 형성되어 있다.
또한, 드레인측 선택 트랜지스터층(40)에서, 드레인측 분리 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 드레인측 제1 절연층(41) 및 메모리 보호 절연층(33)을 관통하도록 드레인측 홀(46)이 형성되어 있다. 드레인측 홀(46)은, 메모리 홀(35)과 정합하는 위치에 형성되어 있다. 드레인측 홀(46)에 면하는 측벽에는, 순차적으로, 드레인측 게이트 절연층(47) 및 드레인측 주상 반도체층(48)이 형성되어 있다.
드레인측 게이트 절연층(47)은, 산화실리콘(SiO2)에 의해 형성되어 있다. 드레인측 주상 반도체층(48)은, 폴리실리콘(p-Si)에 의해 형성되어 있다. 또한, 드레인측 주상 반도체층(48)의 상부는, n+형 폴리실리콘에 의해 구성되어 있다.
또한, 상기 드레인측 선택 트랜지스터(40)의 구성에서, 드레인측 도전층(42)의 구성을 환언하면, 드레인측 도전층(42)은, 드레인측 주상 반도체층(48)과 함께 드레인측 게이트 절연층(47)을 사이에 두도록 형성되어 있다.
또한, 드레인측 선택 트랜지스터(40)에서, 드레인측 도전층(42)이, 드레인측 선택 게이트선 SGD로서 기능한다. 환언하면, 드레인측 도전층(42)이, 드레인측 선택 트랜지스터 SDTrmn의 제어 게이트로서 기능한다.
상기 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)에는, 플러그 홀(61a∼61h)이 형성되어 있다.
플러그 홀(61a)은, n+ 영역(소스선 영역) Ba2에 도달하도록 형성되어 있다. 플러그 홀(61b)은, 소스측 도전층(22)의 상면에 도달하도록 형성되어 있다. 플러그 홀(61c∼61f)은, 제1∼제4 워드선 도전층(32a∼32d)의 상면에 도달하도록 형성되어 있다. 플러그 홀(61g)은, 드레인측 도전층(42)의 상면에 도달하도록 형성되어 있다. 플러그 홀(61h)은, 드레인측 주상 반도체층(48)에 도달하도록 형성되어 있다.
플러그 홀(61a∼61h)에 면하는 측벽에는, 순차적으로, 배리어 메탈층(62) 및 플러그 도전층(63)이 형성되어 있다. 배리어 메탈층(62)은, 티탄-질화티탄(Ti-TiN)에 의해 구성되어 있다. 플러그 도전층(63)은, 텅스텐(W)에 의해 구성되어 있다.
배선층(50)은, 절연층(45)의 상면에 순차적으로 적층된, 배선 제1∼제4 절연층(51∼54)을 갖는다. 배선 제1 절연층(51) 및 배선 제4 절연층(54)은, 질화실리콘(SiN)에 의해 구성되어 있다. 배선 제2 절연층(52) 및 배선 제3 절연층(53)은, 산화실리콘(SiO2)에 의해 구성되어 있다.
또한, 배선층(50)은, 배선 홈(56a)을 갖는다. 배선 홈(56a)은, 배선 제1 절연층(51) 및 배선 제2 절연층(52)을 관통하도록 형성되어 있다. 배선 홈(56a)은, 플러그 홀(61a∼61h)과 정합하는 위치에 형성되어 있다.
배선 홈(56a)에 면하는 측벽에는, 순차적으로, 배리어 메탈층(56b), 배선 도전층(56c)이 형성되어 있다. 배리어 메탈층(56b)은, 티탄-질화티탄(Ti-TiN)에 의해 구성되어 있다. 배선 도전층(56c)은, 텅스텐(W)에 의해 구성되어 있다.
다음으로, 용량 소자 영역 C에 대하여 설명한다. 도 8에 도시한 바와 같이, 비휘발성 반도체 기억 장치(100)는, 용량 소자 영역 C에서, 반도체 기판 Ba 상에 하층으로부터 상층으로, 제1 절연층(81), 용량 소자층(70) 및 제2∼제6 절연층(82∼86)을 갖는다. 용량 소자층(70)은, 용량 소자 Cp1∼Cp3을 구성한다.
제1 절연층(81)은, 산화실리콘(SiO2)에 의해 구성되어 있다. 제1 절연층(81)은, 메모리 트랜지스터 영역(12)의 소스측 분리 절연층(24)의 상면까지 형성되어 있다.
용량 소자층(70)은, 교대로 적층된 제1∼제5 용량 소자 절연층(제1 층간 절연층)(71a∼71e) 및 제1∼제4 용량 소자 도전층(제1 도전층)(72a∼72d)을 갖는다.
제2 용량 소자 절연층(71b) 및 제1 용량 소자 도전층(72a)은, 로우 방향의 단부를 일치시켜 형성되어 있다(단부의 위치가 일치하고 있다). 제3 용량 소자 절연층(71c) 및 제2 용량 소자 도전층(72b)은, 로우 방향의 단부를 일치시켜 형성되어 있다. 제4 용량 소자 절연층(71d) 및 제3 용량 소자 도전층(72c)은, 로우 방향의 단부를 일치시켜 형성되어 있다. 제5 용량 소자 절연층(71e) 및 제4 용량 소자 도전층(72d)은, 로우 방향의 단부를 일치시켜 형성되어 있다. 제2∼제5 용량 소자 절연층(71b∼71e)의 로우 방향의 단부 및 제1∼제4 용량 소자 도전층(72a∼72d)의 로우 방향의 단부는, 계단 형상으로 형성되어 있다.
제1∼제5 용량 소자 절연층(71a∼71e)은, 산화실리콘(SiO2)에 의해 구성되어 있다. 제1∼제4 용량 소자 도전층(72a∼72d)은, 폴리실리콘(p-Si)에 의해 구성되어 있다.
제1∼제5 용량 소자 절연층(71a∼71e)은, 제1∼제5 워드선간 절연층(31a∼31e)과 동층에 형성되어 있다. 제1∼제4 용량 소자 도전층(72a∼72d)은, 제1∼제4 워드선 도전층(32a∼32d)과 동층에 형성되어 있다.
또한, 제1∼제5 용량 소자 절연층(71a∼71e)의 재질은, 제1∼제5 워드선간 절연층(31a∼31e)의 재질과 동일하다. 제1∼제4 용량 소자 도전층(72a∼72d)의 재질은, 제1∼제4 워드선 도전층(32a∼32d)의 재질과 동일하다. 이것은, 메모리 트랜지스터 영역(12)과 용량 소자 영역 C를 동시에 형성할 수 있는 것을 의미한다.
제2 절연층(82)은, 용량 소자층(70)을 덮고 또한 절연층(45)의 상면까지 형성되어 있다. 제3 절연층(83)은, 제2 절연층(82) 상으로부터 배선 제1 절연층(51)의 상면까지 형성되어 있다. 제4 절연층(84)은, 제3 절연층(83) 상으로부터 배선 제2 절연층(52)의 상면까지 형성되어 있다. 제5 절연층(85)은, 제4 절연층(84) 상으로부터 배선 제3 절연층(53)의 상면까지 형성되어 있다. 제6 절연층(86)은, 제5 절연층(85) 상으로부터 배선 제4 절연층(54)의 상면까지 형성되어 있다.
제2, 제4, 제5 절연층(82, 84, 85)은, 산화실리콘(SiO2)에 의해 구성되어 있다. 제3, 제6 절연층(83, 86)은, 질화실리콘(SiN)에 의해 구성되어 있다.
상기 용량 소자층(70) 및 제2 절연층(82)에는, 컨택트 홀(91a∼91d)이 형성되어 있다. 컨택트 홀(91a)은, 제2 용량 소자 도전층(72b)에 도달하도록 형성되어 있다. 컨택트 홀(91b)은, 제4 용량 소자 도전층(72d)에 도달하도록 형성되어 있다. 컨택트 홀(91c)은, 제1 용량 소자 도전층(72a)에 도달하도록 형성되어 있다. 컨택트 홀(91d)은, 제3 용량 소자 도전층(72c)에 도달하도록 형성되어 있다.
컨택트 홀(91a∼91d)에는, 컨택트 도전층(92)이 형성되어 있다. 컨택트 도전층(92)은, 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)에 의해 구성되어 있다.
제2, 제3 절연층(82, 83)에는, 제1 배선 홈(94a) 및 제2 배선 홈(94b)이 형성되어 있다. 제1 배선 홈(94a)은, 컨택트 홀(91a, 91b)의 상방에 형성되어 있다. 제2 배선 홈(94b)은, 컨택트 홀(91c, 91d)의 상방에 형성되어 있다.
제1 배선 홈(94a) 및 제2 배선 홈(94b)에는, 제1 배선 도전층(95a) 및 제2 배선 도전층(95b)이 형성되어 있다. 제1 배선 도전층(95a) 및 제2 배선 도전층(95b)은, 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)에 의해 구성되어 있다.
제1 배선 도전층(95a)은, 소정 전위에 접속되어 있다. 제2 배선 도전층(95b)은, 접지 전위에 접속되어 있다. 여기서, 소정 전위는, 예를 들면, 2.5V이다. 따라서, 제1 용량 소자 도전층(72a) 및 제3 용량 소자 도전층(72c)은, 접지 전위에 접속되고, 제2 용량 소자 도전층(72b) 및 제4 용량 소자 도전층(72d)은, 소정 전위에 접속되어 있다.
상기 구성에 의해, 제1 용량 소자 도전층(72a) 및 제2 용량 소자 도전층(72b)을 상하의 전극으로 하고, 또한 제2 용량 소자 절연층(71b)을 유전체막으로 한 용량 소자가 구성된다. 또한, 제2 용량 소자 도전층(72b) 및 제3 용량 소자 도전층(72c)을 상하의 전극으로 하고, 또한 제3 용량 소자 절연층(71c)을 유전체막으로 한 용량 소자가 구성된다. 또한, 제3 용량 소자 도전층(72c) 및 제4 용량 소자 도전층(72d)을 상하의 전극으로 하고, 또한 제4 용량 소자 절연층(71d)을 유전체막으로 한 용량 소자가 구성된다.
즉, 제1∼제4 용량 소자 도전층(72a∼72d)은, 용량선 CpL1∼CpL4로서 기능한다. 제1∼제5 용량 소자 절연층(71a∼71e)은, 용량선 CpL1∼CpL4 사이의 층간 절연층으로서 기능한다. 컨택트 홀(91a, 91b) 내의 컨택트 도전층(92)은, 제1 컨택트선 CL1로서 기능한다. 컨택트 홀(91c, 91d) 내의 컨택트 도전층(92)은, 제2 컨택트선 CL2로서 기능한다. 제1 배선 도전층(95a)은, 제1 배선 L1로서 기능한다. 제2 배선 도전층(95b)은, 제2 배선 L2로서 기능한다.
<제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 효과>
다음으로, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 나타낸 바와 같이 고집적화 가능하다. 또한, 비휘발성 반도체 기억 장치(100)는, 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrmn으로 되는 각 층, 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터층 SDTrmn으로 되는 각 층을, 적층수에 관계없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 염가로 비휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
또한, 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 용량 소자 영역 C를 갖는다. 용량 소자 영역 C는, 적층된 제1∼제5 용량 소자 절연층(71a∼71e)(워드선 WL1∼WL4) 및 제1∼제4 용량 소자 도전층(72a∼72d)에 의해, 적층 구조의 용량 소자 Cp1∼Cp3을 구성한다. 따라서, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 용량 소자 Cp1∼Cp3의 점유 면적을 축소할 수 있다.
또한, 제1∼제5 용량 소자 절연층(71a∼71e)은, 제1∼제5 워드선간 절연층(31a∼31e)과 동일한 층에 형성되어 있다. 또한, 제1∼제4 용량 소자 도전층(72a∼72d)은, 제1∼제4 워드선 도전층(32a∼32d)과 동일한 층에 형성되어 있다. 제1∼제5 용량 소자 절연층(71a∼71e)의 재료는 제1∼제5 워드선간 절연층(31a∼31e)의 재료와 동일할 수도 있고, 둘 다는 동일한 공정에서 동일한 층에 형성된다. 제1∼제4 용량 소자 도전층(72a∼72d)의 재료는 제1∼제4 워드선 도전층(32a∼32d)의 재료와 동일할 수도 있고, 둘 다는 동일한 공정에서 동일한 층에 형성된다. 따라서, 용량 소자 Cp1∼Cp4를 메모리 트랜지스터 MTrmn 등과 대략 동일한 공정에서 작성할 수 있다. 즉, 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)는, 수율을 향상시킬 수 있다.
[제2 실시 형태]
<제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성>
다음으로, 도 9 및 도 10을 참조하여, 본 발명의 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성에 대하여 설명한다. 도 9는, 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 용량 소자 영역 Ca의 일부 개략 단면도이며, 도 10 은, 그 상면도이다. 또한, 제2 실시 형태에서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
도 9 및 도 10에 도시한 바와 같이, 제2 실시 형태에 따른 비휘발성 반도체 기억 장치는, 제1 실시 형태와 상이한 용량 소자 영역 Ca를 갖는다. 용량 소자 영역 Ca에서는, 제1 실시 형태와 비교하여, 제1 컨택트선 CL1' 및 제2 컨택트선 CL2'의 구성이 상이하다.
제1 컨택트선 CL1'는, 하층으로부터 2번째의 용량선 CpL2에 접속되어 있다. 또한, 제1 컨택트선 CL1'는, 하층으로부터 3번째의 용량선 CpL3에 접속되어 있다. 이들 제1 컨택트선 CL1'는, 제1 배선 L1에 접속되어 있다. 따라서, 용량선 CpL2 및 용량선 CpL3은, 제1 컨택트선 CL1'를 통해서 소정 전위에 접속된다.
제2 컨택트선 CL2'는, 하층으로부터 1번째의 용량선 CpL1에 접속되어 있다. 또한, 제2 컨택트선 CL2'는, 하층으로부터 4번째의 용량선 CpL4에 접속되어 있다. 이들 제2 컨택트선 CL2'는, 제2 배선 L2에 접속되어 있다. 따라서, 용량선 CpL1 및 용량선 CpL4는, 제2 컨택트선 CL2'를 통해서 접지 전위에 접속된다.
상기 구성에 의해, 용량선 CpL1 및 용량선 CpL2를 상하의 전극으로 하고, 또한 용량선 CpL1과 용량선 CpL2 사이의 층간 절연층을 유전체막으로 한 용량 소자 Cp4가 구성된다. 또한, 용량선 CpL3 및 용량선 CpL4를 상하의 전극으로 하고, 또한 용량선 CpL3과 용량선 CpL4 사이의 층간 절연층을 유전체막으로 한 용량 소자 Cp5가 구성된다.
즉, 상기한 예는, 용량선 CpL의 수가 4층이며, 가장 아래의 용량선 CpL1, 가 장 위의 용량선 CpL4에 제2 컨택트선 CL2'가 접속되고, 한가운데의 2개의 용량선 CpL2, 3에 제1 컨택트선 CL1'가 접속되는 것이다. 용량선 CpL이 M층(M은 4 이상의 자연수) 있는 경우에는, 하층으로부터 보아 3n+1번째(n은 0 이상의 자연수)의 용량선 CpL은 제2 컨택트선 CL2'에 접속되고, 하층으로부터 보아 3n+2번째 및 3n+3번째의 용량선 CpL은 제1 컨택트선 CL1'에 접속되도록 구성할 수 있다.
<제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 효과>
다음으로, 제2 실시 형태에 따른 비휘발성 반도체 기억 장치의 효과에 대하여 설명한다. 상기 구성으로부터, 제2 실시 형태에 따른 비휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
[제3 실시 형태]
<제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성>
다음으로, 도 11∼도 13a을 참조하여, 본 발명의 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성에 대하여 설명한다. 도 11은, 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 개략 상면도이다. 도 12는, 도 11의 I-I' 단면도이며, 도 13a는, 도 11의 II-II' 단면도이다. 또한, 제3 실시 형태에서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
도 11에 도시한 바와 같이, 제3 실시 형태에 따른 비휘발성 반도체 기억 장치는, 복수의 메모리 스트링 MSa를 갖는 메모리 트랜지스터 영역(12a) 및 용량 소자를 갖는 용량 소자 영역 Cb를 갖는다. 메모리 트랜지스터 영역(12a)에서, 메모 리 스트링 MSa는, 컬럼 방향으로 소정의 피치를 설정하고, 절연층을 사이에 두고 반복하여 형성되어 있다. 또한, 용량 소자 영역 Cb는, 컬럼 방향 및 로우 방향의 양단이 절연층 사이에 끼워지도록 형성되어 있다.
도 12에 도시한 바와 같이, 메모리 트랜지스터 영역(12a)에서, 반도체 기판(300) 상에는, 한 쌍의 제1 적층부(110A, 110B)가 형성되어 있다. 제1 적층부(110A) 상에는, 제2 적층부(120A) 및 제3 적층부(130A)가 적층되어 있다. 마찬가지로, 제1 적층부(110B) 상에는, 제2 적층부(120B) 및 제3 적층부(130B)가 적층되어 있다. 또한, 제1 적층부(110A)(제2 적층부(120A), 제3 적층부(130A)), 제1 적층부(110B)(제2 적층부(120B), 제3 적층부(130B))는, 로우 방향으로 소정 길이 이격하여 형성되어 있다. 제1 적층부(110A)(제2 적층부(120A), 제3 적층부(130A))와 제1 적층부(110B)(제2 적층부(120B), 제3 적층부(130B))의 외주에는, 절연층(140), 절연층(150) 및 절연층(151)이 퇴적되어 있다.
제1 적층부(110A)는, 하층으로부터, 제1∼제4 워드선 도전층(111a∼111d(제1 도전층))과, 제1∼제4 워드선간 절연층(112a∼112d(제1 층간 절연층))을 교대로 적층시켜 형성되어 있다.
제1 적층부(110B)는, 하층으로부터, 제5∼제8 워드선 도전층(제1 도전층(111e∼111h))과, 제5∼제8 워드선간 절연층(제1 층간 절연층(112e∼112h))을 교대로 적층시켜 형성되어 있다.
각 제1∼제8 워드선 도전층(111a∼111h)은, 전술한 워드선 WL과 마찬가지로 기능한다. 또한, 각 제1∼제8 워드선 도전층(111a∼111h)은, 전술한 각 메모리 트 랜지스터 MTrmn의 제어 게이트와 마찬가지로 기능한다.
각 제1∼제8 워드선 도전층(111a∼111h)은, 폴리실리콘(p-Si)으로 구성되어 있다. 제1∼제4 워드선 도전층(111a∼111d) 및 제5∼제8 워드선 도전층(111e∼111h)은, 로우 방향의 제1 적층부(110A, 110B)의 대향하는 측과는 반대측의 단부에, 실리사이드층(111A)을 갖는다.
제1∼제8 워드선간 절연층(112a∼112h)은 산화실리콘(SiO2)으로 구성되어 있다.
또한, 각 제1 적층부(110A, 110B)는, 그들 제1 적층부(110A, 110B)가, 절연층(140)을 개재하여 대향하는 측면에, 블록 절연층(113), 전하 축적층(114), 터널 절연층(115), N-형 반도체층(116)을 갖는다.
블록 절연층(113)은, 제1∼제8 워드선 도전층(111a∼111h) 및 제1∼제8 워드선간 절연층(112a∼112h)의 측벽에 접하여 형성되어 있다. 블록 절연층(113)은 산화실리콘(SiO2)으로 구성되어 있다. 전하 축적층(114)은 블록 절연층(113)에 접하여 형성되고 또한 전하를 축적하도록 형성되어 있다. 전하 축적층(114)은 질화 실리콘(SiN)으로 구성되어 있다. 터널 절연층(115)은 전하 축적층(114)에 접하여 형성되어 있다. 터널 절연층(115)은 산화실리콘(SiO2)으로 구성되어 있다.
N-형 반도체층(116)은 I-I' 방향의 단면 형상이 U자 형상으로 형성되어 있다. N-형 반도체층(116)은, 각 터널 절연층(115)에 접하여 형성되고 또한 적층 방향으로 연장되도록(필러 형상) 형성된 측부(116a, 116a)와, 한 쌍의 측부(116a, 116a)의 바닥을 연결하도록 형성된 저부(116b)를 갖는다. 또한, N-형 반도체층(116)은 저농도의 N-형 불순물이 도입된 반도체층에 의해 구성된다.
제2 적층부(120A)는, 제1 적층부(110A)(제4 워드선 도전층(111d)) 상에 순차적으로 적층된 드레인측 제1 절연층(121a), 드레인측 도전층(122a) 및 드레인측 제2 절연층(123a)을 갖는다. 드레인측 도전층(122a)은, 전술한 드레인측 선택 게이트선 SGD와 마찬가지로 기능한다. 또한, 드레인측 도전층(122a)은, 전술한 드레인측 선택 트랜지스터 SDT의 제어 게이트와 마찬가지로 기능한다.
드레인측 제1 절연층(121a) 및 드레인측 제2 절연층(123a)은 산화실리콘(SiO2)으로 구성되어 있다. 드레인측 도전층(122a)은 폴리실리콘(p-Si)으로 구성되어 있다. 드레인측 도전층(122a)은 로우 방향의 제2 적층부(120A, 120B)의 대향하는 측과는 반대측의 단부에, 실리사이드층(122A)을 갖는다.
제2 적층부(120B)는, 제1 적층부(110B)(제8 워드선 도전층(111h)) 상에 순차적으로 적층된 소스측 제1 절연층(121b), 소스측 도전층(122b) 및 소스측 제2 절연층(123b)을 갖는다. 소스측 도전층(122b)은, 전술한 소스측 선택 게이트선 SGS와 마찬가지로 기능한다. 또한, 소스측 도전층(122b)은, 전술한 소스측 선택 트랜지스터 SST의 제어 게이트와 마찬가지로 기능한다.
소스측 제1 절연층(121b) 및 소스측 제2 절연층(122b)은 산화실리콘(SiO2)으로 구성되어 있다. 소스측 도전층(122b)은 폴리실리콘(p-Si)으로 구성되어 있다. 소스측 도전층(122b)은 로우 방향의 제2 적층부(120A, 120B)의 대향하는 측과는 반 대측의 단부에, 실리사이드층(122A)을 갖는다.
또한, 각 제2 적층부(120A, 120B)는 드레인측 도전층(122a) 및 소스측 도전층(122b)이 절연층(140)을 개재하여 대향하는 측면에, 게이트 절연층(124), P-형 반도체층(125), N+형 반도체층(126)을 갖는다.
게이트 절연층(124)은 드레인측 도전층(122a)의 측벽, 드레인측 제2 절연층(123a)의 측벽, 소스측 도전층(122b)의 측벽 및 소스측 제2 절연층(123b)의 측벽에 접하여 형성되어 있다. P-형 반도체층(125)은 적층 방향으로 드레인측 도전층(122a) 및 소스측 도전층(122b)과 동층에 형성되어 있다. P-형 반도체층(125)은 게이트 절연층(124)의 측면 및 N-형 반도체층(116)의 상면에 접하여 형성되어 있다. P-형 반도체층(125)은 저농도의 P-형 불순물이 도입된 반도체층이다. N+형 반도체층(126)은 게이트 절연층(124)의 측면 및 P-형 반도체층(125)의 상면에 접하여 형성되어 있다.
각 제3 적층부(130A, 130B)는 드레인측 제2 절연층(123a)의 상측 및 소스측 제2 절연층(123b)의 상측에 형성된 컨택트층(131)을 갖는다.
컨택트층(131)의 일단은, N+형 반도체층(126)의 상부에 접하도록 형성되어 있다. 컨택트층(131)은 로우 방향을 길이 방향으로 하는 사각형 판 형상으로 형성되어 있다. 또한, 컨택트층(131)은 실리사이드층으로 구성되어 있다.
또한, 제3 적층부(130A)는 컨택트층(131)의 상면에 형성된 컨택트 플러그층(132) 및 컨택트 플러그층(132)의 상면에 형성된 배선층(133)을 갖는다.
배선층(133)은, 복수의 제2 적층부(120A)에서의 컨택트 플러그층(132)의 상 면을 걸치고 또한 접하도록 형성되어 있다. 배선층(133)은, 전술한 비트선 BL과 마찬가지로 기능한다.
또한, 제3 적층부(130B)는 컨택트층(131)의 상면에 형성된 배선층(134)을 갖는다. 배선층(134)은 컨택트층(131)의 상면에 형성되어 있다. 배선층(134)은 컬럼 방향으로 나열하는 복수의 제2 적층부(120B)에서의 컨택트층(131)의 상면을 걸치고 또한 접하도록 형성되어 있다. 배선층(134)은, 전술한 소스선 SL과 마찬가지로 기능한다. 또한, 배선층(133)의 저면과, 절연층(140, 150) 사이에는 절연층(135)이 형성되어 있다.
도 13a에 도시한 바와 같이, 용량 소자 영역 Cb에서, 반도체 기판(300) 상에는, 순차적으로 용량 소자층(210), 제1 절연층(240), 제1 및 제2 배선 도전층(231a, 231b) 및 제2 절연층(260)이 형성되어 있다. 용량 소자층(210), 제1 절연층(240), 제1 및 제2 배선 도전층(231a, 231b) 및 제2 절연층(260)의 외주에는, 절연층(250) 및 절연층(251)이 퇴적되어 있다.
용량 소자층(210)은 반도체 기판(300) 상에 교대로 적층된 제1∼제4 용량 소자 절연층(제2 층간 절연층)(211a∼211d) 및 제1∼제4 용량 소자 도전층(212a∼212d)(제2 도전층)을 갖는다. 제1 용량 소자 절연층(211a)의 로우 방향의 단부는, 제1 용량 소자 도전층(212a)의 로우 방향의 단부와 일치하여 형성되어 있다. 제2 용량 소자 절연층(211b)의 로우 방향의 단부는, 제2 용량 소자 도전층(212b)의 로우 방향의 단부와 일치하여 형성되어 있다. 제3 용량 소자 절연층(211c)의 로우 방향의 단부는, 제3 용량 소자 도전층(212c)의 로우 방향의 단부와 일치하여 형성 되어 있다. 제4 용량 소자 절연층(211d)의 로우 방향의 단부는, 제4 용량 소자 도전층(212d)의 로우 방향의 단부와 일치하여 형성되어 있다. 또한, 제1∼제4 용량 소자 절연층(211a∼211d) 및 제1∼제4 용량 소자 도전층(212a∼212d)의 로우 방향의 단부는, 계단 형상으로 형성되어 있다.
제1 용량 소자 절연층(211a)은, 제1, 제5 워드선간 절연층(112a, 112e)과 동층에 형성되어 있다. 제2 용량 소자 절연층(211b)은, 제2, 제6 워드선간 절연층(112b, 112f)과 동층에 형성되어 있다. 제3 용량 소자 절연층(211c)은, 제3, 제7 워드선간 절연층(112c, 112g)과 동층에 형성되어 있다. 제4 용량 소자 절연층(211d)은, 제4, 제8 워드선간 절연층(112d, 112h)과 동층에 형성되어 있다.
제1 용량 소자 도전층(212a)은, 제1, 제5 워드선 도전층(111a, 111e)과 동층에 형성되어 있다. 제2 용량 소자 도전층(212b)은, 제2, 제6 워드선(111b, 111f)과 동층에 형성되어 있다. 제3 용량 소자 도전층(212c)은, 제3, 제7 워드선 도전층(111c, 111g)과 동층에 형성되어 있다. 제4 용량 소자 도전층(212d)은, 제4, 제8 워드선 도전층(111d, 111h)과 동층에 형성되어 있다.
제1∼제4 용량 소자 절연층(211a∼211d)은 산화실리콘(SiO2)으로 구성되어 있다. 제1∼제4 용량 소자 도전층(212a∼212d)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 제1 용량 소자 절연층(211a)의 재질은, 제1, 제5 워드선간 절연층(112a, 112e)의 재질과 동일하다. 제2 용량 소자 절연층(211b)의 재질은, 제2, 제6 워드선간 절연층(112b, 112f)의 재질과 동일하다. 제3 용량 소자 절연층(211c)의 재질은, 제3, 제7 워드선간 절연층(112c, 112g)의 재질과 동일하다. 제4 용량 소자 절연층(211d)의 재질은, 제4, 제8 워드선간 절연층(112d, 112h)의 재질과 동일하다.
제1 용량 소자 도전층(212a)의 재질은, 제1, 제5 워드선 도전층(111a, 111e)의 재질과 동일하다. 제2 용량 소자 도전층(212b)의 재질은, 제2, 제6 워드선(111b, 111f)의 재질과 동일하다. 제3 용량 소자 도전층(212c)의 재질은, 제3, 제7 워드선 도전층(111c, 111g)의 재질과 동일하다. 제4 용량 소자 도전층(212d)의 재질은, 제4, 제8 워드선 도전층(111d, 111h)의 재질과 동일하다. 이것은, 제1 적층부(110A, 110B) 및 용량 소자층(210)을 동시에 형성할 수 있는 것을 의미한다.
제1 절연층(240)은, 제1∼제4 용량 소자 절연층(211a∼211d) 및 제1∼제4 용량 소자 도전층(212a∼212d)을 덮도록 형성되어 있다. 제1 절연층(240)은 절연층(140)의 상부와 동일한 높이까지 형성되어 있다.
제1, 제2 배선 도전층(231a, 231b)은 컨택트층(131)과 동층에 형성되어 있다. 제2 절연층(260)은 절연층(135)의 상면과 동일한 높이까지 형성되어 있다. 제1, 제2 배선 도전층(231a, 231b)은 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)으로 구성되어 있다.
상기 용량 소자층(210) 및 제1 절연층(240)에는 컨택트 홀(221a∼221d)이 형성되어 있다. 컨택트 홀(221a)은, 제2 용량 소자 도전층(212b)에 도달하도록 형성되어 있다. 컨택트 홀(221b)은, 제4 용량 소자 도전층(212d)에 도달하도록 형성되 어 있다. 컨택트 홀(221c)은, 제1 용량 소자 도전층(212a)에 도달하도록 형성되어 있다. 컨택트 홀(221d)은, 제3 용량 소자 도전층(212c)에 도달하도록 형성되어 있다.
컨택트 홀(221a∼221d) 내에는 컨택트 도전층(222)이 형성되어 있다. 컨택트 도전층(222)은 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)으로 구성되어 있다.
컨택트 홀(221a, 221b)의 상방에는, 제1 배선 도전층(231a)이 형성되어 있다. 컨택트 홀(221c, 221d)의 상방에는, 제2 배선 도전층(231b)이 형성되어 있다.
제1 배선 도전층(231a)은 소정 전위에 접속되어 있다. 제2 배선 도전층(231b)은 접지 전위에 접속되어 있다. 따라서, 제1 용량 소자 도전층(212a) 및 제3 용량 소자 도전층(212c)은 접지 전위에 접속되고, 제2 용량 소자 도전층(212b) 및 제4 용량 소자 도전층(212d)은 소정 전위에 접속되어 있다.
상기 구성에 의해, 제1 용량 소자 도전층(212a) 및 제2 용량 소자 도전층(212b)을 상하의 전극으로 하고, 또한 제2 용량 소자 절연층(211b)을 유전체막으로 한 용량 소자가 구성된다. 또한, 제2 용량 소자 도전층(212b) 및 제3 용량 소자 도전층(212c)을 상하의 전극으로 하고, 또한 제3 용량 소자 절연층(211c)을 유전체막으로 한 용량 소자가 구성된다. 또한, 제3 용량 소자 도전층(212c) 및 제4 용량 소자 도전층(212d)을 상하의 전극으로 하고, 또한 제4 용량 소자 절연층(211d)을 유전체막으로 한 용량 소자가 구성된다.
즉, 제1∼제4 용량 소자 도전층(212a∼212d)은, 전술한 용량선 CpL1∼CpL4와 마찬가지로 기능한다. 제1∼제4 용량 소자 절연층(211a∼211d)은, 전술한 용량선 CpL1∼CpL4 사이의 층간 절연층과 마찬가지로 기능한다. 컨택트 홀(221a, 221b) 내의 컨택트 도전층(222)은, 전술한 제1 컨택트선 CL1과 마찬가지로 기능한다. 컨택트 홀(221c, 221d) 내의 컨택트 도전층(222)은, 전술한 제2 컨택트선 CL2와 마찬가지로 기능한다. 제1 배선 도전층(231a)은, 전술한 제1 배선 L1과 마찬가지로 기능한다. 제2 배선 도전층(231b)은, 전술한 제2 배선 L2와 마찬가지로 기능한다.
<제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 효과>
다음으로, 본 발명의 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 효과를 설명한다. 제3 실시 형태에 따른 비휘발성 반도체 기억 장치는, 제1 및 제2 실시 형태와 마찬가지의 효과를 발휘한다.
[제1∼제3 실시 형태의 변형예]
이상, 비휘발성 반도체 기억 장치의 제1∼제3 실시 형태를 설명해 왔지만, 본 발명은, 상기한 실시 형태에 한정되는 것이 아니라, 발명의 취지를 일탈하지 않는 범위 내에서 다양한 변경, 추가, 치환 등이 가능하다. 예를 들면, 제3 실시 형태에 따른 비휘발성 반도체 기억 장치에서, 제1∼제4 용량 소자 도전층(212a∼212d) 및 제1, 제2 배선 도전층(231a, 231b)은, 제2 실시 형태의 구성과 같이 접속되어도 된다.
또한, 워드선 WL(워드선 도전층) 및 용량선 Cp(용량 소자 도전층)의 적층수는, 상기한 실시 형태의 적층수에 한정되는 것이 아니라, 더 다층이어도 된다.
또한, 상기 제1 실시 형태는, 하층으로부터 n+1번째(n은 0 이상의 자연수)의 워드선 WL1∼WL4(제1∼제4 워드선 도전층(32a∼32d))는 접지 전위에 접속되고, 하 층으로부터 n+2번째의 워드선 WL1∼WL4는 소정 전위에 접속된 구성을 갖는다. 그러나, 본 발명은, 상기 구성에 한정되지 않고, 하층으로부터 n+1번째의 WL1∼WL4는 소정 전위에 접속되고, 하층으로부터 n+2번째의 WL1∼WL4는 접지 전위에 접속된 구성이어도 된다.
또한, 상기 제2 실시 형태는, 하층으로부터 3n+1번째(n은 0 이상의 자연수)의 WL1∼WL4는 접지 전위에 접속되고, 하층으로부터 3n+2번째 및 3n+3번째의 WL1∼WL4는 소정 전위에 접속된 구성을 갖는다. 그러나, 본 발명은, 상기 구성에 한정되지 않고, 하층으로부터 3n+1번째의 WL1∼WL4는 소정 전위에 접속되고, 하층으로부터 3n+2번째 및 3n+3번째의 WL1∼WL4는 접지 전위에 접속된 구성이어도 된다.
또한, 도 13b에 도시한 바와 같이, 제4 용량 소자 도전층(212d)은 컨택트 도전층(222)을 개재하여, 제1 배선 도전층(231a)과는 독립된 제3 배선 도전층(231c)에 접속하고, 이 제3 배선 도전층(231c)은 플로팅 상태로 할 수도 있다. 이 경우, 제4 용량 소자 도전층(212d)과 제3 용량 소자 도전층(212c) 사이에 존재하는 용량 소자는 기능하지 않는다. 마찬가지로, 도시는 생략하지만, 제1 용량 소자 도전층(212a)을, 컨택트 도전층(222)을 개재하여, 제2 배선 도전층(231b)과는 독립된 배선 도전층에 접속하고, 이 배선 도전층을 플로팅 상태로 하는 것도 가능하다. 이와 같이, 각 용량 소자 도전층(212a∼212d)에 인가하는 전압을 개별로 제어함으로써, 용량 소자의 용량값을 조정할 수 있다. 또한, 제1 배선 도전층(231a), 제2 배선 도전층(231b) 및 제3 배선 도전층(231c)은, 모두 동일층 상에 형성되고, 동시에 형성된다.
[제4 실시 형태]
도 14는, 본 발명의 제4 실시 형태에 따른 반도체 기억 장치(100)의 개략도이다. 제1∼제3 실시 형태와 마찬가지의 구성에 대해서는 동일한 부호를 붙이고, 이하에서는 그 상세한 설명은 생략한다. 도 14에 도시한 바와 같이, 본 실시 형태에 따른 반도체 기억 장치(100)는, 제1 실시 형태(도 1)와 마찬가지로, 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(도시 생략) 등을 갖는다. 이 실시 형태에서는, 소자 용량 영역 C 외에 또는 이것을 대신하여, 저항 소자 영역(110)을 갖는다. 또한, 메모리 트랜지스터 영역(12) 및 메모리 스트링 MS의 구조는, 도 2, 도 6, 도 7에 도시한 것과 마찬가지로 할 수 있다.
다음으로, 도 15 및 도 16을 참조하여, 저항 소자 영역(110)의 구성에 대해서 설명한다.
도 15는, 저항 소자 영역(110)의 일부 단면도이며, 도 16은, 그 상면도이다. 저항 소자 영역(110)은 로우 및 컬럼 방향으로 넓어지는 저항선(제2 도전층) ReL1∼ReL5, 저항선 ReL1∼ReL5에 접속되고 또한 상방으로 연장되는 복수의 컨택트선(컨택트층) CL1∼CL10 및 컨택트층 CL1∼CL10의 상단에 접속된 배선(상부 배선층) L1∼L6을 갖는다.
저항선 ReL1∼ReL5는 반도체 기판 Ba 상에 적층되고, 저항선 ReL1∼ReL5의 단부는 계단 형상으로 형성되어 있다. 또한, 복수 적층되는 저항선 ReL 및 리드선 WL은 동층에 형성되어 있다.
제1 컨택트선 CL1은, 최하층의 저항선 ReL1의 로우 방향의 단부 A에 접속되어 있다. 또한, 제2 컨택트선 CL2는 제1 컨택트선 CL1이 접속되는 단부 A와는 상이한 저항선 ReL1의 로우 방향의 단부 B에 접속되어 있다.
제3 컨택트선 CL3은, 하층으로부터 2번째의 저항선 ReL2의 로우 방향의 단부 C에 접속되어 있다. 또한, 제4 컨택트선 CL4는, 제3 컨택트선 CL3이 접속되는 단부 C와는 상이한 저항선 ReL2의 로우 방향의 단부 D에 접속되어 있다.
제5 컨택트선 CL5는, 하층으로부터 3번째의 저항선 ReL3의 로우 방향의 단부 E에 접속되어 있다. 또한, 제6 컨택트선 CL6은, 제5 컨택트선 CL5가 접속되는 단부 E와는 상이한 저항선 ReL3의 로우 방향의 단부 F에 접속되어 있다.
제7 컨택트선 CL7은, 하층으로부터 4번째의 저항선 ReL4의 로우 방향의 단부 G에 접속되어 있다. 또한, 제8 컨택트선 CL8은, 제7 컨택트선 CL7이 접속되는 단부 G와는 상이한 저항선 ReL4의 로우 방향의 단부 H에 접속되어 있다.
제9 컨택트선 CL9는, 하층으로부터 5번째의 저항선 ReL5의 로우 방향의 단부 I에 접속되어 있다. 또한, 제10 컨택트선 CL10은, 제9 컨택트선 CL9가 접속되는 단부 I와는 상이한 저항선 ReL5의 로우 방향의 단부 J에 접속되어 있다.
또한, 도 15에서 저항선 ReL은 5개의 층으로 형성되어 있지만, 본 실시 형태는 도 15에 도시한 수에 한정되는 것은 아니다.
제1 배선 L1은, 제1 컨택트선 CL1의 상단과 접속되고, 또한 외부 기기 혹은 반도체 기억 장치(100) 내에 형성되는 주변 회로와 접속되어 있다.
제2 배선 L2는, 제2 컨택트선 CL2 및 제3 컨택트선 CL3의 상단과 접속되어 있다. 따라서, 제2 배선 L2는, 제2 컨택트선 CL2 및 제3 컨택트선 CL3을 통하여 저항선 ReL1과 저항선 ReL2를 접속시키고 있다.
제3 배선 L3은, 제4 컨택트선 CL4 및 제5 컨택트선 CL5의 상단과 접속되어 있다. 따라서, 제3 배선 L3은, 제4 컨택트선 CL4 및 제5 컨택트선 CL5를 통하여 저항선 ReL2와 저항선 ReL3을 접속시키고 있다.
제4 배선 L4는, 제6 컨택트선 CL6 및 제7 컨택트선 CL7의 상단과 접속되어 있다. 따라서, 제4 배선 L4는, 제6 컨택트선 CL6 및 제7 컨택트선 CL7을 통하여 저항선 ReL3과 저항선 ReL4를 접속시키고 있다.
제5 배선 L5는, 제8 컨택트선 CL8 및 제9 컨택트선 CL9의 상단과 접속되어 있다. 따라서, 제5 배선 L5는, 제8 컨택트선 CL8 및 제9 컨택트선 CL9를 통하여 저항선 ReL4와 저항선 ReL5를 접속시키고 있다.
제6 배선 L6은, 제10 컨택트선 CL10의 상단과 접속되어 있다.
상기 구성에 의해, 제1 배선 L1로부터 제6 배선 L6까지가 직렬로 접속되어, 하나의 저항 소자 R이 형성된다. 즉, 이 실시 형태에서는, 하층으로부터 n+1번째(n은 0 이상의 자연수)의 저항선 ReL은 제1 상부 배선층 및 제2 상부 배선층과 접속되고, 하층으로부터 n+2번째의 저항선 ReL은 제2 상부 배선층 및 제3 상부 배선층과 접속된다고 하는 구조를 갖고 있다. 다음으로, 도 17을 참조하여, 저항 소자 영역(110)의 구체적인 구성을 설명한다. 도 17에 도시한 바와 같이, 반도체 기억 장치(100)는 저항 소자 영역(110)에서, 반도체 기판 Ba 상에 하층으로부터 상층으로, 제1 절연층(81), 저항 소자층(70) 및 제2∼제6 절연층(82∼86)을 갖는다. 저항 소자층(70)은 저항 소자 R을 구성한다.
제1 절연층(81)은 산화실리콘(SiO2)으로 구성되어 있다. 제1 절연층(81)은 메모리 트랜지스터 영역(12)의 소스측 분리 절연층(24)의 상면까지 형성되어 있다.
저항 소자층(70)은 교대로 적층된 제1∼제6 저항 소자 절연층(71a∼71f) 및 제1∼제5 저항 소자 도전층(제2 도전층)(72a∼72e)을 갖는다.
제2 저항 소자 절연층(71b) 및 제1 저항 소자 절연층(72a)은 로우 방향의 단부를 일치시켜 형성되어 있다. 제3 저항 소자 절연층(71c) 및 제2 저항 소자 도전층(72b)은 로우 방향의 단부를 일치시켜 형성되어 있다. 제4 저항 소자 절연층(71d) 및 제3 저항 소자 도전층(72e)은 로우 방향의 단부를 일치시켜 형성되어 있다. 제5 저항 소자 절연층(71e) 및 제4 저항 소자 도전층(72d)은 로우 방향의 단부를 일치시켜 형성되어 있다. 제6 저항 소자 절연층(71f) 및 제5 저항 소자 도전층(72e)은 로우 방향의 단부를 일치시켜 형성되어 있다. 또한, 제2∼제6 저항 소자 절연층(71b∼71f)의 로우 방향의 단부 및 제1∼제5 저항 소자 도전층(72a∼72e)의 로우 방향의 단부는 계단 형상으로 형성되어 있다.
제1∼제6 저항 소자 절연층(71a∼71f)은 산화실리콘(SiO2)으로 구성되어 있다. 제1∼제5 저항 소자 도전층(72a∼72e)은 폴리실리콘(p-Si)으로 구성되어 있다.
또한, 제1∼제6 저항 소자 절연층(71a∼71f) 및 제1∼제6 워드선간 절연층(31a∼31f)은, 동층에 형성된다. 제1∼제6 저항 소자 절연층(71a∼71f)의 재료 는 제1∼제5 워드선간 절연층(31a∼31e)의 재료와 동일할 수도 있고, 둘 다는 동일한 공정에서 동일한 층에 형성된다. 유사하게, 제1∼제5 저항 소자 도전층(72a∼72e) 및 제1∼제5 워드선 도전층(32a∼32e)도, 동층에 형성된다. 제1∼제5 저항 소자 도전층(72a∼72e)의 재료는 및 제1∼제5 워드선 도전층(32a∼32e)의 재료와 동일할 수도 있고, 둘 다는 동일한 공정에서 동일한 층에 형성된다.
제2 절연층(82)은 저항 소자층(70)을 덮고 또한 절연층(45)의 상면까지 형성되어 있다. 제3 절연층(83)은, 제2 절연층(82) 상으로부터 배선 제1 절연층(51)의 상면까지 형성되어 있다. 제4 절연층(84)은, 제3 절연층(83) 상으로부터 배선 제2 절연층(52)의 상면까지 형성되어 있다. 제5 절연층(85)은, 제4 절연층(84) 상으로부터 배선 제3 절연층(53)의 상면까지 형성되어 있다. 제6 절연층(86)은, 제5 절연층(85) 상으로부터 배선 제4 절연층(54)의 상면까지 형성되어 있다.
상기 저항 소자층(70) 및 제2 절연층(82)에는 컨택트 홀(91a∼91j)이 형성되어 있다. 컨택트 홀(91a)은, 제1 저항 소자 도전층(72a)의 단부 A에 도달하도록 형성되어 있다. 컨택트 홀(91b)은, 제1 저항 소자 도전층(72a)의 단부 B에 도달하도록 형성되어 있다. 컨택트 홀(91c)은, 제2 저항 소자 도전층(72b)의 단부 C에 도달하도록 형성되어 있다. 컨택트 홀(91d)은, 제2 저항 소자 도전층(72b)의 단부 D에 도달하도록 형성되어 있다. 컨택트 홀(91e)은, 제3 저항 소자 도전층(72c)의 단부 E에 도달하도록 형성되어 있다. 컨택트 홀(91f)은, 제3 저항 소자 도전층(72c)의 단부 F에 도달하도록 형성되어 있다. 컨택트 홀(91g)은, 제4 저항 소자 도전층(72d)의 단부 G에 도달하도록 형성되어 있다. 컨택트 홀(91h)은, 제4 저항 소자 도전층(72d)의 단부 H에 도달하도록 형성되어 있다. 컨택트 홀(91i)은, 제5 저항 소자 도전층(72e)의 단부 I에 도달하도록 형성되어 있다. 컨택트 홀(91j)은, 제5 저항 소자 도전층(72e)의 단부 E에 도달하도록 형성되어 있다.
컨택트 홀(91a∼91j)에는 컨택트 도전층(컨택트층)(92)이 형성되어 있다. 컨택트 도전층(92)은 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)으로 구성되어 있다.
제2, 제3 절연층(82, 83)에는, 제1∼제6 배선 홈(94a∼94f)이 형성되어 있다. 제1 배선 홈(94a)은 컨택트 홀(91a)의 상방에 형성되어 있다. 제2 배선 홈(94b)은 컨택트 홀(91b, 91c)의 상방에 형성되어 있다. 제3 배선 홈(94c)은 컨택트 홀(91d, 91e)의 상방에 형성되어 있다. 제4 배선 홈(94d)은 컨택트 홀(91f, 91g)의 상방에 형성되어 있다. 제5 배선 홈(94e)은 컨택트 홀(91h, 91i)의 상방에 형성되어 있다. 제6 배선 홈(94f)은 컨택트 홀(91j)의 상방에 형성되어 있다.
제1∼제6 배선 홈(94a∼94f)에는, 제1∼제6 배선 도전층(상부 배선층)(95a∼95f)이 형성되어 있다. 제1 배선 도전층(95a)∼제6 배선 도전층(95f)은 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)으로 구성되어 있다.
제5 절연층(85)에는 컨택트 홀(96a 및 96b)이 형성되어 있다. 컨택트 홀(96a)은, 제1 배선 도전층(95a)의 상방에 형성되어 있다. 컨택트 홀(96b)은, 제6 배선 도전층(95f)의 상방에 형성되어 있다.
컨택트 홀(96a 및 96b)에는 컨택트 도전층(97a 및 97b)이 형성되어 있다. 컨택트 도전층(97a 및 97b)은 티탄-질화티탄(Ti-TiN) 및 텅스텐(W)으로 구성되어 있다.
제1 배선 도전층(95a) 및 제6 배선 도전층(95f)은 컨택트 도전층(97a 및 97b)에 의해, 외부 기기(도시 생략) 혹은 반도체 기억 장치(100) 내에 형성되는 주변 회로(도 17에서 도시 생략)와 접속되어 있다.
상기 구성에 의해, 제1 저항 소자 도전층(72a)으로부터 제5 저항 소자 도전층(72e)까지가 직렬로 접속되어, 1개의 저항 소자 R이 형성된다.
즉, 제1 저항 소자 도전층(72a)∼제5 저항 소자 도전층(72e)은, 제1 또는 제6 배선 도전층(95a)에 접속되는 외부 기기(도시 생략)와 제6 또는 제1 배선 도전층(95f)에 접속되는 주변 회로(도 17에서 도시 생략) 사이에서 저항 소자 R로서 기능한다.
[본 실시 형태에 따른 반도체 기억 장치(100)의 효과]
다음으로, 본 실시 형태에 따른 반도체 기억 장치(100)의 효과에 대해서 설명한다. 본 실시 형태에 따른 반도체 기억 장치(100)는 적층 구조를 갖기 때문에 고집적화 가능하다. 또한, 반도체 기억 장치(100)는 메모리 트랜지스터 MTrmn으로 되는 각 층, 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터층 SDTrmn으로 되는 각 층을, 적층수에 관계없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 염가로 반도체 기억 장치(100)를 제조하는 것이 가능하다.
또한, 본 발명의 실시 형태에 따른 반도체 기억 장치(100)는 저항 소자 영역(110)을 갖는다. 저항 소자 영역(110)은 메모리 트랜지스터층(30)과 동일층, 또한 동일 공정에서 형성되는 저항 소자층(70)에 의해 구성된다.
예를 들면, 반도체 기판 Ba와 평행한 수평 방향에서 2차원적으로 넓어짐을 갖도록 형성되는 워드선 WL을 저항 소자 R로서 이용하는 구성에서는, 워드선 WL이 저저항이기 때문에 저항값을 높게 하기 위해서는 2차원적으로 길게 늘여야만 하였다. 그에 대해, 제1 실시 형태에 따른 반도체 기억 장치(100)는 저항 소자 R을 메모리 트랜지스터층(30)과 마찬가지로 적층시키므로, 점유 면적을 축소하고, 또한 공정수를 적게 형성할 수 있다.
상기의 제4 실시 형태에서는, 메모리 스트링 MS는 도 6에 도시한 바와 같이 직선형으로 형성되어 있어도 되고, 도 12에 도시한 바와 같은 U자형으로 형성되어도 된다.
또한, 저항 소자 도전층(72)은 도 16에 도시한 바와 같이 직사각 형상(스트라이프 형상)으로 형성되었지만, 도 18에 도시한 바와 같은 스파이럴 형상으로 형성되어도 된다. 적층되는 저항 소자 도전층(72)의 내부의 형상에 관계없이, 단부가 계단 형상으로 적층되고 또한 그것들이 직렬로 접속되는 것은 본 발명의 범위에 포함된다.
또한, 도 19에 도시된 바와 같이, 저항선 ReL1과 저항선 ReL2를, 각각 제2 컨택트선 CL2, 제3 컨택트선 CL3을 통하여, 각각 다른 배선 L2a, L2b에 접속하여도 된다. 이 배선 L2a, L2b는, 동일한 층에서, 동일한 재료에 의해 동시에 형성된다. 이 때, 배선 L2a만을 외부 기기나 반도체 기억 장치(100)의 주변 회로에 접속하면, 배선 L2b, 제2 컨택트선 CL2, 저항선 ReL1, 제1 컨택트선 CL1 및 배선 L1은 저항 소자로서 기능하지 않는다. 이와 같이, 배선 L1∼L2의 레이아웃을 변경함으로써, 저항 소자의 저항값을 변경할 수 있다.
또한, 저항선 ReL1∼ReL5(도 17의 저항 소자 도전층(72a∼72e))는, 상층으로 갈수록 그 로우 방향의 길이가 짧게 되어 있다. 즉, 저항선 ReL5의 저항값이, 5개의 저항선 ReL1∼ReL5 중에서 가장 작고, 하층의 것일수록 저항값이 크다(저항선 ReL1의 저항값이 가장 크다). 따라서, 이들 저항선 ReL1∼ReL5를 적절하게 조합하고, 그 중의 일부를 사용하지 않음으로써, 저항값을 미세 조정하는 것이 가능하게 된다.
[제5 실시 형태]
다음으로, 도 20을 참조하여, 발명의 제5 실시 형태에 따른 비휘발성 반도체 기억 장치의 구성에 대해서 설명한다. 도 20은, 제5 실시 형태에 따른 비휘발성 반도체 기억 장치의 개략도이다. 도 20에 도시한 바와 같이 발명의 제5 실시 형태에 따른 비휘발성 반도체 기억 장치는 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(도시 생략) 등을 갖는다. 또한, 덧붙여 저항 소자 영역(110)과 용량 소자 영역 C를 양방 형성한 구성으로 되어 있다.
저항 소자 영역(110), 용량 소자 영역 C의 구성은, 전술한 실시 형태와 마찬가지로 할 수 있다(도 8, 도 13a, 도 13b, 도 17, 도 19 참조).
[본 실시 형태에 따른 반도체 기억 장치(100)의 효과]
다음으로, 본 실시 형태에 따른 반도체 기억 장치(100)의 효과에 대해서 설명한다. 본 실시 형태에 따른 반도체 기억 장치(100)는 용량 소자 영역 C와 저항 소자 영역(110)을 갖는다. 즉, 제1 내지 제3 실시 형태의 효과와 제4 실시 형태의 효과를 갖고 있다고 할 수 있다.
[기타]
이상, 본 발명의 실시 형태에서는, 워드선 WL1∼WL4와 동층에 형성된 도전층 및 이들 도전층의 상하에 끼워지고, 워드선 WL1∼WL4 사이의 층간 절연층과 동층에 형성된 층간 절연막에 의해, 용량 소자, 또는 저항 소자를 형성하고 있다. 용량 소자는, 복수의 도전층과, 그 사이에 끼워진 층간 절연층에 의해 형성될 수 있다. 또한, 저항 소자는, 복수의 도전층을 직렬로 접속함으로써 형성될 수 있다. 이와 같이, 워드선 WL1∼WL4와 동층에 형성된 도전층 및 이 도전층 사이에 끼워진 층간 절연층은, 용량 소자 또는 저항 소자를 형성하기 위한 용량 소자/저항 소자 영역으로서 기능시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 구성 개략도.
도 2는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은 본 발명의 제1 실시 형태에서의 하나의 메모리 스트링 MS의 회로도.
도 4는 제1 실시 형태에서의 비휘발성 반도체 기억 장치(100)의 용량 소자 영역 C의 일부 개략 단면도.
도 5는 제1 실시 형태에서의 비휘발성 반도체 기억 장치(100)의 용량 소자 영역 C의 일부 개략 상면도.
도 6은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 구체적인 단면도.
도 7은 도 6의 일부 확대도.
도 8은 제1 실시 형태에 따른 비휘발성 반도체 기억 장치(100)의 용량 소자 영역 C의 구체적인 단면도.
도 9는 제2 실시 형태에서의 비휘발성 반도체 기억 장치의 용량 소자 영역 Ca의 일부 개략 단면도.
도 10은 제2 실시 형태에서의 비휘발성 반도체 기억 장치의 용량 소자 영역 Ca의 일부 개략 상면도.
도 11은 제3 실시 형태에서의 비휘발성 반도체 기억 장치의 상면도.
도 12는 제3 실시 형태에서의 비휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12a)의 구체적인 단면도.
도 13a는 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 용량 소자 영역 Cb의 구체적인 단면도.
도 13b는 제3 실시 형태의 변형예에 따른 비휘발성 반도체 기억 장치의 용량 소자 영역 Cb의 구체적인 단면도.
도 14는 본 발명의 제4 실시 형태에 따른 반도체 기억 장치(100)의 구성도.
도 15는 제4 실시 형태에 따른 반도체 기억 장치(100)의 저항 소자 영역(110)의 일부 단면도.
도 16은 제4 실시 형태에 따른 반도체 기억 장치(100)의 저항 소자 영역(110)의 일부 상면도.
도 17은 제4 실시 형태에 따른 반도체 기억 장치(100)의 저항 소자 영역(110)의 구체적인 단면도.
도 18은 저항 소자 영역(110)의 다른 패턴을 나타내는 도면.
도 19는 제4 실시 형태에 따른 반도체 기억 장치(100)의 저항 소자 영역(110)의 변형예를 나타내는 도면.
도 20은 본 발명의 제5 실시 형태에 따른 반도체 기억 장치(100)의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
12: 메모리 트랜지스터 영역
13: 워드선 구동 회로
14: 소스측 선택 게이트선(SGS) 구동 회로
15: 드레인측 선택 게이트선(SGD) 구동 회로
21: 소스측 제1 절연층
22: 소스측 도전층
23: 소스측 제2 절연층
24: 소스측 분리 절연층
27: 소스측 홀
28: 소스측 게이트 절연층
29: 소스측 주상 반도체층
100: 반도체 기억 장치
300: 반도체 기판

Claims (18)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 용량 소자를 구성하는 용량 소자 영역을 구비하는 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판 상에 적층된 복수의 제1 도전층과,
    상기 복수의 제1 도전층의 상하간에 형성된 복수의 제1 층간 절연층과,
    상기 복수의 제1 도전층 및 상기 복수의 제1 층간 절연층을 관통하도록 형성된 반도체층과,
    상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층
    을 구비하고,
    상기 용량 소자 영역은,
    상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층과,
    상기 복수의 제2 도전층의 상하간에 형성되고 또한 상기 제1 층간 절연층과 동층에 형성된 복수의 제2 층간 절연층
    을 구비하고,
    인접하여 적층된 2층의 상기 제2 도전층 중 한 층은 제1 전위에 접속되고,
    상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층은 상기 제1 전위와 상이한 제2 전위에 접속되고,
    상기 인접하여 적층된 2층의 상기 제2 도전층 및 그 2층의 상기 제2 도전층간의 상기 제2 층간 절연층은, 상기 용량 소자를 구성하는
    것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    복수의 컨택트층을 구비하고, - 상기 복수의 컨택트층은 상기 인접하여 적층된 2층의 상기 제2 도전층 중 한 층의 단부에 접속하면서 상기 제1 전위에 접속되어 있는 제1 컨택트층과 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층의 단부에 접속하면서 상기 제2 전위에 접속되어 있는 제2 컨택트층을 구비함-
    상기 복수의 제1 도전층의 단부 및 상기 복수의 제2 도전층의 단부는, 계단 형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    하층으로부터 n+1번째(n은 0 이상의 자연수)의 상기 제2 도전층은 상기 제1 의 전위에 접속되고,
    하층으로부터 n+2번째의 상기 제2 도전층은 상기 제2 전위에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    복수의 컨택트층을 구비하고, - 상기 복수의 컨택트층은 상기 인접하여 적층된 2층의 상기 제2 도전층 중 한 층의 단부에 접속하면서 상기 제1 전위에 접속되어 있는 제1 컨택트층과 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층의 단부에 접속하면서 상기 제2 전위에 접속되어 있는 제2 컨택트층을 구비함-
    상기 복수의 제1 도전층의 단부 및 상기 복수의 제2 도전층의 단부는, 계단 형상으로 형성되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    하층으로부터 3n+1번째(n은 0 이상의 자연수)의 상기 제2 도전층은 상기 제1 의 전위에 접속되고,
    하층으로부터 3n+2번째 및 3n+3번째의 상기 제2 도전층은 상기 제2 전위에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    복수의 컨택트층을 구비하고, - 상기 복수의 컨택트층은 상기 인접하여 적층된 2층의 상기 제2 도전층 중 한 층의 단부에 접속하면서 상기 제1 전위에 접속되어 있는 제1 컨택트층과 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층의 단부에 접속하면서 상기 제2 전위에 접속되어 있는 제2 컨택트층을 구비함-
    상기 복수의 제1 도전층의 단부 및 상기 복수의 제2 도전층의 단부는, 계단 형상으로 형성되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 도전층과 상기 제2 도전층과는 동일한 재료에 의해 형성되고, 상기 제1 층간 절연층과 상기 제2 층간 절연층은 동일한 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제2 도전층과, 상기 제2 도전층 상에 형성된 상기 제2 층간 절연층은, 그 단부의 위치가 일치하고 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 저항 소자를 구성하는 저항 소자 영역을 구비하고,
    상기 메모리 스트링은,
    기판 상에 적층된 복수의 제1 도전층과,
    복수의 상기 제1 도전층의 상하간에 형성된 복수의 층간 절연층과,
    복수의 상기 제1 도전층 및 복수의 상기 층간 절연층을 관통하도록 형성된 반도체층과,
    상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층
    을 구비하고,
    상기 저항 소자 영역은,
    상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층을 구비하고,
    복수의 상기 제2 도전층 중 적어도 2층을 직렬로 접속하여 상기 저항 소자를 구성하는
    것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    복수의 컨택트층을 구비하고, - 상기 복수의 컨택트층은 상기 인접하여 적층된 2층의 상기 제2 도전층 중 한 층의 단부에 접속하면서 상기 제1 전위에 접속되어 있는 제1 컨택트층과 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층의 단부에 접속하면서 상기 제2 전위에 접속되어 있는 제2 컨택트층을 구비함-
    상기 복수의 제1 도전층의 단부 및 상기 복수의 제2 도전층의 단부는, 계단 형상으로 형성되고,
    상기 복수의 컨택트층은, 상기 제2 도전층의 상부에 형성된 복수의 상부 배선층과 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    하층으로부터 n+1번째(n은 0 이상의 자연수)의 상기 제2 도전층은 상기 상부 배선층 중의 제1 상부 배선층 및 제2 상부 배선층과 접속되고,
    하층으로부터 n+2번째의 상기 제2 도전층은 상기 상부 배선층 중의 상기 제2 상부 배선층 및 제3 상부 배선층과 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 제2 도전층은,
    상기 제1 도전층과 동일한 재료로 형성된 것을 특징으로 하는 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 제2 도전층은,
    직사각 형상으로 형성된 것을 특징으로 하는 반도체 기억 장치.
  14. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링 및 용량 소자 또는 저항 소자를 구성하는 용량/저항 소자 영역을 구비하는 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판 상에 적층된 복수의 제1 도전층과,
    상기 복수의 제1 도전층의 상하간에 형성된 복수의 제1 층간 절연층과,
    상기 복수의 제1 도전층 및 상기 복수의 제1 층간 절연층을 관통하도록 형성된 반도체층과,
    상기 제1 도전층과 상기 반도체층 사이에 형성된 전하 축적층
    을 구비하고,
    상기 용량/저항 소자 영역은,
    상기 기판 상에 적층되고 또한 상기 제1 도전층과 동층에 형성된 복수의 제2 도전층과,
    상기 복수의 제2 도전층의 상하간에 형성되고 또한 상기 제1 층간 절연층과 동층에 형성된 복수의 제2 층간 절연층
    을 구비한 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    복수의 컨택트층을 구비하고, - 상기 복수의 컨택트층은 상기 인접하여 적층된 2층의 상기 제2 도전층 중 한 층의 단부에 접속하면서 상기 제1 전위에 접속되어 있는 제1 컨택트층과 상기 인접하여 적층된 2층의 상기 제2 도전층 중 다른 한 층의 단부에 접속하면서 상기 제2 전위에 접속되어 있는 제2 컨택트층을 구비함-
    상기 복수의 제1 도전층의 단부 및 상기 복수의 제2 도전층의 단부는, 계단 형상으로 형성된 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 제2 도전층은,
    상기 제1 도전층과 동일한 재료로 형성된 것을 특징으로 하는 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 동일한 재료에 의해 형성되고, 상기 제1 층간 절연층과 상기 제2 층간 절연층은 동일한 재료에 의해 형성되는 것을 특징으로 하는 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 제2 도전층과, 상기 제2 도전층 상에 형성된 상기 제2 층간 절연층은, 그 단부의 위치가 일치하고 있는 것을 특징으로 하는 반도체 기억 장치.
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