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KR20170051474A - 다중-칩 모듈 및 제조 방법 - Google Patents

다중-칩 모듈 및 제조 방법 Download PDF

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KR20170051474A
KR20170051474A KR1020177008804A KR20177008804A KR20170051474A KR 20170051474 A KR20170051474 A KR 20170051474A KR 1020177008804 A KR1020177008804 A KR 1020177008804A KR 20177008804 A KR20177008804 A KR 20177008804A KR 20170051474 A KR20170051474 A KR 20170051474A
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KR
South Korea
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chip
module
contact pads
circuit
chips
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KR1020177008804A
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KR102383948B1 (ko
Inventor
리앙 왕
라예쉬 카트카르
홍 센
Original Assignee
인벤사스 코포레이션
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    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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Abstract

다중-칩 모듈(MCM)에서, "수퍼"칩(110N)은 다수의 "일반"칩에 부착된다(110F' "수퍼" 및 "일반 " 칩들은 임의의 칩들일 수 있음). 수퍼 칩은 배선 보드(WB) 위에 위치되지만, 적어도 일부의 일반 칩(110F)들 아래에 위치된다. 일반 칩은 수퍼 칩과 중첩된다. 추가로, 일반 칩의 저속 IO는 본드 와이어(예컨대, BVA들) 또는 솔더 스택과 같은 긴 직접 연결에 의해 WB에 연결될 수 있으며, 이러한 연결은 수퍼 칩과 나란히 배치될 수 있다. 이러한 연결은 길 수 있으므로 수퍼 칩은 얇을 필요가 없다. 또한, 관통-기판 비아(TSV)가 생략되면, 제조 수율이 높고 제조 비용이 낮다.
원하는 물리적 및 전기적 특성들을 얻기 위해 짧고 긴 직접 연결들을 결합하는 다른 구조들이 제공된다.

Description

다중-칩 모듈 및 제조 방법{MULTICHIP MODULES AND METHODS OF FABRICATION}
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 참조로 포함되는, 2014년 9월 5일 출원된 미국 가특허 출원 제62/046,395호에 대한 우선권을 주장한다.
기술분야
본 발명은 집적 회로에 관한 것으로, 보다 구체적으로는 다중-칩 모듈(multi-chip module, MCM)에 관한 것이다.
다음 문서들은 집적 회로와 관련이 있으며 관련 배경이 될 수 있다:
- 미국 특허 출원 공개 제2009/0267238호(2009년 10월 29일, 죠셉(Joseph) 등).
- 미국 특허 출원 공개 제2012/0020027호(2012년 1월 26일, 던간(Dungan) 등).
다중-칩 모듈(MCM)은 다수의 컴포넌트의 조립체로서 - 하나 이상의 컴포넌트가 집적 회로(IC)임 -, 따라서 조립체가 단일의 반도체 집적 회로처럼 사용될 수 있다. 통상의 (다중-칩이 아닌) 반도체 집적 회로는 웨이퍼로서 제조되거나, 또는 웨이퍼 내에 형성되는 다이(단일-칩 IC)로서 제조되고 추후 (웨이퍼가 다이싱될 때) 웨이퍼로부터 분리될 수 있다; 즉, 다수의 IC가 동시에 웨이퍼에서 제조될 수 있다. IC와, 가능하게는 별개 회로, 그리고 가능하게는 다른 컴포넌트들(인쇄 회로 기판, 인터포저 및 가능하게는 기타 다른 것들을 포함하는 비-반도체 패키징 기판과 같음)이 MCM 내에 조립될 수 있다. 본 개시에서, 용어 "다이" 및 "칩"은 동의어이다.
도 1은 패키징 기판(120), 예컨대, PCB 또는 인터포저와 같은 배선 보드(WB)에 부착되는 다수의 다이(110)(110.F1, 110F.2 등)를 포함하는 MCM을 도시한다. WB(120)는 다이들을 상호연결하기 위한 상호연결 라인(도시되지 않음)을 갖는다. MCM은 상이한 유형의 다이를 조합할 수 있으며, 도 1에 이러한 유형 중 일부가 도시된다. 이러한 예에서, 다이(110F)에는 CPU(central processing unit)(110F.1); IVR(Interactive Voice Recognition) 다이(110F.2); 마이크로폰 및/또는 스피커 및/또는 오디오 신호 처리 회로를 포함할 수 있는 오디오 칩(110F.3); PMIC(Power Management Integrated Circuit)(110F.4); 액추에이터 다이(110F.5); RF(radio frequency) 통신 다이(110F.6); GPU(graphics processing unit)(110F.7); 광학 다이(110F.8)(예컨대, 광 트랜스듀서 및/또는 처리 회로), SSD(Solid State Drive)(110F.9); RAM(Random Access Memory)(110F.10); DSP(Digital Signal Processor)(110F.11); 및 센서 칩(110F.12)(예컨대, 광학 센서, 압력 센서 또는 일부 다른 유형)이 포함된다. 도면에 예시된 CPU, IVR 및 기타 다이를 "기능 다이" 또는 "기능 칩"으로 지칭한다.
제조 비용을 줄이기 위해, WB는 유기(예컨대, 절연 중합체) 및/또는 세라믹 및/또는 유리 및/또는 복합 재료를 사용하여 제조될 수 있다. 이러한 WB는 성형, 인쇄 또는 다른 기술들을 사용하여 저렴하게 제조될 수 있다. 예를 들어, WB는 각각의 층 상에 전도성 라인들을 구비한 세라믹 또는 유기 또는 복합 재료 층의 라미네이트로서, 이들은 다이에 부착되는 WB의 접촉 패드(도시되지 않음)를 상호연결하는 상호연결 네트워크를 함께 형성할 수 있다. 이러한 WB는 실리콘으로 만들어진 것보다 제조 비용이 저렴할 수 있다. 그러나 유기 또는 세라믹 또는 복합 WB의 최소 특징 크기는 일반적으로 실리콘 칩의 경우보다 크다. 특히, 상호연결의 최소 폭과 상호연결 사이의 간격은 실리콘에서보다 1000배 더 클 수 있다. 이는 많은 유기, 세라믹 및 복합 재료가 연마된 실리콘처럼 평평하지 않다는 것, 즉 이들이 더 거친 표면을 갖는다는 사실에 부분적으로 기인한다; 따라서 포토리소그래피가 덜 정밀하다. 추가로, 이러한 WB는 종종 스크린 인쇄 또는 레이저 어블레이션(laser ablation)과 같이, 포토리소그래피보다 더 조대(coarse)하고 저렴한 방법들을 사용하여 패턴화된다. 또한, 전도성 특징 및 기타 특징들은 실리콘 칩에서보다 더 두꺼워져야 할 수 있다. 이러한 WB를 참조의 편의성을 위해 "조대 WB"라고 지칭할 것이다. 용어 "WB"는 달리 언급하지 않는 한, 조대 WB 및 비(non)-조대 WB(예컨대, 반도체 또는 유리)를 모두 포함한다.
따라서, 조대 WB 회로는 더 크며, 전도성 라인과 솔더 볼, 그리고 다른 특징들 사이에 더 큰 피치를 갖는다. 실리콘 또는 유리 WB는 보다 조밀하게 패킹된 회로(더 작은 피치를 가짐)를 제공하지만 더 비싸다.
조대 WB의 단점을 고려하여, 조대 WB는 적어도 일부 칩과 조대 WB 사이에 위치되는 실리콘 인터포저에 의해 보완될 수 있다. 따라서, 일부 칩은 WB가 아닌 실리콘 인터포저에 부착된다. 실리콘 인터포저는 칩에 부착되기 위한 접촉 패드를 상부에 가지고, WB에 부착되기 위한 다른 접촉 패드를 하부에 갖는다. 인터포저는 그의 상부 접촉 패드를 하부 접촉 패드에 연결하기 위해 사용되는 관통-기판 비아(TSV)를 갖는다. 그러나, TSV를 제조하는 것은 비싸며, 특히 인터포저가 두꺼운 경우 이들을 제조하는 것이 어렵다. 그러나, 얇은 인터포저들은 취급이 어렵고, 쉽게 파손되며, 이들의 휨(warpage)으로 인해 제조가 복잡해지고, 작동 중 MCM을 파손할 수 있는 응력을 생성한다.
이 섹션은 본 발명의 일부 특징을 요약한다. 다른 특징은 후속 섹션에서 설명될 수 있다.
일부 실시예들에 따르면, TSV의 사용을 줄이거나 제거하는, 조밀하게 패킹된 조립체들이 제공된다. 특히, 일부 실시예들에서, 종래의 인터포저를 사용하기보다는, 일측에만 접촉 패드를 갖는 칩을 사용한다. 참조의 편의성을 위해, 심지어 보통의 칩이라 할지라도 이러한 칩을 "수퍼 칩"으로서 지칭할 것이다 - 사실 많은 칩들이 일측에만 접촉 패드(IO)를 갖는다 -. (용어들 "접촉 패드", "IO" 및 "입력/출력"은 상호교환적으로 사용되어 다른 회로 요소들에 부착하기 위해 접근가능한 칩의 접촉 패드를 지칭할 것이다; 이들 용어들은 입력과 출력 모두를 위해 사용되는 접촉 패드, 및 추가적으로 입력-전용 및 출력-전용 접촉 패드, 즉, 입력으로서만 또는 출력으로서만 사용될 수 있는 접촉 패드에 대해 사용될 수 있다.)
일부 실시예들에서, 수퍼 칩은 다수의 다른 칩 - 참조의 편의성을 위해 이러한 칩을 "일반" 칩이라고 지칭할 것이다 - 에 부착된다; 임의의 칩이 일반 칩일 수 있다. 참조의 편의성을 위해, 수퍼 칩과 일반 칩이 가능하게는 조대 WB 위에 놓이는(overlie) 것으로 가정한다. 일부 실시예들에서, 수퍼 칩은 상부 측 상에만 IO를 가지며, 일반 칩은 수퍼 칩 위에 놓이고 일반 칩의 하부 측 상의 IO가 수퍼 칩의 IO에 부착된다. 또한, 하나 이상의 일반 칩이 수퍼 칩과 중첩되는데, 즉 일반 칩은 수퍼 칩을 넘어 연장되며, "직접" 연결에 의해 WB에 연결되는 추가적인 하부 측 IO를 갖는다; IO들의 서로에 대한 "직접" 연결이란, 임의의 다른 집적 회로(예컨대, 칩)의 일부도 아니고, 또한 임의의 WB의 일부도 아닌 전기 전도성 연결을 의미한다. 직접 연결은 별개 와이어, 솔더 스택, 또는 칩이나 WB에서 돌출되는 기둥(가능하게는 구리 기둥)이거나, 또는 기둥 및/또는 와이어 및/또는 솔더 스택 및/또는 임의의 다른 집적 회로나 WB의 일부가 아닌 다른 전도성 요소의 조합일 수 있다(이는 예를 들어 TSV와 다르다 - TSV는 집적 회로 또는 WB의 일부임 -).
용어 "직접 연결"은 또한 플립 칩(flip-chip) 유형의 연결, 예컨대, 얇은 솔더 층 또는 전도성 중합체 접착제 또는 확산 접합을 포함한다. 직접 연결은 성형 화합물(예컨대, 경화된 유기 중합체 수지) 내로 봉지될 수 있다.
용어 "부착"은 별개 비-솔더 와이어를 제외한 직접 연결에 대해 사용할 것이다. 예를 들어, 두 개의 IO가 얇은 솔더 층에 의해 또는 확산 접합에 의해 함께 접합되는 경우 그 접합은 "부착"으로 지칭한다. 또한 가능하게는 유전체 접착제에 의한 칩과 WB와 같은 임의의 구조의 결합을 설명하는 경우에, "부착"은 전기 전도성 구조들에 제한되지 않고 그의 일반적인 의미로 사용된다.
일부 실시예들에서, 수퍼 칩은 일반 칩 위에 놓이고, 하부 측 상에 IO를 갖는다. 이러한 IO들 중 일부는 일반 칩들에 위치되고, 수퍼 칩의 다른 하부 측 IO들은 일반 칩을 넘어 연장되는 수퍼 칩 부분 상에 위치되고 WB에 직접 연결된다.
각 칩의 IO가 칩의 일측에만 있다면, 어떤 TSV도 필요하지 않다. 그러나, 일부 실시예들은 TSV를 갖는 칩을 사용한다.
참조의 편의성을 위해, 다른 칩에 부착되는 칩의 IO를 "유형 A"로 지칭하고, WB에 직접 연결되는 IO를 "유형 B"로 지칭한다. 일부 실시예들에서, WB 연결(유형 B의 IO의 경우)은 예컨대, 긴 솔더 스택 또는 본드 와이어이다. 이들 연결은 수퍼 칩 또는 일반 칩의 두께보다 길다.
본 명세서의 용어에 관해서, 수퍼 칩은 임의의 칩으로서, 상이한 칩들에 부착되는 IO를 일측 상에 갖는다. 수퍼 칩은 다른 측 상에도 IO를 가질 수 있으며, TSV가 있거나 또는 없을 수 있다. 수퍼 칩에 부착되는 적어도 하나의 일반 칩은 수퍼 칩을 넘어 연장될 것이다. 일반 칩은 양측에 IO를 갖거나 갖지 않을 수 있고, TSV를 갖거나 갖지 않을 수 있다. 또한, 칩은 일반 칩 및 수퍼 칩 양측 모두일 수 있다. 예를 들어, 일반 칩이 두 개의 수퍼 칩 아래에 놓이고(underlying) 두 개의 수퍼 칩 모두에 부착되는 경우에는, 일반 칩 역시 수퍼 칩이며, 위에 놓인 수퍼 칩들은 아래에 놓인 칩에 대해 일반 칩이 된다. 칩은 수퍼 칩도 일반 칩도 아닐 수 있다; 예컨대 칩이 WB에만 부착되는 경우 칩은 수퍼도 일반도 아니다.
일부 실시예들에서, 수퍼 칩은 본 명세서에 참조로 포함되는, 전술한 미국 특허 출원 공개 제2009/0267238호(죠셉(Joseph) 등)에 개시된 브리지 칩과 유사하게, 일반 칩들을 단지 서로 연결하기 위해 사용된다. 본 명세서에 참조로 포함되는, 미국 특허 출원 공개 제2012/0020027호(던간(Dungan) 등)를 또한 참조한다.
칩은 실리콘 또는 다른 반도체 재료를 기초로 할 수 있다. 일부 실시예들에서, 수퍼 칩은 수퍼 칩에 부착되는 일반 칩의 IO들 사이의 빠른 상호연결을 제공한다. 따라서, 일부 실시예들에서, 칩의 적어도 일부에 있어서, 칩의 IO는 고속 및 저속 요건의 개별 카테고리들로 분류된다. 고속 신호 라우팅의 경우 조대 WB 사용을 기피한다; 따라서, 고속 IO는 바람직하게 다른 칩의 고속 IO에 부착되는 유형 A이다. 특히, 일반 칩의 고속 IO는 수퍼 칩의 고속 IO에 부착됨으로써 이들 IO에서의 신호가 일반 칩들 간에 전송되거나, 속도 및 다른 전기적 요건(예컨대, 저전압 또는 저전력 요건)을 충족시키도록 수퍼 칩에 의해 빠르게 처리될 수 있다. 저속 IO(예컨대, 접지 전압, 전원 공급 장치, 기준 전압 및 다른 DC 또는 느린 AC 신호들)은 유형 B일 수 있으며, 즉, 조대 WB의 보다 낮은 비용의 장점을 취하기 위해 조대 WB에 부착되고, 조대 WB를 통해 가능하게는 상호연결될 수 있다.
전술한 바와 같이, 일부 실시예들에서, 수퍼 칩은 WB 위로, 그러나 일반 칩의 적어도 일부 아래에 위치된다. 일반 칩의 저속 IO는 긴 연결에 의해 WB와 직접 연결되어 수퍼 칩과 나란히 위치된다; 이러한 연결은 수퍼 칩의 두께보다 더 길어야 할 수 있다. 긴 연결은 본드 와이어(예컨대, 아래에 설명된 본드 비아 어레이(Bond Via Array, BVA)) 또는 솔더 스택 또는 관통 몰드 비아(Through Mold Via, TMV)일 수 있다. 긴 연결은 가능하게는 저속이고/이거나 더 높은 전압 또는 전력을 필요로 하지만, 어쨌든 대응 신호들은 저속 및/또는 더 높은 전압 또는 전력 요건들을 가지므로, 따라서 긴 연결과 일치한다. 이러한 요건들로 인해 이들 연결이 길어질 수 있다면, 수퍼 칩은 보다 두껍게 제조될 수 있다. 예를 들어, 일부 실시예들에서, 실리콘 수퍼 칩(즉, 실리콘 기판에 기초함)은 적어도 300 ㎛, 또는 적어도 400 ㎛, 또는 적어도 500 ㎛, 또는 적어도 650 ㎛ 또는 적어도 700 ㎛의 두께를 갖는다. 일부 실시예들에서, 그러한 수퍼 칩은 TSV를 갖지 않으며, 웨이퍼를 얇게 하지 않으면서, 상업적으로 이용가능한 표준 크기의 단결정 실리콘 웨이퍼의 일부로서 제조된다. 높은 두께, 그리고 TSV 및 박형화 프로세스가 생략됨에 기인하여, 제조 수율이 증가되고, 제조원가가 감소된다. 동일하거나 유사한 이점들을 제공하기 위해 실리콘 이외의 반도체 재료들이 사용될 수 있다.
마찬가지로, 수퍼 칩이 일반 칩 위에 놓이고, WB에 직접 연결되는 수퍼 칩의 IO가 저속 및/또는 고전압 또는 고전력이면, WB에 대한 직접 연결이 길어질 수 있고, 그래서 일반 칩들이 두꺼워질 수 있다.
일부 실시예들에서, 긴 연결의 일부 또는 전부는 본질적으로 수직인데, 즉 각각은 WB 및/또는 칩들에 수직인 직선을 따라 연장된다. 그러나 예를 들어 솔더 스택의 경우 일반적으로 그렇듯, 연결의 길이를 따른 연결의 두께는 변화할 수 있다. 비-수직 직접 연결, 예컨대, 경사진 직선 연결이 또한 사용될 수 있다. 연결은 비-직선, 예컨대 만곡될 수 있다. 직선 연결들은 더 짧지만, 더 높은 신호 속도를 제공한다.
일부 실시예들에서, 하부 칩들 - 수퍼 칩 또는 일반 칩들 - 은 상부 칩의 WB 연결들을 단축시키기 위해 WB의 공동 내로 배치된다.
수퍼 칩은 임의의 칩, 예컨대, 도 1의 칩(110F)들 중 하나일 수 있다. 예를 들어, 센서, 데이터베이스 및 가능하게는 기타 장치와 통신하는 제어기를 갖는 시스템에서, 제어기 칩은 센서 칩, 데이터베이스 저장 및 관리 칩 및 기타 장치의 칩에 연결되는 수퍼 칩이 될 수 있다. 이들 칩 중 임의의 칩이 또한 조대 WB에 직접 연결될 수 있다. 칩의 IO는 저속 및 고속 IO로 세분화된다. 예를 들어, 일반 칩의 고속 IO는 WB를 사용하지 않고 제어기에 연결될 수 있으며, 그의 저속 IO는 WB에 연결될 수 있다. 제어기는 또한 WB에 연결되는 저속 IO(예컨대, 전원 및 접지)를 가질 수 있다.
추가로, 일부 실시예들은 MCM을 조립하기 위한 새로운 제조 방법들을 제공한다. 각각의 칩을 WB에 부착하는 대신, 일부 실시예들에서, 칩의 적어도 일부는 재구성된 웨이퍼 - 즉 서로 인접하여 배치되고 성형 화합물에 의해 함께 고정되는 칩들로부터 조립되는 웨이퍼 - 로 함께 조립된다. 추가적인 칩들은 재구성된 웨이퍼에 부착될 수 있다. 추가적인 칩들을 갖는 재구성된 웨이퍼는 WB에 각각 부착될 수 있는 개별 모듈들로 다이싱될 수 있다. 이어서 필요한 경우 다른 칩들이 조립체에 부착될 수 있다.
본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 전술된 특징들 또는 이점들로 제한되지 않는다.
도 1은 종래 기술에 따른 다중-칩 모듈(MCM)의 평면도이다.
도 2a는 본 발명의 일부 실시예들에 따른 MCM의 칩들의 평면도이다.
도 2b 및 도 2c는 본 발명의 일부 실시예들에 따른 MCM의 평면도이다.
도 3a-1, 도 3a-2, 도 3b-1, 도 3b-2, 도 3c, 도 3d, 도 3e, 도 4a, 도 4b, 도 4c, 도 5 및 도 6a는 본 발명의 일부 실시예들에 따른 MCM의 수직 단면도이다.
도 6b는 본 발명의 일부 실시예들에 따른 MCM의 평면도이다.
도 6c, 도 7a, 도 7b-1은 본 발명의 일부 실시예들에 따른 MCM의 수직 단면도이다.
도 7b-2는 본 발명의 일부 실시예들에 따른 MCM의 평면도이다.
도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d는 본 발명의 일부 실시예들에 따른 제조 프로세스에서의 MCM의 수직 단면도이다.
도 13은 본 발명의 일부 실시예들에 따른 건강 상태 모니터링 시스템의 블록도이다.
도 14는 본 발명의 일부 실시예들에 따른 증기 인식 안전 시스템의 블록도이다.
도 15는 본 발명의 일부 실시예들에 따른 MCM을 포함하는 광전자 시스템의 블록도이다.
도 16은 본 발명의 일부 실시예들에 따른 시스템의 블록도이다.
이 섹션에 설명되는 실시예들은 본 발명을 예시하지만 제한하지 않는다.
도 2a 및 도 2b는 수퍼 칩(110N)에 의해 상호연결되는 4개의 일반칩(110F.1, 110F.2, 110F.3, 110F.4)을 갖는 예시적인 다중-칩 모듈(MCM)(204)을 도시한다. 일반 칩(110F)(즉, 110.F1 내지 110F.4) 및 수퍼 칩(110N)은 도 1에 도시된 임의의 칩(110) 또는 다른 칩일 수 있다. 비제한적인 예에서, 칩(110F.1)은 CPU(예컨대, 도 1의 110F.1) 이고, 칩(110F.2)은 GPU(예컨대, 도 1의 110F.7)이고, 칩(110F.3)은 RAM(예컨대, 도 1의 110F.10)이고, 칩(110F.4)은 PMIC(예컨대, 도 1의 110F.4)이다. 일반 칩의 IO(210)는 고속 IO(210A) 및 저속 IO(210B)를 포함한다. 고속 IO(210A)를 "그룹 A"로 지칭하고, 저속 IO(210B)를 "그룹 B"로 지칭한다. 각 그룹은 단지 하나의 IO 또는 다수의 IO가 포함할 수 있다.
수퍼 칩(110N)은 일반 칩(110F)에 부착되는 IO(210A) 및 (가능하게는 조대) WB에 직접 연결될 중간 IO(210B)를 갖는다.
도 2a는 각각의 칩의 IO(210)를 도시하는 평면도에서 각각의 칩을 개별적으로 도시한다; 도 2b는 도 2a의 도면에 대해 수퍼 칩(110N)이 뒤집혀져 상호연결되는 칩들을 도시한다. 도 2a에서, 점선(212)은 IO(210A)를 갖는 칩 영역과 IO(210B)를 갖는 칩 영역 사이의 경계를 표시한다. 이 예에서, 각 칩의 IO(210A)의 일부 또는 전부는 고속(빠른) IO들이고, IO(210B)의 일부 또는 전부는 저속이다(느리다). 각각의 일반 칩에서, IO(210A)는 모서리에 있다. 수퍼 칩(110N)에서, IO(210B)는 칩의 중간에 있고, IO(210A)는 모서리에 있다.
일부 실시예들에서, 고속 IO(210A)는 WB(120)를 사용하지 않고 수퍼 칩(110N)을 통해 일반 칩들 간에 통신하는데 사용될 수 있는 한편, 저속 IO는 WB를 통해 통신하는데 사용될 수 있다.
도 2c는 다수의 일반 칩(110.F1 내지 110F.5)에 연결되는 수퍼 칩(110N)을 갖는 다른 MCM의 평면도이다. IO(210)는 도시되지 않았다. 모든 일반 칩(110F)들은 수퍼 칩(110N)에 부착되는 IO(210A)를 갖는다. 110F.4를 제외한 모든 일반 칩들은 수퍼 칩과 동일한 측에 추가적인 IO(210B)를 갖는다; 이들 IO는 WB(도시되지 않음)에 직접 연결된다.
각각의 칩(110)(110F 및 110N)은 MCM에 의해 대체될 수 있다. 이러한 MCM은 함께 수퍼 칩 또는 일반 칩으로서 기능하는 다수의 칩을 가질 수 있다.
일부 실시예들에서, 수퍼 칩(110N)은 다만 일측 - 대응하는 일반 칩(110F)에 대향되어 있는 측 - 에만 IO를 가지며, 수퍼 칩은 관통 기판 비아(TSV)를 갖지 않는다. 마찬가지로, 일반 칩(110F)은 일측에만 IO를 가질 수 있고 TSV는 갖지 않을 수 있다.
IO는 임의의 구조, 예컨대, UBM(under-ball-metallurgy) 또는 구리 기둥들을 가질 수 있으며, 표준 BEOL(back end of the line) 프로세스를 사용하여 제조될 수 있으나, 이는 제한적이지 않다.
칩에 TSV가 없는 경우 칩을 두껍게 만들 수 있으며, 따라서 얇은 웨이퍼를 처리하는 경우 존재하는 휨 또는 다른 문제들에 대한 걱정 없이, 고 수율로 칩을 제조할 수 있다.
일부 실시예들에서, 저속 IO(210B) 간의 통신은 빠른 속도를 필요로 하지 않고, 보다 느리지만 가능하게는 비용이 덜 드는 직접 연결을 통해 수행된다. 이러한 연결의 예가 BVA(Bond Via Array)와 같은 와이어 또는 스터드이다; 본 명세서에 참조로 포함된, 2013년 5월, 미국 캘리포니아주 새너제이 소재의 인벤사스 코포레이션(Invensas Corporation)에 의한 Invensas TM High Performance BVA PoP package for Mobile Systems 참조; 본 명세서에 참조로 포함된, 2013년 12월 31일자로 사토(Sato) 등에게 허여된 미국 특허 제8,618,659호를 또한 참조; 및 본 명세서에 참조로 포함된, 2014년 2월 6일자로 캐스키(Caskey 등)에 의한 미국 특허 출원 공개 제2014/0036454호를 참조한다. 긴 직접 연결의 다른 유형은 솔더 스택 또는 솔더 라인일 수 있다. 예컨대 본 명세서에 참고로 포함되는 문헌[E. Zakel et al., "High Speed Laser Solder Jetting Technology for Optoelectronics and MEMS Packaging", ICEP 2002]를 참조한다. 본 명세서에 모두 참고로 포함된, 2002년 9월 24일자로 사쿠라이(Sakurai) 등에게 허여된 미국 특허 제6,455,785호; 및 미국 특허 출원 제14/275,519호 및 제14/275,514호를 또한 참조한다. 솔더 스택은 두 건의 특허 출원에 기술된 바와 같이 꽤 큰 키를 가질 수 있으며, 인쇄에 의해 저렴하게 형성될 수 있다. 이러한 긴 직접 연결들(BVA 또는 솔더 스택)은 WB 또는 칩 중 어느 하나, 또는 둘 모두에 초기에 형성될 수 있다. 특히, 일부 IO(210B)에 대해, IO 상에 직접 연결이 형성될 수 있는 한편, 다른 IO(210B)들에 대해서는 WB 상에 직접 연결이 형성될 수 있다. 또 다른 IO(210B)들에 대해, 직접 연결의 일부(예컨대, 와이어 또는 솔더 스택의 일부)가 IO들 상에 형성되고, 다른 부분이 WB 상에 형성될 수 있다; 이 두 부분은 임의의 적합한 수단(예컨대, 납땜, 접착제, 확산 접합 등)에 의해 서로 부착됨으로써 완전한 긴 직접 연결을 형성할 수 있다.
일부 실시예들에서, 일반 칩 사이의 일부 상호연결은 수퍼 칩에 의해 제공되고, 따라서 보다 적은 수의 상호연결이 WB에 의해 제공됨으로써, WB 크기 및 비용이 감소될 수 있다.
일부 실시예들에서, 수퍼 칩은 단지 상호연결 라인들만을 갖는다. 다른 실시예들에서, 수퍼 칩은 다른 회로, 예컨대, 메모리 버퍼, 스위치, 병렬-대-직렬 및 직렬-대-병렬 변환기 및 가능하게는 다른 유형들을 갖는다.
일부 실시예들에서 다음과 같은 이점들이 얻어진다.
- 수퍼 칩(110N)은 TSV를 갖지 않음으로써, 관통 비아(TSV)를 갖는 인터포저보다 매우 더 높은 수율과 더 낮은 비용으로 (상이한 기능들을 갖는 칩의) 대규모 다기능 집적을 가능하게 할 수 있다.
- 높은 대역폭, 낮은 전력 소모, 높은 수율, 저렴한 비용.
- 광학, 센서 및 MEMS(micro-electro-mechanical systems)를 통합한 다기능 모바일 MCM을 위해 유리함.
일부 특징들은 다음과 같다.
- 하나의 수퍼 칩이 다수의 일반 칩에 부착되는 MCM.
- 각 칩 상의 IO는 두 그룹 A와 B로 세분화되며 공간적으로 분류된다. 각 일반 칩의 그룹 A는 수퍼 칩 상의 고 대역폭(매우 미세한 피치 및 고속) 상호연결을 통해 (MCM 내에서) 다른 일반 칩의 그룹 A와 통신한다. 각 일반 칩의 그룹 B는 BVA 또는 다른 유형의 와이어 또는 솔더 스택과 같은 비교적 저속의 상호연결을 통해 다른 장치와 통신한다.
- 수퍼 칩과 일반 칩의 일부 또는 전부의 IO는 TSV나 얇은 두께를 필요로 하지 않으면서도, 매우 높은 수율로, 그리고 휨이나 얇은-웨이퍼 처리에 대한 걱정 없이 표준 BEOL(Back End of the Line) 방법들에 의해 Si 상에 제조될 수 있다.
- 수퍼 칩의 IO는 금속 기둥, 마이크로 범프나 금속-대-금속 확산 접합을 통해, 또는 고속 상호연결에 적합한 다른 부착에 의해 일반 칩의 IO에 부착될 수 있다. 이러한 부착은 말하자면 솔더보다는 비쌀 수 있으나, 일부 실시예들에서는 보다 더 높은 부착 비용이 허용될 수 있다.
예시적인 제조 방법들은 이하에서 추가로 더 상세히 기술된다. 간략하게, 일부 실시예들에서, 칩들은 WB에 부착되기 전에 함께 조립될 수 있다. 예를 들어:
1. 우선 모든 일반 칩들을 하나의 재구성된 웨이퍼에 접합한다. 이어서, 수퍼 칩 각각을 일반 칩의 각각의 그룹 위에 접합한다(프로세스에 대한 세부 사항들은 도 8a 내지 도 8d와 관련하여 아래에서 설명한다). 여기서, "재구성된 웨이퍼"는 다른 웨이퍼에서 제조된 것일 수 있는 다수의 칩들로 제조된 웨이퍼를 나타내며, 칩들은 공통 기판 상에(가능하게는 프레임 내부로, 가능하게는 접착 테이프 상에) 놓이고 오버몰딩된다(즉 성형 화합물 내에 봉지됨). 필요에 따라 잉여 성형 화합물은 이어서 트리밍/박형화될 수 있다. 공통 기판은 추가 처리(예컨대, 다른 칩의 웨이퍼로의 접합) 이전에 제거될 수도 있고 그렇지 않을 수도 있으며, 남은 칩들은, 가능하게는, 성형 화합물 및 가능하게는 접착 테이프(접착 테이프는 제거되거나 제거되지 않을 수 있음) 및 가능하게는 프레임(사용되고 제거되지 않은 경우)에 의해 함께 유지된다; 이러한 구조를 재구성된 웨이퍼로 지칭한다. 예컨대, 본 명세서에 참조로 포함되는, 2013년 11월 25일자의 제프레이 고트로(Jeffrey Gotro)의 "Polymer Challenges in Electronic Packaging: Part 7 - Embedded Wafer Level Packaging Process Flow", Polymer Innovation Blog(Practical tips and advice for polymer, innovation and product development professionals)를 참조한다(http://polymerinnovationblog.com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packaging-process-flow/). 또한 모두 본 명세서에 참고로 포함되는, 미국 특허 출원 공개 제2014/0335654호(2014년 7월 8일, 발명자: 바쓰(Barth) 등) 및 제2012/0168943호(2012년 7월 5일; 갠(Gan) 등)도 참조한다.
2. 대안적으로, WB에 칩을 부착하기 전에 각각의 일반 칩을 하나씩 수퍼 칩 상에 접합한다(프로세스 세부 사항은 도 10a 및 도 10b와 관련하여 아래에 설명한다).
제조의 어느 한 유형에서, 긴 직접 연결 구조(예컨대, 기둥 또는 별개 와이어)는 칩(110) 또는 WB(120) 중 어느 하나, 또는 둘 모두 상에 형성될 수 있다.
일부 실시예들에서, 칩은 열 계면 재료(TIM)를 통해 WB에 열적으로 연결된다. TIM은 WB 배면으로부터 WB의 채널(관통-홀)을 통해 도입될 수 있다.
WB(120)는 수퍼 칩 및/또는 일반 칩을 수용하는 공동을 가질 수 있다.
일반적으로(반드시 그러한 것은 아니지만) 수퍼 칩의 경우 참조 번호 "110N"을 사용하고, 일반 칩 또는 일반이나 수퍼도 아닌 칩의 경우 "110F"를 사용한다. 위에 언급된 바와 같이, 칩은 일반 칩이자 수퍼 칩일 수 있거나, 둘 다 아닐 수 있다.
다수의 MCM은 수퍼 칩(110N) 및 다수의 일반 칩(110F)을 각각 포함하여 제공될 수 있으며, 이러한 MCM은 MCM 사이의 솔더 범프, 인터포저, 본드 와이어 등과 같은 다양한 유형의 상호연결을 이용해 스케일 가능한(scalable) 시스템(더 큰 MCM)으로 적층, 체인, 그렇지 않으면 결합될 수 있다. 일부 예들은 도 7a, 도 7b-1, 및 도 7b-2와 관련하여 아래에 설명된다.
도 3a-1 및 도 3a-2는 일부 실시예들에 따른 MCM의 수직 단면도이다; 도 3a-1은 분해도이고, 도 3a-2는 조립된 MCM을 도시한다. 이들 도면에서, 2개의 일반 칩(110.F1, 110F.2)은 3-칩 서브-모듈(204.0)을 형성하기 위해 수퍼 칩(110N)에 부착된다. 서브-모듈(204.0)은 전술 및 후술된 기술들을 사용하여 WB에 부착되기 전에 별도로 제조될 수 있다. 다른 실시예들에서, 서브-모듈은 개별적으로 제조되지 않는다; 예컨대, 수퍼 칩(110N)이 WB에 먼저 부착될 수 있고, 일반 칩(110F.1 및 110F.2)이 상부에 배치 및 부착될 수 있다. (수퍼 칩이 유기 중합체 접착제에 의해 WB에 부착될 수 있을지라도, 이들 도면에는 이것이 도시되지 않으며, 실제로 일부 실시예들에서는 수퍼 칩이 WB에 부착되지 않는다.)
도 3a-1 및 도 3a-2의 단면도의 외부에서 수퍼 칩(110N)에 부착되는 다른 일반 칩들이 있을 수 있다.
칩(110F, 110N)의 일부 또는 전부는 도 3a-2의 삽도 A에 예시된 칩(110)의 구조를 갖는다. 이 칩은 반도체 기판(320) 및 기판(320) 상에 형성된 추가 층(330)을 갖는다. IO(210)(존재한다면, 210A 및 210B를 포함함)는 층(330)의 일부일 수 있다. 상부 측, 즉 층(330)을 구비한 측은 능동 측일 수 있는데, 즉 이 측에 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드 및 다른 요소가 있을 수 있다. 그러나, 이러한 회로 요소들은 기판(320)의 중간 및/또는 기판 아래에 형성되고, 관통-기판 비아(TSV, 도시되지 않음)가 사용되어 칩의 상부 및 하부에서 회로 요소들을 상호연결할 수 있다. 특히, 도면에서, 접촉 패드(210)를 구비한 측은 각각의 칩에서 능동 측일 수 있지만, 또한 반대 측일 수도 있다(예컨대, IO(210)가 TSV에 의해 능동 측의 회로 요소에 연결되는 경우).
도 3a-1 및 도 3a-2에서, 수퍼 칩(110N)은 WB로부터 멀어지게 향하는 측 상에, 상부에 IO(210A)를 갖는다. 수퍼 칩(110N)은 IO(210B)를 갖지 않는다(즉, WB에 직접 연결된 IO를 갖지 않음). 수퍼 칩(110N)의 IO(210A)는 일반 칩(110F)들(즉, 110F.1 및 110F.2)의 IO(210A)에 부착된다. 일반 칩(110F)들은 나란히 위치하며, 이들 각각은 수퍼 칩(110N)과 중첩되어 수퍼 칩을 넘어 측방향으로 연장된다. 일반 칩(110F)의 모든 IO(210)는 하부 측 상에 있다; IO(210A)는 솔더, 전도성 또는 이방성 접착제, 확산 접합 또는 다른 기술에 의해 수퍼 칩(110N)의 IO(210A)에 부착된다. 부착은 334로 개략적으로 예시되어 있으며, 이것이 마치 개별 요소인 것처럼 부착(334)이라고 지칭할 것이나, 확산 접합의 경우에는 부착에 별개 요소는 없다. 동일한 MCM에서 상이한 부착(334)이 동일하거나 또는 상이한 유형일 수 있다.
WB(120)는 전도성 라인(344)에 의해 상호연결된 접촉 패드(340)를 포함한다. 긴 직접 연결(350)이 접촉 패드(340) 상에 형성된다. 연결(350)의 상부 단부는 일반 칩(110F)의 IO(210B)들에 부착된다. 부착은 솔더 또는 부착(334)에 대해 전술한 다른 기술들에 의해 이루어질 수 있다. 긴 연결(350)은 본드 와이어(예컨대, 구리 또는 전술한 다른 재료들로 제조된 BVA), 또는 포토레지스트(도시되지 않음)에 홀을 패터닝하고 도체(예컨대, 구리 또는 다른 금속)로 홀을 충전하는 것에 의해 포토리소그래피식으로 형성된 와이어일 수 있다; 본 명세서에 참조로 포함되는, 2014년 4월 10일에 출원된 발명의 명칭이 "Die Stacks with One or More Bond Via Arrays"인 미국 특허 출원 제14/250,317호(제1 발명자: 사이프리안 유조(Cyprian Uzoh))를 참조한다. 연결(350)은 또한 전술한 바와 같이 솔더 볼 또는 솔더 라인이거나, 또는 솔더 볼의 스택일 수도 있다 - 솔더는 전술한 와이어에 사용될 수 있는 구리 또는 다른 재료들보다 낮은 용융 온도, 말하자면, 450℃ 이하의 용융 온도를 가지지만, 와이어 또한 저 융점 온도 재료들로 제조될 수 있다. 상이한 연결(350)은 동일하거나 상이한 유형일 수 있다. 명확하게, 각 연결(350)은 수퍼 칩(110N)의 두께보다 더 길다.
일부 실시예들에서, 연결(350)의 일부 또는 전부에 있어서, 각 연결(350)은 본질적으로 수직으로서, 즉 WB 및/또는 칩(110F)의 하부 표면에 수직인 직선을 따라 연장된다. 그러나 예를 들어 솔더 스택에서 일반적으로 그렇듯 연결의 두께는 변화할 수 있다. 비-수직 연결, 예컨대, 경사진 직선 연결이 또한 사용될 수 있다. 연결은 비-직선으로, 예컨대 만곡될 수 있다.
도 3a-1에 도시된 바와 같이, 일부 실시예들에서, 연결(350)의 베이스 부분은 성형 화합물(360)(예컨대, 가능하게는 충전재를 갖는 에폭시와 같은 유전체 유기 중합체)에 의해 봉지된다. 연결(350)의 상부 단부는 봉지재(360)로부터 돌출된다. 연결(350)의 상부 단부를 덮지 않는 높이로 봉지재(360)를 제한하기 위해, 봉지재는 연결(350)의 상부가 몰드 툴의 공동 내에 제공되는 필름을 관통되는 필름 보조 성형 프로세스에 의해 형성될 수 있다 - 본 명세서에 참조로 포함되는, 미국 특허 출원 공개 제2014/0220744호를 참조한다(2014년 8월 7일; 발명자: 댐버르그(Damberg) 등). 그러나, 다른 기술들이 사용될 수 있으며, 예컨대 전체 와이어(350)를 봉지하고, 이어서 봉지재의 상부 부분의 제거에 의해 와이어를 노출시킬 수 있다. 제거는 화학적 에칭, 파티클 블라스팅(particle blasting), 레이저 어블레이션 또는 가능하게는 다른 방법들에 따를 수 있다.
수퍼 칩(110N)은 연결(350)이 길면 두꺼울 수 있다. BVA 연결(350)의 예시적인 높이는 0.1 mm 내지 1 mm의 범위이지만, 더 높거나 더 낮은 높이도 가능하다.
가능하게는 일반 칩(110F)들에 부착한 이후에, 연결(350)의 상부 단부를 봉지하기 위해 추가적인 성형 화합물(예컨대, 언더필(도시되지 않음))이 도입될 수 있다. 또한, WB(120)에 수퍼칩을 접착하기 위해, 접착제(도시되지 않음, 가능하게는 충전재가 있거나 또는 없는 유기 중합체 수지)가 수퍼 칩(110N) 아래에 존재할 수 있다. 부착(334)을 봉지하기 위해 일반 칩(110F)들과 수퍼 칩(110N) 사이에 추가적인 언더필(도시되지 않음)이 사용될 수 있다.
도 3b-1(분해 수직 단면도) 및 도 3b-2(비-분해 수직 단면도)는 유사한 구조를 예시한다. 그러나, 연결(350)은 초기에 WB 상에서 보다는 일반 칩(110F)(IO(210B)) 상에 형성된다.
도 3b-1 및 도 3b-2에서, 봉지재(360)도 초기에 일반 칩(110F)들 상에 형성되지만, 반드시 필수적인 것은 아니다. 예를 들어, 봉지재는 칩(110)을 배선 보드에 부착한 이후에 제공될 수 있다.
도 3b-2에 예시된 바와 같이, 일반 칩(110F) 상에 형성된 연결(350)은 부착 특징(364)에 의해 WB 접촉 패드(340)에 부착된다. 부착(364)은 부착(334 및 350)(솔더, 확산 접합 등)에 대해 전술한 임의의 유형일 수 있다. 언더필(368)은 이들 부착들을 봉지하고 봉지재(360)와 WB 사이의 공간을 충전한다. 원한다면, UF(368) 및 봉지재(360)는 칩(110)을 WB에 결합하는 동안 또는 결합 이후에 동시에 형성될 수 있다. 그의 대응하는 부착(364)과의 직접 연결(350)은 단일의 긴 직접 연결로서 간주될 수 있다. 본 명세서에 설명된 이러한 실시예들 또는 다른 실시예들에서, 전형적인 연결(350)은 양단 및/또는 중간의 364와 같은 부착(들)을 포함할 수 있다(연결(350)의 일부가 WB 상에, 다른 부분이 칩 상에 만들어지고, 2개의 칩들이 364와 같은 부착에 의해 결합된 경우와 같음). 따라서, 직접 연결(350)은 상이한 유형의 직접 연결 세그먼트들로 이루어질 수 있다.
또한, 수퍼 칩(110N)과 일반 칩(110F)들 사이에 언더필(380)이 예시된다. 언더필들(368, 380)은 모세관 또는 비-유동 유형일 수 있고, 성형 화합물들, 또는 비-전도성 페이스트 또는 테이프, 또는 본 기술분야에 알려지거나 또는 발명될 수 있는 임의의 다른 유형일 수 있다. 전형적인 언더필은 유전체 유기 중합체 재료, 가능하게는 경화된 수지이며, 가능하게는 본 기술분야에 알려진 바와 같은 충전재들을 포함한다; 언더필은 봉지재(360)와 동일한 재료일 수 있거나 아닐 수 있다.
WB(120)는 열 계면 재료(TIM)(384), 예컨대, 열 그리스(thermal grease) 또는 금속 페이스트(예컨대, 구리) 또는 일부 다른 유형으로 충전된 채널(관통-홀)을 포함할 수 있다. TIM(384)은 또한 수퍼 칩(110N)과 WB 사이의 공간을 충전할 수 있다. TIM(384)은 수퍼 칩(110N) 및/또는 WB 및/또는 WB 기판의 나머지(즉, 전도성 라인(344) 및 접촉 패드(340) 이외의 WB 부분; 이 부분은 라인(344) 및 접촉 패드(340)를 지지하는 부분이다) 및/또는 TIM 주변 및/또는 TIM과 물리 접촉된 표면보다 높은 열 전도성을 가진다. 필요한 경우, TIM을 구조의 다른 부분들로부터 전기적으로 절연하기 위해 유전체가 TIM 주위에 제공된다. 예를 들어, TIM이 전도성 구리 페이스트인 경우, 유전체는 WB 표면 및 수퍼 칩(110N)의 표면 상에 제공될 수 있다 - 이 표면들이 유전체가 아니며 TIM과 물리적으로 접촉하는 경우임 -. TIM은 수퍼 칩(110N)을 WB(120)에 접착할 수 있다. WB 라인(344)은 필요에 따라 TIM 주위로 라우팅될 수 있다. TIM은 또한 도 3a-1 및 도 3a-2와 관련하여 전술한 실시예들에 제공될 수 있으며, 동일한 지오메트리(예컨대, 동일한 채널 위치들 및 치수들)를 가질 수 있다.
도 3c는 도 3a-2와 유사하지만, 수퍼칩(110N)의 하부 부분은 WB(120) 내의 공동(390) 내에 있다(공동은 WB 기판 내에 있다). 일부 실시예들에서, 전체 수퍼 칩(110N)은 공동 내에 있을 수 있다. 연결(350)은 높이가 감소되어 전기 성능을 향상시킬 수 있으며, 예컨대, IO(210B)에서의 신호 전파를 가속화하고/하거나 신호 전압 요구를 감소시킬 수 있다. 이것은 또한 구조의 수직 크기를 줄이며, 연결(350)의 선택을 넓힐 수 있다; 예를 들어, 단일 솔더 볼이 각각의 부착에 사용될 수 있다. 언더필과 봉지재는 도시되어 있지 않으며 예컨대, 생략되거나, 원하는 경우 전술한 실시예들에서와 같이 사용될 수 있다. 그 반대로, 공동(390)은 도 3a 및 도 3b(즉, 도 3a-1, 도 3a-2, 도 3b-1, 도 3b-2)의 실시예들에 제공될 수 있다.
유리하게, 일부 실시예들에서, 모든 칩(110)은 오직 일측(상부 또는 하부) 상에만 IO를 갖고, TSV를 포함하지 않는다.
도 3d에 도시된 바와 같이, 일반 칩(110F)(110F.1, 110F.2 및 가능하게는 그와 같은 다른 칩들)은 수퍼 칩(110N) 아래와 WB 위에 배치된다(WB는 선행 실시예들에서와 같을 수 있다; 그의 상호연결(344)은 간략화를 위해 도시되지 않음). 일반 칩(110F)이 상부 상에 IO(210)를 가지는 한편, 수퍼 칩(110N)에서 IO(210)는 하부 상에 있다. 일반 칩(110F)의 IO(210A)는 수퍼 칩(110N)의 IO(210A)에 부착된다. 일반 칩(110F)의 IO(210B)는 별개의 본드 와이어(394)에 의해 WB 접촉 패드(340)에 연결된다. 수퍼 칩(110N)의 IO(210B)는 전술한 임의의 종류, 예컨대, BVA일 수 있는 긴 직접 연결(350)에 의해 WB에 직접 연결된다. 이들 연결(350)은 원래 수퍼 칩(110N) 또는 WB 상에, 또는 둘 모두에 형성될 수 있고, 원한다면 봉지재(360)(예컨대, 성형 화합물)에 의해 봉지될 수 있다. 이들은 일반 칩(110F) 사이에(칩(110F.1)의 우측 및 칩(110F.2)의 좌측) 측방향으로 위치되고/되거나 이들은 임의의 다른 위치에 있을 수 있다.
일반 칩(110F)은 가능하게는 열 전도성이 높은 접착제(384)에 의해 WB에 부착될 수 있다(가능하게는 TIM으로, WB 및/또는 일반 칩 및/또는 주변보다 더 열 전도성임).
연결(350)이 긴 경우, 일반 칩(110F)은 두꺼울 수 있다.
도 3e는 도 3d와 유사하지만, 각각의 칩(110F.1 및 110F.2)의 상부에 추가적인 칩(110F.3 및 110F.4)을 갖는다. 일반 칩(110F.1 및 110F.2)은 도 3d에 도시된 바와 같으나, 각각의 칩(110F.3, 110F.4)의 IO(210)에 부착되는 추가적인 IO(210C)를 상부 상에 갖는다. 일부 실시예들에서, 어떠한 TSV도 사용되지 않으며, 모든 IO(접촉 패드)(210)가 각 칩의 단지 일측에만 있다.
도 4a, 도 4b 및 도 4c는 상이한 제조 단계에서의 다른 MCM을 예시한다. 도 4c에 예시된 바와 같이, MCM은 WB(120) 위에 4개 레벨(4개 플로어(floor))의 다이(110)를 갖는다: 제1 플로어에는 수퍼 칩(110N), 제2 플로어에는 일반 칩(110F.1 및 110F.2), 제 3 플로어에는 칩(110F.3 및 110F.4) 및 제4 플로어에는 칩(110F.5 및 110F.6)이 있다. 임의의 수의 플로어가 있을 수 있고, 각 플로어에 임의의 수의 칩들이 있을 수 있으며, 제조 프로세스들은 전술한 다른 실시예들의 것과 유사할 수 있다. 도 4c의 MCM은 수퍼 칩(110N)에 부착되는 2개의 칩 스택 - 칩(110F.1, 110F.3, 110F.5)의 스택; 및 칩(110F.2, 110F.4, 110F.6)의 스택 - 을 포함한다. 임의의 수의 칩 스택들이 있을 수 있으며, 각각의 스택에는 동일하거나 또는 상이한 수의 칩이 있을 수 있다. 도 4c의 MCM에서, 수퍼 칩(110N)은 칩(110F) 아래에 있지만(도 3a-2 및 도 3b-2에서와 같이), 수퍼 칩(110N)은 칩(110F) 위에 있을 수 있으며, 추가로 임의의 수의 수퍼 칩들이 있을 수 있으며, 각각의 수퍼 칩은 다수의 다른 칩들에 부착될 수 있다.
일부 실시예들에서, 도 4a의 구조가 먼저 제조되고, 이어서 도 4b의 구조를 얻도록 처리되고, 이어서 도 4c에 이르기 위해 처리된다. 도 4a의 구조는 칩(110)의 첫 두 레벨을 갖는다. 수퍼 칩(110N)은 접착제(384)에 의해 WB(120)에 접착된다. 일반 칩(110F.1 및 110F.2)은 도 3a-2와 같이 배열된다. 수퍼 칩(110N)에서는 모든 IO가 상부 상에 있으며, WB에 직접 연결되는 어떠한 IO도 없고, 가능하게는 어떠한 TSV도 없다. 수퍼 칩의 IO(210A)는 칩(110F.1 및 110F.2)의 하부에 있는 IO(210A)에 부착된다(이것은 도 3a-2와 유사함). 접착은 접착(334)에 대해 전술한 바와 같을 수 있다. 수퍼 칩(110N)의 IO(210C)는 본드 와이어(394)에 의해 칩(110F.1 및 110F.2)의 상부에서 IO(210.T)에 연결된다. 칩(110F.1 및 110F.2)은 다음 플로어 칩(110F.3 및 110F.4)(도 4b)와의 후속적 직접 연결을 위해 상부 상에 추가적인 IO(210.T)를 갖는다. IO(210.T)는 임의의 원하는 방식으로 형성될 수 있다. 예를 들어, 칩(110F.1 및 110F.2)은 도 3a-2의 삽도 A에 예시된 구조를 가질 수 있다; 층(330)은 각 칩의 상부 또는 하부에 있을 수 있거나, 또는 이러한 층은 상부 및 하부 모두에 존재할 수 있다. 예를 들어, 접촉 패드(210.T)는 상부 층(330)의 전체 또는 일부를 형성하는 재배선 층(RDL)의 일부일 수 있다. 기판(320S)은 칩의 접촉 패드(210.T)를 칩의 하부 접촉 패드(210A 및/또는 210B)에 연결하기 위한 관통-기판 비아(TSV)를 포함할 수 있다(접촉 패드(210B)는 도 3a-2에서와 같이 긴 직접 연결(350)에 의해 WB에 직접 연결됨). 칩(110F)에 대해 적합한 예시적인 칩 아키텍처는 도 5의 삽도 B와 관련하여 아래에 설명된다.
도 4a의 구조는 도 8a 내지 도 10b와 관련하여 후술하는 바와 같이 또는 일부 다른 방법으로 형성될 수 있다.
이어서, 제3-플로어 칩(110F.3 및 110F.4)(도 4b)이 제2-플로어 칩(110F.1 및 110F.2)에 부착된다. 좀 더 상세하게는, 칩(110F.3 및 110F.4)의 하부 IO(210.B)는 각각의 제2-플로어 칩(110F.1 및 110F.2)의 상부 IO(210.T)에 부착된다. 접착은 접착(334)에 대해 전술한 바와 같을 수 있다. 제3-플로어 칩(110F.3 및 110F.4)은 상부에 IO(210.T)를 갖는다. 칩(110F.3 및 110F.4)의 IO는 칩(110F.1 및 110F.2)과 동일한 기술들을 사용하여 형성될 수 있다. 추가적으로, 제3-플로어 칩(110F.3)은 별개 와이어(394)에 의해 제2-플로어 칩(110F.1)의 상부 IO(210.T)에 연결되는 상부 IO(210.T)를 갖는다; 칩(110F.1)의 다른 IO(210.T)는 다른 별개 와이어(394)에 의해 수퍼 칩(110N)의 상부 IO(210C)에 연결된다. 따라서, 칩(110F.1)은 별개 와이어(394)에 부착되는 2개의 IO(210T)를 갖는다; 이들 2개의 IO(210.T)는 칩(110F.1) 내에서 상호연결될 수 있거나 연결되지 않을 수도 있다; 또한 2개의 IO(210.T)는 2개의 와이어(394)에 연결되는 단일 IO에 의해 대체될 수도 있다. 이러한 별개 와이어의 체인은 임의의 플로어 및/또는 WB 상의 칩을 상호연결할 수 있다.
이어서, 제4-플로어 칩(110F.5 및 110F.6)(도 4c)이 제3-플로어 칩(110F.3 및 110F.4)에 부착된다. 좀 더 상세하게는, 칩(110F.5 및 110F.6)의 하부 IO(210.B)는 각각의 제3-플로어 칩(110F.3 및 110F.4)의 상부 IO(210.T)에 부착된다. 접착은 접착(334)에 대해 전술한 바와 같을 수 있다. 추가적으로, 제4-플로어 칩(110F.6)은 별개 와이어(394)에 의해 제3-플로어 칩(110F.4)의 상부 IO(210.T)에 연결되는 상부 IO(210.T)를 갖는다. 이러한 별개 와이어는 임의의 플로어 상의 임의의 칩의 상부 IO를 서로 연결하고/하거나 WB에 연결할 수 있다.
도 5는 상부 및 하부에 TSV 및 접촉 패드를 갖는 수퍼 칩(110N)을 갖는, 도 4c와 유사한 구조를 예시한다. 임의의 칩(110)(110F 또는 110N)은 그러한 구조를 가질 수 있으며, 즉 반도체(가능하게는 실리콘), 세라믹, 유리, 유기 및/또는 복합 재료들, 및/또는 다른 재료들로 만들어지고, TSV를 가질 수 있다. TSV(510)를 갖는 예시적인 칩(110)(110N 또는 110F)이 도 5의 삽도 B에 예시된다. 이 칩은 도 3a-2의 삽도 A와 유사하지만, 반도체 또는 다른 기판(320)을 통과하여 하부 접촉 패드(210)를 제공하는 TSV(510)를 포함한다(칩은 또한 거꾸로 되어 있을 수 있다; 삽도 A 또는 삽도 B의 칩 배향은 반드시 나머지 도면들에서 칩 배향을 표현하는 것은 아니다). 삽도 B에서, TSV(510)의 상부는 층(330)의 회로(도시되지 않음)에 의해 상부 IO(210)에 연결된다. 기판(320)이 유전체가 아닌 경우, 비아(510)로부터 기판(320)을 절연시키기 위해 유전체가 존재할 수 있다. 삽도 B에서, TSV의 하부 단부는 IO(210)를 제공한다. 일부 다른 실시예들에서, TSV의 하부 단부는 IO를 제공하지 않으며, 하부 상에 하부 IO(210)를 제공하고 하부 IO를 TSV의 하부 단부와 연결하는 추가 층(상부 상의 층(330)과 유사함)이 있다. 다른 칩/인터포저 구조가 또한 사용될 수 있다; 예를 들어, TSV는 삽도 B에서와 같이 수직이거나, 또는 비-수직일 수 있으며, 예컨대, 적층 기판에 기초한 인터포저의 경우 일반적인 바와 같이, 지그재그형일 수 있다. 층(330)은 생략될 수 있다.
수퍼 칩(110N)의 하부 IO(210B)는 WB의 접촉 패드(340)에 부착된다; 부착(520)은 부착(334)(솔더, 확산 접합, 등)에 대해 전술한 임의의 유형일 수 있다.
긴 연결(350)은 적어도 수퍼 칩(110N)과 부착(520) 높이의 조합만큼 길다. 일부 실시예들에서, 공동은 연결(350)을 단축시키기 위해 도 3c의 공동(390)과 유사하게 WB(120) 내에 형성될 수 있다. 유사한 공동들이 본 명세서에 기술되는 다른 실시예들에서 사용될 수 있다.
WB(120)는 상부 및 하부 측 모두에 칩 및 MCM을 가질 수 있다. 하나의 예가 도 6a 및 도 6b에 도시되며, 여기서, WB(120)는 인터포저("ITP")이다. 도 6b는 평면도이고, 도 6a는 도 6b의 선 A-A를 따른 수직 단면도를 예시한다. 이 특정 예에서, 단지 하나의 MCM(204.0)이 ITP(120)의 상부 측에 부착되고, 단지 하나의 MCM(204.0)이 하부 측에 부착되며, 두 MCM은 모두 도 3a-2에서와 같다. 그러나, 상부와 하부 측에는 임의의 수의 칩 또는 MCM이 부착될 수 있으며, 반드시 동일한 종류일 필요는 없다; 예를 들어, 도 6c(수직 단면도)에서, 상부 MCM(204.0)은 도 3d에서와 같으며(별개 와이어(394)는 생략되었으나 도 3d에서와 같이 존재할 수 있음), 하부 MCM(204.0)은 도 6a에서와 같다. 다른 예들에서, 다수의 MCM이 동일하거나 또는 상이한 종류의 상부 및 하부에 존재할 수 있으며, 예컨대, 일부 MCM은 도 3a-2에서와 같을 수 있고, 일부 다른 MCM은 도 4c에서와 같거나 기타 다른 종류의 것일 수 있다.
도 6a 내지 도 6c에서 ITP(120)는 TSV(510) 및 상부 및 하부 접촉 패드(340' 및 340")를 갖는다. 접촉 패드(340')는 상부 및 하부 상의 MCM(204.0)(예컨대, IO(210B))에 부착된다. 접촉 패드(340")는 아래에 예시된 바와 같이 다른 회로 요소에 부착될 수 있다. ITP의 TSV(510) 및 가능하게는 다른 전도성 배선(도시되지 않음, 예컨대, 상부 및/또는 하부 상의 RDL)은 ITP의 상부 및 하부 접촉 패드(340)(즉, 340' 및 340")를 원하는 패턴으로 상호연결하여, 상부 MCM 또는 칩과 하부 MCM 또는 칩을 필요에 따라 상호연결할 수 있다. ITP(120)는 임의의 구조 즉, 도 5의 삽도 B와 관련하여 전술한 바와 같은 구조를 가질 수 있으며, 또는 일부 다른 인터포저 구조를 가질 수 있다. 특히, ITP(120)는 반도체, 유리, 유기, 세라믹 또는 다른 종류의 기판을 기초로 할 수 있으며, 조대하거나 조대하지 않을 수 있다.
도 7a는 접촉 패드(340")를 사용하는 상이한 MCM의 가능한 상호연결을 도시한다; 접촉 패드(340")는 도 6a 내지 도 6c에서와 같을 수 있거나, 또는 다른 MCM에 부착하기 위해 이용가능한 임의의 다른 MCM 접촉 패드일 수 있다. 도 7a에서, 도 6a 및 도 6b 또는 도 6c에 예시된 유형의 4개 MCM(204)은 서로 직렬 부착된다; 각각의 MCM(204)의 접촉 패드(340")는 인접한 MCM(들)(204)의 접촉 패드(340")에 부착된다. 각각의 MCM(204)은 가능하게는 본드 와이어(394)에 의해, 다른 회로에 직접 연결되는 추가적인 접촉 패드(340")를 가질 수 있다. 하나 이상의 MCM(204)은 도 6a 내지 도 6c에 예시된 것보다 다른 아키텍처를 가질 수 있다.
다른 예에서(도 7b.2 평면도의 선 B-B를 따라 수직 단면도를 예시하는 도 7b.1), 상이한 MCM(204)의 접촉 패드(340")는 긴 연결(350')(예컨대, BVA 또는 솔더 스택 또는 전술한 다른 종류)에 의해 다른 배선 보드(120')의 접촉 패드(340)에 직접 연결된다. WB(120')는 WB의 접촉 패드(340)를 원하는 패턴으로 상호연결하는 전도성 라인(도시되지 않음, 도 3b-2에서 344와 유사)을 갖는다. 도 7b.2의 예에서, 4개의 MCM(204)이 WB(120')의 상부 측에 부착되지만, 임의의 수의 MCM(204)이 WB(120')의 상부 및 하부 측에 부착될 수 있다. 결합되는 MCM은 204'로 표시된다. 그러한 MCM(204')은 전술한 기술들을 사용하여 추가로 상호연결될 수 있으며 즉, 상이한 모듈들(204, 204')의 ITP 또는 WB(120 및 120')의 접촉 패드(340)가 원하는 바와 같이 서로 부착될 수 있다. 접착제(384)는 MCM(204)의 하부 서브-모듈(204.0)을 WB(120')에 부착하는 것으로 도 7b-1에 예시되지만, 일부 실시예들에서는 어떠한 접착제도 사용되지 않는다. 봉지재 및 언더필은 예시되지 않았으나 존재할 수 있다.
WB(120')는 본드 와이어 또는 다른 별개 회로 요소에 부착되는 다른 접촉 패드(340)(도시되지 않음)를 가질 수 있다.
도 8a 내지 도 8d는 예시적인 MCM 제조 프로세스를 예시한다. 예시된 예에서, MCM은 도 3a-2와 유사하지만, 이러한 제조 프로세스는 전술한 다른 MCM 및 또 다른 MCM에 대해 사용될 수 있다.
도 8a에 예시된 바와 같이, 칩(110F.1 및 110F.2)은 재구성된 웨이퍼(810)를 형성하기 위해 성형 화합물(820)에 의해 결합된다. 예컨대, 본 명세서에 참조로 포함되는, 2013년 11월 25일자, 제프레이 고트로(Jeffrey Gotro)에 의한 전술한 출판물 "Polymer Challenges in Electronic Packaging: Part 7 - Embedded Wafer Level Packaging Process Flow", Polymer Innovation Blog((Practical tips and advice for polymer, innovation and product development professionals)를 참조한다(http://polymerinnovationblog.com/polymer-challenges-electronic-packaging-part-7-embedded-wafer-level-packaging-process-flow/). 또한 모두 본 명세서에 참고로 포함되는, 전술한 미국 특허 출원 공개 제2014/0335654호(2014년 7월 8일, 발명자: 바쓰(Barth) 등) 및 제2012/0168943호(2012년 7월 5일; 갠(Gan) 등)도 참조한다. 성형 화합물(820)은 유전체일 수 있고, 에폭시계 또는 일부 다른 유기 중합체 재료일 수 있는데, 예컨대, 유기 또는 무기 첨가제, 가능하게는 유기 또는 무기 경질-입자 충전재를 갖는 수지, 또는 다른 재료일 수 있다. 재구성된 웨이퍼(810)를 형성하기 위해, 칩(110F)은 공통의 기판 또는 프레임(도시되지 않음) 상에, 가능하게는 접착 테이프(도시되지 않음) 상에 배치된다; 이어서 점성 또는 액체 성형 화합물(820)이 칩 위에 침착되고, 이어서 경화된다. 잉여 성형 화합물(820)은 접촉 패드(210)를 노출시키기 위해 또는 다른 목적을 위해 필요한 경우, 연마 또는 다른 수단에 의해 제거된다.
재구성된 웨이퍼(810)는 2개보다 많은 칩(110F)을 포함할 수 있는데, 예컨대, 도 2b의 실시예에서 4개의 칩(110F)을 포함할 수 있다. 도 4c의 MCM의 경우, 웨이퍼(810)는 단지 제2 레벨 칩(110F.1 및 110F.2), 또는 단지 제3 레벨 칩(110F.3 및 110F.4), 또는 단지 제4 레벨 칩(110F.5 및 110F.6)을 포함할 수 있다. 웨이퍼(810)는 상이한 두께의 칩(110F)들을 포함할 수 있고/있거나 상이한 높이에 위치되는 칩들을 포함할 수 있다. 위에 언급된 바와 같이, 일반 칩(110F)은 MCM에 의해 대체될 수 있다; 예를 들어, 도 7b-2의 경우, 4개 MCM(204) 모두는 별도로 제조되어, WB(120') 및 가능하게는 다른 컴포넌트들에 부착 전에 단일 재구성된 웨이퍼(810)에 배치될 수 있다.
필요한 경우, 재구성된 웨이퍼(810)의 일부인 칩(110F)의 일부 또는 모든 IO(210) 상에 적합한 연결 구조(334)(예컨대, 솔더 범프, UBM, 구리 기둥 등)이 만들어진다. 칩이 재구성된 웨이퍼에 배치되기 전에, 그러한 구조(예컨대, 구리 기둥 또는 UBM)의 일부 또는 전부가 형성될 수 있다. 필요한 경우, 다른 회로(예컨대, RDL, 도시되지 않음)가 웨이퍼(810) 상에 형성될 수 있다. 도 8a에서, 모든 IO는 칩(110F)에 의해 제공되지만, IO(210)의 일부 또는 전부는 그러한 추가적인 회로(예컨대, RDL)에 의해 제공될 수 있다; 그러한 회로는 또한 그의 IO(210)를 칩의 IO에 연결할 수 있다.
웨이퍼(810)는 단지 하나의 칩(110F) 또는 단지 하나의 MCM을 포함할 수 있다.
재구성된 웨이퍼(810)가 형성될 때, 다른 칩 또는 MCM이 웨이퍼(810)에 부착된다. 도 8b의 예에서, 수퍼 칩(110N)이 부착되고 그것의 IO(210A)는 재구성된 웨이퍼의 IO(210A)에, 즉 예시된 예에서 칩(110F.1 및 110F.2)의 IO(210A)에 부착된다. 칩, 또는 MCM의 다수의 플로어는 재구성된 웨이퍼(810)의 상부 및/또는 하부 측에 부착될 수 있다. 예를 들어, 도 4c의 모듈의 경우, 재구성된 웨이퍼는 칩(110F.3 및 110F.4)을 구비하여 형성될 수 있고, 이어서 칩(110F.5 및 110F.6)이 웨이퍼의 상부 측에 부착될 수 있고, 칩(110F.1, 110F.2 및 110N)이 하부 측에 부착될 수 있다. 일부 실시예들에서, 제조를 단순화하기 위해 칩들은 상부 측에만 부착된다; 예를 들어, 도 4c의 경우, 재구성된 웨이퍼는 칩(110F.5 및 110F.6)만을 포함할 수 있고, 다른 모든 칩(110F 및 110N)은 웨이퍼의 하부 측에만 부착된다.
언더필 및 봉지재는 필요에 따라 침착된다(도 8b는 수퍼 칩(110N)과 칩(110F) 사이의 UF(380)를 예시한다).
재구성된 웨이퍼는 다수의 MCM 구조의 칩을 포함할 수 있으며, 임의의 단계에서 다이싱될 수 있다. 예를 들어, 도 3a-2의 다수의 MCM(204)이 제조되면, 도 8a의 단계의 재구성된 웨이퍼는 각각의 MCM(204)의 칩(110F.1 및 110F.2)을 포함할 수 있다. 모듈 또는 서브-모듈은 임의의 단계, 예컨대, 도 8d의 단계 이후 또는 초기 제조 단계에서 재구성된 웨이퍼로부터 분리될 수 있으며, 후속 제조 단계들은 개별 다이들 상에서 수행될 수 있다.
예를 들어, 서브 모듈(204.0)을 서로 분리하기 위해, 도 8b의 단계 이후에 (예컨대, 전술한 미국 특허 제8,772,087호에서와 같이, 재구성된 웨이퍼를 다이싱하거나 또는 다른 기술들에 의해) 서브-모듈이 분리될 수 있다.
WB 구성요소는 필요에 따라 개별적으로 제조되며, 한 예가 도 8c에 예시된다: 여기서, BVA 또는 다른 긴 연결(350)은 WB의 접촉 패드(340) 상에 형성된다; 구조(350)의 하부 부분은 (필름 보조 성형 또는 일부 다른 프로세스를 사용하여 형성되는) 성형 화합물(360)에 의해 봉지된다. 연결(350)은 성형 화합물 위로 돌출한다. 성형 화합물의 유무에 관계없이, 솔더 스택 및/또는 다른 유형의 직접 연결이 사용될 수 있다. 일부 실시예들에서, WB의 접촉 패드(340) 자체 이외의 어떠한 연결 구조도 사용되지 않는다.
이어서(도 8d) 도 8b의 구조는 도 8c의 구조에 부착된다: 서브-모듈(204.0)의 IO(210B)는 연결(350)을 통해 각각의 접촉 패드(340)에 직접 연결된다. 이어서, 성형 화합물(820)은 제거되거나 원하는 경우 추가로 트리밍될 수 있다.
재구성된 웨이퍼 기술의 반복된 적용이 복합 MCM을 형성하기 위해 사용될 수 있다. 예를 들어, 도 7b-1 및 도 7b-2의 MCM(204')의 경우, 각각의 서브-모듈(204.0)은 전술한 재구성된 웨이퍼 기술을 사용하여 형성될 수 있다. 이어서, 각각의 모듈(204)은 재구성된 웨이퍼들을 사용하거나 사용하지 않으면서, 긴 연결(350') 없이 형성될 수 있다. 이어서, 4개의 MCM(204)은 재구성된 웨이퍼에 배치될 수 있으며, 이어서 와이어 또는 솔더 스택(350')이 접촉패드(340") 상에 형성될 수 있고, 재구성된 웨이퍼가 WB(120')에 부착될 수 있다. 다른 변형이 가능하다.
전술한 재구성-웨이퍼-유형 기술은 MCM을 서로의 상부 상에 적층하는 것을 단순화하기 위해 사용될 수 있다. 하나의 예가 도 9a 내지 도 9e에 도시된다. 도 9a는 도 8a와 유사하다: 일반 칩(110F.1 및 110F.2) 및 가능하게는 추가적인 칩은 재구성된 웨이퍼에서 성형 화합물(820)에 의해 결합된다. 위에서 언급한 바와 같이, 칩의 IO는 RDL에 의해 재 분배될 수 있으며, 도 9a에서, 일반 칩은 RDL(890)을 통해 다른 IO에 연결될 IO(210X)를다(도 9b). 일반 칩(110F)은 또한 수퍼 칩(110N)(도 9c)에 부착될 IO(210A)를 갖는다. 층(820)은 임의의 일반 칩(110F)의 상부 표면과 동일 평면이거나 또는 그보다 높거나 낮은 평면 상부 표면을 가질 수 있다. 일반 칩의 상부 표면은 동일 평면 상에 있을 수도 있고 그렇지 않을 수도 있다.
RDL(890)(도 9b)은 재구성된 웨이퍼(810)의 하부 측 상에 형성된다(용어 "하부" 및 "상부"는 도면에 예시된 바와 같은 구조를 지칭하며, 반드시 구조의 제조 또는 사용 중에 실제의 배향일 필요는 없다). RDL의 회로는 RDL의 하부에 IO(210Y.B) 및 상부에 IO(210Y.T)(성형 화합물(820)과 물리적으로 접촉함)를 포함하고, 원하는 경우, IO(210X, 210Y.T 및 210Y.B)를 상호연결하는 전도성 라인(890L)을 포함한다. 이 실시예에서, RDL(890)은 수퍼 칩(들)(110N)(도 9d)으로의 부착을 위해 노출된 상태로 유지되는 접촉 패드(210A)를 덮지 않는다. 다른 실시예들에서, IO(210A) 중 하나 이상은 RDL의 IO(210Y)(즉, 210Y.T 및/또는 210Y.B)에 연결된다. 이 설명에서, 임의의 IO(210)는 빠르거나 느릴 수 있거나 그렇지 않을 수 있고, 달리 언급되지 않는 한, 수퍼 칩 또는 일반 칩에 연결되거나 연결되지 않을 수 있다.
도 9c에 예시된 바와 같이, 전도성 관통-몰드 비아(TMV)(894)는 성형 화합물(820)에 형성되어 IO(210Y.T)에 도달한다. 예를 들어 TMV는, 본 명세서에 참조로 포함되는, 2014년 9월 2일 페갈리아(Pagaila) 등에 허여된, 미국 특허 제8,822,281호에서 설명된 바와 같은 알려진 프로세서에 의해 형성되거나 형성되지 않을 수 있다. 다른 프로세스들도 사용될 수 있다. 예를 들어, 일부 실시예들에서, TMV를 형성하기 위해, 마스크를 사용하거나 사용하지 않고 성형 화합물 (820)의 기계적 또는 레이저 드릴링 또는 포토리소래피 패터닝에 의해 또는 어쩌면 몇몇 다른 프로세스에 의해 관통-홀이 IO(210Y.T) 위의 성형 화합물(820)에 형성된다. 홀은 수직 또는 경사진 측벽을 구비하고 수직일 수 있으나, 홀은 또한 기울어질 수도 있다. 이어서, 도체(894), 예컨대, 금속은 전기 도금 또는 무전해 도금 또는 잉크-젯 인쇄 또는 스텐실 인쇄 또는 솔더 웨이빙(solder waving) 또는 몇몇 다른 프로세스에 의해 홀에 침착된다. TMV(894)의 상부 단부는 칩, MCM 또는 별개 회로 요소와 같은 다른 회로 요소에 부착가능한 IO로서 사용될 수 있다; 이들 IO는 894C로서 개략적으로 예시된다. 대안적으로, 전도성 층을 포함하는 하나 이상의 추가적인 층(도시되지 않음)은 하나 이상의 IO(894C) 및 IO(894C)를 TMV(894)의 상부 단부에 연결시키는 상호연결(도시되지 않음)을 제공하기 위해 상부에 침착될 수 있다. 이러한 추가적인 층은 RDL을 형성할 수 있다. 일부 실시예들에서, TMV(894)는 성형 화합물(820) 위로 돌출한다. 예를 들어, 도체(894)는 성형 화합물 위로 돌출하지 않도록 홀 내에 침착될 수 있지만, 이어서 TMV(894) 돌출부를 형성하기 위해 성형 화합물(820)이 리세스(예컨대, 에칭)될 수 있다. 다른 실시예들에서, TMV 돌출부는 전술한 프로세스 중 임의의 프로세스에 의해 도체(894)의 침착 중에 형성된다; 침착은 돌출을 형성하기에 충분히 오래 수행된다. 일부 다른 실시예들에서, TMV(894)는 돌출하지 않지만 성형 화합물 층(820)의 상부 표면과 평행하거나 상부 표면 아래로 리세스된다.
도 9d를 참조하면, 하나 이상의 수퍼 칩(110N)이 구조에 부착된다; 수퍼 칩(110N)의 상부 IO(210A)는 일반 칩(110F)의 하부 IO(210A)에 부착된다. 부착은 334에 예시되며, 납땜, 확산 접합, 전도성 또는 이방성 접착제(가능하게는 유기 중합체) 또는 가능하게는 다른 유형들일 수 있다.
이어서(도 9e) 부착(334)을 봉지하고 RDL(890)의 하부 표면을 덮기 위해, 예컨대, 스핀-온 또는 성형 또는 일부 다른 프로세스에 의해 유전체 언더필/봉지재(898)가 구조의 하부 상에 형성된다. 층(898)은 유전성 성형 화합물, 가능하게는 충전재들을 갖는 유기 중합체 수지일 수 있다. 층(898)은 수퍼 칩(110N) 중 임의의 하나 이상의 하부 표면 위 또는 아래, 또는 그와 동일 평면 상에 있을 수 있는 평면 하부 표면을 가지거나 가지지 않을 수 있다. 일부 실시예들에서, 봉지재(898)의 하부 표면은 모든 수퍼 칩의 하부 표면들 아래에 있다.
TMV(902)는 성형 화합물(898)에 형성되어 하부 접촉 패드(210Y.B) 상에서 종단된다. TMV(902)는 TMV(894)에 대해 전술한 임의의 기술에 의해 형성될 수 있다. TMV(902)의 하부 단부는 봉지재(898) 내로 리세스되거나, 또는 봉지재의 하부 표면과 동일 평면 상에 있거나, 또는 봉지재의 하부 표면으로부터 돌출되어 나올 수 있다. 하부 단부는 다른 회로에 부착될 수 있다; IO는 902C로서 개략적으로 예시된다. 대안적으로, 전도성 층을 포함하는 하나 이상의 추가적인 층(도시되지 않음)은 하나 이상의 IO(902C) 및 IO(902C)를 TMV(902)의 하부 단부들에 연결시키는 상호연결들(도시되지 않음)을 제공하기 위해
하부에 침착될 수 있다. 이러한 추가적인 층은 RDL을 형성할 수 있다.
다른 MCM 또는 칩들 또는 별개 회로는 적층된 모듈을 형성하기 위해 IO(894C, 902C)에 부착될 수 있다. 예를 들어, 도 9e의 유형의 MCM은 편리하게 서로의 위에 적층되고, 그들의 IO(894C, 902C)에서 서로 부착될 수 있다. 임의의 수의 이들 구조들이 적층될 수 있다; 따라서 높은 확장성(scalability)이 제공된다.
도 10a 및 도 10b는 다른 예시적인 제조 프로세스를 예시한다. 예시된 예에서, 프로세스는 도 3b-2의 것과 유사한 MCM(204)을 형성하지만, 이러한 프로세스는 전술한 다른 MCM 및 아마도 또 다른 MCM에 대해 사용될 수 있다. 이 프로세스는 재구성된 웨이퍼를 사용하지 않고 서브-조립체(204.0)를 개별적으로 제조한다.
좀 더 상세하게는, 도 10a 및 도 10b에 예시된 바와 같이, 수퍼 칩(110N)은 진공에 의해 칩을 유지하는 진공 스테이지(910) 상에 배치된다. 수퍼 칩의 IO(210)는 상부 상에 있다. 진공 스테이지는 일반 칩(110F)들의 IO(210A)를 수퍼 칩(110N)의 IO(210A)에 부착하기 위해 필요한 온도로 가열된다. 부착은 솔더, 확산 접합, 전도성 또는 이방성 접착제, 또는 부착(334)에 대해 전술한 바와 같은 일부 다른 기술에 의해 이루어질 수 있다. 부착은 스테이지(910)로부터의 열을 사용한다. 부착은 한 번에 하나의 칩(110F)이거나 동시에 다수의 칩(110F)일 수 있다. 칩들의 다수의 플로어가 부착될 수 있다(예컨대, 도 4c의 모듈의 경우).
도 8a 내지 도 9e의 재구성되는-웨이퍼 접근에 대한 이 기법의 한 가지 이점은, 일반 칩(110F)과 수퍼 칩(110N) 사이의 정렬이 보다 간단하다는 것이다. 좀 더 상세하게는, 도 8a 내지 도 9e의 재구성되는- 웨이퍼 프로세스에서, 일반 칩들은 수퍼 칩에 부착되기 전에 서로 체결되므로, 재구성된 웨이퍼에서의 일반 칩의 배치는 수퍼 칩 부착 전의 수퍼 칩(110N)의 IO(210A)의 레이아웃과 일치해야한다. 도 10a에서, 각각의 일반 칩은 다른 일반 칩의 위치들에 의해 제한되지 않고 별도로 수퍼 칩과 정렬된다.
따라서 서브-모듈(204.0)의 칩들이 서로 부착되면, 칩 조립체는 진공 스테이지에서 분리되고, 도 3b-1과 관련하여 전술한 바와 같이, 칩(110F)의 접촉 패드(210B) 상에 긴 연결(350)을 형성하기 위해 거꾸로 뒤집어진다. 대안적으로 또는 추가적으로, 예컨대, 도 3d의 MCM의 경우, 칩이 아직 스테이지(910)에 의해 유지되는 동안 수퍼 칩(110N) 및/또는 다른 칩들 상에 연결(350)이 제공될 수 있다. 봉지재(360) 및 언더필(380)은 칩 조립체가 진공 스테이지에서 분리되기 전 또는 후에 전술한 바와 같이 침착될 수 있다. 이어서, WB(120) 및 TIM(384)이 제공되고, 모듈(204.0)은 도 3b-1 및 도 3b-2, 또는 다른 예의 도면들과 관련하여 전술한 바와 같이, WB에 부착된다.
도 11a에 예시된 바와 같이, 진공 스테이지(910)는 수퍼 칩(들)(110N)을 수용하기 위한 포켓(1110)을 가질 수 있다. 상이한 수퍼 칩들에 대해 동일하거나 또는 상이한 깊이의 다수의 포켓이 제공될 수 있다. 수퍼 칩(들)이 포켓 내에 배치되고 진공에 의해 제 위치에 유지되면, 일반 칩(110F)(도 11b 및 도 11c)은 수퍼 칩(들)과 정렬된다. 적어도 일부 일반 칩(110F)들은 수퍼 칩(들)을 지나고 포켓(1110)을 지나 측 방향으로 연장됨으로써 일반 칩들은 포켓(들)(1110) 외부의 스테이지(910)의 부분들에 의해 적어도 부분적으로 지지될 수 있다.
수퍼 또는 일반 칩이 스테이지(910) 상에 배치되기 전에, 스테이지의 상부 표면은 칩들을 서로 부착한 이후에 칩의 릴리스(release)를 용이하게 하기 위해 얇은 이형 필름(도시되지 않음)에 의해 덮일 수 있다.
도 11b 및 도 11c의 기법의 일부 실시예들에서, 일반 및 수퍼 칩의 IO(210A) 사이에 접합을 형성하지 않고 일반 칩을 수퍼 칩(들)에 부착시키기 위해, 일반 칩이 수퍼 칩(들) 상에 배치되기 이전에, 일반 칩의 하부 표면은 접착 층(1120), 예컨대, 유기 중합체 층에 의해 덮여진다. 이러한 실시예들에서, IO 접합은 스테이지(910)로부터 칩 조립체를 제거한 이후에 (열을 사용하여) 수행된다. 따라서, 일부 실시예들에서, 스테이지(910)는 열을 발생하지 않거나, 또는 단지 접착제(1120)를 경화시키기 위한 저온 열을 발생한다. 결과적으로, 일부 실시예들에서, IO를 접합하기 위해 조립체를 가열하는 것은 보다 낮은 온도 및/또는 보다 국부적인 가열(예컨대, IO 영역 상에 레이저 충돌)에 의해 행해질 수 있다.
접착제(1120)는 플럭스(예컨대, 부착이 솔더에 의한 경우)로서 기능할 수 있다. 예를 들어, 접착제(1120)는 미국 펜실베니아에 사무소를 갖는 만코프(Manncorp)로부터 입수 가능한 것과 같은 오토-딥(Auto-Dip) 시스템과 함께 사용되는 점착성의 플럭스일 수 있다. 접착제(1120)는 또한 언더필로서 기능할 수 있다.
도 10a 내지 도 11c의 프로세스에서, 스테이지(910)는 진공력 외의 다른 것, 예컨대, 정전기적으로 칩들을 유지할 수 있다.
전술한 다양한 특징들은 다양한 방식으로 조합될 수 있다. 하나의 예가 도 12a 내지 도 12d에 도시된다. 이 실시예에서, 서브-모듈(204.0)은 도 8b 또는 도 10b에서와 같이 제조되며, 이어서 성형 화합물(1210)에 의해 봉지된다. (예컨대, 도 8a 내지 도 8b에서와 같이) 서브-모듈(204.0)이 재구성된 웨이퍼 접근법을 사용하여 형성되면, 성형 화합물(1210)은 재구성된 웨이퍼의 성형 화합물(820)을 통합하거나, 대안적으로, 재구성된 웨이퍼의 성형 화합물은 추가적인 성형을 도입하기 전에 적어도 부분적으로 제거되어 층(1210)을 형성할 수 있다. 성형 화합물 층(1210)은 성형 화합물(820)(도 8a) 또는 언더필/봉지재(898)(도 9e)에 대해 전술한 임의의 재료들일 수 있다. 성형 화합물 층(1210)의 상부 표면은 일반 칩(110F)의 상부 표면과 동일 평면 상에 있지만, 다른 실시예들에서 성형 화합물(1210) 및 일반 칩의 상부 표면은 도 9a와 관련하여 전술한 바와 같이 상이한 레벨들일 수 있다.
층(1210)의 하부 표면은 수퍼 칩(들)(110N) 아래의 평탄한 표면으로서 예시되지만, 칩 및 성형 화합물의 하부 표면은 평면 또는 동일 평면 상일 필요는 없으며, 서로에 대해 임의의 레벨들일 수 있다.
수퍼 칩에 부착되지 않은 일반 칩의 IO는 도 9a와 같이 210X로 표시된다.
이어서, 도 12b에 예시된 바와 같이, 구조는 몰드 화합물(1210) 및 수퍼 칩(들)(110N)의 일부 또는 전부를 박형화하기 위해, 가능하게는 기계적(예컨대, 연삭 또는 랩핑(lapping)) 및/또는 화학적 기계적 연마(CMP) 및/또는 다른 프로세스들을 사용하여 가능하게는 하부로부터 박형화됨으로써 평면 하부 표면을 제공한다.
유의할 점은, 일부 실시예들에서, 성형 화합물(1210)의 대부분은 칩의 위 또는 아래보다는 칩(110F)의 주위에 위치되며, 따라서 경화 동안 성형 화합물 수축으로 인한 휨이 적다.
이어서(도 12c) 성형 화합물(1210)이 일반 칩 아래에서 제거되어 일반 칩의 접촉 패드(210X) 및 가능하게는 주변 영역들을 노출시킨다. RDL(890)은 도 9b에서와 같이 이들 영역에 형성되어, 일반 칩의 IO(210X)를 RDL의 상부 IO(210Y.T) 및 하부 IO(210Y.B)에 연결한다. 동일한 프로세스들이 도 9b에 대해 전술한 바와 같이 사용될 수 있다.
이어서(도 12d) TMV(894)는 성형 화합물(1210)을 관통하여 형성되어 도 9c와 관련하여 전술한 바와 같이 접촉 패드(210Y.T)에 도달한다. 도 9c와 관련하여 전술한 바와 같이, IO(894C)는 TMV(894)의 상부 단부 또는 추가적인 회로, 예컨대 TMV 위에 형성된 하나의 RDL에 의해 형성될 수 있다. 다른 프로세스는 전술한 바와 같이 행해질 수 있다. 특히, 추가적인 MCM이 상부에 스택되고 그의 IO가 IO(894C)에 부착될 수 있다. 예를 들어, 도 12d의 유형의 MCM은 서로 위에 적층될 수 있고 그의 IO(894C 및 210Y.B)에서 서로 부착될 수 있다.
전술한 종류의 조립체들은 많은 실제 응용들을 갖는다. 예를 들어, 일부 실시예들은 헬스 케어 모니터링을 수행하는 모바일 생체의학 장치(1310)(도 13)를 제공한다. 장치(1310)는 환자(인간 또는 동물)에 이식되는 종류일 수 있거나, 또는 환자 몸 예컨대, 손목, 발목, 허리 둘레 또는 임의의 다른 방법으로 착용되는 착용가능한 장치일 수 있다. 장치(1310)는 각각 하나 이상의 칩으로서 구현될 수 있는 다음의 부품들을 포함할 수 있다:
- 하나 이상의 센서 칩(1314).
- 제어기 칩(1318)(컴퓨터 명령어들을 실행하기 위한 명령어 실행 유닛을 갖는 컴퓨터를 포함하며; 가능하게는 명령어 및 데이터 저장을 위한 메모리를 또한 포함함).
- (데이터 및/또는 컴퓨터 명령들을 저장하기 위해) 제어기에 의한 사용을 위한 메모리 칩(1322).
- 데이터베이스 칩(1326). 이것은 단지 메모리일 수 있거나, 또는 데이터베이스 관리 명령들(예컨대, 저장, 판독, 수정)을 수신하고, 명령들을 실행하고, 적절하게 데이터 및/또는 상태 표시자들을 반환하는 처리 로직(예컨대, 컴퓨터 프로세서 또는 다른 유형)을 갖는 메모리일 수 있다.
- 알람 칩(1330).
- 액추에이터 칩(1334).
- 배터리 칩(1336)(전력 공급장치), 가능하게는 기준 전압 발생기들 및 전압을 평활화하는 커패시터 및 인덕터와 같은 다른 적절한 회로; 및 제어기(1318) 또는 일부 다른 칩에 전송될 수 있는 낮은-배터리-전력 알람 신호의 발생기를 함께 구비함.
- 네트워크 통신 칩(1338).
각 종류의 다수의 칩들, 예컨대, 다수의 배터리 칩(1336), 또는 다수의 알람 칩(1330) 등이 있을 수 있으며, 그 반대로, 상이한 종류의 다수의 칩들이 단일-칩으로 병합될 수 있다; 예를 들어, 알람 칩 및 제어기 칩은 단일-칩으로 대체될 수 있다. 다른 예에서, 제어기(1318) 및 메모리(1322)는 단일-칩 내에 있고/있거나 제어기 및 알람들(1330)의 일부는 단일-칩에 있지만, 다른 알람들은 개별 칩들에 있다. 칩들의 임의의 조합이 함께 병합될 수 있다.
센서 칩(1314)은 환자의 맥박수, 혈압, 혈중 산소량, 혈당치 및/또는 다른 생체 측정 및 가능하게는 비-생체 측정 파라미터들을 측정한다. 예시적인 센서들이, 본 명세서에 참조로 포함되는, 다음의 미국 특허 출원 공개 제2015/0172893호(2015년 6월 18일, 출원인: St. Germain 등); 제2015/0178456호(2015년 6월 25일, 출원인: Stransky-Heilkron 등); 제2015/0193595호(2015년 7월 9일; McNamara 등)에서 기술된다. 본 발명은 임의의 특정 센서 유형들에 제한되지 않는다.
제어기 칩(1318)은 센서 칩(들)으로부터 이들 측정치를 수신하고, 데이터베이스 칩(1326)에 저장되는 일반 공공 의료 통계 데이터 및 환자의 병력과 연관되어 이들 측정치들을 분석한다.
분석이 알람 조건을 지시하는 경우, 제어기 칩(1318)은 알람 칩(1330)에 이러한 분석에 기초한 신호들을 전송하고 알람 칩(1330)은 사운드 또는 디스플레이에 의해 환자 또는 환자의 간병인에게 경고하는 알람(비디오 및/또는 오디오)을 발생한다. 또한 분석이 그렇게 지시하는 경우, 제어기는 액추에이터(1334)에 적절한 신호들을 보내어, 액추에이터가 약제를 방출하도록 한다(말하자면, 액추에이터가 MEMS인 경우, 약제는 액추에이터 내에 저장될 수 있으며, 또는 약제는 (유선 연결 또는 무선에 의해) 액추에이터에 연결되는 개별 컨테이너 내에 있고, 액추에이터에 의해 활성화될 수 있다). 제어기는 또한 알람 및 액추에이터에 관해 제어기에 의해 취해지는 측정 및 동작들을 데이터베이스(1326)에 저장되는 환자의 의료 이력으로 기록한다. 네트워크 통신 칩(1338)은 데이터베이스(1326)와 네트워크(1340)(네트워크(1340)는 가능하게는 인터넷을 포함하는 임의의 적합한 종류일 수 있음) 사이의 네트워크 인터페이스(가능하게는 무선)를 제공한다. 네트워크(1340)는 장치(1310)를 가능하게는 환자 및/또는 의료 요원이 장치(1310)와 상호작용하도록 허용하는 컴퓨터 시스템(1350)을 포함하는 외부 환경에 연결한다. (컴퓨터 시스템(1350)은 하나 이상의 프로세서(1360), 프로세서에 의해 실행되는 컴퓨터 프로그램을 저장하고 프로세서에 의해 사용 및/또는 생성되는 데이터를 저장하는 메모리(1362)를 포함할 수 있으며, 키보드, 마우스, 터치 스크린, 디스플레이 및/또는 공지된 것이거나 또는 발명될 다른 유형들과 같은 주변장치(1364)를 포함할 수 있다.) 네트워크(1340)를 사용하여, 센서 데이터에 기초하여 제어기(1318)에 의해 데이터베이스(1326)에 기록되는 의료 이력 이벤트들은 칩(1338)을 통해 데이터베이스(1326)로부터 컴퓨터 시스템(1350)으로 전송될 수 있고, 외부 소스들(예컨대, 의료 테스트 또는 의사의 검사)로부터 얻어지는 공중 보건 통계 데이터 및 환자의 의료 이력 데이터는 컴퓨터 시스템(1350)으로부터 칩(1338)을 통해 데이터베이스(1326)로 전송될 수 있다.
일부 실시예들에서, 제어기(1318)는 수퍼 칩으로서 구현된다. 메모리 칩(들)(1322), 센서 칩(들)(1314), 데이터베이스 칩(들)(1326), 알람 칩(들)(1330), 액추에이터 칩(들)(1334), 네트워크 칩(들)(1338) 및 배터리 칩(들)(1336)의 일부 또는 전부는 제어기 수퍼 칩에 부착되는 일반 칩으로서 구현되거나(가능하게는 도 3a-2 또는 도 3b-2의 기법 또는 전술한 임의의 다른 기법을 사용함), 또는 제어기 수퍼 칩에 부착되는 칩의 스택으로서 구현될 수 있다(예를 들어, 도 4c 또는 도 5의 경우). 따라서, 일부 실시예들에서, 임의의 수의 이들 칩(들)은 제어기 수퍼 칩에 부착되는 일반 칩들으로서 구현될 수 있는 한편, 나머지 칩들은 제어기 칩 또는 일반 칩들 상에 적층될 수 있다(예를 들어, 도 3e, 도 4c, 도 5, 도 8d 및 도 9e(일부 칩은 TMV(894 또는 902)에 부착됨), 또는 12d 중 임의의 한 도면의 경우). WB는 존재하거나 존재하지 않을 수 있다. WB(가능하게는 조대 WB)가 사용되는 경우, 칩들 또는 칩 스택의 일부는 제어기 칩 및 그의 일반 칩들과 나란히 WB에 부착할 수 있다. 이러한 추가적인 칩 또는 칩 스택(즉, 제어기 및 그것의 일반 칩에 추가되는 칩 또는 칩 스택)은 그의 자체 WB를 가지거나 또는 가지지 않고 개별 MCM 또는 다수의 MCM으로서 조립될 수 있다(예를 들어, 도 6a 또는 6c 또는 7b-1의 경우). 따라서, 일부 실시예들에서, 배터리의 전력, 접지 및 기준 전압 및 낮은-배터리-전력 알람이 저속 요건들을 가질 수 있는 경우, 즉, (WB 라인(344) 및 긴 연결(350)을 통해) 나머지 시스템에 비교적 저속으로 전파되는 것이 허용되는 경우, 배터리 칩(1336)은 조대 WB(120)에 부착된다. 배터리 칩의 신호는 장치(1310)의 다른 칩을 통해 장치의 칩의 일부에 제공될 수 있다. 다른 예에서, 일부 실시예들에서, 네트워크 통신 칩(1338)은 조대 WB에 부착되고, 제어기/일반 칩 MCM의 부분이 아니다. 배터리 칩(1336), 네트워크 통신 칩(1338), 및/또는 다른 칩 또는 MCM은 그의 일반 칩을 이용해 제어기와 동일한 WB 측에 부착되거나 또는 반대편 WB 측에 부착될 수 있다(예를 들어, 6a 또는 6c의 경우); 그러한 MCM은 (예컨대, 도 7a에서와 같이) 개별 WB에 부착될 수 있다. 특정 부착 아키텍처는 장치(1310)의 원하는 치수들(예컨대, 이식가능한 장치는 착용가능한 장치보다 상이하게 치수가 정해질 수 있음) 및 가능하게는 다른 요인들(예컨대, 속도 요건)에 기초하여 선택될 수 있다. 빠른 동작이 달성되는데, 그 이유는 부분적으로는 센서(1314)와 제어기 사이의 고속 부착이 생명을 위협하는 상황에서 적절하게 고주파 샘플링 및 센서 출력의 처리를 허용하고, 그러면서도 패키지가 컴팩트하고 모바일 응용을 위해 낮은 전력 소비를 갖기 때문이다. 그러나, 본 발명은 모바일 응용들에 제한되지 않는다.
주목할 것은, 일부 실시예들에서, 센서 칩이 MCM의 주변에 있는 것을 허용하고, 그에 따라서 센서에 의해 감지되는 환경과 접촉할 수 있기 때문에 도 3a-2의 구현은 유익하다. 또 다른 가능한 구현은 제어기로서 기능하는 센서 및 칩(110F.1 및/또는 110N 및/또는 110F.2)을 포함하는 칩(110F.3 및/또는 110F.4)을 갖는 도 3e에서와 같다.
또 다른 가능한 구현은 또한 도 3e에서와 같으나, 센서를 포함하는 칩(110F.3), 액추에이터를 포함하는 칩(110F.1), 네트워크 통신 칩인 칩(110F.4), 데이터베이스를 포함하는 칩(110F.2) 및 제어기로서 기능하는 칩(110N)을 갖는다. 여기서, 네트워크 통신 칩(110F.4)은 실시간 데이터 전송을 위한 고속 부착(대면 접합에 의해 형성되는 가능한 최단 연결)에 의해 데이터베이스 칩(110F.2)에 연결된다.
도 2a 내지 도 12d와 관련하여 전술한 다른 구현들이 가능하다. 추가로, 임의의 칩은 MCM에 의해 대체될 수 있다. 예를 들어, 센서 칩(1314)은 (i) 생체 측정 또는 다른 파라미터를 지시하는 아날로그 신호를 생성하는 센서 칩, 및 (ii) 아날로그 신호를 디지털화하고, 그것을 센서 출력으로서 제공하는 아날로그-디지털 변환기 칩의 스택에 의해 대체될 수 있다.
또 다른 가능한 응용은 안전 모니터링을 위한 증기-인식 장치(1410)(도 14)이다. 장치(1410)는 모바일 전화 및/또는 게임-재생 장치 및/또는 일부 다른 유형의 모바일 또는 비-모바일 장치와 같은 보다 큰 모바일 장치에 통합될 수 있다. 일부 실시예들에서, 증기 인식 장치(1410)는 사람 또는 위험한 환경 조건을 검출한다.
예를 들어, 일부 실시예들에서, 장치(1410)는 환경 증기를 감지하고 증기 조성을 표시하는 "지문(fingerprint)"으로서의 연속 센서 신호 패턴을 제공하는 센서 칩(1314)을 포함한다. 예시적인 센서는 특정 가스의 흡착에 기초하여 저항이 변화되는 가열 반도체이다; 예컨대, 본 명세서에 참조로 포함되는, 미국 특허 제4,088,986호(1978년 5월 9일; 바우처(Boucher))를 참조한다(본 발명은 이러한 센서들에 제한되지 않음). 제어기 칩(1318)(가능하게는, 제어기의 온-칩 메모리 및/또는 개별 메모리 칩(1322)에 저장되는 컴퓨터 명령어들을 실행하는 명령어 실행 유닛을 갖는 컴퓨터)은 이 지문을 취하고, 데이터베이스 칩(1326)에 저장된(알려진 증기의) 알려진 지문들에 대해 그것을 매칭한다. 예를 들어, 사람 인식의 경우, 알려진 지문은 장치 작동자 및 작동자의 가족/친구들에 의해 방출되는 냄새를 포함할 수 있으며; 경찰 경고 기록들에서 얻어지는 범죄자 및/또는 용의자에 의해 방출되는 냄새를 포함할 수 있다. 따라서, 제어기는 낯선 사람(데이터베이스(1326) 내의 냄새들과 매칭되지 않음) 및/또는 알려진 범죄자 또는 용의자의 냄새를 인식할 수 있다. 이러한 냄새가 검출되면, 제어기는 경고 신호를 알람 칩(1330)에 송신하고, 알람 칩(1330)은 모바일 장치 상의 게임 및/또는 전화 대화 및/또는 다른 기능들을 일시 정지시키고, 작동자가 게임 또는 대화 또는 다른 기능들로 바쁜 경우에도, 장치 작동자에게 경보를 발하기 위해 사운드 및/또는 디스플레이를 방출한다. 선택적으로, 예컨대, 위험할 가능성이 있는 사람을 인식하거나 냄새를 인식하지 못하는 경우에도, 제어기(1318)는 전기 충격 스틱(스턴 총)(1350)에 (무선으로 또는 와이어 연결을 통해) 신호를 전송하는 방어 칩(1338)을 활성화함으로써, 스틱이 적절하게 충전되도록 허용하고 장치 운용자가 자가 방어용으로 사용할 준비가 되도록 한다. 배터리 칩(1336)은 도 13과 같이 전력, 접지 및/또는 기준 전압 및/또는 저-전력 알람을 다른 칩들에 제공할 수 있다. 원한다면, 경찰 또는 다른 사람들에게 경고하고/하거나 증기 지문, 컴퓨터 프로그램 및/또는 장치(1410)에 저장을 위한 다른 데이터의 업데이트를 수신하기 위한 (도 13의 1338과 같은) 네트워크 통신 칩이 제공될 수 있다. 각각의 칩은 다수의 칩으로 분할될 수 있고(예컨대, 다수의 센서 칩(1314)이 있을 수 있음), 또는 도 13에 대해 전술한 바와 같이 칩들이 단일-칩으로 병합될 수 있다. 따라서, 일부 실시예들에서, 제어기 칩(1318)은 안전 모니터링을 위해 6개 이상 유형의 칩 - 예컨대, 센서(1314), 데이터베이스(1326), 알람(1330), 방어(1338) 및 메모리(1322) - 과 실시간으로 고속 통신한다.
일부 실시예들에서, 증기 인식 장치(1410)는 전기 충격 스틱(1350)의 부분이다.
이러한 증기 인식 장치들은 도 2a 내지 도 12d와 관련하여 전술한 임의의 패키지에 의해 구현될 수 있다. 예를 들어, 도 13과 관련하여 전술한 바와 같이, 제어기는 수퍼 칩으로서 구현되고, 다른 칩들은 제어기에 부착되는 일반 칩이거나, 또는 다른 칩들의 일부가 제어기에 부착되는 일반 칩이고, 다른 칩들은 WB를 통해 제어기에 연결될 수 있다. 추가로, 임의의 칩은 도 13에 대해 전술한 바와 같이 MCM에 의해 대체될 수 있다.
일부 실시예들은 예컨대, 디지털 카메라 또는 이미지 인식 시스템의 사용, 및/또는 오토 파일럿 장비 또는 자가-운전 차량, 또는 다른 용도의 사용을 위한 광전자 시스템을 제공한다. 도 15는 예시적인 시스템(1502)에 대한 기능 다이어그램을 예시한다. 시스템은 입사광을 전기 신호들로 각각 변환하는 하나 이상의 센서 모듈(1314); 각각 적합한 처리, 예컨대, 이미지 복구 및/또는 다른 유형의 처리를 수행하는 하나 이상의 비디오 프로세서 모듈(1520); 및 각각 추가 처리, 예컨대, 비디오 데이터를 사용하여 임의의 타겟 장비를 제어하는 제어 시스템(1540)에 출력하기 위해 비디오 데이터를 준비하기 위한 압축을 수행하는 하나 이상의 시스템 인터페이스 모듈(1530)(도 15의 예에서는 단지 하나만 존재함)을 포함한다; 예시적인 타겟 시스템은 디지털 카메라의 디스플레이 또는 프린터 출력, 또는 자동 파일럿 또는 자율-구동 구현들에서 액추에이터를 제어하는 장비를 포함한다.
본 발명은 임의의 특정 광전자 실시예에 제한되지 않으며, 도 15는 설명의 목적들을 위해 하나의 센서 모듈(1314), 하나의 비디오 프로세서(1520), 및 하나의 시스템 인터페이스 모듈(1530)의 예시적인 상세 내용들을 예시한다(상이한 센서 모듈들이 동일한 구조를 가지거나 갖지 않을 수 있으며; 이는 상이한 비디오 프로세서들(1520) 및 상이한 시스템 인터페이스 모듈들(1530)에 대해서도 동일하다.) 도 15에서, 센서 모듈(1314)은 광학 모듈(1512), 아날로그-디지털 변환기(1516) 및 송신기(Tx)(1518)를 포함한다. 광학 모듈(1512)은 렌즈로서 개략적으로 예시되어 있으며, 가능하게는 입사 광 상에서 적합하게 포커싱, 필터링 및/또는 다른 광학 처리를 수행하기 위해, 렌즈, 반사기, 빔 분리기 또는 결합기, 도파관 및/또는 다른 광학 장치의 조합을 포함할 수 있다. 광학 모듈(1512)은 그와 같이 처리된 광을 이미지 어레이(1514)로 출력하고, 이미지 어레이(1514)는 모듈(1512)에 의해 구성되는 이미지를 지시하는 미가공 아날로그 신호를 생성하도록 광을 전기 신호로 변환한다. 일부 실시예들에서, 이미지 어레이(1514)는 이미지의 각 픽셀에 대한 전기 신호를 제공하는 광전자 트랜스듀서의 어레이이다. 이미지 어레이(1514)의 아날로그 출력은 아날로그 디지털 변환기(1516)에 의해 디지털 형태로 변환되어 미가공 디지털 이미지를 제공한다. 미가공 디지털 이미지는 증폭, 레벨 시프트 및/또는 다른 적합한 전기적 처리를 수행할 수 있는 송신기(Tx) 모듈(1518)에 제공된다. Tx(1518)는 처리되는 미가공 디지털 이미지를 비디오 프로세서(1520)에 출력한다.
각각의 비디오 프로세서(1520)는 단지 하나 또는 다수의 센서 모듈(1314)로부터의 데이터를 처리할 수 있다. 비디오 프로세서(1520)에서, 센서 모듈로부터의 미가공 이미지는 Rx 모듈(1522)에 의해 수신되고, Rx 모듈(1522)은 증폭, 레벨 시프트 및/또는 다른 적합한 전기적 처리를 수행하고, 처리되는 미가공 이미지를 컬러 프로세서(1524)에 전달한다. 컬러 프로세서(1524)는 각 픽셀에 대한 컬러 신호를 생성한다. 예를 들어, 일부 실시예들에서, 이미지 어레이(1514)는 각각의 픽셀에 대해 적색, 녹색 및 청색 성분 중 하나만을 출력하고, 인접 픽셀은 각각의 상이한 컬러에 대응한다. 컬러 프로세서(1524)는 각 픽셀에 대해 누락되는 컬러를 보간한다; 예를 들어, 이미지 어레이(1514)가 일부 픽셀에 대해 청색 성분을 제공하면, 컬러 프로세서(1524)는 인접 픽셀의 신호로부터 픽셀의 적색 및 녹색 성분을 계산한다. 추가적으로 또는 대안적으로, 컬러 프로세서(1524)는 이미지 복구, 이미지 선명화 및/또는 다른 이미지 처리를 수행할 수 있다. 처리되는 이미지는 이미지 데이터를 원하는 컬러 좌표계("색 공간")로 변환하는 데이터 포맷팅 모듈(1526)에 제공된다.
데이터 포맷팅 모듈(1526)의 출력은 타겟 시스템(들)에 대해 필요에 따라 추가 처리를 위해 시스템 인터페이스 모듈(1530)에 제공된다. 각각의 시스템 인터페이스 모듈(1530)은 단지 하나 또는 다수의 비디오 프로세서(1520)로부터의 데이터를 처리할 수 있다. 예시된 예에서, 인터페이스 모듈(1530)은 (예컨대, MPEG4 또는 몇몇 다른 MPEG 또는 비-MPEG 압축 표준을 사용하여) 인입 이미지를 압축하는 압축 모듈(1532)을 포함한다. 압축되는 데이터는 프레임 저장 메모리(1536)(예컨대, 반도체 또는 몇몇 다른 유형의 컴퓨터 메모리)에 저장된다. 데이터는 타겟 장비(도시되지 않음)에 데이터를 제공하는 시스템 인터페이스 모듈(1538)에 의해 프레임 저장소(1536)로부터 판독될 수 있다. 타겟 장비에 제공되기 이전에, 원한다면, 데이터는 모듈(1532)에 의해 압축 해제될 수 있다.
제어 시스템(1540)은 시스템 인터페이스 모듈(1530) 중 하나 이상, 가능하게는 전부로부터 데이터(예컨대, 압축 또는 비압축 이미지 데이터)를 수신한다. 제어 시스템(1540)은 제어기(1318), 메모리(1322), 데이터베이스(1326), 액추에이터(1332), 및 알람(1330)을 포함하며, 이들의 기능은 도 13과 관련하여 전술한 것들과 유사하다. 특히, 제어기(1318)는 (가능하게는, 데이터베이스(1326)의 데이터를 사용하여) 분석, 패턴 인식 및 의사 결정을 수행할 수 있다. 결정은 다양한 동작(예컨대, 중단, 조향 등)을 작동하기 위해 액추에이터(1334)에 전송되는 신호; 및 가능한 알람들에 대해 알람(1330)에 전송되는 신호를 생성한다. 다양한 이벤트(예컨대, 결정 및 알람)는 데이터베이스(1326)의 제어기에 의해 기록되고, (도 13의 1340과 같은) 적합한 컴퓨터 네트워크에 링크되는 네트워크 통신(1338)을 통해 데이터베이스로부터 (도 13의 (1350)과 같은) 외부 컴퓨터 시스템으로 제공된다. (예컨대, 도 13의 1350과 같은) 외부 컴퓨터는 시스템(1540)을 제어하기 위해, 네트워크 통신(1338)을 통해 적합한 데이터(예컨대, 패턴 인식용) 및 적합한 컴퓨터 프로그램(예컨대, 제어기(1318)에 의한 실행용)을 제공할 수 있다.
모듈(1314, 1520, 1530) 각각은 종래 기술로서 기능하거나 기능하지 않을 수 있다. 그러나, 일부 실시예들은 도 15의 시스템의 새로운 MCM 구현을 제공한다. 일부 실시예들에서, 이미지 인식 시스템 및/또는 오토 파일럿 장비 또는 자율-구동 차량 또는 다른 유형의 타겟 장비의 경우, 상이한 타겟 관찰을 위한 상이한 위치/각도의 다수의 디지털 카메라가 배치된다. 각각의 디지털 카메라는 비디오 프로세서(1520)가 있거나 없는 하나의 센서 모듈(1314)을 구현하는 칩 또는 MCM을 포함할 수 있다. 개별 MCM은 가능하게는 하나 이상의(가능하게는 모든) 시스템 인터페이스 모듈(1530) 및 가능하게는 하나 이상의(가능하게는 모든) 비디오 프로세서(1520)를 갖는 제어 시스템(1540)을 포함한다. 그러한 개별 MCM은 전술한 임의의 패키지에 의해 구현될 수 있다. 예를 들어, 제어기(1318)는 도 13과 관련하여 전술한 바와 같이 시스템(1540)의 다른 칩에 연결되는 수퍼 칩일 수 있다. 시스템 인터페이스 모듈(1530) 및 비디오 프로세서(1520), 및 가능하게는 센서 모듈(1314)은 가능하게는 동일한 WB 또는 상이한 WB에 부착되는 추가적인 일반 칩 또는 다른 칩으로서, 동일한 MCM의 부분일 수 있다. 상이한 일반 칩들은 임의의 수퍼 칩의 동일 또는 반대 측에 부착될 수 있다. 위에 언급된 바와 같이, 임의의 칩은 MCM으로 대체될 수 있다.
도 16은 다수의 센서 칩 또는 MCM(1314)에 연결되는 집적 칩(1610)을 사용하는 변형예를 예시한다. 이러한 변형예는 도 13 내지 도 15의 구조들 중 임의의 구조와 함께 사용될 수 있다. 집적 칩(1610)은 임의의 원하는 처리, 예컨대, 노이즈 제거를 위한 센서의 디지털 출력의 평균화를 수행하고/하거나 집적 칩(1610)은 센서의 디지털 출력을 제스처 인식, 상황 분석 또는 일부 다른 목적을 위한 전체론적 패턴으로 통합할 수 있다. 센서 칩 또는 MCM(1314)은 수퍼 칩으로서의 집적 칩(1610)에 부착되는 일반 칩일 수 있다. 집적 칩(1610)은 도 13 내지 도 15에서와 같이 다른 일반 칩과 함께, 수퍼 칩에 대한 일반 칩으로서 제어기(110N)에 부착될 수 있다. 집적 칩(1610)은 일부 센서에 부착될 수 있지만 다른 센서에는 부착될 수 없다.
도 13 내지 도 16과 관련하여 전술한 조립체는, 다른 유형의 센서들, 예컨대, 모션, 가속, 자기 또는 전기장을 감지하는 센서들 또는 다른 유형의 트랜스듀서와 사용될 수 있다. 같은 조립체는 상이한 유형의 센서를 포함할 수 있다. 본 발명은 전술한 실시예들에 한정되지 않는다. 본 발명의 일부 실시예들은 다음과 같이 번호 매겨진 항목으로 기술된다.
항목 1. 조립체로서,
회로를 포함하는 배선 보드 - 회로는 배선 보드의 상부 측에 복수의 접촉 패드를 포함함 -;
복수의 제1 칩(예컨대, 도 3a-2의 110F) - 각각의 제1 칩은:
- 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드; 및
- 제1 칩의 하부 측에 하나 이상의 제2 접촉 패드 - 제2 접촉 패드는 배선 보드의 접촉 패드 중 하나 이상에 직접 연결됨 - 를 포함하는 회로를 포함함 -;
배선 보드 위에 놓이는 제2 칩(예컨대, 110N)을 포함하며, 제2 칩은 제2 칩의 상부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함하며, 각각의 제1 칩의 적어도 하나의 제1 접촉 패드는 제2 칩의 적어도 하나의 제1 접촉 패드에 부착되고,
적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 배선 보드의 접촉 패드의 적어도 하나의 직접 연결(예컨대, 350)은 제1 칩과 배선 보드 사이에 놓이고 제2 칩의 두께보다 긴, 조립체.
항목 2. 항목 1에 있어서, 서로 직접 연결되는 상기 접촉 패드들 중 임의의 2개에 대해, 2개의 접촉 패드들 중 하나는 2개의 접촉 패드들 중 다른 하나의 바로 위에 놓이는, 조립체.
항목 3. 항목 1 또는 항목 2에 있어서, 각각의 제1 칩에 대해, 제1 칩의 적어도 하나의 제1 접촉 패드는 그의 전체적으로 제2 칩 위에 그리고 제1 칩 아래에 놓이는 부착에 의해 제2 칩의 적어도 하나의 제1 접촉 패드에 부착되는 조립체.
항목 4. 항목 1, 항목 2 또는 항목 3에 있어서, 제1 칩의 제2 접촉 패드와 배선 보드의 접촉 패드 사이의 각각의 직접 연결은 수직선을 따라 놓이는, 조립체.
항목 5. 항목 1 내지 항목 4에 있어서, 적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 배선 보드의 적어도 하나의 접촉 패드 사이의 적어도 하나의 직접 연결은 제1 칩 아래에 전체적으로 놓이는, 조립체.
항목 6. 항목 1 내지 항목 5 중 어느 한 항목에 있어서, 배선 보드는 배선 보드의 회로를 지지하는 비-반도체 재료의 기판에 기초하는, 조립체.
항목 7. 항목 6에 있어서, 배선 보드는 기판보다 높은 열전도율의 재료(예컨대, TIM(384))를 포함하는 하나 이상의 관통 홀을 포함하는, 조립체.
항목 8. 항목 6 또는 항목 7에 있어서, 제2 칩과 배선 보드 사이의 영역을 더 포함하고, 영역은 기판보다 높은 열전도율의 재료로 충전되는, 조립체.
항목 9. 항목 1 내지 항목 8 중 어느 한 항목에 있어서, 하나 이상의 제3 칩(예컨대, 도 4c의 110F.3)을 더 포함하며, 각각의 제3 칩은 제3 칩의 하부 측에 하나 이상의 접촉 패드를 포함하는 회로를 포함하고;
적어도 하나의 제1 칩의 회로는 제1 칩의 상부 측에 하나 이상의 제3 접촉 패드를 포함하고, 각각의 제3 접촉 패드는 적어도 하나의 제3 칩의 하나 이상의 접촉 패드들 중 하나에 부착되는, 조립체.
항목 10. 항목 9에 있어서, 적어도 하나의 제1 칩의 회로는, 제1 칩의 상부 측에 위치되고, 별개 와이어에 의해, 적어도 하나의 제3 칩의 회로에 속하면서 제3 칩의 상부 측에 위치되는 접촉 패드에 직접 연결되는 적어도 하나의 접촉 패드를 포함하는, 조립체.
항목 11. 항목 10에 있어서, 하나 이상의 제4 칩을 더 포함하고, 각각의 제4 칩은 제4 칩의 하부 측에 하나 이상의 접촉 패드를 포함하는 회로를 포함하고,
적어도 하나의 제3 칩의 회로는 제3 칩의 상부 측에 하나 이상의 접촉 패드를 포함하며, 이들 각각은 적어도 하나의 제4 칩의 하나 이상의 접촉 패드 중 하나에 부착되는, 조립체(예컨대, 도 4c에서와 같음).
항목 12. 항목 1 내지 항목 11 중 어느 한 항목에 있어서, 적어도 하나의 제1 칩의 회로는, 제1 칩의 상부 측에 위치되고, 제2 칩의 회로의 적어도 하나의 접촉 패드들에 별개 와이어(예컨대, 도 4c의 394)에 의해 직접 연결되는 적어도 하나의 접촉 패드를 더 포함하는, 조립체.
항목 13. 항목 1 내지 항목 12 중 어느 한 항목에 있어서, 제2 칩의 회로는 제2 칩의 하부 측에 적어도 하나의 접촉 패드를 더 포함하고, 접촉 패드는 배선 보드의 회로의 접촉 패드에 부착되는, 조립체(예컨대, 도 5와 같음).
항목 14. 항목 1 내지 항목 13 중 어느 한 항목에 있어서, 제2 칩의 회로는 제2 칩의 하부 측에 적어도 하나의 접촉 패드를 더 포함하고, 접촉 패드는 배선 보드의 회로의 접촉 패드에 부착되는, 조립체.
항목 15. 조립체로서, 항목 1 내지 항목 14 중 어느 한 항목의 조립체를 포함하는 제1 서브 조립체를 포함하는 복수의 서브 조립체를 포함하고, 각각의 서브 조립체는 복수의 접촉 패드를 포함하는 회로를 포함하는 배선 보드를 포함하며,
제1 서브 조립체의 배선 보드의 적어도 하나의 상기 접촉 패드는 서브 조립체 중 다른 하나의 서브 조립체의 배선 보드의 적어도 하나의 상기 접촉 패드에 부착되는, 조립체. (예를 들어, 도 7a 참조)
항목 16. 항목 1에 있어서, 적어도 하나의 제1 칩은 센서 또는 액추에이터 중 적어도 하나를 포함하고, 제2 칩은 제어기를 포함하며, 제어기는, 제어기의 적어도 하나의 제1 접촉 패드와 제1 칩의 적어도 하나의 제1 접촉 패드의 적어도 하나의 부착을 통해, 센서에 의해 제공되는 전기 출력을 수신하거나, 또는 액추에이터에 전기 입력을 제공하거나 또는 두가지 모두를 하도록 구성되는, 조립체. (예를 들어, 도 16을 참조하여, 액추에이터는 동작 칩(110F.5)에 대응할 수 있다.)
항목 17. 조립체로서,
회로를 포함하는 배선 보드(예컨대, 도 3d 또는 도 3e의 120) - 회로는 배선 보드의 상부 측에 복수의 접촉 패드를 포함함 -;
배선 보드 위에 놓이는 복수의 제1 칩(예컨대, 110F) - 제1 칩의 하부 측은 배선 보드에 부착되고, 각각의 제1 칩은, 제1 칩의 상부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
배선 보드 위에 놓이는 제2 칩(예컨대, 110N) - 제2 칩은 제1 칩의 제1 접촉 패드에 부착되는 제2 칩의 하부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함함 - 을 포함하며,
제1 및 제2 칩 중 적어도 하나는 배선 보드의 접촉 패드 중 하나 이상에 직접 연결되는 하나 이상의 제2 접촉 패드를 포함하는, 조립체.
항목 18. 항목 17에 있어서, 서로 직접 연결되는 상기 접촉 패드 중 임의의 2개에 대해, 2개의 접촉 패드 중 하나는 2개의 접촉 패드 중 다른 하나의 바로 위에 놓이는, 조립체.
항목 19. 항목 17 또는 항목 18에 있어서, 각각의 제1 칩에 대해, 제1 칩의 적어도 하나의 제1 접촉 패드는 그의 전체적으로 제1 칩 위에 그리고 제2 칩 아래에 놓이는 부착에 의해 제2 칩의 적어도 하나의 제1 접촉 패드에 부착되는 조립체.
항목 20. 항목 17, 항목 18 또는 항목 19에 있어서, 제2 칩은 배선 보드의 접촉 패드 중 하나 이상에 직접 연결되는 상기 제2 접촉 패드 중 하나 이상을 포함하며, 제2 칩의 제2 접촉 패드와 배선 보드의 접촉 패드 사이의 각각의 직접 연결은 수직선을 따라 놓이는, 조립체.
항목 21. 항목 17, 항목 18, 항목 19 또는 항목 20에 있어서, 제2 칩은 배선 보드의 접촉 패드 중 하나 이상에 직접 연결되는 상기 제2 접촉 패드 중 하나 이상을 포함하며, 제2 칩의 적어도 하나의 제2 접촉 패드와 배선 보드의 적어도 하나의 접촉 패드 사이의 적어도 하나의 직접 연결은 전체적으로 제2 칩 아래에 놓이는, 조립체.
항목 22. 항목 17, 항목 18, 항목 19, 항목 20 또는 항목 21에 있어서, 제1 칩 중 하나 이상의 제1 칩 각각은 제1 칩의 상부 측에 하나 이상의 제3 접촉 패드를 포함하며, 조립체는 하나 이상의 제3 칩(예컨대, 110F.3)을 더 포함하고, 제3 칩은 각각 그의 하부 측에, 하나 이상의 제1 칩의 하나 이상의 제3 접촉 패드 중 하나 이상에 부착되는 하나 이상의 접촉 패드를 포함하는, 조립체.
항목 23. 조립체로서, 항목 17, 항목 18, 항목 19, 항목 20, 항목 21 또는 항목 22의 조립체를 포함하는 제1 서브 조립체를 포함하는 복수의 서브 조립체를 포함하고, 각각의 서브 조립체는 복수의 접촉 패드를 포함하는 회로를 포함하는 배선 보드를 포함하며,
제1 서브 조립체의 배선 보드의 적어도 하나의 상기 접촉 패드는 서브 조립체 중 다른 하나의 서브 조립체의 배선 보드의 적어도 하나의 상기 접촉 패드에 부착되는, 조립체. (예를 들어, 도 7a 참조)
항목 24. 항목 17, 항목 18, 항목 19, 항목 20, 항목 21, 항목 22 또는 항목 23 중 어느 한 항목에 있어서, 적어도 하나의 제1 칩은 센서 또는 액추에이터 중 적어도 하나를 포함하고, 제2 칩은 제어기를 포함하며, 제어기는, 제어기의 적어도 하나의 제1 접촉 패드와 제1 칩의 적어도 하나의 제1 접촉 패드의 적어도 하나의 부착을 통해, 센서에 의해 제공되는 전기 출력을 수신하거나, 또는 액추에이터에 전기 입력을 제공하거나 또는 두가지 모두를 하도록 구성되는, 조립체.
항목 25. 조립체로서,
회로를 포함하는 배선 보드 - 회로는 배선 보드의 상부 측에 복수의 접촉 패드를 포함하며, 배선 보드는 상부 측에 공동을 포함함 - (예컨대, 도 3c에서와 같이);
복수의 제1 칩 - 각각의 제1 칩은:
- 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드; 및
- 제1 칩의 하부 측에 하나 이상의 제2 접촉 패드 - 제2 접촉 패드는 배선 보드의 접촉 패드 중 하나 이상에 직접 연결됨 - 를 포함하는 회로를 포함함 -;
배선 보드 위에 놓이고 공동 내에 부분적으로 위치되는 제2 칩을 포함하며, 제2 칩은 제1 칩의 제1 접촉 패드 중 하나 이상에 부착되는 제2 칩의 상부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함하며,
적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 배선 보드의 접촉 패드 중 적어도 하나와의 적어도 하나의 직접 연결은 제1 칩과 배선 보드 사이에 놓이고, 제1 칩의 적어도 하나의 제1 접촉 패드와 제2 칩의 적어도 하나의 제1 접촉 패드 사이의 적어도 하나의 부착보다 긴, 조립체.
항목 26. 조립체로서,
제1 배선 보드 - 제1 배선 보드는 제1 배선 보드의 하부 측에 복수의 접촉 패드를 포함하는 회로를 포함함 - (도 7b-1 참조; 배선 보드는 임의의 인터포저(120)일 수 있음);
배선 보드의 아래에 놓이는 단일-칩 또는 다중-칩 모듈(예컨대, 204) - 단일-칩 또는 다중-칩 모듈은 배선 보드의 상기 접촉 패드 중 하나 이상에 부착되는 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
모듈의 아래에 놓이는 제2 배선 보드(예컨대, 도 7b-1의 120') - 제2 배선 보드는, 제1 배선 보드의 상기 접촉 패드 중 하나 이상에 직접 연결되는 하나 이상의 접촉 패드를 제2 배선 보드의 상부 측에 포함하는 회로를 포함함 - 를 포함하는, 조립체.
항목 27. 항목 26에 있어서, 제1 배선 보드의 적어도 하나의 상기 접촉 패드와 제2 배선 보드의 적어도 하나의 상기 접촉 패드 사이의 각각의 직접 연결은 제1 배선 보드의 아래 및 제2 배선 보드의 위에 전체적으로 놓이는, 조립체.
항목 28. 조립체로서,
회로를 포함하는 배선 보드(예컨대, 도 6a 또는 도 6c의 120) - 회로는 배선 보드의 상부 측에 하나 이상의 접촉 패드, 및 배선 보드의 하부 측에 하나 이상의 접촉 패드를 포함함 -;
배선 보드의 상부 측에 부착되는 제1 복수의 칩을 포함하며, 제1 복수의 칩은:
하나 이상의 제1 칩(예컨대, 도 6a의 상부 칩(110N) 또는 도 6c의 상부 칩(110F)) - 각각의 제1 칩은 제1 칩의 상부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
하나 이상의 제2 칩(예컨대, 도 6a의 상부 칩(110F) 또는 도 6c의 칩(110N)) - 각각의 제2 칩은 제2 칩의 하부 측에, 제1 칩 중 하나 이상의 제1 칩의 제1 접촉 패드 중 하나 이상의 제1 접촉 패드 각각에 부착되는, 하나 이상의 제2 접촉 패드를 포함하는 회로를 포함함 - 을 포함하고,
적어도 하나의 제2 칩의 회로는 제2 칩의 하부 측에 하나 이상의 접촉 패드를 포함하며, 하나 이상의 접촉 패드는 배선 보드의 상부 측의 하나 이상의 접촉 패드에 직접 연결되고,
조립체는:
배선 보드의 하부 측에 부착되는 제2 복수의 칩을 더 포함하며, 제2 복수의 칩은:
하나 이상의 제1 칩(예컨대, 도 6a의 하부 칩(110N)) - 제2 복수의 칩의 각각의 제1 칩은 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
하나 이상의 제2 칩 - 제2 복수의 칩의 각각의 제2 칩은 제2 칩의 상부 측에 하나 이상의 제2 접촉 패드를 포함하는 회로를 포함하며, 하나 이상의 제2 접촉 패드는 제2 복수의 칩의 제1 칩 중 하나 이상의 제1 칩의 제1 접촉 패드 중 하나 이상의 제1 접촉 패드에 각각 부착되고,
제2 복수의 칩 중 하나 이상의 제2 칩의 회로는 제2 칩의 상부 측에 적어도 하나의 접촉 패드를 포함하며, 하나 이상의 접촉 패드는 배선 보드의 하부 측에 하나 이상의 접촉 패드에 직접 연결되는, 조립체. (항목들은 항목들에서 논의된 실시예들에 제한되지 않는다; 예를 들어, 항목 28은 또한 도 6a와 유사한 실시예를 커버하지만, 여기서 도 3e의 MCM은 WB의 상부 및/또는 하부에 부착되고/되거나 다른 MCM이 WB에 부착됨.)
항목 29. 제조 프로세스로서,
복수의 제1 모듈(예컨대, 도 8a의 110F)을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
각각의 제1 모듈과 물리적으로 접촉하는 성형 화합물(예컨대, 820)을 배치하고, 성형 화합물을 경화시켜 제1 모듈이 적어도 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하는 단계 - 제1 모듈 중 적어도 2개 제1 모듈 각각의 회로는 제1 구조에서 노출되는 하나 이상의 접촉 패드를 가짐 -;
하나 이상의 제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
제1 구조 및 하나 이상의 제2 모듈을 조립하여 제2 및 제1 모듈이 제1 및 제2 모듈의 접촉 패드를 통해 상호연결되는 서브-모듈을 형성하는 단계; 및
서브 모듈을 회로 및 하나 이상의 접촉 패드를 포함하는 배선 보드에 부착하여 제1 및 제2 모듈 중 적어도 하나 및 배선 보드의 회로가 배선 보드의 상기 접촉 패드 중 하나 이상을 통해 상호연결되는 제3 모듈을 얻는 단계를 포함하는, 제조 프로세스.
항목 30. 제조 프로세스로서,
복수의 제1 모듈(예컨대, 도 9a에서 110F)을 얻는 단계 - 각각의 제1 모듈은 회로를 포함하는 단일-칩 또는 다중-칩 모듈임 -;
각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물을 배치하고, 제1 성형 화합물을 경화시켜 제1 모듈이 적어도 제1 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하는 단계 - 제1 모듈 중 적어도 2개 모듈 각각의 회로는 제1 구조의 하부 측 상의 하나 이상의 제1 접촉 패드 및 하나 이상의 제2 접촉 패드를 가짐 -;
제1 구조의 하부 측 상에 하나 이상의 층을 형성하는 단계 - 하나 이상의 층은 제1 구조의 하부 측 상의 제2 접촉 패드(예컨대, 210X) 중 하나 이상에 연결되는 하부-측 회로(예컨대, RDL(890))를 제공함 -;
제1 성형 화합물을 통해 하나 이상의 제1 관통-홀을 형성하는 단계 - 각각의 제1 관통-홀은 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
하나 이상의 제1 관통-홀에 하나 이상의 제1 전도성 비아(예컨대, TMV(894))를 형성하는 단계 - 각각의 제1 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 제1 성형 화합물의 상부 측으로부터 접근 가능함 - 를 포함하는, 제조 프로세스.
항목 31. 항목 30에 있어서,
하나 이상의 제2 모듈(예컨대, 110N)을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제1 접촉 패드(예컨대, 210A)를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -; 및
제1 구조의 하부 측 아래에 각각의 제2 모듈을 부착하여 각각의 제2 모듈 및 제1 모듈이 제1 및 제2 모듈의 제1 접촉 패드를 통해 상호연결되는 조립체를 형성하는 단계를 더 포함하는, 제조 프로세스.
항목 32. 항목 31에 있어서,
조립체의 하부 측 상에 제2 성형 화합물(예컨대, 898)을 형성하는 단계;
제2 성형 화합물을 통해 하나 이상의 제2 관통-홀을 형성하는 단계 - 각각의 제2 관통-홀은 제2 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
하나 이상의 제2 관통-홀에 하나 이상의 제2 전도성 비아를 형성하는 단계 - 각각의 제2 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제2 전도성 비아는 제2 성형 화합물의 하부 측으로부터 접근 가능함 - 를 더 포함하는, 제조 프로세스.
항목 33. 제조 프로세스로서,
복수의 조립체들을 얻는 단계 - 조립체들의 각각을 얻는 단계는 항목 32에 따른 프로세스를 수행하는 단계를 포함함 -; 및
상기 조립체들의 스택을 형성하는 단계를 포함하며, 스택의 각각의 두 개의 인접한 조립체들에 대해, 두 개의 인접한 조립체들 중 하나의 적어도 하나의 제2 전도성 비아는 두 개의 인접한 조립체들 중 다른 하나의 적어도 하나의 제1 전도성 비아에 부착되는, 제조 프로세스.
항목 34. 제조 프로세스로서,
복수의 제1 모듈(예컨대, 도 12a의 110F)을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
하나 이상의 제2 모듈(예컨대, 도 12a의 110N)을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
하나 이상의 제2 모듈의 하나 이상의 제1 접촉 패드를 제1 모듈의 하나 이상의 제1 접촉 패드들에 부착하여 모든 제1 모듈이 각각의 제2 모듈의 상부 측에 있게 하고, 제1 성형 화합물(예컨대, 1210)을 제1 및 제2 모듈 각각과 물리적으로 접촉하도록 배치하고, 제1 성형 화합물을 경화시켜 제1 및 제2 모듈이 적어도 제1 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하도록 하는 단계 - 제1 모듈 중 적어도 2개 제1 모듈 각각의 회로는 제1 구조의 하부 측 상에 하나 이상의 제2 접촉 패드를 가짐 -;
각각의 제2 모듈의 하부 측으로부터 제1 성형 화합물을 박형화하는 단계;
상기 박형화하는 단계 이후에, 제1 구조의 하부 측 상에 하나 이상의 층을 형성하는 단계 - 하나 이상의 층은 제1 구조의 하부 측 상에 위치된 제2 접촉 패드 중 하나 이상에 연결되는 하부-측 회로(예컨대, RDL 890)를 제공함 -;
제1 성형 화합물을 통해 하나 이상의 제1 관통-홀을 형성하는 단계 - 각각의 제1 관통-홀은 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
하나 이상의 제1 관통-홀에 하나 이상의 제1 전도성 비아(예컨대, TMV(894))를 형성하는 단계 - 각각의 제1 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 제1 성형 화합물의 상부 측으로부터 접근 가능함 - 를 포함하는, 제조 프로세스.
항목 35. 항목 34에 있어서, 제1 성형 화합물의 상기 박형화하는 단계 동안 적어도 하나의 제2 모듈을 박형화하는 단계를 더 포함하는, 제조 프로세스.
항목 36. 제조 프로세스로서,
복수의 조립체들을 얻는 단계 - 조립체들의 각각을 얻는 단계는 항목 34에 따른 프로세스를 수행하는 단계를 포함함 -; 및
상기 조립체들의 스택을 형성하는 단계 - 스택의 2개의 인접한 조립체들 각각에 대해, 2개의 인접한 조립체들 중 하나의 하부-측 회로는, 인접한 2개의 조립체들 중 다른 하나의 하나 이상의 제1 전도성 비아들에 부착되는 하나 이상의 접촉 패드를 하부 상에 포함함 - 를 포함하는, 제조 프로세스.
항목 37. 마이크로전자 구조로서,
제1 구조를 포함하며, 제1 구조는:
복수의 제1 모듈 - 각각의 제1 모듈은 회로를 포함하고, 제1 모듈은 각각 단일-칩 또는 다중-칩 모듈임 -; 및
각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물 - 제1 모듈은 적어도 제1 성형 화합물에 의해 함께 유지되고, 제1 모듈 중 적어도 2개 제1 모듈 각각의 회로는 제1 구조의 하부 측 상의 제1 및 제2 접촉 패드를 가짐 - 을 포함하며,
마이크로전자 구조는:
제1 구조의 하부 측 상의 하나 이상의 층 - 하나 이상의 층은 제1 구조의 하부 측 상의 각각의 제2 접촉 패드에 직접 연결되는 하부-측 회로를 제공함 -;
제1 성형 화합물을 통과하는 하나 이상의 제1 관통-홀 - 각각의 제1 관통-홀은 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -;
하나 이상의 제1 관통-홀 내의 하나 이상의 제1 전도성 비아 - 각각의 제1 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 제1 성형 화합물의 상부 측으로부터 접근 가능함 -;
하나 이상의 제2 모듈 - 제2 모듈의 각각은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하며, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈이고, 각각의 제2 모듈은 제1 구조의 하부 측 아래에 부착되어 각각의 제2 모듈 및 제1 모듈이 제1 및 제2 모듈의 제1 접촉 패드를 통해 상호연결되는 조립체를 형성함 -;
조립체의 하부 측 상의 제2 성형 화합물(유의할 점은, 제1 및 제2 성형 화합물은 단일 성형 동작으로 형성되거나 형성되지 않을 수 있음);
제2 성형 화합물을 통과하는 하나 이상의 제2 관통-홀 - 각각의 제2 관통 홀은 제2 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
하나 이상의 제2 관통 홀 내의 하나 이상의 제2 전도성 비아 - 각각의 제2 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제2 전도성 비아는 제1 성형 화합물의 하부 측으로부터 접근 가능함 - 를 더 포함하는, 마이크로전자 구조.
항목 38. 마이크로전자 구조로서,
제1 구조를 포함하며, 제1 구조는:
복수의 제1 모듈 - 각각의 제1 모듈은 회로를 포함하고, 제1 모듈은 각각 단일-칩 또는 다중-칩 모듈임 -; 및
각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물 - 제1 모듈은 적어도 제1 성형 화합물에 의해 함께 유지되고, 제1 모듈 중 적어도 2개 제1 모듈 각각의 회로는 제1 구조의 하부 측 상의 제1 및 제2 접촉 패드를 가짐 - 을 포함하며,
마이크로전자 구조는:
제1 구조의 하부 측 상의 하나 이상의 층 - 하나 이상의 층은 제1 구조의 하부 측 상의 각각의 제2 접촉 패드에 직접 연결되는 하부-측 회로를 제공하고, 하부-측 회로는 하부-측 회로의 하부 측에 하나 이상의 접촉 패드를 포함함 -;
제1 성형 화합물을 통과하는 하나 이상의 제1 관통-홀 - 각각의 제1 관통-홀은 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -;
하나 이상의 제1 관통-홀 내의 하나 이상의 제1 전도성 비아 - 각각의 제1 전도성 비아는 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 제1 성형 화합물의 상부 측으로부터 접근 가능함 -;
하나 이상의 제2 모듈 - 제2 모듈의 각각은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하며, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈이고, 각각의 제2 모듈은 제1 구조의 하부 측 아래에 부착되어 각각의 제2 모듈 및 제1 모듈이 제1 및 제2 모듈의 제1 접촉 패드를 통해 상호연결되는 조립체를 형성함 -; 및
제1 및 제2 모듈과 물리적으로 접촉하는 조립체의 하부 측 상의 제2 성형 화합물 - 제2 성형 화합물은 하부 측 회로의 하나 이상의 접촉 패드를 덮지 않음 - 을 더 포함하는, 마이크로전자 구조(유의할 점은, 제1 및 제2 성형 화합물은 단일 성형 동작에서 형성되거나 형성되지 않을 수 있음).
항목 39. 제조 프로세스로서,
복수의 제1 모듈을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제2 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
제2 모듈을 홀딩(holding) 스테이지 상에 유지시키는 단계 - 하나 이상의 제2 접촉 패드는 홀딩 스테이지와 멀어지게 향함 -; 및
홀딩 스테이지 상에 유지되는 제2 모듈을 이용하여, 각각의 제1 모듈의 하나 이상의 제1 접촉 패드가 하나 이상의 제2 접촉 패드에 부착되도록 제1 모듈을 제2 모듈에 부착함으로써 부착 동작 시 제2 모듈을 통해 제1 모듈이 서로 체결되게 하는 단계를 포함하는, 제조 프로세스.
항목 40. 항목 39에 있어서, 부착 동작에서, 제2 모듈은 유지 스테이지의 포켓에 유지되고, 적어도 하나의 제1 모듈은 제2 모듈에 부착됨으로써 제1 모듈이 포켓을 넘어 홀딩 스테이지의 영역에 의해 지지되는, 제조 프로세스.
본 발명은 전술된 실시예로 제한되지 않는다. 추가로, 상이한 실시예들의 특징들이 단일 실시예에서 결합될 수 있다. 본 발명은 특정 재료, 치수 또는 제조 프로세스에 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (20)

  1. 조립체로서,
    회로를 포함하는 배선 보드(wiring board) - 상기 회로는 상기 배선 보드의 상부 측에 복수의 접촉 패드를 포함함 -;
    복수의 제1 칩 - 각각의 제1 칩은:
    - 상기 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드; 및
    - 상기 제1 칩의 상기 하부 측에 하나 이상의 제2 접촉 패드 - 상기 제2 접촉 패드는 상기 배선 보드의 접촉 패드 중 하나 이상에 직접 연결됨 - 를 포함하는 회로를 포함함 -;
    상기 배선 보드 위에 놓이는(overlie) 제2 칩을 포함하며, 상기 제2 칩은 상기 제2 칩의 상부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함하며, 각각의 제1 칩의 적어도 하나의 제1 접촉 패드는 상기 제2 칩의 적어도 하나의 제1 접촉 패드에 부착되고,
    적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 상기 배선 보드의 상기 접촉 패드의 적어도 하나와의 적어도 하나의 직접 연결은 상기 제1 칩과 상기 배선 보드 사이에 놓이고 상기 제2 칩의 두께보다 긴, 조립체.
  2. 제1항에 있어서, 적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 상기 배선 보드의 적어도 하나의 접촉 패드 사이의 적어도 하나의 직접 연결은 상기 제1 칩 아래에 전체적으로 놓이는, 조립체.
  3. 제1항에 있어서, 상기 배선 보드는 상기 배선 보드의 상기 회로를 지지하는 비-반도체 재료의 기판에 기초하며, 상기 조립체는 상기 제2 칩과 상기 배선 보드 사이의 영역을 더 포함하며, 상기 영역은 상기 기판보다 더 높은 열 전도성의 재료로 충전되는, 조립체.
  4. 제1항에 있어서, 하나 이상의 제3 칩을 더 포함하며, 각각의 제3 칩은 상기 제3 칩의 하부 측에 하나 이상의 접촉 패드를 포함하는 회로를 포함하고;
    적어도 하나의 제1 칩의 상기 회로는 상기 제1 칩의 상부 측에 하나 이상의 제3 접촉 패드를 포함하며, 각각의 제3 접촉 패드는 적어도 하나의 제3 칩의 상기 하나 이상의 접촉 패드 중 하나에 부착되는, 조립체.
  5. 제4항에 있어서, 적어도 하나의 제1 칩의 상기 회로는 상기 제1 칩의 상부 측에 위치되고 별개 와이어에 의해 상기 제2 칩의 상기 회로의 적어도 하나의 접촉 패드에 직접 연결되는 적어도 하나의 접촉 패드를 더 포함하는, 조립체.
  6. 제1항에 있어서, 상기 제2 칩의 상기 회로는 상기 제2 칩의 하부 측에 적어도 하나의 접촉 패드를 더 포함하며, 접촉 패드는 상기 배선 보드의 상기 회로의 접촉 패드에 부착되는, 조립체.
  7. 제1항에 있어서, 적어도 하나의 제1 칩은 센서 또는 액추에이터 중 적어도 하나를 포함하고, 상기 제2 칩은 제어기를 포함하며, 상기 제어기는, 상기 제어기의 적어도 하나의 제1 접촉 패드와 상기 제1 칩의 적어도 하나의 제1 접촉 패드의 적어도 하나의 부착(attachment)을 통해, 상기 센서에 의해 제공되는 전기 출력을 수신하거나, 또는 상기 액추에이터에 전기 입력을 제공하거나 또는 두가지 모두를 하도록 구성되는, 조립체.
  8. 조립체로서,
    회로를 포함하는 배선 보드 - 상기 회로는 상기 배선 보드의 상부 측에 복수의 접촉 패드를 포함함 -;
    상기 배선 보드 위에 놓이는 복수의 제1 칩 - 상기 제1 칩은 그의 하부 측이 상기 배선 보드에 부착되고, 각각의 제1 칩은, 상기 제1 칩의 상부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
    상기 배선 보드 위에 놓이는 제2 칩 - 상기 제2 칩은 상기 제1 칩의 상기 제1 접촉 패드에 부착되는 상기 제2 칩의 하부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함함 - 을 포함하며,
    상기 제1 및 제2 칩 중 적어도 하나는 상기 배선 보드의 상기 접촉 패드 중 하나 이상에 직접 연결되는 하나 이상의 제2 접촉 패드를 포함하는, 조립체.
  9. 제8항에 있어서, 상기 제2 칩은 상기 배선 보드의 상기 접촉 패드 중 하나 이상에 직접 연결되는 상기 제2 접촉 패드 중 하나 이상을 포함하며, 상기 제2 칩의 적어도 하나의 제2 접촉 패드와 상기 배선 보드의 적어도 하나의 접촉 패드 사이의 적어도 하나의 직접 연결은 전체적으로 상기 제2 칩 아래에 놓이는, 조립체.
  10. 제8항에 있어서, 상기 제1 칩 중 하나 이상의 각각의 제1 칩은 상기 제1 칩의 상부 측에 하나 이상의 제3 접촉 패드를 포함하며, 상기 조립체는 하나 이상의 제3 칩을 더 포함하고, 상기 제3 칩은 각각 그의 하부 측에, 상기 하나 이상의 제1 칩의 상기 하나 이상의 제3 접촉 패드 중 하나 이상에 부착되는 하나 이상의 접촉 패드를 포함하는, 조립체.
  11. 제8항에 있어서, 적어도 하나의 제1 칩은 센서 또는 액추에이터 중 적어도 하나를 포함하고, 상기 제2 칩은 제어기를 포함하며, 상기 제어기는, 상기 제어기의 적어도 하나의 제1 접촉 패드와 상기 제1 칩의 적어도 하나의 제1 접촉 패드의 적어도 하나의 부착을 통해, 상기 센서에 의해 제공되는 전기 출력을 수신하거나, 또는 상기 액추에이터에 전기 입력을 제공하거나 또는 두가지 모두를 하도록 구성되는, 조립체.
  12. 조립체로서,
    회로를 포함하는 배선 보드 - 상기 회로는 상기 배선 보드의 상부 측에 복수의 접촉 패드를 포함하며, 상기 배선 보드는 상기 상부 측에 공동을 포함함 -;
    복수의 제1 칩 - 각각의 제1 칩은:
    - 상기 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드; 및
    - 상기 제1 칩의 상기 하부 측에 하나 이상의 제2 접촉 패드 - 상기 제2 접촉 패드는 상기 배선 보드의 상기 접촉 패드 중 하나 이상에 직접 연결됨 - 를 포함하는 회로를 포함함 -;
    상기 배선 보드 위에 놓이고 상기 공동 내에 부분적으로 위치되는 제2 칩을 포함하며, 상기 제2 칩은 상기 제1 칩의 상기 제1 접촉 패드 중 하나 이상에 부착되는 상기 제2 칩의 상부 측에 복수의 제1 접촉 패드를 포함하는 회로를 포함하며,
    적어도 하나의 제1 칩의 적어도 하나의 제2 접촉 패드와 상기 배선 보드의 상기 접촉 패드 중 적어도 하나와의 적어도 하나의 직접 연결은 상기 제1 칩과 상기 배선 보드 사이에 놓이고, 상기 제1 칩의 적어도 하나의 제1 접촉 패드와 상기 제2 칩의 적어도 하나의 제1 접촉 패드 사이의 적어도 하나의 부착보다 긴, 조립체.
  13. 조립체로서,
    회로를 포함하는 배선 보드 - 상기 회로는 상기 배선 보드의 상부 측에 하나 이상의 접촉 패드, 및 상기 배선 보드의 하부 측에 하나 이상의 접촉 패드를 포함함 -; 및
    상기 배선 보드의 상부 측에 부착되는 제1 복수의 칩을 포함하며, 상기 제1 복수의 칩은:
    하나 이상의 제1 칩 - 각각의 제1 칩은 상기 제1 칩의 상부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
    하나 이상의 제2 칩 - 각각의 제2 칩은 상기 제2 칩의 하부 측에, 상기 제1 칩 중 하나 이상의 제1 칩의 상기 제1 접촉 패드 중 하나 이상의 제1 접촉 패드 각각에 부착되는, 하나 이상의 제2 접촉 패드를 포함하는 회로를 포함함 - 을 포함하고,
    적어도 하나의 제2 칩의 상기 회로는 상기 제2 칩의 상기 하부 측에 하나 이상의 접촉 패드를 포함하며, 상기 하나 이상의 접촉 패드는 상기 배선 보드의 상기 상부 측의 하나 이상의 접촉 패드에 직접 연결되고,
    상기 조립체는:
    상기 배선 보드의 하부 측에 부착되는 제2 복수의 칩을 더 포함하며, 상기 제2 복수의 칩은:
    하나 이상의 제1 칩 - 상기 제2 복수의 칩의 각각의 제1 칩은 상기 제1 칩의 하부 측에 하나 이상의 제1 접촉 패드를 포함하는 회로를 포함함 -; 및
    하나 이상의 제2 칩 - 상기 제2 복수의 칩의 각각의 제2 칩은 상기 제2 칩의 상부 측에 하나 이상의 제2 접촉 패드를 포함하는 회로를 포함하며, 상기 하나 이상의 제2 접촉 패드는 상기 제2 복수의 칩의 상기 제1 칩 중 하나 이상의 제1 칩의 상기 제1 접촉 패드 중 하나 이상의 제1 접촉 패드에 각각 부착되고,
    상기 제2 복수의 칩 중 적어도 하나의 제2 칩의 상기 회로는 상기 제2 칩의 상기 상부 측에 하나 이상의 접촉 패드를 포함하며, 상기 하나 이상의 접촉 패드는 상기 배선 보드의 상기 하부 측에 하나 이상의 접촉 패드에 직접 연결되는, 조립체.
  14. 제조 프로세스로서,
    복수의 제1 모듈을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    각각의 제1 모듈과 물리적으로 접촉하는 성형 화합물을 배치하고, 상기 성형 화합물을 경화시켜 상기 제1 모듈이 적어도 상기 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하는 단계 - 상기 제1 모듈 중 적어도 2개 제1 모듈 각각의 회로는 상기 제1 구조에서 노출되는 하나 이상의 접촉 패드를 가짐 -;
    하나 이상의 제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    상기 제1 구조 및 상기 하나 이상의 제2 모듈을 조립하여 상기 제2 및 제1 모듈이 상기 제1 및 제2 모듈의 상기 접촉 패드를 통해 상호연결되는 서브-모듈을 형성하는 단계; 및
    상기 서브 모듈을 회로 및 하나 이상의 접촉 패드를 포함하는 배선 보드에 부착하여 상기 제1 및 제2 모듈 중 적어도 하나 및 상기 배선 보드의 상기 회로가 상기 배선 보드의 상기 접촉 패드 중 상기 하나 이상을 통해 상호연결되는 제3 모듈을 얻는 단계를 포함하는, 제조 프로세스.
  15. 제조 프로세스로서,
    (1) 복수의 조립체들을 얻는 단계 - 상기 조립체들의 조립체를 얻는 단계는:
    상기 조립체를 위한 복수의 제1 모듈을 얻는 단계 - 각각의 제1 모듈은 회로를 포함하는 단일-칩 또는 다중-칩 모듈임 -;
    각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물을 배치하고, 상기 제1 성형 화합물을 경화시켜 상기 제1 모듈이 적어도 상기 제1 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하는 단계 - 상기 제1 모듈 중 적어도 2개 모듈 각각의 상기 회로는 상기 제1 구조의 하부 측 상의 하나 이상의 제1 접촉 패드 및 하나 이상의 제2 접촉 패드를 가짐 -;
    상기 제1 구조의 상기 하부 측 상에 하나 이상의 층을 형성하는 단계 - 상기 하나 이상의 층은 상기 제1 구조의 상기 하부 측 상의 상기 제2 접촉 패드 중 하나 이상에 연결되는 하부-측 회로를 제공함 -;
    상기 제1 성형 화합물을 통해 하나 이상의 제1 관통-홀을 형성하는 단계 - 각각의 제1 관통-홀은 상기 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -;
    상기 하나 이상의 제1 관통-홀에 하나 이상의 제1 전도성 비아를 형성하는 단계 - 각각의 제1 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 상기 제1 성형 화합물의 상기 상부 측으로부터 접근 가능함 -;
    하나 이상의 제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    상기 제1 구조의 상기 하부 측 아래에 각각의 제2 모듈을 부착하여 각각의 제2 모듈 및 상기 제1 모듈이 상기 제1 및 제2 모듈의 상기 제1 접촉 패드를 통해 상호연결되는 제2 구조를 형성하는 단계;
    상기 제2 구조의 하부 측 상에 제2 성형 화합물을 형성하는 단계;
    상기 제2 성형 화합물을 통해 하나 이상의 제2 관통-홀을 형성하는 단계 - 각각의 제2 관통-홀은 상기 제2 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
    상기 하나 이상의 제2 관통-홀에 하나 이상의 제2 전도성 비아를 형성하는 단계 - 각각의 제2 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제2 전도성 비아는 상기 제2 성형 화합물의 상기 하부 측으로부터 접근 가능함 - 를 포함하는 프로세스를 수행하는 단계를 포함함 -; 및
    (2) 상기 조립체들의 스택을 형성하는 단계를 포함하며, 상기 스택의 각각의 두 개의 인접한 조립체들에 대해, 상기 두 개의 인접한 조립체들 중 하나의 적어도 하나의 제2 전도성 비아는 상기 두 개의 인접한 조립체들 중 다른 하나의 적어도 하나의 제1 전도성 비아에 부착되는, 제조 프로세스.
  16. 제조 프로세스로서,
    복수의 제1 모듈을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    하나 이상의 제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    상기 하나 이상의 제2 모듈의 상기 하나 이상의 제1 접촉 패드를 상기 제1 모듈의 상기 하나 이상의 제1 접촉 패드들에 부착하여 모든 상기 제1 모듈이 각각의 제2 모듈의 상부 측에 있게 하고, 제1 성형 화합물을 제1 및 제2 모듈 각각과 물리적으로 접촉하도록 배치하고, 상기 제1 성형 화합물을 경화시켜 상기 제1 및 제2 모듈이 적어도 상기 제1 성형 화합물에 의해 함께 유지되는 제1 구조를 형성하도록 하는 단계 - 상기 제1 모듈 중 적어도 2개 제1 모듈 각각의 상기 회로는 상기 제1 구조의 하부 측 상에 하나 이상의 제2 접촉 패드를 가짐 -;
    각각의 제2 모듈의 상기 하부 측으로부터 상기 제1 성형 화합물을 박형화하는 단계;
    상기 박형화하는 단계 이후에, 상기 제1 구조의 상기 하부 측 상에 하나 이상의 층을 형성하는 단계 - 상기 하나 이상의 층은 상기 제1 구조의 상기 하부 측 상에 위치된 상기 제2 접촉 패드 중 하나 이상에 연결되는 하부-측 회로를 제공함 -;
    상기 제1 성형 화합물을 통해 하나 이상의 제1 관통-홀을 형성하는 단계 - 각각의 제1 관통-홀은 상기 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
    상기 하나 이상의 제1 관통-홀에 하나 이상의 제1 전도성 비아를 형성하는 단계 - 각각의 제1 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 상기 제1 성형 화합물의 상기 상부 측으로부터 접근 가능함 - 를 포함하는, 제조 프로세스.
  17. 제조 프로세스로서,
    복수의 조립체들을 얻는 단계 - 상기 조립체들의 각각을 얻는 단계는 제16항에 따른 프로세스를 수행하는 단계를 포함함 -; 및
    상기 조립체들의 스택을 형성하는 단계 - 상기 스택의 2개의 인접한 조립체들 각각에 대해, 상기 2개의 인접한 조립체들 중 하나의 상기 하부-측 회로는, 상기 인접한 2개의 조립체들 중 다른 하나의 하나 이상의 제1 전도성 비아들에 부착되는 하나 이상의 접촉 패드를 하부 상에 포함함 - 를 포함하는, 제조 프로세스.
  18. 마이크로전자 구조(microelectronic structure)로서,
    제1 구조를 포함하며, 상기 제1 구조는:
    복수의 제1 모듈 - 각각의 제1 모듈은 회로를 포함하고, 제1 모듈은 각각 단일-칩 또는 다중-칩 모듈임 -; 및
    각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물 - 상기 제1 모듈은 적어도 제1 성형 화합물에 의해 함께 유지되고, 상기 제1 모듈 중 적어도 2개 제1 모듈 각각의 상기 회로는 상기 제1 구조의 하부 측 상의 제1 및 제2 접촉 패드를 가짐 - 을 포함하며,
    상기 마이크로전자 구조는:
    상기 제1 구조의 상기 하부 측 상의 하나 이상의 층 - 상기 하나 이상의 층은 상기 제1 구조의 상기 하부 측 상의 각각의 제2 접촉 패드에 직접 연결되는 하부-측 회로를 제공함 -;
    상기 제1 성형 화합물을 통과하는 하나 이상의 제1 관통-홀 - 각각의 제1 관통-홀은 상기 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -;
    상기 하나 이상의 제1 관통-홀 내의 하나 이상의 제1 전도성 비아 - 각각의 제1 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 상기 제1 성형 화합물의 상기 상부 측으로부터 접근 가능함 -;
    하나 이상의 제2 모듈 - 제2 모듈의 각각은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하며, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈이고, 각각의 제2 모듈은 상기 제1 구조의 상기 하부 측 아래에 부착되어 각각의 제2 모듈 및 상기 제1 모듈이 상기 제1 및 제2 모듈의 상기 제1 접촉 패드를 통해 상호연결되는 조립체를 형성함 -;
    상기 조립체의 하부 측 상의 제2 성형 화합물;
    상기 제2 성형 화합물을 통과하는 하나 이상의 제2 관통-홀 - 각각의 제2 관통 홀은 상기 제2 성형 화합물의 상부 측과 하부 측 사이를 통과함 -; 및
    상기 하나 이상의 제2 관통 홀 내의 하나 이상의 제2 전도성 비아 - 각각의 제2 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제2 전도성 비아는 상기 제1 성형 화합물의 하부 측으로부터 접근 가능함 - 를 더 포함하는, 마이크로전자 구조.
  19. 마이크로전자 구조로서,
    제1 구조를 포함하며, 상기 제1 구조는:
    복수의 제1 모듈 - 각각의 제1 모듈은 회로를 포함하고, 제1 모듈은 각각 단일-칩 또는 다중-칩 모듈임 -; 및
    각각의 제1 모듈과 물리적으로 접촉하는 제1 성형 화합물 - 상기 제1 모듈은 적어도 상기 제1 성형 화합물에 의해 함께 유지되고, 상기 제1 모듈 중 적어도 2개 제1 모듈 각각의 상기 회로는 상기 제1 구조의 하부 측 상의 제1 및 제2 접촉 패드를 가짐 - 을 포함하며,
    상기 마이크로전자 구조는:
    상기 제1 구조의 상기 하부 측 상의 하나 이상의 층 - 상기 하나 이상의 층은 상기 제1 구조의 상기 하부 측 상의 각각의 제2 접촉 패드에 직접 연결되는 하부-측 회로를 제공하고, 상기 하부-측 회로는 상기 하부-측 회로의 하부 측에 하나 이상의 접촉 패드를 포함함 -;
    상기 제1 성형 화합물을 통과하는 하나 이상의 제1 관통-홀 - 각각의 제1 관통-홀은 상기 제1 성형 화합물의 상부 측과 하부 측 사이를 통과함 -;
    상기 하나 이상의 제1 관통-홀 내의 하나 이상의 제1 전도성 비아 - 각각의 제1 전도성 비아는 상기 하부-측 회로에 도달하고 물리적으로 접촉하며, 각각의 제1 전도성 비아는 상기 제1 성형 화합물의 상기 상부 측으로부터 접근 가능함 -;
    하나 이상의 제2 모듈 - 제2 모듈의 각각은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하며, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈이고, 각각의 제2 모듈은 상기 제1 구조의 상기 하부 측 아래에 부착되어 각각의 제2 모듈 및 상기 제1 모듈이 상기 제1 및 제2 모듈의 상기 제1 접촉 패드를 통해 상호연결되는 조립체를 형성함 -; 및
    상기 제1 및 제2 모듈과 물리적으로 접촉하는 상기 조립체의 하부 측 상의 제2 성형 화합물 - 상기 제2 성형 화합물은 상기 하부 측 회로의 상기 하나 이상의 접촉 패드를 덮지 않음 - 을 더 포함하는, 마이크로전자 구조.
  20. 제조 프로세스로서,
    복수의 제1 모듈을 얻는 단계 - 각각의 제1 모듈은 하나 이상의 제1 접촉 패드를 갖는 회로를 포함하고, 각각의 제1 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    제2 모듈을 얻는 단계 - 각각의 제2 모듈은 하나 이상의 제2 접촉 패드를 갖는 회로를 포함하고, 각각의 제2 모듈은 단일-칩 또는 다중-칩 모듈임 -;
    상기 제2 모듈을 홀딩(holding) 스테이지 상에 유지시키는 단계 - 상기 하나 이상의 제2 접촉 패드는 상기 홀딩 스테이지와 멀어지게 향함 -; 및
    상기 홀딩 스테이지 상에 유지되는 상기 제2 모듈을 이용하여, 각각의 제1 모듈의 상기 하나 이상의 제1 접촉 패드가 하나 이상의 제2 접촉 패드에 부착되도록 상기 제1 모듈을 상기 제2 모듈에 부착함으로써 상기 부착 동작 시 상기 제2 모듈을 통해 상기 제1 모듈이 서로 체결되게 하는 단계를 포함하는, 제조 프로세스.
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