JP2008073818A - 電子部品および複合電子部品 - Google Patents

Abstract

【課題】ＭＥＭＳ素子とＡＳＩＣとの接合電極同士が１対１に対応しない場合でも両者を接続可能とし、ワイヤ−ボンディングによるＭＥＭＳ素子の損傷の問題を回避しつつ、ＭＥＭＳ素子とＡＳＩＣを備えたより小型の電子部品・複合電子部品を構成する。
【解決手段】ＭＥＭＳ素子１０に対して再配線層２０を接合し、再配線層２０の上面に接合電極２６を形成し、再配線層２０の上部にＡＳＩＣ３０を実装する。再配線層２０上の外部端子用パッド２５にＡＳＩＣ３０より高いバンプ２７を形成する。
【選択図】図２

Description

この発明は、ＭＥＭＳ素子とＡＳＩＣとを備え、ＭＥＭＳ素子とＡＳＩＣとを電気的・機械的に接続してなる電子部品およびそれを備えた複合電子部品に関するものである。

従来、電気的または機械的な力で動作する稼働部を備えるＭＥＭＳ素子は、慣性計測や圧力検出、温度計測、マイクロ流体システム、光通信、無線通信等に向けた素子として開発されている。このようなＭＥＭＳ素子はＡＳＩＣとともに用いることによって機能性の高い電子部品となる。このようなＭＥＭＳ素子とＡＳＩＣとを備えた電子部品については特許文献１，２が示されている。

特許文献１には、ＭＥＭＳ素子の上面にＡＳＩＣを搭載するための凹部および接合電極を備え、その凹部にＡＳＩＣをバンプを介して接続するようにした構成が示されている。

また特許文献２には保護ケース内にＭＥＭＳ素子とＩＣチップとを積層状態で収容した構成が示されている。
特表２００５−５２８２３５号公報 特開２００５−１６９５４１号公報

ところがＭＥＭＳ素子とＡＳＩＣとでは、元々要求される機能を実現するために必要な製造上のプロセスが異なり、それぞれに最適な設計および製造がなされている。そのため、ＭＥＭＳ素子・ＡＳＩＣそれぞれの小型化が進み、ＭＥＭＳ素子の接続電極とＡＳＩＣの接続電極とを１対１に対応させて接続することが困難になってきている。

ここでＭＥＭＳジャイロとその信号を扱うＡＳＩＣとのサイズおよび構成の違いの例を図１に示す。図１においてＭＥＭＳ素子１０の上面にはＡＳＩＣの外部端子（バンプ）を接合するための接合電極１１が形成されている。また、このＭＥＭＳ素子１０上の上面には接合電極１１の周囲を除くほぼ全面にグランド電極１４が形成されている。一方、ＡＳＩＣ３０には接続電極（電極パッド）３２が形成されている。

このようにＭＥＭＳ素子上の接合電極１１は、その周囲がグランド電極１４で囲まれているので、接合電極１１をＭＥＭＳ素子上に最小化して設けるとしても、各接合電極１１がグランド電極１４で囲まれている分、配列ピッチの縮小化には限界が生じ、小型化されたＡＳＩＣ３０に設けられている接合電極３２の電極間隔より広くなってしまう。そのため、ＭＥＭＳ素子とＡＳＩＣのそれぞれの小型化の進展に伴い、ＭＥＭＳ素子１０の接合電極１１とＡＳＩＣ３０の接合電極３２とを１対１に対応させて接続することが困難になってきている。

また、ワイヤ−ボンディングによってＭＥＭＳ素子１０とＡＳＩＣ３０とを電気的に接続する構造も考えられるが、ＭＥＭＳ素子１０がＭＥＭＳジャイロである場合、ＭＥＭＳ素子１０とＡＳＩＣ３０との電気的接続を図るために超音波を用いてワイヤ−ボンディングを行うと、超音波振動によりＭＥＭＳジャイロに内蔵されている櫛歯状電極同士が接触したり、櫛歯状電極が破壊したりするため、実質的にワイヤ−ボンディングを行うことができなかった。

そこで、この発明の目的は、ＭＥＭＳ素子とＡＳＩＣの接合電極同士が１対１に対応しない場合でも両者を接続可能とし、ワイヤ−ボンディングによるＭＥＭＳ素子の損傷の問題を回避しつつ、ＭＥＭＳ素子とＡＳＩＣを備えたより小型の電子部品およびそれを備えた複合電子部品を提供することにある。

（１）この発明の電子部品は、ＭＥＭＳ素子とＡＳＩＣとを備え、ＭＥＭＳ素子とＡＳＩＣとを電気的・機械的に接続した構造をなし、ＭＥＭＳ素子およびＡＳＩＣのそれぞれは、全体に矩形の板状をなし、一方の主面に接合電極を備え、ＭＥＭＳ素子の接合電極に接合される接合電極を第１面に備え、ＡＳＩＣの接合電極に接続される接合電極を第１面とは反対の第２面に備え、第１面の接合電極と第２面の接合電極との間を導通させる配線を備えた再配線層を有し、ＭＥＭＳ素子とＡＳＩＣとの間に再配線層を介在させた構造を特徴とするものである。

（２）前記ＡＳＩＣの実装領域は前記再配線層の領域より狭く、再配線層に対するＡＳＩＣの実装領域外の再配線層の第２面にＡＳＩＣの実装高さより高い複数のバンプを備え、これらのバンプの少なくとも幾つかは再配線層の第１面または第２面の接合電極と電気的に導通している。

（３）また、例えば前記再配線層の第２面にキャビティを形成し、そのキャビティの底面にＡＳＩＣを実装する。

（４）また、前記キャビティの周縁部に、前記再配線層の第１面または第２面に備えた接合電極に導通する接合電極を有し、キャビティを覆う蓋を備え、該蓋の外面に、キャビティ周縁部の接合電極に導通するバンプを設ける。

（５）また、前記蓋の内面に、前記再配線層の第１面または第２面に備えた接合電極に導通する薄膜受動素子を形成する。

（６）また、前記蓋の外面に、当該蓋よりヤング率の小さな応力緩和層を設ける。

（７）また、前記ＡＳＩＣは樹脂により封止され、該樹脂に前記再配線層の第１面または第２面の接合電極と電気的に導通するビアを備え、該ビアにバンプを設ける。

（８）また、前記樹脂は前記バンプおよび前記ビアに比べてヤング率が小さいものとする。

（９）また、前記再配線層に、前記第１面または第２面の接合電極に導通する薄膜受動素子を形成する。

（１０）この発明の複合電子部品は、前記電子部品を、前記ＭＥＭＳ素子を実装面として基板に実装し、前記再配線層の第２面にワイヤーボンディング用パッドを形成し、該ワイヤーボンディング用パッドと基板上の電極との間をワイヤーボンディングして構成したことを特徴とするものである。

（１１）また、この発明の複合電子部品は、前記電子部品を、前記バンプを介して基板に実装し、該基板に前記電子部品を覆う金属キャップを取り付けたものである。

（１２）また、この発明の複合電子部品は、前記電子部品を、前記バンプを介して基板に実装し、該基板上で前記電子部品全体を樹脂封止したものである。

（１３）前記基板には、前記電子部品と電気的に導通する実装電極を形成するとともに、該実装電極に受動素子を実装してもよい。

（１４）前記基板の内部には、前記電子部品と電気的に導通する導体膜からなる受動素子を形成してもよい。

（１）ＭＥＭＳ素子とＡＳＩＣとの間に再配線層を介在させて積層したことにより、ＭＥＭＳ素子の接合電極とＡＳＩＣの接合電極とを１対１に対応させて接続できるようになる。またＭＥＭＳ素子の接合電極に対してワイヤ−ボンディングを行う必要がないので、ＭＥＭＳ素子が例えばＭＥＭＳジャイロのように超音波振動によって悪影響を受ける素子である場合でもＡＳＩＣとの電気的接続が可能となる。

（２）特に、再配線層に対するＡＳＩＣの実装領域外にＡＳＩＣの実装高さより高いバンプを備えることによって、これらのバンプの形成およびバンプを介しての実装基板への電子部品の実装が容易となる。

（３）また再配線層にキャビティを形成し、その底面にＡＳＩＣを実装することによってＡＳＩＣの実装高さに対するバンプの高さを容易に稼ぐことができる。

（４）また、前記キャビティを覆う蓋を備え、その蓋の外面に再配線層の接合電極に導通するバンプを設けることによって、それ以外の特別な樹脂モールドや金属キャップ等を用いることなくＡＳＩＣの耐環境性を高めた小型の電子部品が得られる。

（５）前記蓋の内面に薄膜受動素子を形成することにより、限られた空間内に必要な回路を構成することができ、全体に小型化できる。

（６）また、前記蓋の外面に応力緩和層を設けることによって外部からの衝撃および応力が緩和されて信頼性が向上する。

（７）前記ＡＳＩＣを樹脂により封止し、その封止樹脂にビアおよびバンプを設けることによって外部からの衝撃・応力を緩和することができ、且つ湿度に対する信頼性が向上する。

（８）上記封止樹脂をバンプおよびビアに比べてヤング率の小さなものとすることにより応力緩和効果が向上する。

（９）再配線層に薄膜受動素子を形成することにより、チップ状の受動素子を設ける場合に比べて小型化できる。

（１０）中間に再配線層を介在させてＭＥＭＳ素子とＡＳＩＣとを積層してなる電子部品を基板に実装し、再配線層のワイヤ−ボンディング用パッドと基板上の電極との間をワイヤ−ボンディングすることによって、基板を介して電子機器の回路基板上に実装することになり、外部からの衝撃・応力がより緩和できる。

（１１）前記バンプを設けた電子部品をそのバンプを介して基板に実装し、基板に金属キャップを取り付けることにより、ワイヤ−ボンディングを用いる場合より小型化でき、ワイヤ−ボンディングのできないＭＥＭＳ素子でも実装可能となる。

（１２）上記金属キャップに代えて樹脂封止を行っても同様である。

（１３）上記基板に電子部品とともに受動素子を実装することにより、受動素子の要する小型の複合電子部品が構成できる。

（１４）上記基板の内部に受動素子を形成することにより回路基板への実装面積が削減できる。

《第１の実施形態》
図２は第１の実施形態に係る電子部品の製造工程における各段階での断面図である。また図３はその電子部品の全体の外観斜視図である。

この電子部品の製造工程を図２中の記号に合わせて順に説明する。
（ａ）ＭＥＭＳ素子１０上に接合用の電極１１を形成する。この接合電極１１は例えば蒸着およびリフトオフによりパターニングする。この接合電極１１の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。なお、ＭＥＭＳ素子１０内部の構造は図示していない。

（ｂ）Ｓｉまたはガラスからなる再配線層２０の第１面にＭＥＭＳ素子との接合用の電極２１を形成する。この接合電極２１は例えば蒸着およびリフトオフによりパターニングする。この接合電極の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。再配線層２０には例えばＳｉやガラス等を用いる。

（ｃ）ＭＥＭＳ素子１０と再配線層２０に形成した接合電極同士が一致するようにアライメントし加熱・加圧により接合する。なお、接合後、再配線層２０を研磨などにより所望の厚さまで薄化してもよい。

（ｄ）再配線層２０の第２面の所定位置に接合電極２１に達するビアホール２２を形成する。再配線層２０がＳｉであればＲＩＥ（反応性イオンエッチング）、ガラスであればレーザ加工またはサンドブラスト法等により形成する。

（ｅ）再配線層２０のビアホール２２に対してＣｕのメッキにより導電性材料を充填してビア２３を形成する。図２ではビアホール２２に導電性材料を完全に充填した例を示したが、ビア２３は次の工程で形成される配線２４と導通するように形成されていればよく、導電性材料をビアホール２２内を完全に充填することなく半分程度充填するようにしてもよい。

（ｆ）再配線層２０の上面に配線２４を形成する。
（ｇ）再配線層２０の配線２４上に外部端子用のパッド２５を形成する。

（ｈ）再配線層２０の配線２４上に接合用の電極２６を形成する。この接合電極２６は例えば蒸着およびリフトオフによりパターニングする。この接合電極２６の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。

（ｉ）ＡＳＩＣ３０の片面に形成された配線３１上に、ＭＥＭＳ素子に接合された再配線層２０との接合用電極３２を形成する。この接合電極３２は例えば蒸着およびリフトオフによりパターニングする。この接合電極３２の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。

（ｊ）ＭＥＭＳ素子１０と接合された再配線層２０と、ＡＳＩＣ３０に形成された接合電極とが一致するようにアライメントし、加熱・加圧により接合する。また、この時、図３に示すように再配線層２０の上にチップコンデンサ等の受動素子６１を実装してもよい。さらには再配線層２０内に薄膜受動素子を形成してもよい。

（ｋ）再配線層２０上の外部端子用パッド２５にＡＳＩＣ３０より高いバンプ２７を形成する。

以上のようにしてＭＥＭＳ素子１０とＡＳＩＣ３０との間に再配線層２０を介在させた電子部品１００を構成する。この電子部品１００を回路基板上に実装する際には、再配線層２０に設けたバンプ２７を介して実装する。

このような構成により、ＭＥＭＳ素子１０にワイヤ−ボンディングを行う必要がないのでワイヤ−ボンディングのできない、例えばＭＥＭＳジャイロ等にも適用できる。

《第２の実施形態》
図４は第２の実施形態に係る電子部品の製造工程における各段階での断面図である。
この電子部品の製造工程を図４中の記号に合わせて順に説明する。

（ａ）ＭＥＭＳ素子１０上に接合用の電極１１を形成する。
（ｂ）再配線層２０の第１面にＭＥＭＳ素子との接合用の電極２１を形成する。
（ｃ）ＭＥＭＳ素子１０と再配線層２０に形成した接合電極同士が一致するようにアライメントし加熱・加圧により接合する。

上記工程（ａ）〜（ｃ）の詳細は図２に示した工程（ａ）〜（ｃ）と同様である。但し、この第２の実施形態では再配線層２０の厚みが図２に示したものに比べて厚い。

（ｄ）再配線層２０の第２面にキャビティ２８を形成する。再配線層２０がＳｉなら異方性エッチングやＲＩＥにより形成し、ガラスであればサンドブラスト等により形成する。

（ｅ）再配線層２０のキャビティ内にビアホール２２を形成する。
（ｆ）再配線層２０のビアホール２２に対してＣｕのメッキにより導電性材料を充填してビア２３を形成する。

（ｇ）再配線層２０の上面に配線２４を形成する。また、再配線層２０の配線上に外部端子用のパッド２５を形成する。

（ｈ）再配線層２０の配線２４上に接合用の電極２６を形成する。
（ｉ）ＡＳＩＣ３０の片面に形成された配線３１上に、ＭＥＭＳ素子に接合された再配線層２０との接合用電極３２を形成する。

（ｊ）ＭＥＭＳ素子１０と接合された再配線層２０と、ＡＳＩＣ３０に形成された接合電極とが一致するようにアライメントし、加熱・加圧により接合する。

（ｋ）再配線層２０上の外部端子用パッド２５にバンプ２７を形成する。
上記工程（ｅ）〜（ｋ）の詳細は図２に示した工程（ｄ）〜（ｋ）と同様である。

以上に示した第２の実施形態によれば、第１の実施形態で述べた効果以外に、次のような効果を奏する。

（１）ＡＳＩＣ３０を再配線層２０のキャビティ内に実装することによりＡＳＩＣ３０への衝撃が吸収され信頼性が向上する。

（２）ＡＳＩＣを搭載するためのキャビティをＭＥＭＳ素子１０の片面に形成するわけではないのでＭＥＭＳ素子の機械的強度の劣化が生じない。

《第３の実施形態》
図５は第３の実施形態に係る電子部品の製造工程における各段階での断面図である。また図６は完成した電子部品の断面図である。

この電子部品の製造工程を、図５中の記号に合わせて順に説明する。この電子部品の製造工程の途中までは第２の実施形態で示したものと同様であるので、図５ではその同一工程を省略して途中から示している。

（ａ）ＭＥＭＳ素子１０に再配線層２０を接合し、再配線層２０に形成したキャビティ内にＡＳＩＣ３０を実装した状態である。この状態は図４の（ｊ）と同様である。

（ｂ）再配線層２０のキャビティの外側に接合電極２９を形成する。この接合電極２９は例えば蒸着およびリフトオフによりパターニングする。この接合電極２９の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。

（ｃ）蓋基板４０に接合電極４５を形成する。この接合電極４５も、例えば蒸着およびリフトオフによりパターニングする。また接合電極４５の膜構成は例えばＣｕ，Ｓｎ，Ａｕ，Ｔｉおよびそれらの組み合わせとする。この工程で蓋基板４０の裏面に接合電極４５に導通する薄膜キャパシタを形成してもよい。

（ｄ）ＭＥＭＳ素子１０と接合した再配線層２０に対して蓋基板４０を加熱・加圧により接合する。

（ｅ）蓋基板４０にビアホール４１を形成する。蓋基板がＳｉであればＲＩＥ、ガラスであればレーザやサンドブラスト法等により形成する。

（ｆ）蓋基板４０のビアホール４１に導電性材料（例えばＣｕやＮｉ）をメッキすることにより充填しビア４６を形成する。

また、ビア４６の最表層にはＡｕ等の酸化防止膜を形成してもよい。また、蓋基板４０の表面に応力緩和層としての樹脂膜４２を形成してもよい。この樹脂膜４２は蓋基板４０よりヤング率が小さいものとする。

（ｇ）蓋基板４０に形成したビア４６に外部端子としてのバンプ４３を形成する。

上記蓋基板４０の内面または内層に薄膜導体と薄膜誘電体層からなるキャパシタなどの薄膜受動素子を形成してもよい。

このようにして図６に示すような電子部品１０１を構成する。図６に示す例では、蓋基板４０の内面に、接合電極４５に導通する２つの薄膜導体と、この２つの薄膜導体で挟まれる薄膜誘電体層とでキャパシタとして作用する薄膜受動素子４４を形成している。

《第４の実施形態》
図７は第４の実施形態に係る電子部品の製造工程における各段階での断面図、図８は完成した電子部品の斜視図である。

この電子部品の製造工程を、図７中の記号に合わせて順に説明する。この電子部品の製造工程の途中までは第１の実施形態で示したものと同様であるので、図７ではその同一工程を省略して途中から示している。

（ａ）ＭＥＭＳ素子１０に再配線層２０を接合し、再配線層２０上にＡＳＩＣ３０を実装した状態である。この状態は図２の（ｊ）と同様である。

（ｂ）再配線層２０の上部に実装したＡＳＩＣ３０の周囲をエポキシ樹脂５０で封止する。このエポキシ樹脂５０は後に述べるバンプ５３およびビア５２に比べてヤング率が小さい。
（ｃ）樹脂５０に例えばレーザやリソグラフィによりビアホール５１を形成する。

（ｄ）上記ビアホール５１内に導電性材料（例えばＣｕやＮｉ）をメッキすることにより充填しビア５２を形成する。このビア５２の最表層にはＡｕ等の酸化防止膜を形成してもよい。
（ｅ）ビア５２の最表層に外部端子としてのバンプ５３を形成する。

これにより図８に示すような電子部品１０２を構成する。但し図８では樹脂５０内の構成を示すために、樹脂部分を仮想的に分離して表している。

《第５の実施形態》
図９は第５の実施形態に係る複合電子部品の製造時の各工程での断面図である。また図１０は完成した複合電子部品の斜視図である。

この電子部品の製造工程を、図９中の記号に合わせて順に説明する。
（ａ）第１の実施形態として示した図２の（ｊ）の段階での電子部品（図２のバンプ２７を形成する前の状態）である。

（ｂ）このように再配線層２０を介してＭＥＭＳ素子１０にＡＳＩＣ３０を積層した電子部品を、例えばダイボンダで基板（プリント基板）７０の上に実装する。この時、図１０に示すように基板７０の上にチップコンデンサ等の受動素子６２を実装してもよい。また、基板７０の内部に導体膜の形成等によって受動素子を作りこんでもよい。

（ｃ）再配線層２０の電極と基板７０上の電極との間をワイヤ−６３でワイヤ−ボンディングする。この時、再配線層２０が超音波振動を吸収して（再配線層２０が超音波振動の緩衝層として作用し）、ＭＥＭＳ素子１０には超音波振動が加わらないのでＭＥＭＳ素子が例えばＭＥＭＳジャイロであっても問題は生じない。

（ｄ）基板７０の上部を金属キャップ８１で覆う。また、この金属キャップ８１に代えて樹脂で封止（樹脂モールド）してもよい。

このようにして図１０に示すような複合電子部品１１０を構成する。なお、基板７０の下面には電子機器の回路基板に実装するための電極を形成していて、回路基板に対して表面実装する。

《第６の実施形態》
図１１は第６の実施形態に係る複合電子部品の斜視図である。但しその内部を透視した状態で示している。図１１において電子部品１０２は第４の実施形態として図８に示したものと同様の電子部品である。これを基板（プリント基板）７０上に実装（マウント）する。また基板７０の上にはチップコンデンサ等の受動素子６２を実装してもよい。基板７０の上は金属キャップで覆うか樹脂８０で封止する。
このようにして電子部品１０２と基板７０とを含む複合電子部品１１１を構成する。

次に、ＭＥＭＳ素子とＡＳＩＣとを再配線層を介して積層した構造のその他の構成例について図１２〜図１４を参照して説明する。

図１２に示す例では、先ずＭＥＭＳ素子１０、再配線層２０およびＡＳＩＣ３０をそれぞれウエハーレベルで積層し、加熱・加圧によって層間を接合し、ウエハー状態のＭＥＭＳ素子１０側からビアホールを形成し、そのビアホール内に導電性材料を充填することのよってビア９０を形成する。その後、ウエハー状態のＭＥＭＳ素子の図における下面側に樹脂膜１２を形成し、バンプ１３を形成する部分を開口し、その開口部にバンプ１３を形成する。

その後、ビア９０の中心線を通る位置でウエハーを切断・ブレイクすることによって単体の電子部品を得る。このことによって電子部品の側面にビア９０が設けられた構成となり、これらのビア９０がＭＥＭＳ素子１０とＡＳＩＣ３０との間で電気的接続を行う。
再配線層２０の内部には薄膜導体層による受動素子を作りこんでもよい。

図１３に示す例では、ＭＥＭＳ素子１０と再配線層２０とをウエハーレベルで積層し、再配線層２０の上に個別のＡＳＩＣ３０を実装する。この時、再配線層２０の上に受動素子６１を実装してもよい。この再配線層２０の上部にはＡＳＩＣ３０および受動素子６１を樹脂８０で封止する。その後、ＭＥＭＳ素子１０と再配線層２０との積層状態のウエハーを切断・ブレイクする。

図１４に示す例は、図１２で示した電子部品とともに受動素子６２を基板７０の上に実装して樹脂８０でモールドしたものである。

このような構成によりＭＥＭＳ素子１０およびＡＳＩＣ３０に対する衝撃・応力が緩和できる。

それぞれ小型化されたＭＥＭＳ素子およびＡＳＩＣの構造を示す図である。 第１の実施形態に係る電子部品の製造時の各工程での断面図である。 同電子部品の斜視図である。 第２の実施形態に係る電子部品の製造時の各工程での断面図である。 第３の実施形態に係る電子部品の製造時の各工程での断面図である。 同電子部品の断面図である。 第４の実施形態に係る電子部品の製造時の各工程での断面図である。 同電子部品の斜視図である。 第５の実施形態に係る複合電子部品の製造時の各工程での断面図である。 同複合電子部品の斜視図である。 第６の実施形態に係る複合電子部品の斜視図である。 他の複合電子部品の斜視図である。 他の複合電子部品の斜視図である。 他の複合電子部品の斜視図である。

符号の説明

１０−ＭＥＭＳ素子
１１−接合電極
１２−応力緩和層
１３−バンプ
１４−グランド電極
２０−再配線層
２１−接合電極
２２−ビアホール
２３−ビア
２４−配線
２５−外部端子用パッド
２６−接合電極
２７−バンプ
２８−キャビティ
２９−接合電極
３０−ＡＳＩＣ
３１−配線
３２−接合電極
４０−蓋基板
４１−ビアホール
４２−応力緩和層
４３−バンプ
４４−薄膜受動素子
４５−接合電極
４６−ビア
５０−樹脂
５１−ビアホール
５２−ビア
５３−バンプ
６１，６２−受動素子
６３−ワイヤ
７０−基板
８０−樹脂
８１−金属キャップ
９０−ビア
１００，１０１，１０２−電子部品
１１０，１１１−複合電子部品

Claims (14)

1. ＭＥＭＳ素子とＡＳＩＣとを備え、前記ＭＥＭＳ素子と前記ＡＳＩＣとを電気的・機械的に接続してなる電子部品において、
   前記ＭＥＭＳ素子および前記ＡＳＩＣのそれぞれは、全体に矩形の板状をなし、一方の主面に接合電極を備え、
   前記ＭＥＭＳ素子の接合電極に接合される接合電極を第１面に備え、前記ＡＳＩＣの接合電極に接続される接合電極を第１面とは反対の第２面に備え、第１面の接合電極と第２面の接合電極との間を導通させる配線を備えた再配線層を有し、
   前記ＭＥＭＳ素子と前記ＡＳＩＣとの間に前記再配線層を介在させた電子部品。
2. 前記ＡＳＩＣの実装領域は前記再配線層の領域より狭く、前記再配線層に対する前記ＡＳＩＣの実装領域外の前記再配線層の第２面に、前記ＡＳＩＣの実装高さより高い複数のバンプを備え、これらのバンプの少なくとも幾つかは前記再配線層の第１面または第２面の接合電極と電気的に導通している、請求項１に記載の電子部品。
3. 前記再配線層の前記第２面にキャビティを形成し、該キャビティの底面に前記ＡＳＩＣを実装してなる請求項２に記載の電子部品。
4. 前記キャビティの周縁部に、前記再配線層の第１面または第２面に備えた接合電極に導通する接合電極を有し、前記キャビティを覆う蓋を備え、該蓋の外面に、前記キャビティ周縁部の接合電極に導通するバンプを設けた請求項３に記載の電子部品。
5. 前記蓋の内面に、前記再配線層の第１面または第２面に備えた接合電極に導通する薄膜受動素子を形成した請求項４に記載の電子部品。
6. 前記蓋の外面に、当該蓋よりヤング率の小さな応力緩和層を設けた請求項４または５に記載の電子部品。
7. 前記ＡＳＩＣは樹脂により封止され、該樹脂に前記再配線層の第１面または第２面の接合電極と電気的に導通するビアを備え、該ビアにバンプを設けた請求項１に記載の電子部品。
8. 前記樹脂は前記バンプおよび前記ビアに比べてヤング率が小さい請求項７に記載の電子部品。
9. 前記再配線層に、前記第１面または第２面の接合電極に導通する薄膜受動素子を形成した請求項１〜８のうちいずれか１項に記載の電子部品。
10. 請求項１に記載の電子部品を、前記ＭＥＭＳ素子を実装面として基板に実装し、前記再配線層の第２面にワイヤーボンディング用パッドを形成し、該ワイヤーボンディング用パッドと前記基板上の電極との間をワイヤーボンディングしてなる複合電子部品。
11. 請求項２〜９のうちいずれか１項に記載の電子部品を、前記バンプを介して基板に実装し、該基板に前記電子部品を覆う金属キャップを取り付けてなる複合電子部品。
12. 請求項２〜９のうちいずれか１項に記載の電子部品を、前記バンプを介して基板に実装し、該基板上で前記電子部品全体を樹脂封止してなる複合電子部品。
13. 前記基板に、前記電子部品と電気的に導通する実装電極を形成するとともに、該実装電極に受動素子を実装した請求項１０〜１２のうちいずれか１項に記載の複合電子部品。
14. 前記基板の内部に、前記電子部品と電気的に導通する導体膜からなる受動素子を形成した請求項１０〜１３のうちいずれか１項に記載の複合電子部品。

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