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KR20150098694A - 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 Download PDF

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KR20150098694A
KR20150098694A KR1020140019410A KR20140019410A KR20150098694A KR 20150098694 A KR20150098694 A KR 20150098694A KR 1020140019410 A KR1020140019410 A KR 1020140019410A KR 20140019410 A KR20140019410 A KR 20140019410A KR 20150098694 A KR20150098694 A KR 20150098694A
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KR
South Korea
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oxide
layer
passivation layer
indium
pattern
Prior art date
Application number
KR1020140019410A
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English (en)
Inventor
송재원
이금희
주신
최준환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

개시된 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴 및 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴 및 상기 소스 금속 패턴을 커버하는 제1 보호막, 상기 제1 보호막 위에 배치되며 상기 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막 및 상기 제2 보호막 위에 배치된 제3 보호막을 포함하는 패시베이션층을 포함한다. 따라서, 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막을 포함하는 패시베이션층에 의해 산화물 반도체를 포함하는 액티브 패턴의 손상을 방지하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.

Description

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법{THIN FILM TRANSISTOR, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 액티브 패턴을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 산화물 반도체를 포함하는 표시 기판을 제조할 때, 박막 트랜지스터의 특성을 향상시키기 위하여 상기 박막 트랜지스터 상에 실리콘 산화물 또는 실리콘 질화물을 포함하는 패시베이션층을 이용하고 있다.
그러나, 상기 방법에 따라, 강한 세기의 플라즈마를 이용하여 형성된 상기 패시베이션층은 박막 트랜지스터의 특성을 저하시키는 원인이 된다. 따라서, 상기 패시베이션층에 의해 상기 박막 트랜지스터의 표면이 열화되어 상기 산화물 반도체의 신뢰성이 저하될 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰도가 향상된 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명은 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴 및 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴 및 상기 소스 금속 패턴을 커버하는 제1 보호막, 상기 제1 보호막 위에 배치되며 상기 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막 및 상기 제2 보호막 위에 배치된 제3 보호막을 포함하는 패시베이션층을 포함한다.
일 실시예에 따르면, 상기 제1 보호막 및 상기 제2 보호막은 실리콘 산화물을 포함하며, 상기 제3 보호막은 실리콘 질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom 이며, 상기 제2 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom일 수 있다.
일 실시예에 따르면, 상기 제1 보호막 및 상기 제2 보호막의 두께비는 1:6 내지 1:1일 수 있다.
일 실시예에 따르면, 상기 액티브 패턴은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다.
일 실시예에 따르면, 상기 소스 금속 패턴은, 금속층 및 상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함할 수 있다.
일 실시예에 따르면, 상기 소스 금속 패턴은, 상기 금속층 상부에 배치되는 상부 배리어층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 하부 배리어층은, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 또는 아연 알루미늄 산화물(ZAO)을 포함할 수 있다.
본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은, 베이스 기판 위에 배치된 게이트 전극, 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴, 상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴, 상기 드레인 전극과 전기적으로 연결되는 화소 전극 및 상기 소스 금속 패턴을 커버하는 제1 보호막, 상기 제1 보호막 위에 배치되며 상기 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막 및 상기 제2 보호막 위에 배치된 제3 보호막을 포함하는 패시베이션층을 포함한다.
일 실시예에 따르면, 상기 제1 보호막 및 상기 제2 보호막은 실리콘 산화물을 포함하며, 상기 제3 보호막은 실리콘 질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom 이며, 상기 제2 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom 일 수 있다.
일 실시예에 따르면, 상기 액티브 패턴은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다.
본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 기판 위에 산화물 반도체층을 형성한다. 상기 산화물 반도체층 위에 소스 금속층을 형성한다. 상기 소스 금속층 위에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 소스 금속층을 습식 식각하여 소스 금속 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 산화물 반도체층을 건식 식각하여 액티브 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 소스 금속 패턴을 습식 식각하여, 서로 이격되는 소스 전극 및 드레인 전극을 형성한다. 실리콘 산화물을 포함하는 제1 보호막, 상기 제1 보호막 보다 적은 수소 원자 함유량을 갖는 제2 보호막 및 실리콘 질화물을 포함하는 제3 보호막을 적층하여 패시베이션층을 형성한다.
일 실시예에 따르면, 상기 제1 보호막은 플라즈마 증착 공정에 의해 형성되며, 증착 세기는 세제곱센티미터(㎤)당 0.1와트 내지 0.3 와트일 수 있다.
일 실시예에 따르면, 상기 제2 보호막은 플라즈마 증착 공정에 의해 형성되며, 증착 세기는 세제곱센티미터(㎤)당 0.35 와트 내지 0.5 와트일 수 있다.
일 실시예에 따르면, 상기 제1 보호막 및 상기 제2 보호막이 형성될 때 아산화질소 가스가 사용될 수 있다.
일 실시예에 따르면, 상기 제1 보호막 및 상기 제2 보호막의 두께비는 1:6 내지 1:1 일 수 있다.
일 실시예에 따르면, 상기 산화물 반도체층은 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다.
일 실시예에 따르면, 상기 소스 금속층은, 금속층 및 상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함할 수 있다.
일 실시예에 따르면, 상기 금속층은 구리를 포함하며, 상기 하부 배리어층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 또는 아연 알루미늄 산화물(ZAO)을 포함할 수 있다.
이와 같은 실시예들에 따르면, 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막을 포함하는 패시베이션층에 의해 산화물 반도체를 포함하는 액티브 패턴의 손상을 방지하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 도 2의 A 부분을 부분적으로 확대하여 도시한 단면도이다.
도 4 내지 도 15는, 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
이하, 도면들을 참조하여 본 발명에 따른 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다. 도 3은 도 2의 부분적으로 확대하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(110), 박막 트랜지스터, 패시베이션층(120), 유기 절연층(130) 및 화소 전극(PE)을 포함한다. 상기박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(AP)과 접촉한다.
본 실시예에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 다층 구조를 갖는다. 예를 들어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은, 하부 배리어층(LB), 상기 하부 배리어층(LB) 위에 배치된 금속층(ML), 및 상기 금속층(ML) 위에 배치된 상부 배리어층(UB)을 포함한다. 상기 금속층(ML)은 구리 등의 금속을 포함할 수 있으며, 상기 상부 배리어층(LB) 및 상기 하부 배리어층(UB)는 전도성 산화물을 포함할 수 있다. 상기 배리어층들은 상기 금속층(ML) 및 산화물 반도체를 포함하는 상기 액티브 패턴(AP)을 보호한다. 다른 실시예에서, 상기 상부 배리어층(UB)는 생략될 수 있다.
상기 데이터 라인(DL)은 상기 소스 전극(SE)과 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다. 상기 데이터 라인(DL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 층으로부터 형성될 수 있다. 즉, 소스 금속 패턴은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 포함할 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE)을 커버하며, 상기 액티브 패턴(AP)은 상기 게이트 절연층(AP) 위에 배치된다.
도 3은 도 2의 A 부분을 부분적으로 확대하여 도시한 단면도이다.
도 2 및 도 3을 참조하면, 상기 패시베이션층(120)은 상기 박막 트랜지스터를 커버하며, 상기 패시베이션층(120)은 제1 보호막(120a), 제2 보호막(120b) 및 제3 보호막(120c)을 포함한다.
상기 제1 보호막(120a)은 상기 박막 트랜지스터를 커버한다. 상기 제1 보호막(120a)은 실리콘 산화물(SiOx)을 포함할 수 있다. 예를 들어, 상기 제1 보호막(120a)의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom일 수 있다. 상기 제1 보호막(120a)은 플라즈마 증착 방법을 통해 형성될 수 있다. 상기 제1 보호막(120a)을 형성할 때의 플라즈마 증착 세기(power)는 세제곱센티미터(㎤)당 0.1 와트(W) 내지0.3 와트일 수 있다. 상기 제1 보호막(120a)의 두께는 143Å 내지 1000Å 일 수 있다.
상기 제2 보호막(120b)은 상기 제1 보호막(120a) 위에 배치된다. 상기 제2 보호막(120b)은 실리콘 산화물(SiOx)을 포함할 수 있다. 예를 들어, 상기 제2 보호막(120b)의 세제곱센티미터(㎤)당 수소 원자 함유량은 상기 제1 보호막(120a)의 세제곱센티미터(㎤)당 수소 원자 함유량 보다 적은 값을 갖는다. 바람직하게, 상기 제2 보호막(120b)의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom일 수 있다. 상기 제2 보호막(120b)은 플라즈마 증착 방법을 통해 형성될 수 있다. 상기 제2 보호막(120b)을 형성할 때의 플라즈마 증착 세기(power)는 상기 제1 보호막(120a)을 형성할 때의 플라즈마 증착 세기보다 큰 값을 갖는다. 바람직하게, 상기 제2 보호막(120b)을 형성할 때의 플라즈마 증착 세기(power)는 세제곱센티미터(㎤)당 0.35 와트(W) 내지 0.5 와트일 수 있다. 상기 제1 보호막(120a) 및 상기 제2 보호막(120b)의 두께비는 1:6 내지 1:1 일 수 있다. 바람직하게, 상기 제2 보호막(120b)의 두께는 857Å 내지1000Å 일 수 있다.
상기 제3 보호막(120c)은 상기 제2 보호막(120b) 위에 배치된다. 상기 제3 보호막(120c)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제3 보호막(120c)의 두께는 500Å 내지 2000Å 일 수 있다.
상기 유기 절연층(130)은 상기 패시베이션층(120) 위에 배치된다. 상기 화소 전극(PE)은 상기 유기 절연층(130) 위에 배치되며, 상기 패시베이션층(120)과 상기 유기 절연층(130)에 형성된 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다.
상기 액티브 패턴(AP)은 산화물 반도체를 포함한다. 예를 들어, 상기 산화물 반도체는, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 이들은 각각 단독으로 또는 혼합되어 사용될 수 있다. 바람직하게, 상기 산화물 반도체는 인듐 갈륨 아연 산화물을 포함할 수 있다.
상기 액티브 패턴(AP)은, 상기소스 금속 패턴의 하면을 커버한다. 구체적으로, 상기 액티브 패턴(AP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 하면을 커버한다. 또한, 상기 액티브 패턴(AP)는 상기 데이터 라인(DL)의 하면도 커버할 수 있다. 도 1 내지 도 3에 도시된 것과 같이, 상기 액티브 패턴(AP)은 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 포함하는 소스 금속 패턴으로부터 수평 방향으로 돌출될 수 있다.
도 4 내지 도 15는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다. 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 상기 표시 기판 내의 박막 트랜지스터를 형성하는 과정에 대응될 수 있다.
도 4를 참조하면, 베이스 기판(100) 위에 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 상기 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 도전성 산화물층을 포함할 수 있다. 예컨대, 상기 도전성 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO), 아연 알루미늄 산화물(ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 게이트 절연층(110)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(110)은 실리콘 질화물을 포함하는 하부 절연층과 실리콘 산화물을 포함하는 상부 절연층을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(110) 위에 산화물 반도체층(140) 및 소스 금속층(150)을 형성한다. 상기 소스 금속층(150)은 차례로 적층된 하부 도전성 산화물층(152), 금속층(154) 및 상부 도전성 산화물층(156)을 포함한다.
상기 산화물 반도체층(140)은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다. 본 실시예에서, 상기 산화물 반도체층(140)은 인듐 갈륨 아연 산화물을 포함한다.
산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다.
구체적으로, 상기 산화물 반도체층(140)의 형성을 위하여, 상기 산화물 반도체층(140)과 유사한 조성을 갖는 소스가 사용될 수 있으며, 상기 소스는 스퍼터링 공정의 타겟으로 이용될 수 있다.
바람직하게, 상기 산화물 반도체층(140)을 형성한 후, 상기 산화물 반도체층(140)에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 100℃내지 약 700℃에서 이루어질 수 있으며, 바람직하게는 약 300℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층(140)의 전기적 특성이 개선될 수 있다.
상기 하부 도전성 산화물층(152) 및 상기 상부 도전성 산화물층(156)은 도전성 산화물을 포함한다. 예를 들어, 상기 도전성 산화물은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO), 아연 알루미늄 산화물(ZAO) 중 하나 이상을 포함할 수 있다.
본 실시예에서, 상기 금속층(154)은 구리를 포함할 수 있다.
도 6을 참조하면, 상기 소스 금속층(150) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 두께 구배를 갖는다. 구체적으로, 상기 제1 포토레지스트 패턴(PR1)은, 제1 두께부(TH1)와 상기 제1 두께부(TH1)보다 적은 두께를 갖는 제2 두께부(TH2)를 갖는다. 상기 제2 두께부(TH2)는 이후에 설명될 소스 전극과 드레인 전극 사이로 노출되는 액티브 패턴과 중첩한다.
상기 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 이를 노광하고, 현상함으로써 형성될 수 있으며, 상기 제1 포토레지스트 패턴(PR1)이 두께 구배를 갖도록, 슬릿, 반투과부 등을 이용한 하프톤 노광이 이용될 수 있다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 소스 금속층(150)을 식각하여, 소스 금속 패턴을 형성한다. 상기 소스 금속 패턴은 하부 도전성 산화물 패턴(252), 금속 패턴(254) 및 상부 도전성 산화물 패턴(256)을 포함한다. 상기 소스 금속 패턴의 일부는 상기 게이트 전극(GE)과 중첩하며, 일부는 데이터 라인을 형성한다. 상기 소스 금속층(150)이 식각됨에 따라, 상기 산화물 반도체층(140)이 부분적으로 노출된다.
상기 소스 금속층(150)의 식각은 식각액을 이용한 습식 식각을 통해 이루어진다. 상기 식각액은 상기 산화물 반도체층(140)을 실질적으로 식각하지 않는다.
도 8을 참조하면, 애싱(ashing) 공정 등을 통하여, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제2 두께부(TH2)가 제거되고, 제1 두께부(TH1)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 소스 금속 패턴의 상면을 부분적으로 커버함으로써, 상기 소스 금속 패턴의 상면은 부분적으로 노출된다.
도 9를 참조하면, 상기 산화물 반도체층(140)을 식각하여, 액티브 패턴(AP)을 형성한다. 상기 산화물 반도체층(140)은 건식 식각을 통해 식각된다.
상기 건식 식각을 통하여, 상기 액티브 패턴(AP)을 형성함으로써, 습식 식각을 이용하는 종래의 기술에 비하여 상기 액티브 패턴(AP)의 돌출부를 감소시킬 수 있다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여, 노출된 상기 소스 금속 패턴을 식각하여, 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 상기 액티브 패턴(AP)의 상면을 부분적으로 노출시킨다. 이에 따라, 박막 트랜지스터가 형성된다.
상기 소스 금속 패턴의 식각은, 식각액을 이용한 습식 식각을 통해 이루어질 수 있다.
상기 소스 금속 패턴을 식각하는 과정에서, 상기 소스 금속 패턴의 측면이 부분적으로 식각될 수 있으며, 이에 따라, 상기 액티브 패턴(AP)이 상기 소스 금속 패턴의 측면으로부터 돌출될 수 있다. 그러나, 상기 액티브 패턴(AP)이, 상기 소스 금속층(150)이 습식 식각된 후, 건식 식각을 통하여 형성되므로, 필요한 마스크의 수를 줄이면서도, 상기 액티브 패턴(AP)의 돌출부의 크기를 최소화할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PR2)을 제거한다.
도 12를 참조하면, 상기 박막 트랜지스터를 커버하는 패시베이션층(120)을 형성한다. 상기 패시베이션층(120)은 무기 절연 물질을 포함한다.
상기 박막 트랜지스터의 상면 전체에 제1 보호막(120a)을 형성한다. 상기 제1 보호막(120a)은 실리콘 산화물(SiOx)을 포함할 수 있다. 예를 들어, 상기 제1 보호막(120a)의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom일 수 있다. 상기 제1 보호막(120a)은 플라즈마 증착 공정을 통해 형성될 수 있다. 상기 제1 보호막(120a)을 형성할 때의 플라즈마 증착 세기(power)는 세제곱센티미터당(㎤) 0.1 와트(W) 내지 0.3 와트일 수 있다. 상기 제1 보호막(120a)의 두께는 143Å 내지 1000Å 일 수 있다.
상기 플라즈마 증착 공정은 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 포함할 수 있다.
상기 제2 보호막(120b)은 상기 제1 보호막(120a) 위에 형성된다. 상기 제2 보호막(120b)은 실리콘 산화물(SiOx)을 포함할 수 있다. 예를 들어, 상기 제2 보호막(120b)의 세제곱센티미터(㎤)당 수소 원자 함유량은 상기 제1 보호막(120a)의 세제곱센티미터(㎤)당 수소 원자 함유량 보다 적은 값을 갖는다. 바람직하게, 상기 제2 보호막(120b)의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom일 수 있다. 상기 제2 보호막(120b)은 플라즈마 증착 방법을 통해 형성될 수 있다. 상기 제2 보호막(120b)을 형성할 때의 플라즈마 증착 세기(power)는 상기 제1 보호막(120a)을 형성할 때의 플라즈마 증착 세기보다 큰 값을 갖는다. 바람직하게, 상기 제2 보호막(120b)을 형성할 때의 플라즈마 증착 세기(power)는 세제곱센티미터(㎤)당 0.35 와트(W) 내지 0.5 와트일 수 있다. 상기 제1 보호막(120a) 및 상기 제2 보호막(120b)의 두께비는 1:6 내지 1:1 일 수 있다. 바람직하게, 상기 제2 보호막(120b)의 두께는 857Å 내지 1000Å 일 수 있다.
상기 제1 보호막(120a) 및 상기 제2 보호막(120b)이 형성될 경우, 모노실란(SiH4), 아산화질소(N2O), 암모니아 (NH3) 또는 인화 수소(PH3) 가스가 사용될 수 있다. 바람직하게, 본 실시예에서, 아산화질소(N2O) 가스가 사용될 수 있다.
상기 제3 보호막(120c)은 상기 제2 보호막(120b) 위에 배치된다. 상기 제3 보호막(120c)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제3 보호막(120c)의 두께는 500Å 내지 2000Å 일 수 있다.
도 13을 참조하면, 상기 패시베이션층(120) 위에 유기 절연막(130)을 형성한다.
상기 유기 절연층(130)은 유기 물질을 포함한다. 상기 유기 절연층(130)은 상기 표시 기판의 표면을 평탄화하며, 포토레지스트 조성물을 상기 패시베이션층(120) 위에 스핀 코팅하여 형성될 수 있다. 상기 표시 기판이 컬러 필터를 포함하는 경우, 상기 유기 절연층(130) 대신에 컬러 필터가 형성될 수 있다.
다음으로, 상기 유기 절연층(130) 및 상기 패시베이션층(120)을 관통하며, 상기 드레인 전극(DE)을 노출하는 콘택홀(CH)을 형성한다.
도 14를 참조하면, 상기 유기 절연층(130) 위에 투명 도전층(160)을 형성한다. 상기 투명 도전층(160)은, 인듐-주석 산화물, 인듐-아연 산화물 등과 같은 투명 도전성 물질을 포함하며, 상기 투명 도전층(160)의 일부는 상기 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)과 접촉한다.
도 15를 참조하면, 상기 투명 도전층(160)을 패터닝하여 도 2에 도시된 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 유기 절연층(130) 위에 배치되며, 상기 패시베이션층(120)과 상기 유기 절연층(130)에 형성된 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다.
도시되지는 않았으나, 상기 화소 전극(PE) 위에는 액정을 배향하기 위한 배향막이 형성될 수 있다. 다른 실시예에서, 표시 기판은 상기 화소 전극(PE)과 전계를 형성하는 공통 전극을 더 포함할 수 있다.
본 실시예에서 설명된 표시 기판의 박막 트랜지스터는 게이트 전극이 액티브 패턴 아래에 배치되는 바텀 게이트 구조를 가지나, 다른 실시예에서는 게이트 전극이 액티브 패턴 위에 배치되는 탑 게이트 구조를 가질 수도 있다.
이와 같은 실시예들에 따르면, 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막을 포함하는 패시베이션층에 의해 산화물 반도체를 포함하는 액티브 패턴의 손상을 방지하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명에 따르면, 본 발명의 실시예들은 액정표시패널과 같은 표시장치에 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 110 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극

Claims (20)

  1. 게이트 전극;
    상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴; 및
    상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴; 및
    상기 소스 금속 패턴을 커버하는 제1 보호막, 상기 제1 보호막 위에 배치되며 상기 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막 및 상기 제2 보호막 위에 배치된 제3 보호막을 포함하는 패시베이션층을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 보호막 및 상기 제2 보호막은 실리콘 산화물을 포함하며, 상기 제3 보호막은 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 제1 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom 이며, 상기 제2 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom인 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 제1 보호막 및 상기 제2 보호막의 두께비는 1:6 내지 1:1인 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 액티브 패턴은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 소스 금속 패턴은,
    금속층; 및
    상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 소스 금속 패턴은, 상기 금속층 상부에 배치되는 상부 배리어층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제6항에 있어서, 상기 하부 배리어층은, 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 및 아연 알루미늄 산화물(ZAO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  9. 베이스 기판 위에 배치된 게이트 전극;
    상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴
    상기 액티브 패턴 상부에 배치되며, 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 소스 금속 패턴;
    상기 드레인 전극과 전기적으로 연결되는 화소 전극; 및
    상기 소스 금속 패턴을 커버하는 제1 보호막, 상기 제1 보호막 위에 배치되며 상기 제1 보호막 보다 적은 수소 함유량을 갖는 제2 보호막 및 상기 제2 보호막 위에 배치된 제3 보호막을 포함하는 패시베이션층을 포함하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 보호막 및 상기 제2 보호막은 실리콘 산화물을 포함하며, 상기 제3 보호막은 실리콘 질화물을 포함하는 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 제1 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 7*1020 내지 1.1*1021 atom 이며, 상기 제2 보호막의 세제곱센티미터(㎤)당 수소 원자 함유량은 1*1020 내지 7*1020 atom인 것을 특징으로 하는 표시 기판.
  12. 제9항에 있어서, 상기 액티브 패턴은, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 기판.
  13. 기판 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 소스 금속층을 형성하는 단계;
    상기 소스 금속층 위에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 소스 금속층을 습식 식각하여 소스 금속 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 산화물 반도체층을 건식 식각하여 액티브 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 소스 금속 패턴을 습식 식각하여, 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    실리콘 산화물을 포함하는 제1 보호막, 상기 제1 보호막 보다 적은 수소 원자 함유량을 갖는 제2 보호막 및 실리콘 질화물을 포함하는 제3 보호막을 적층하여 패시베이션층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 제1 보호막은 플라즈마 증착 공정에 의해 형성되며, 증착 세기는 세제곱센티미터(㎤)당 0.1 와트 내지0.3 와트인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제14항에 있어서, 상기 제2 보호막은 플라즈마 증착 공정에 의해 형성되며, 증착 세기는 세제곱센티미터(㎤)당 0.35 와트 내지 0.5 와트인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 제1 보호막 및 상기 제2 보호막이 형성될 때 아산화질소 가스가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제13항에 있어서, 상기 제1 보호막 및 상기 제2 보호막의 두께비는 1:6 내지 1:1인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 제13항에 있어서, 상기 산화물 반도체층은 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제13항에 있어서, 상기 소스 금속층은,
    금속층; 및
    상기 금속층 하부에 배치되어, 상기 액티브 패턴과 접촉하는 하부 배리어층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 금속층은 구리를 포함하며, 상기 하부 배리어층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 및 아연 알루미늄 산화물(ZAO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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