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KR20110093113A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

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KR20110093113A
KR20110093113A KR1020100012957A KR20100012957A KR20110093113A KR 20110093113 A KR20110093113 A KR 20110093113A KR 1020100012957 A KR1020100012957 A KR 1020100012957A KR 20100012957 A KR20100012957 A KR 20100012957A KR 20110093113 A KR20110093113 A KR 20110093113A
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KR
South Korea
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oxide semiconductor
etch stop
pattern
thin film
film transistor
Prior art date
Application number
KR1020100012957A
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English (en)
Inventor
윤필상
김기원
류혜영
이우근
최승하
윤재형
정경재
이영욱
이제훈
윤갑수
김도현
양동주
최영주
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

공정 중에 산화물 반도체 패턴의 열화가 발생하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판, 상기 절연 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 위에 배치된 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴, 상기 식각 방지 패턴 상에 형성된 소스 전극 및 드레인 전극을 포함하되, 상기 식각 방지 패턴의 모든 측면은 상기 산화물 반도체 패턴의 측면의 안쪽에 위치한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor array substrate and method of fabricating the same}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 공정 중에 산화물 반도체 패턴의 열화가 발생하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 이러한 박막 트랜지스터는 게이트 전극과 소스 전극 및 드레인 전극 사이에 형성된 액티브층을 포함한다. 이때, 박막 트랜지스터에 포함되는 액티브층은 비정질 실리콘층이 주로 사용되고 있다. 최근에는 표시 장치가 대형화됨에 따라 고성능의 소자가 필요하게 되어 산화물 반도체가 크게 주목 받고 있다.
산화물 반도체를 이용하여 박막 트랜지스터를 제작하는 경우, 에칭 공정과 증착 과정에서 산화물 반도체층의 열화가 발생하는 문제가 있다. 이에, 산화물 반도체층의 열화를 방지하면서, 마스크 공정이 추가되지 않는 구조와 방법이 필요하게 되었다.
본 발명이 해결하고자 하는 과제는, 공정 중에 산화물 반도체 패턴의 열화가 발생하는 것을 방지할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 공정 중에 산화물 반도체 패턴의 열화가 발생하는 것을 방지할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판은, 절연 기판, 상기 절연 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 위에 배치된 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴, 상기 식각 방지 패턴 상에 형성된 소스 전극 및 드레인 전극을 포함하되, 상기 식각 방지 패턴의 모든 측면은 상기 산화물 반도체 패턴의 측면의 안쪽에 위치한다.
상기 다른 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 절연막, 산화물 반도체층 및 식각 방지막을 차례로 적층하고, 동일 마스크를 이용하여 상기 산화물 반도체층 및 상기 식각 방지막을 패터닝하여 산화물 반도체 패턴과 식각 방지 패턴을 형성하고, 상기 산화물 반도체 패턴 및 상기 식각 방지 패턴 상에 서로 분리되어 형성된 소스 전극 및 드레인 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A' 선을 따라 절단한 단면도이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 9는 도 8의 박막 트랜지스터 기판을 B-B'선을 따라 절단한 단면도이다.
도 10 내지 도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 기판을 A-A' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(24)을 포함한다.
그리고 절연 기판(10) 위에는 스토리지 전압을 전달하는 스토리지 배선(28, 29)이 형성되어 있다. 스토리지 배선(28, 29)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지선(28)과, 스토리지선(28)으로부터 분지되어 데이터선(62)과 평행하게 연장된 스토리지 전극(29)을 포함한다.
스토리지 전극(29)은 데이터선(62)을 따라 형성된 사각 링(ring) 형태로 형성될 수 있다. 즉, 스토리지 전극(29)의 중심부에는 개구 영역이 형성되어 데이터선(62)이 위치하며, 스토리지 전극(29)의 링부분은 화소 전극(80)과 적어도 일부가 중첩한다.
스토리지 전극(27)은 후술할 화소 전극(80)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 또한, 스토리지 전극(29)은 화소 전극(80)과 데이터선(62) 사이의 커플링을 방지할 수 있는 차단 전극 역할을 할 수 있다.
스토리지 전극(29) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(80)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(29) 및 스토리지선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24) 및 스토리지 배선(28, 29)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10) 및 게이트 배선(22, 24)의 위에는 게이트 절연막(32)이 형성되 있다. 게이트 절연막(32)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON), 등으로 형성될 수 있다. 일 실시예에 따르면, 게이트 절연막(32)는 질화 규소(SiNx) 및 산화 규소(SiOx)의 이중막 구조를 포함할 수 있으며, 하부층은 질화 규소(SiNx), 상부층은 산화 규소(SiOX)를 포함할 수 있다. 한편, 게이트 절연막(32)은 막질의 특성을 향상시키기 위하여 3족 원소 또는 5족 원소 등을 도핑하여 사용할 수 있다.
게이트 절연막(32) 위에는 산화물 반도체 패턴(42)이 형성되어 있다. 산화물 반도체 패턴(42)은 박막 트랜지스터의 채널 영역을 형성한다. 채널 영역은 게이트 전극과 중첩되어 있는 산화물 반도체 패턴(42)에 의해 형성된다. 이와 같은, 산화물 반도체 패턴(42)은 후술할 데이터선(62) 및 식각 방지 패턴(52)과 완전히 중첩되도록 형성된다.
산화물 반도체 패턴(42)은 예를 들어, AxBxOx 또는 AxBxCxOx로 표현되는 화학식을 갖는 화합물을 포함한다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, 또는 Hf를 포함한다. X는 O이 아니며, A, B, C, 및 D는 서로 다르다. 또 다른 실시예에 따르면, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도로 뛰어난 반도체 특성을 갖고 있다.
산화물 반도체 패턴(42) 상에는 식각 방지 패턴(52)이 형성되어 있다. 식각 방지 패턴(52)은 후속하는 에칭공정이나 증착공정시 플라즈마(plasma), 애칭액 또는 애칭 가스에 의해 산화물 반도체 패턴(42)이 손상되는 것을 방지한다. 산화물 반도체 패턴(42)은 플라즈마, 애칭액 또는 애칭 가스 등에 손상을 받으면, 박막 트랜지스터의 성능이 크게 저하될 수 있다. 따라서, 식각 방지 패턴(52)은 산화물 반도체 패턴(42)을 덮는 구조로 형성되어, 후속하는 공정에서 노출되는 플라즈마, 애칭액 또는 애칭 가스 등으로부터 보호될 수 있다.
식각 방지 패턴(52)은 산화물 반도체 패턴(42) 상에 형성되며, 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 산화물 반도체 패턴(42)이 채널 영역에서 노출되는 것을 방지하기 위해, 채널 영역과 중첩되는 영역에 채널 영역보다 넓게 형성될 수 있다. 한편, 식각 방지 패턴(52)은 SiOx 또는 SiNx 로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
산화물 반도체 패턴(42)은 박막 트랜지스터의 채널 영역을 제외하고는 데이터 배선(62, 65, 66)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 이는 산화물 반도체 패턴(42)과 데이터 배선(62, 65, 66)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다.
게이트 절연막(32), 산화물 반도체 패턴(42) 및 식각 방지 패턴(52) 위에는 데이터 배선(62, 65, 66)이 형성되어 있다. 데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 반도체 패턴(42)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(24) 또는 박막 트랜지스터의 채널 영역을 중심으로 소스 전극(65)과 대향하도록 산화물 반도체 패턴(42) 및 식각 방지 패턴(52)의 상부에 형성되어 있는 드레인 전극(66)을 포함한다.
식각 방지 패턴(52)은 소스 전극(65) 및 드레인 전극(66) 사이로 적어도 일부가 노출된다. 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66)의 하부에는 산화물 반도체 패턴(42)이 배치된다. 즉, 산화물 반도체 패턴(42)은 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66)과 완전히 중첩된다. 전술한 바와 같이, 소스 전극(65) 및 드레인 전극(66)은 채널 영역과 중첩된 분리 영역을 제외하고는 산화물 반도체 패턴(42)과 실질적으로 동일하다.
식각 방지 패턴(52)의 모든 측면은 산화물 반도체 패턴(42)의 측면의 안쪽에 위치할 수 있다.
이러한 데이터 배선(62, 65, 66)은 산화물 반도체 패턴(42)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 데이터 배선(62, 65, 66)이 산화물 반도체 패턴(42)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 이루어질 수 있다.
산화물 반도체 패턴(42)과 오믹 콘택을 이루기 위하여 데이터 배선(62, 65, 66)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다.
한편 산화물 반도체 패턴(42)은 Al, Cu, Ag 등의 금속과 직접 접촉할 경우 상호간의 반응 내지는 확산에 의해 이들 금속을 데이터 배선(62, 65, 66)으로 채용한 산화물 박막 트랜지스터의 특성 및/또는 화소 전극(80)으로 일반적으로 사용되는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과의 오믹 콘택 특성이 나빠질 수 있다. 따라서, 데이터 배선(62, 65, 66)을 이중막 또는 삼중막 구조로 형성할 수 있다.
데이터 배선(62, 65, 66)으로 Al 또는 Al에 Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag 등이 함유된 합금을 적용할 경우, Al 또는 Al 합금의 상부 및/또는 하부에 이종막이 적층된 다층막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막이 적용될 수 있다. 합금으로 표시된 물질들에는 Mo, W, Nb, Zr, V, O, N 등이 첨가되어 있을 수 있다.
한편 데이터 배선(62, 65, 66)으로 Cu 또는 Cu 합금을 적용할 경우에는, 데이터 배선(62, 65, 66)과 화소 전극(80)과의 오믹 콘택 특성은 큰 문제가 없기 때문에 데이터 배선(62, 65, 66)으로 Cu 또는 Cu 합금막과 산화물 반도체층(40)의 사이에 Mo, Ti 또는 Ta를 포함하는 막이 적용된 이중막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막이 적용될 수 있다.
데이터 배선(62, 65, 66) 및 이에 의해 노출된 식각 방지 패턴(52) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 게이트 절연막(32)과 마찬가지로, 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON), 등으로 형성될 수 있다. 일 실시예에 따르면, 질화 규소(SiNx) 및 산화 규소(SiOx)를 포함하는 이중층을 포함할 수 있다.
보호막(70)에는 컨택홀(75)이 형성되어 있다. 보호막(70) 위에는 컨택홀(75)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(80)이 형성되어 있다. 화소 전극(80)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(80)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(80)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 3 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 1 및 도 3에 도시된 바와 같이, 절연 기판(10) 위에 게이트 전극(24)을 형성한다. 도 3에 도시되지는 않았으나, 게이트선(22), 스토리지선(28) 및 스토리지 전극(29)은 게이트 전극(24)과 동일 마스크 공정으로 함께 형성된다.
구체적으로, 절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱으로 이루어질 수 있다.
게이트 배선(22, 24)을 형성하기 위해, 먼저 절연 기판(10) 상에 게이트 배선용 도전막을 형성한다. 이와 같은 게이트 배선용 도전막은 스퍼터링(sputtering) 방법을 이용할 수 있다. 이때, 절연 기판(10)으로 열에 취약한 소다석회유리를 사용하는 경우, 저온 스퍼터링 방식을 이용할 수 있다.
이어서, 게이트 배선용 도전막을 습식 식각 또는 건식 식각을 이용하여 패터닝하여 게이트 배선(22, 24)을 형성한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 1 및 도 4를 참조하면, 게이트 배선(22, 24) 상에 게이트 절연막(32), 산화물 반도체층(40) 및 식각 방지 패턴(52)이 순차적으로 형성된다.
구체적으로, 절연 기판(10)과 게이트 배선(22, 24) 위에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 게이트 절연막(30)을 형성한다. 게이트 절연막(32)은 절연 기판(10)의 전면에 형성된다.
이어서, 게이트 절연막(32) 상에 스퍼터링 방법 등을 이용하여 산화물 반도체 물질을 전체적으로 형성하여 산화물 반도체층(40)을 형성한다.
이어서, 산화물 반도체층(40) 상에 식각 방지막을 형성한다. 식각 방지막은 화학 기상 증착(chemical vapor deposition, CVD) 등의 방법으로 산화물 반도체층(40)의 전체면에 형성된다.
식각 방지막을 건식 식각 등의 방법으로 패터닝하여 식각 방지 패턴(52)을 형성한다. 이때, 식각 가스로는 CF3, CHF6, Cl2가 사용될 수 있다.
이어서, 도 1 및 도 5를 참조하면, 게이트 절연막(32) 상에 산화물 반도체 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
구체적으로, 산화물 반도체층(40) 및 식각 방지 패턴(52) 위에 예를 들어 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66)을 형성한다.
산화물 반도체층(40) 및 식각 방지 패턴(52) 상에 데이터 배선용 도전층을 형성하고, 데이터 배선용 도전층과 산화물 반도체층(40)을 예를 들어, 습식 식각 방법으로 동시에 식각하여 데이터 배선(62, 65, 66)과 산화물 반도체 패턴(42)을 형성한다.
소스 전극(65) 및 드레인 전극(66)은 게이트 전극(24)을 중심으로 양쪽으로 분리되어 형성되며, 소스 전극(65) 및 드레인 전극(66)이 분리된 영역에는 식각 방지 패턴(52)이 노출된다. 데이터 배선(62, 65, 66) 및 산화물 반도체 패턴(42)을 형성하기 위한 습식 식각 공정을 과정에서, 식각액에 저항성이 강한 게이트 절연막(32)과 식각 방지 패턴(52)은 손상이 발생되지 않는다. 따라서, 식각 방지 패턴(52) 하부의 산화물 반도체 패턴(42)은 손상으로부터 보호된다.
이어서, 도 6에 도시된 바와 같이 PECVD 또는 반응성 스퍼터링 등을 이용하여 보호막(70)을 형성한다. 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극(66)의 일부를 드러내는 컨택홀(75)을 형성한다.
이어서, 도 2를 참조하면, 보호막(70) 상에 데이터 배선(62, 65, 66)의 일부와 연결되는 화소 전극용 도전막을 형성한다. 이러한 화소 전극용 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극용 도전막은 컨택홀(75)을 통해 드레인 전극(66)과 연결된다.
화소 전극용 도전막을 패터닝하여 화소 전극(80)을 형성한다.
이상의 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다.
이하, 도 7을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 기판(1a)은 상기 제1 실시예에 따른 박막 트랜지스터 기판(1)의 보호막(70) 대신에 컬러 필터(71R, 71G)가 형성되는 COA(colorfilter on array) 구조를 이룬다.
전술한 바와 같이, 박막 트랜지스터 기판(1a)은 게이트 절연막(32) 상에 산화물 반도체 패턴(42)을 포함하고 산화물 반도체 패턴(42) 상에 식각 방지 패턴(52)을 포함한다. 이와 같은 식각 방지 패턴(52)은 소스 전극(65)과 드레인 전극(66) 사이로 산화물 반도체 패턴(42)이 노출되는 것을 방지한다.
식각 방지 패턴(52)은 산화물 반도체 패턴(42)이 외부의 다른 물질과 접촉하는 것을 방지하게 되면서, 게이트 절연막(32), 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66) 상에 보호막을 제거할 수 있다. 따라서, 보호막 대신에 컬러 필터(71R, 71G)를 형성하거나, 유기막으로 형성할 수 있다. 이와 같이, 게이트 절연막(32), 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66) 상에 컬러 필터(71R, 71G)나 유기막을 형성하더라도 산화물 반도체 패턴(42)이 손상되는 것을 방지할 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 상세히 설명한다. 도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 9는 도 8의 박막 트랜지스터 기판을 B-B'선을 따라 절단한 단면도이다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판(1b)은 산화물 반도체 패턴(42a)이 데이터 배선(62, 65, 66)과 실질적으로 동일하게 형성되지 않는다.
구체적으로 설명하면, 산화물 반도체 패턴(42a)과 데이터 배선(62, 65, 66)은 동일한 마스크를 이용하여 동시에 식각되지 않기 때문에, 서로 형상이 동일하지 않다. 산화물 반도체 패턴(42a)은 게이트 전극(24) 상에 중첩되도록 형성되며, 산화물 반도체 패턴(42a) 상에는 식각 방지 패턴(52a)이 형성된다.
산화물 반도체 패턴(42a)의 측면과 연결된 상부 표면의 일부는 소스 전극(65) 및 드레인 전극(66)과 접촉할 수 있다.
식각 방지 패턴(52a)은 산화물 반도체 패턴(42a) 중 적어도 일부분이 소스 전극(65) 및 드레인 전극(66)과 각각 접할 수 있도록 산화물 반도체 패턴(42a) 보다 적어도 일측이 좁게 형성될 수 있다.
구체적으로, 식각 방지 패턴(52a)의 모든 측면은 산화물 반도체 패턴(42a)의 측면의 안쪽에 위치할 수 있다. 게이트 절연막(32)의 두께는 산화물 반도체 패턴(42a)과 중첩되는 영역에서 더 두꺼울 수 있다.
소스 전극(65) 및 드레인 전극(66)은 산화물 반도체 패턴(42a) 측면의 적어도 일부를 덮고, 게이트 절연막(32)은 산화물 반도체 패턴(42)과 중첩되는 영역에서 단차를 가질 수 있다.
이 밖의 산화물 반도체 패턴(42a) 및 식각 방지 패턴(52a)의 구성 물질 등은 전술한 제1 실시예의 박막 트랜지스터 표시판(1)과 동일하다.
이하, 도 8 내지 도 14를 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 관하여 상세히 설명한다. 도 10 내지 도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 8 및 도 10에 도시된 바와 같이, 절연 기판(10) 위에 게이트 전극(24), 게이트 절연 물질층(30), 산화물 반도체층(40) 및 식각 방지막(50)을 형성한다. 도 10에 도시되지는 않았으나, 게이트선(22), 스토리지선(28) 및 스토리지 전극(29)은 게이트 전극(24)과 동일 마스크 공정으로 함께 형성된다.
구체적으로, 절연 기판(10) 상에 게이트 배선용 도전막을 형성한다. 이와 같은 게이트 배선용 도전막은 스퍼터링(sputtering) 방법을 이용할 수 있다. 이때, 절연 기판(10)으로 열에 취약한 소다석회유리를 사용하는 경우, 저온 스퍼터링 방식을 이용할 수 있다.
이어서, 게이트 배선용 도전막을 습식 식각 또는 건식 식각을 이용하여 패터닝하여 게이트 배선(22, 24)을 형성한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 절연 기판(10)과 게이트 배선(22, 24) 위에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 게이트 절연막(32)을 형성한다. 게이트 절연막(32)은 절연 기판(10)의 전체면에 형성된다.
이어서, 게이트 절연 물질층(30) 상에 스퍼터링 방법 등을 이용하여 산화물 반도체 물질을 전체적으로 형성하여 산화물 반도체층(40)을 형성한다.
이어서, 산화물 반도체층(40) 상에 식각 방지막(50)을 형성한다. 식각 방지막(50)은 화학 기상 증착(chemical vapor deposition, CVD) 등의 방법으로 산화물 반도체층(40)의 전체면에 형성된다. 이어서, 도 8 및 도 11를 참조하면, 게이트 절연 물질층(30) 상에 산화물 반도체 패턴(42a) 및 제1 식각 방지 패턴(51)을 형성한다.
구체적으로 설명하면, 먼저, 식각 방지막(50) 상에 마스크(99a)를 형성한다.
마스크(99a)를 이용하여 산화물 반도체층(40) 상의 식각 방지막(50)를 식각하여 제1 식각 방지 패턴(51)을 형성한다. 이때, 식각 방지막(50)은 CF3, CHF6, Cl2를 식각 가스로 하여 건식 식각 방법으로 식각될 수 있다.
이어서, 습식 식각 등을 이용하여 산화물 반도체층(40)을 식각하여 산화물 반도체 패턴(42a)을 형성한다. 습식 식각을 이용하였기 때문에, 제1 식각 방지 패턴(51)의 하부에 언더컷(undercut) 영역(U)이 형성될 수 있다. 이 때, 도 11에 도시된 것과 같이, 산화물 반도체 패턴(42a)의 폭은 제1 식각 방지 패턴(51)의 폭보다 작을 수 있다. 예를 들어, 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.
이어서, 도 8 및 도 12를 참조하면, 제1 식각 방지 패턴(51)과 게이트 절연 물질층(30)을 건식 식각하여 제2 식각 방지 패턴(52a)과 게이트 절연막(32)을 형성한다.
건식 식각이 진행되면서, 마스크(99a)의 일부(특히, 가장자리(edge) 부분)이 줄어들면서 마스크(99b)가 형성된다. 제1 식각 방지 패턴(51)의 가장자리가 노출된다. 따라서, 제1 식각 방지 패턴(51)의 가장자리도 식각되면서, 제2 식각 방지 패턴(52a)가 형성된다. 이 때, 도 12에 도시된 것과 같이, 제2 식각 방지 패턴(52a)의 폭은 산화물 반도체 패턴(42a)의 폭보다 작을 수 있다. 이러한 구조를 통해서, 산화물 반도체 패턴(42a)과 소스 전극(도 14의 65 참조)/드레인 전극(도 14의 66 참조)의 접촉 면적을 증가시킬 수 있다.
또한, 건식 식각 과정에서, 게이트 절연 물질층(30)도 전체적으로 다운 사이징되면서, 게이트 절연막(32)이 형성된다. 이때, 게이트 절연막(32)은 산화물 반도체 패턴(42a)과 중첩되는 부분에 단차가 발생될 수 있다.
예를 들어, 식각 공정은 SF6(Sulfur Hexafluoride gas), Cl2(Chlorine gas)의 혼합 가스를 사용하나, 이에 한정되는 것은 아니다.
여기서, 도 11 및 도 12를 통해서 설명한 것과 같이, 제2 식각 방지 패턴(52a)과 산화물 반도체 패턴(42a)을 형성하는 것은 하나의 마스크(예를 들어, 포토 레지스트 패턴)를 이용하여 이루어지는 공정일 수 있다. 즉, 도 10의 결과물 상에 마스크를 형성하고, 건식 식각, 습식 식각, 건식 식각을 순차적으로 진행하여 제2 식각 방지 패턴(52a)과 산화물 반도체 패턴(42a)를 형성한다.
한편, 도면을 이용하여 설명하지는 않았으나, 제2 식각 방지 패턴(52a)을 형성하기 위하여, 하프톤 마스크 또는 슬릿 마스크를 이용할 수 있다. 하프톤 마스크 또는 슬릿 마스크는 부분적으로 노광량을 조절할 수 있는 마스크를 말한다. 예를 들어, 도 10의 결과물 상에 마스크를 형성하고, 마스크 중에서 제1 식각 방지 패턴(51a)의 가장자리에 대응하는 영역은 부분 노광할 수 있다. 하프톤 마스크 또는 슬릿 마스크를 사용하면, 좀 더 세밀하게 제2 식각 방지 패턴(52a)의 크기나 폭을 조절할 수 있다.
이어서, 도 13을 참조하면, 산화물 반도체 패턴(42a) 및 제2 식각 방지 패턴(52a) 위에 예를 들어 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66)을 형성한다.
산화물 반도체 패턴(42a) 및 제2 식각 방지 패턴(52a) 상에 데이터 배선용 도전층을 형성하고, 데이터 배선용 도전층을 예를 들어, 습식 식각 방법으로 식각하여 데이터 배선(62, 65, 66)을 형성한다.
소스 전극(65) 및 드레인 전극(66)은 게이트 전극(24)을 중심으로 양쪽으로 분리되어 형성되며, 소스 전극(65) 및 드레인 전극(66)이 분리된 영역에는 제2 식각 방지 패턴(52a)이 노출된다. 데이터 배선(62, 65, 66)을 형성하기 위한 습식 식각 공정을 과정에서, 식각액에 저항성이 강한 게이트 절연막(32)과 제2 식각 방지 패턴(52a)은 손상이 발생되지 않는다. 따라서, 제2 식각 방지 패턴(52a) 하부의 산화물 반도체 패턴(42a)은 손상으로부터 보호된다.
이어서, 도 14에 도시된 바와 같이 PECVD 또는 PVD(예를 들어, 반응성 스퍼터링(reactive sputtering)) 등을 이용하여 보호막(70) 을 형성한다. 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극(66)의 일부를 드러내는 컨택홀(75)을 형성한다.
이어서, 도 9를 참조하면, 보호막(70) 상에 데이터 배선(62, 65, 66)의 일부와 연결되는 화소 전극용 도전막을 형성한다. 이러한 화소 전극용 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극용 도전막은 컨택홀(75)을 통해 드레인 전극(66)과 연결된다.
화소 전극용 도전막을 패터닝하여 화소 전극(80)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 22: 게이트선
24: 게이트 전극 28: 스토리지선
29: 스토리지 전극 32: 게이트 절연막
42: 산화물 반도체 패턴 52: 식각 방지 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 70: 보호막
75: 컨택홀 80: 화소 전극

Claims (17)

  1. 절연 기판;
    상기 절연 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 배치된 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴;
    상기 식각 방지 패턴 상에 형성된 소스 전극 및 드레인 전극을 포함하되,
    상기 식각 방지 패턴의 모든 측면은 상기 산화물 반도체 패턴의 측면의 안쪽에 위치하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 산화물 반도체 패턴 측면의 적어도 일부를 덮고, 상기 게이트 절연막은 상기 산화물 반도체 패턴과 중첩되는 영역에서 단차를 갖는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 산화물 반도체 패턴은 하기 화학식1로 이루어진 화합물을 포함하고,
    화학식 1은 AxBxCxOx,
    A는 Zn 또는 Cd,
    B는 Ga, Sn, 또는 In,
    C는 Zn, Cd, Ga, In, 또는 Hf를 포함하고,
    X는 0이 아닌 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 산화물 반도체 패턴의 측면과 연결된 상부 표면의 일부는 상기 소스 전극 및 상기 드레인 전극과 접촉하는 박막 트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 식각 방지 패턴은 SiOx 또는 SiNx 로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 게이트 절연막의 두께는 상기 산화물 반도체 패턴과 중첩되는 영역에서 더 두꺼운 박막 트랜지스터 기판.
  7. 절연 기판 상에 게이트 절연막, 산화물 반도체층 및 식각 방지막을 차례로 적층하고,
    동일 마스크를 이용하여 상기 산화물 반도체층 및 상기 식각 방지막을 패터닝하여 산화물 반도체 패턴과 식각 방지 패턴을 형성하고,
    상기 산화물 반도체 패턴 및 상기 식각 방지 패턴 상에 서로 분리되어 형성된 소스 전극 및 드레인 전극을 형성하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7 항에 있어서,
    상기 산화물 반도체 패턴과 상기 식각 방지 패턴을 형성하는 단계는
    상기 식각 방지막 위에 식각 마스크를 형성하고,
    상기 식각 마스크를 이용하여 상기 식각 방지막을 식각하고,
    상기 식각 방지막 하부의 상기 산화물 반도체층을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8 항에 있어서,
    상기 식각 방지막의 식각은 건식 식각법을 이용한 제1 식각 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 건식 식각법은 CF6, CHF6, 또는 Cl2 기체를 사용하는 박막 트랜지스터 기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 산화물 반도체의 식각은 습식 식각법을 이용하는 박막 트랜지스터 제조 방법
  12. 제11 항에 있어서,
    상기 습식 식각법은 인산, 질산, 또는 초산을 사용하는 박막 트랜지스터 제조 방법.
  13. 제11 항에 있어서,
    상기 식각 방지막의 식각은 건식 식각법을 이용한 제2 식각 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 식각막은 SiOx 또는 SiNx를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 식각 단계 동안, 상기 게이트 절연막의 일부가 식각되어 제거되는 박막 트랜지스터 기판의 제조 방법
  16. 제7 항에 있어서,
    상기 산화물 반도체 패턴은 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 컬러 필터 또는 유기막을 형성하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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