JPH05216069A - アクティブマトリックス液晶ディスプレイの下基板の製造方法 - Google Patents
アクティブマトリックス液晶ディスプレイの下基板の製造方法Info
- Publication number
- JPH05216069A JPH05216069A JP5300592A JP5300592A JPH05216069A JP H05216069 A JPH05216069 A JP H05216069A JP 5300592 A JP5300592 A JP 5300592A JP 5300592 A JP5300592 A JP 5300592A JP H05216069 A JPH05216069 A JP H05216069A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- source
- liquid crystal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 液晶ディスプレイの下基板であるＴＦＴアレ
イのソース・ドレイン電極の断線を防止し、断線による
表示品質低下のない優れたアクティブマトリックス液晶
ディスプレイの下基板を得る。 【構成】 透光性絶縁基板上にゲート電極、ゲート絶縁
膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモルフ
ァスシリコンオーミック層、ソース・ドレイン電極、中
間絶縁膜、表示用透明電極、表面保護膜を含むアモルフ
ァスシリコン薄膜トランジスタアレイを有するアクティ
ブマトリックス液晶ディスプレイの下基板の製造方法に
おいて、ソース・ドレイン電極を高融点金属のＣｒ膜３
５，４１と配線用Ａｌ膜３６，４２からなる第１のソー
ス・ドレイン電極と、高融点金属のＣｒ膜３７，４３と
配線用Ａｌ膜３８，４４からなる第２のソース・ドレイ
ン電極とで形成するようにしたものである。
イのソース・ドレイン電極の断線を防止し、断線による
表示品質低下のない優れたアクティブマトリックス液晶
ディスプレイの下基板を得る。 【構成】 透光性絶縁基板上にゲート電極、ゲート絶縁
膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモルフ
ァスシリコンオーミック層、ソース・ドレイン電極、中
間絶縁膜、表示用透明電極、表面保護膜を含むアモルフ
ァスシリコン薄膜トランジスタアレイを有するアクティ
ブマトリックス液晶ディスプレイの下基板の製造方法に
おいて、ソース・ドレイン電極を高融点金属のＣｒ膜３
５，４１と配線用Ａｌ膜３６，４２からなる第１のソー
ス・ドレイン電極と、高融点金属のＣｒ膜３７，４３と
配線用Ａｌ膜３８，４４からなる第２のソース・ドレイ
ン電極とで形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶ディスプレイの下基板の製造方法に関するもので
ある。
ス液晶ディスプレイの下基板の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、アモルファス（非晶質）シリコン
（ａ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ）を内
蔵した従来のアクティブマトリックス液晶ディスプレイ
は以下のようにして製造していた。図３はかかる従来の
アクティブマトリックス液晶ディスプレイの断面図であ
る。
（ａ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ）を内
蔵した従来のアクティブマトリックス液晶ディスプレイ
は以下のようにして製造していた。図３はかかる従来の
アクティブマトリックス液晶ディスプレイの断面図であ
る。
【０００３】この図に示すように、まず、アクティブマ
トリックス液晶ディスプレイの下基板となるａ−ＳｉＴ
ＦＴ基板は、ガラス基板１の上に、クロム（Ｃｒ），ニ
クロム（ＮｉＣｒ），タンタル（Ｔａ）よりなる金属層
を、スパッタまたは蒸着により、０．１〜０．３μｍ程
度成膜し、その後、ホトリソエッチングにより、所定の
形状に加工することでゲート電極２を形成する。
トリックス液晶ディスプレイの下基板となるａ−ＳｉＴ
ＦＴ基板は、ガラス基板１の上に、クロム（Ｃｒ），ニ
クロム（ＮｉＣｒ），タンタル（Ｔａ）よりなる金属層
を、スパッタまたは蒸着により、０．１〜０．３μｍ程
度成膜し、その後、ホトリソエッチングにより、所定の
形状に加工することでゲート電極２を形成する。
【０００４】そして、ＮＨ3 とＳｉＨ4 ガスを主成分と
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜３と島状の半導体層４を形成する。
ゲート絶縁膜３はエッチングせずに、基板全面に残す。
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜３と島状の半導体層４を形成する。
ゲート絶縁膜３はエッチングせずに、基板全面に残す。
【０００５】次に、Ａｌ、Ｃｒ、ＮｉＣｒ等よりなる金
属層を、スパッタ又は蒸着により、０．３〜１．０μｍ
程度成膜し、それを所定の形状に加工することにより、
ソース電極５及びドレイン電極６を形成する。その後、
チャネル層上の不要なｎ+ ａ−Ｓｉ層をＣＦ4 ＋Ｏ2 ガ
スを主成分とするリアクティブ方式（ＲＩＥ法）等のド
ライエッチングで除去する。そしてＰＣＶＤ法により、
シリコン窒化膜（ＳｉＮｘ）等からなる中間絶縁膜７を
形成する。
属層を、スパッタ又は蒸着により、０．３〜１．０μｍ
程度成膜し、それを所定の形状に加工することにより、
ソース電極５及びドレイン電極６を形成する。その後、
チャネル層上の不要なｎ+ ａ−Ｓｉ層をＣＦ4 ＋Ｏ2 ガ
スを主成分とするリアクティブ方式（ＲＩＥ法）等のド
ライエッチングで除去する。そしてＰＣＶＤ法により、
シリコン窒化膜（ＳｉＮｘ）等からなる中間絶縁膜７を
形成する。
【０００６】その後、ソース電極５と、次に形成する透
明電極ＩＴＯ膜との導通のためのコンタクトホール８を
中間絶縁膜７の所定部分に形成する。そして、ＩＴＯ膜
をスパッタ又は蒸着により０．１μｍ程度基板全面に成
膜する。そして、加工により所定の形状に形成すること
により、表示用電極となる透明電極９を形成する。最後
に、窒化シリコン膜（ＳｉＮｘ）１０を、所定の領域に
ＰＣＶＤ法と加工により形成し、表面保護膜とする。
明電極ＩＴＯ膜との導通のためのコンタクトホール８を
中間絶縁膜７の所定部分に形成する。そして、ＩＴＯ膜
をスパッタ又は蒸着により０．１μｍ程度基板全面に成
膜する。そして、加工により所定の形状に形成すること
により、表示用電極となる透明電極９を形成する。最後
に、窒化シリコン膜（ＳｉＮｘ）１０を、所定の領域に
ＰＣＶＤ法と加工により形成し、表面保護膜とする。
【０００７】以上の透明電極と、ａ−ＳｉＴＦＴとを２
次元的に配置することで、液晶用ａ−ＳｉＴＦＴアレイ
基板が完成する。以下図示せず。このＴＦＴアレイ基板
上に膜厚０．１μｍのポリイミドよりなる有機膜を形成
し、ラビング処理することで、配向処理膜を形成する。
その後、セル間隔を均一に形成、保持するために直径３
〜１０μｍのスペーサを配向処理膜上に散布することで
下基板が完成する。
次元的に配置することで、液晶用ａ−ＳｉＴＦＴアレイ
基板が完成する。以下図示せず。このＴＦＴアレイ基板
上に膜厚０．１μｍのポリイミドよりなる有機膜を形成
し、ラビング処理することで、配向処理膜を形成する。
その後、セル間隔を均一に形成、保持するために直径３
〜１０μｍのスペーサを配向処理膜上に散布することで
下基板が完成する。
【０００８】一方、上基板（対向電極側）は、ガラス１
２の上に光の漏れを防止してコントラストを向上させる
ためのブラックマトリックス層１３を形成する。次に、
印刷または電着等と加工により着色層１４を形成する。
この上に平坦化層１５を形成後、対向電極として膜厚
０．１μｍ程度のＩＴＯ膜よりなる対向透明電極１６を
スパッタ又は、蒸着と加工により所定の形状に形成す
る。更に、この対向透明電極１６上に膜厚０．１μｍ程
度のポリイミドよりなる有機膜を形成し、ラビング処理
することで、配向処理膜１７を形成する。更に、高分子
材料絶縁材料（エポキシ系等の材料）にスペーサを混入
させた材料を用いた厚膜のスクリーン印刷法により、膜
厚５〜２０μｍのシール層１８を所定のパターンで形成
することで上基板が完成する。
２の上に光の漏れを防止してコントラストを向上させる
ためのブラックマトリックス層１３を形成する。次に、
印刷または電着等と加工により着色層１４を形成する。
この上に平坦化層１５を形成後、対向電極として膜厚
０．１μｍ程度のＩＴＯ膜よりなる対向透明電極１６を
スパッタ又は、蒸着と加工により所定の形状に形成す
る。更に、この対向透明電極１６上に膜厚０．１μｍ程
度のポリイミドよりなる有機膜を形成し、ラビング処理
することで、配向処理膜１７を形成する。更に、高分子
材料絶縁材料（エポキシ系等の材料）にスペーサを混入
させた材料を用いた厚膜のスクリーン印刷法により、膜
厚５〜２０μｍのシール層１８を所定のパターンで形成
することで上基板が完成する。
【０００９】上下の基板が完成したら、シール層を挟ん
で、シール層により上下基板を位置合わせし、貼り合わ
せ、加圧固定し、シール層を加熱硬化させる。更に、シ
ール層の内側を真空脱気した後、所定の注入口より液晶
１９を注入する。最後に注入口を封止し、偏光膜２０を
所定の位置に貼り付けることにより、ａ−ＳｉＴＦＴを
用いた液晶ディスプレイが完成する。
で、シール層により上下基板を位置合わせし、貼り合わ
せ、加圧固定し、シール層を加熱硬化させる。更に、シ
ール層の内側を真空脱気した後、所定の注入口より液晶
１９を注入する。最後に注入口を封止し、偏光膜２０を
所定の位置に貼り付けることにより、ａ−ＳｉＴＦＴを
用いた液晶ディスプレイが完成する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、前工程のレジスト残渣、膜中及び膜下
のパーティクル等が原因でホトリソ、エッチング等の加
工でのパターン欠陥が発生したり、膜剥離が発生し易く
なる。ＩＴＯ表示電極エッチング時に、ＩＴＯエッチ
ング液がＳｉＮ中間保護膜のピンホール等を通過して、
下地アルミ電極がＩＴＯエッチング液にエッチングさ
れ、パターン欠損となる。これらによりソース・ドレイ
ン電極が断線し易いという問題点があった。この断線の
発生確立は、大面積化、高精細化となるにしたがって顕
著となる。
製造方法では、前工程のレジスト残渣、膜中及び膜下
のパーティクル等が原因でホトリソ、エッチング等の加
工でのパターン欠陥が発生したり、膜剥離が発生し易く
なる。ＩＴＯ表示電極エッチング時に、ＩＴＯエッチ
ング液がＳｉＮ中間保護膜のピンホール等を通過して、
下地アルミ電極がＩＴＯエッチング液にエッチングさ
れ、パターン欠損となる。これらによりソース・ドレイ
ン電極が断線し易いという問題点があった。この断線の
発生確立は、大面積化、高精細化となるにしたがって顕
著となる。
【００１１】本発明は、上記問題点を除去し、液晶ディ
スプレイの下基板であるＴＦＴアレイのソース・ドレイ
ン電極の断線を防止し、断線による表示品質低下のない
優れたアクティブマトリックス液晶ディスプレイの下基
板の製造方法を提供することを目的とする。
スプレイの下基板であるＴＦＴアレイのソース・ドレイ
ン電極の断線を防止し、断線による表示品質低下のない
優れたアクティブマトリックス液晶ディスプレイの下基
板の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、透光性絶縁基板上にゲート電極、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層、ソース・ドレイン電
極、中間絶縁膜、表示用透明電極、表面保護膜を含むア
モルファスシリコン薄膜トランジスタアレイを有するア
クティブマトリックス液晶ディスプレイの下基板の製造
方法において、前記ソース・ドレイン電極を高融点金属
の第１層膜と配線用第２層膜からなる第１のソース・ド
レイン電極と、高融点金属の第３層膜と配線用第４層膜
からなる第２のソース・ドレイン電極とで形成するよう
にしたものである。
成するために、透光性絶縁基板上にゲート電極、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層、ソース・ドレイン電
極、中間絶縁膜、表示用透明電極、表面保護膜を含むア
モルファスシリコン薄膜トランジスタアレイを有するア
クティブマトリックス液晶ディスプレイの下基板の製造
方法において、前記ソース・ドレイン電極を高融点金属
の第１層膜と配線用第２層膜からなる第１のソース・ド
レイン電極と、高融点金属の第３層膜と配線用第４層膜
からなる第２のソース・ドレイン電極とで形成するよう
にしたものである。
【００１３】また、第１層メタルと第２層メタルを最初
に成膜、加工した後、第３層メタルを成膜し、該第３層
メタルが、前半に形成した第１層メタルと第２層メタル
を覆った形状に加工してドレイン電極配線を形成するよ
うにしたものである。
に成膜、加工した後、第３層メタルを成膜し、該第３層
メタルが、前半に形成した第１層メタルと第２層メタル
を覆った形状に加工してドレイン電極配線を形成するよ
うにしたものである。
【００１４】
【作用】本発明によれば、上記のように、液晶ディスプ
レイの下基板であるａ−ＳｉＴＦＴアレイの製造方法に
おいて、ソース・ドレイン電極を高融点金属の第１層膜
と配線用第２層膜からなる第１のソース・ドレイン電極
と、高融点金属の第３層膜と配線用第４層膜からなる第
２のソース・ドレイン電極とで形成する。つまり、第１
のソース・ドレイン電極と第２のソース・ドレイン電極
の２回に分けてホトリソ、エッチング加工することによ
り、積層の２層構造とする。
レイの下基板であるａ−ＳｉＴＦＴアレイの製造方法に
おいて、ソース・ドレイン電極を高融点金属の第１層膜
と配線用第２層膜からなる第１のソース・ドレイン電極
と、高融点金属の第３層膜と配線用第４層膜からなる第
２のソース・ドレイン電極とで形成する。つまり、第１
のソース・ドレイン電極と第２のソース・ドレイン電極
の２回に分けてホトリソ、エッチング加工することによ
り、積層の２層構造とする。
【００１５】また、第１層メタルと第２層メタルを最初
に成膜、加工した後、第３層メタルを成膜し、該第３層
メタルが、前半に形成した第１層メタルと第２層メタル
を覆った形状に加工してソース・ドレイン電極配線を形
成するようにしたので、ＩＴＯエッチング液によるソー
ス・ドレイン電極の断線を防止することができる。これ
により、ソース・ドレイン電極の断線を大幅に低減する
ことができ、表示品質の向上を図ることができる。
に成膜、加工した後、第３層メタルを成膜し、該第３層
メタルが、前半に形成した第１層メタルと第２層メタル
を覆った形状に加工してソース・ドレイン電極配線を形
成するようにしたので、ＩＴＯエッチング液によるソー
ス・ドレイン電極の断線を防止することができる。これ
により、ソース・ドレイン電極の断線を大幅に低減する
ことができ、表示品質の向上を図ることができる。
【００１６】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す液晶
ディスプレイの下基板の要部断面図、図２は図１のＡ部
拡大断面図である。まず、アクティブマトリックス液晶
ディスプレイの下基板となるａ−ＳｉＴＦＴ基板（下基
板）は、ガラス基板３１の上に、Ｃｒ、ＮｉＣｒ、Ｔａ
よりなる金属層を、スパッタ又は蒸着により、０．１〜
０．３μｍ程度成膜し、その後、ホトリソエッチングに
より、所定の形状に加工することで、ゲート電極３２を
形成する。
がら詳細に説明する。図１は本発明の実施例を示す液晶
ディスプレイの下基板の要部断面図、図２は図１のＡ部
拡大断面図である。まず、アクティブマトリックス液晶
ディスプレイの下基板となるａ−ＳｉＴＦＴ基板（下基
板）は、ガラス基板３１の上に、Ｃｒ、ＮｉＣｒ、Ｔａ
よりなる金属層を、スパッタ又は蒸着により、０．１〜
０．３μｍ程度成膜し、その後、ホトリソエッチングに
より、所定の形状に加工することで、ゲート電極３２を
形成する。
【００１７】そして、ＮＨ3 とＳｉＨ4 ガスを主成分と
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜３３と島状の半導体層３４を形成す
る。ゲート絶縁膜３３はエッチングせずに、基板全面に
残す。
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜３３と島状の半導体層３４を形成す
る。ゲート絶縁膜３３はエッチングせずに、基板全面に
残す。
【００１８】次に、ソース・ドレイン電極形成は以下の
ように行なう。まず、第１のドレイン電極（３５，３
６）は、ＤＣ又はＲＦスパッタ法、又は蒸着法により、
高融点金属の第１層膜としてのＣｒ膜３５と、配線用第
２層膜としてのＡｌ３６を、連続又は分離で、それぞれ
３００〜５００Åと２０００〜５０００Å成膜する。そ
の後、所定のパターンにホトリソ、エッチング加工し
て、Ｃｒ−Ａｌの２層構造よりなる第１のドレイン電極
（３５，３６）が形成される。この時の第１のドレイン
電極（３５，３６）のパターン幅は、次工程において形
成される第２のドレイン電極（３７，３８）のパターン
幅よりも１〜３μｍほど小さく形成する。
ように行なう。まず、第１のドレイン電極（３５，３
６）は、ＤＣ又はＲＦスパッタ法、又は蒸着法により、
高融点金属の第１層膜としてのＣｒ膜３５と、配線用第
２層膜としてのＡｌ３６を、連続又は分離で、それぞれ
３００〜５００Åと２０００〜５０００Å成膜する。そ
の後、所定のパターンにホトリソ、エッチング加工し
て、Ｃｒ−Ａｌの２層構造よりなる第１のドレイン電極
（３５，３６）が形成される。この時の第１のドレイン
電極（３５，３６）のパターン幅は、次工程において形
成される第２のドレイン電極（３７，３８）のパターン
幅よりも１〜３μｍほど小さく形成する。
【００１９】次に、第２のドレイン電極（３７，３８）
は、ＤＣ又はＲＦスパッタ法、または蒸着法により、高
融点金属の第３層膜としてのＣｒ膜３７と、配線用第４
層膜としてのＡｌ膜３８を、連続又は分離で、それぞれ
３００〜５００Åと５００〜２０００Å成膜する。その
後、所定のパターンにホトリソ、エッチング加工してＣ
ｒ−Ａｌの２層構造よりなる第２のドレイン電極（３
７，３８）が形成される。この時の第２のドレイン電極
（３７，３８）のパターン幅は、前工程において形成さ
れた第１のドレイン電極（３５，３６）のパターン幅よ
りも１〜３μｍほど大きく形成する。
は、ＤＣ又はＲＦスパッタ法、または蒸着法により、高
融点金属の第３層膜としてのＣｒ膜３７と、配線用第４
層膜としてのＡｌ膜３８を、連続又は分離で、それぞれ
３００〜５００Åと５００〜２０００Å成膜する。その
後、所定のパターンにホトリソ、エッチング加工してＣ
ｒ−Ａｌの２層構造よりなる第２のドレイン電極（３
７，３８）が形成される。この時の第２のドレイン電極
（３７，３８）のパターン幅は、前工程において形成さ
れた第１のドレイン電極（３５，３６）のパターン幅よ
りも１〜３μｍほど大きく形成する。
【００２０】また、ソース電極も第１のソース電極（４
１，４２）と第２のソース電極（４３，４４）からなる
上記と同一構造で形成する。また、上記と同様に、第２
のソース電極（４３，４４）は第１のソース電極（４
１，４２）よりも１〜３μｍ大きなパターンで形成す
る。第２のドレイン電極（３７，３８）及び第２のソー
ス電極（４３，４４）のパターン幅が、第１のドレイン
電極（３５，３６）及び第１のソース電極（４１，４
２）のパターン幅より大きくなるように形成するのは、
液晶パネル工程でのＴＦＴのソース・ドレイン電極段
差緩和による配向膜ラビング工程の安定化のため、第１
のソース・ドレインと第２のソース・ドレインのエッジ
が重ならないようにしたこと、第２層パターン形成
時、ホトリソ時のパターン合わせずれによる、第１のソ
ース・ドレインのエッチングダメージを防止するためで
ある。
１，４２）と第２のソース電極（４３，４４）からなる
上記と同一構造で形成する。また、上記と同様に、第２
のソース電極（４３，４４）は第１のソース電極（４
１，４２）よりも１〜３μｍ大きなパターンで形成す
る。第２のドレイン電極（３７，３８）及び第２のソー
ス電極（４３，４４）のパターン幅が、第１のドレイン
電極（３５，３６）及び第１のソース電極（４１，４
２）のパターン幅より大きくなるように形成するのは、
液晶パネル工程でのＴＦＴのソース・ドレイン電極段
差緩和による配向膜ラビング工程の安定化のため、第１
のソース・ドレインと第２のソース・ドレインのエッジ
が重ならないようにしたこと、第２層パターン形成
時、ホトリソ時のパターン合わせずれによる、第１のソ
ース・ドレインのエッチングダメージを防止するためで
ある。
【００２１】また、第２のソース・ドレイン電極にクロ
ーム層を入れ、Ｃｒ／Ａｌ／Ｃｒ／Ａｌ／とする理由
は、ＩＴＯエッチング液による第１層のＡｌダメージを
防止するためである。ＡｌはＩＴＯエッチング液により
エッチングされるが、Ｃｒはエッチングされない。第２
層Ｃｒは、第１層ＡｌのＩＴＯエッチング液のエッチン
グストッパである。
ーム層を入れ、Ｃｒ／Ａｌ／Ｃｒ／Ａｌ／とする理由
は、ＩＴＯエッチング液による第１層のＡｌダメージを
防止するためである。ＡｌはＩＴＯエッチング液により
エッチングされるが、Ｃｒはエッチングされない。第２
層Ｃｒは、第１層ＡｌのＩＴＯエッチング液のエッチン
グストッパである。
【００２２】第２のソース・ドレイン電極のＡｌ層を薄
くする理由は、第２層パターン欠陥によるＡｌエッチン
グ液の第１層Ａｌダメージを防止するためである。薄い
ことでエッチング時間は短縮でき、Ａｌのエッチングダ
メージを低減できる。抵抗値は第１層Ａｌで決定される
ので、第２層Ａｌを薄くしてもソース・ドレイン電極抵
抗値には影響はない。第１，第２ソース・ドレイン電極
成膜条件は、膜厚以外のパラメータである基板温度、ガ
ス圧力、到達真空度等は同一である。
くする理由は、第２層パターン欠陥によるＡｌエッチン
グ液の第１層Ａｌダメージを防止するためである。薄い
ことでエッチング時間は短縮でき、Ａｌのエッチングダ
メージを低減できる。抵抗値は第１層Ａｌで決定される
ので、第２層Ａｌを薄くしてもソース・ドレイン電極抵
抗値には影響はない。第１，第２ソース・ドレイン電極
成膜条件は、膜厚以外のパラメータである基板温度、ガ
ス圧力、到達真空度等は同一である。
【００２３】その後、チャネル層上の不要なｎ+ ａ−Ｓ
ｉ層をＣＦ4 ＋Ｏ2 ガスを主成分とするリアクティブ方
式（ＲＩＥ法）等のドライエッチングで除去する。そし
て、ＰＣＶＤ法により、シリコン窒化膜（ＳｉＮｘ）等
からなる中間絶縁膜４５を形成する。その後、ソース電
極の第４層膜４４と、次に形成する透明電極ＩＴＯ膜と
の導通のためのコンタクトホール４６を中間絶縁膜４５
の所定部分に形成する。そして、ＩＴＯ膜をスパッタ又
は蒸着により０．１μｍ程度基板全面に成膜する。そし
て、加工により所定の形状に形成することにより、表示
用電極となる透明電極４７を形成する。
ｉ層をＣＦ4 ＋Ｏ2 ガスを主成分とするリアクティブ方
式（ＲＩＥ法）等のドライエッチングで除去する。そし
て、ＰＣＶＤ法により、シリコン窒化膜（ＳｉＮｘ）等
からなる中間絶縁膜４５を形成する。その後、ソース電
極の第４層膜４４と、次に形成する透明電極ＩＴＯ膜と
の導通のためのコンタクトホール４６を中間絶縁膜４５
の所定部分に形成する。そして、ＩＴＯ膜をスパッタ又
は蒸着により０．１μｍ程度基板全面に成膜する。そし
て、加工により所定の形状に形成することにより、表示
用電極となる透明電極４７を形成する。
【００２４】最後に、窒化シリコン膜（ＳｉＮｘ）４８
を、所定の領域にＰＣＶＤ法と加工により形成し、表面
保護膜とする。以上の透明電極付きａ−ＳｉＴＦＴを２
次元的に配置することで、ａ−ＳｉＴＦＴアレイ基板
（下基板）が完成する。なお、上記実施例では、第１層
膜、第３層膜をＣｒ膜として構成したが、Ｃｒ膜に代え
て、ニクロム、チタン、タングステン、モリブデン膜の
何れか１層膜として構成するようにしてもよい。また、
第２層、第４層をアルミニウム膜として構成したが、こ
のアルミニウム膜に代えて、アルミニウム合金（Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｍｏ、Ａｌ−Ｔｉ等か
らなる１種類）で構成するようにしてもよい。
を、所定の領域にＰＣＶＤ法と加工により形成し、表面
保護膜とする。以上の透明電極付きａ−ＳｉＴＦＴを２
次元的に配置することで、ａ−ＳｉＴＦＴアレイ基板
（下基板）が完成する。なお、上記実施例では、第１層
膜、第３層膜をＣｒ膜として構成したが、Ｃｒ膜に代え
て、ニクロム、チタン、タングステン、モリブデン膜の
何れか１層膜として構成するようにしてもよい。また、
第２層、第４層をアルミニウム膜として構成したが、こ
のアルミニウム膜に代えて、アルミニウム合金（Ａｌ−
Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｍｏ、Ａｌ−Ｔｉ等か
らなる１種類）で構成するようにしてもよい。
【００２５】これ以降の工程、つまり対向電極基板（上
基板）、及びセル化工程は従来技術と同一である。この
ようにして液晶ディスプレイが完成する。図４は本発明
の他の実施例を示す液晶ディスプレイの要部断面図であ
る。まず、アクティブマトリックス液晶ディスプレイの
下基板となるａ−ＳｉＴＦＴ基板（下基板）は、ガラス
基板５１の上に、Ｃｒ、ＮｉＣｒ、Ｔａよりなる金属層
を、スパッタ又は蒸着により、０．１〜０．３μｍ程度
成膜し、その後、ホトリソエッチングにより、所定の形
状に加工することで、ゲート電極５２を形成する。
基板）、及びセル化工程は従来技術と同一である。この
ようにして液晶ディスプレイが完成する。図４は本発明
の他の実施例を示す液晶ディスプレイの要部断面図であ
る。まず、アクティブマトリックス液晶ディスプレイの
下基板となるａ−ＳｉＴＦＴ基板（下基板）は、ガラス
基板５１の上に、Ｃｒ、ＮｉＣｒ、Ｔａよりなる金属層
を、スパッタ又は蒸着により、０．１〜０．３μｍ程度
成膜し、その後、ホトリソエッチングにより、所定の形
状に加工することで、ゲート電極５２を形成する。
【００２６】そして、ＮＨ3 とＳｉＨ4 ガスを主成分と
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜５３と島状の半導体層５４を形成す
る。ゲート絶縁膜５３はエッチングせずに、基板全面に
残す。
するプラズマＣＶＤ（ＰＣＶＤ）法により、シリコン窒
化膜（ＳｉＮｘ）を膜厚０．１〜０．４μｍ、ＳｉＨ4
ガスを主成分とするＰＣＶＤ法により、半導体層（チャ
ネル層）となるｎ- アモルファスシリコン（ｎ- ａ−Ｓ
ｉ）膜を膜厚０．０５〜０．２μｍ、そしてＳｉＨ4＋
ＰＨ3 ガスを主成分とするＰＣＶＤ法により、オーミッ
ク層となるｎ+ アモルファスシリコン（ｎ+ ａ−Ｓｉ）
を、それぞれ基板全面に堆積させる。そして、ｎ+ ａ−
Ｓｉとｎ- ａ−Ｓｉ膜を島状の所定の形状に加工するこ
とで、ゲート絶縁膜５３と島状の半導体層５４を形成す
る。ゲート絶縁膜５３はエッチングせずに、基板全面に
残す。
【００２７】次に、３層（下層、中層、上層）よりなる
ソース・ドレイン電極及びドレイン電極配線を形成す
る。まず、前半としては、下層ドレイン電極となる第１
層ドレイン電極配線５６を例えば膜厚１０００〜４００
０Åのアルミニウムまたはアルミニウム合金（Ａｌ−Ｓ
ｉ−Ｃｕ，Ａｌ−Ｃｕ，Ａｌ−Ｍｏ，Ａｌ−Ｔｉ等から
なる１種類）と、中層ドレイン電極となる第２層ドレイ
ン電極配線５７を、例えば膜厚１００〜１０００Åのク
ロム，ニクロム，チタン，タングステン，モリブデンの
いずれか１層に、連続または分離で、スパッタまたは蒸
着で成膜する。その後、所定のパターンにホトリソ、湿
式または乾式エッチングにより加工し、下層、中層とな
る２層構造のドレイン電極を形成する。
ソース・ドレイン電極及びドレイン電極配線を形成す
る。まず、前半としては、下層ドレイン電極となる第１
層ドレイン電極配線５６を例えば膜厚１０００〜４００
０Åのアルミニウムまたはアルミニウム合金（Ａｌ−Ｓ
ｉ−Ｃｕ，Ａｌ−Ｃｕ，Ａｌ−Ｍｏ，Ａｌ−Ｔｉ等から
なる１種類）と、中層ドレイン電極となる第２層ドレイ
ン電極配線５７を、例えば膜厚１００〜１０００Åのク
ロム，ニクロム，チタン，タングステン，モリブデンの
いずれか１層に、連続または分離で、スパッタまたは蒸
着で成膜する。その後、所定のパターンにホトリソ、湿
式または乾式エッチングにより加工し、下層、中層とな
る２層構造のドレイン電極を形成する。
【００２８】次に、後半としては、上層ドレイン電極で
ある第３層ドレイン電極配線５８を５００〜２０００Å
の膜厚のアルミニウムまたはアルミニウム合金の成膜
（スパッタ、蒸着）とホトリソ、エッチングにより所定
のパターン形状に加工する。この時、後半に形成した第
３層ドレイン電極配線５８が、前半に形成した第１層ド
レイン電極配線５６と第２層ドレイン電極配線５７を覆
った形状で、つまり、上層ドレイン電極である第３層ド
レイン電極配線５８を形成する。
ある第３層ドレイン電極配線５８を５００〜２０００Å
の膜厚のアルミニウムまたはアルミニウム合金の成膜
（スパッタ、蒸着）とホトリソ、エッチングにより所定
のパターン形状に加工する。この時、後半に形成した第
３層ドレイン電極配線５８が、前半に形成した第１層ド
レイン電極配線５６と第２層ドレイン電極配線５７を覆
った形状で、つまり、上層ドレイン電極である第３層ド
レイン電極配線５８を形成する。
【００２９】また、第２層ドレイン電極配線５７を第３
層ドレイン電極配線５８で覆う理由は、以後のプロセス
である、ｎ- ａ−Ｓｉ層チャネル上のｎ+ ａ−Ｓｉ膜プ
ラズマエッチング工程を安定化するためである。ここ
で、ｎ+ ａ−Ｓｉ膜プラズマエッチングの時の、ＣＦ4
＋Ｏ2 ガスプラズマでは、ｎ+ ａ−Ｓｉ膜がエッチング
されるのは勿論であるが、第２層ドレイン電極配線５７
もエッチングされる。第２層ドレイン電極配線５７のプ
ラズマエッチにより、本来エッチングしたいｎ+ ａ−Ｓ
ｉ膜のエッチンググレートが不安定となる。
層ドレイン電極配線５８で覆う理由は、以後のプロセス
である、ｎ- ａ−Ｓｉ層チャネル上のｎ+ ａ−Ｓｉ膜プ
ラズマエッチング工程を安定化するためである。ここ
で、ｎ+ ａ−Ｓｉ膜プラズマエッチングの時の、ＣＦ4
＋Ｏ2 ガスプラズマでは、ｎ+ ａ−Ｓｉ膜がエッチング
されるのは勿論であるが、第２層ドレイン電極配線５７
もエッチングされる。第２層ドレイン電極配線５７のプ
ラズマエッチにより、本来エッチングしたいｎ+ ａ−Ｓ
ｉ膜のエッチンググレートが不安定となる。
【００３０】このことはソース・ドレイン電極境界で顕
著に現れ、このため、ｎ+ ａ−Ｓｉ膜の不均一エッチン
グとなる。これにより、チャネルが均一に形成されない
ため、ＴＦＴ特性であるオフ電流が大となる欠点があ
る。オフ電流が増大すると、せっかくＴＦＴオン時に液
晶に充電した電荷が放電し、アクティブマトリックス液
晶ディスプレイの表示品質（コントラスト、視野角）が
低下するという問題点、二次災害が生ずる。
著に現れ、このため、ｎ+ ａ−Ｓｉ膜の不均一エッチン
グとなる。これにより、チャネルが均一に形成されない
ため、ＴＦＴ特性であるオフ電流が大となる欠点があ
る。オフ電流が増大すると、せっかくＴＦＴオン時に液
晶に充電した電荷が放電し、アクティブマトリックス液
晶ディスプレイの表示品質（コントラスト、視野角）が
低下するという問題点、二次災害が生ずる。
【００３１】第２層メタルを、ＣＦ4 ＋Ｏ2 プラズマエ
ッチングされない第３層のアルミ系で覆うことで、ｎ+
ａ−Ｓｉ膜プラズマエッチング工程を安定化させること
ができ、二次災害を防止できる。第２層メタルは、ＩＴ
Ｏエッチング液によるアルミ系の第３層ドレイン電極エ
ッチングダメージを防止するために配置されている。た
とえＳｉＮ中間絶縁膜のピンボールからしみ込んだＩＴ
Ｏエッチング液により、第１層ドレイン電極であるアル
ミ系配線がエッチングダメージを受けたとしても、第２
層メタルがＩＴＯエッチング液でエッチングされないた
め、第３層メタルのエッチングダメージは防止できる。
ッチングされない第３層のアルミ系で覆うことで、ｎ+
ａ−Ｓｉ膜プラズマエッチング工程を安定化させること
ができ、二次災害を防止できる。第２層メタルは、ＩＴ
Ｏエッチング液によるアルミ系の第３層ドレイン電極エ
ッチングダメージを防止するために配置されている。た
とえＳｉＮ中間絶縁膜のピンボールからしみ込んだＩＴ
Ｏエッチング液により、第１層ドレイン電極であるアル
ミ系配線がエッチングダメージを受けたとしても、第２
層メタルがＩＴＯエッチング液でエッチングされないた
め、第３層メタルのエッチングダメージは防止できる。
【００３２】なお、５５はソース電極配線であり、上記
のドレイン電極配線と同様に、第１層ソース電極配線、
第２層ソース電極配線、第３層ソース電極配線からな
る。また、その後、中間絶縁膜５９を形成して、その中
間絶縁膜５９にコンタクトホール６０を形成し、第３層
ドレイン電極配線５８とのコンタクトをとる透明電極
（表示用電極）６１を形成する。
のドレイン電極配線と同様に、第１層ソース電極配線、
第２層ソース電極配線、第３層ソース電極配線からな
る。また、その後、中間絶縁膜５９を形成して、その中
間絶縁膜５９にコンタクトホール６０を形成し、第３層
ドレイン電極配線５８とのコンタクトをとる透明電極
（表示用電極）６１を形成する。
【００３３】そして、以後の工程で、つまり最後の表面
保護膜（図示なし）の形成を、従来技術で行なう。これ
により、透明電極付きＴＦＴが完成する。以上の透明電
極付きａ−ＳｉＴＦＴを２次元的に配置することで、ａ
−ＳｉＴＦＴアレイ基板（下基板）が完成する。これ以
後の工程、つまり対向電極基板（上基板）、及びセル化
工程は、従来技術と同一である。このようにして、液晶
ディスプレイが完成する。
保護膜（図示なし）の形成を、従来技術で行なう。これ
により、透明電極付きＴＦＴが完成する。以上の透明電
極付きａ−ＳｉＴＦＴを２次元的に配置することで、ａ
−ＳｉＴＦＴアレイ基板（下基板）が完成する。これ以
後の工程、つまり対向電極基板（上基板）、及びセル化
工程は、従来技術と同一である。このようにして、液晶
ディスプレイが完成する。
【００３４】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
高融点金属の下層膜（Ｃｒ）と配線用上膜（Ａｌ）から
なるソース・ドレイン電極を２回に分けて形成すること
により、第１層のソース・ドレインの欠陥を第２層のソ
ース・ドレイン電極で救済でき、かつ高融点金属の下層
膜（Ｃｒ）のエッチングストッパ層の採用等により、Ｉ
ＴＯエッチング液によるソース・ドレイン電極の断線を
防止することができる。
高融点金属の下層膜（Ｃｒ）と配線用上膜（Ａｌ）から
なるソース・ドレイン電極を２回に分けて形成すること
により、第１層のソース・ドレインの欠陥を第２層のソ
ース・ドレイン電極で救済でき、かつ高融点金属の下層
膜（Ｃｒ）のエッチングストッパ層の採用等により、Ｉ
ＴＯエッチング液によるソース・ドレイン電極の断線を
防止することができる。
【００３６】これにより、ソース・ドレイン電極の断線
を大幅に低減することができ、表示品質の向上を図るこ
とができる。また、本発明によれば、第１層メタルと第
２層メタルを最初に成膜、加工した後、第３層メタルを
成膜し、該第３層メタルが、前半に形成した第１層メタ
ルと第２層メタルを覆った形状に加工してドレイン電極
配線を形成することにより、膜剥離、パターン欠陥、Ｉ
ＴＯエッチング液ダメージ等によるドレイン電極断線を
防止でき、かつ、二次災害を防止して、チャネルエッチ
ングも均一に、再現性良く行なうことができ、アクティ
ブマトリックス液晶ディスプレイの表示品質の向上を図
ることができる。
を大幅に低減することができ、表示品質の向上を図るこ
とができる。また、本発明によれば、第１層メタルと第
２層メタルを最初に成膜、加工した後、第３層メタルを
成膜し、該第３層メタルが、前半に形成した第１層メタ
ルと第２層メタルを覆った形状に加工してドレイン電極
配線を形成することにより、膜剥離、パターン欠陥、Ｉ
ＴＯエッチング液ダメージ等によるドレイン電極断線を
防止でき、かつ、二次災害を防止して、チャネルエッチ
ングも均一に、再現性良く行なうことができ、アクティ
ブマトリックス液晶ディスプレイの表示品質の向上を図
ることができる。
【図１】本発明の実施例を示す液晶ディスプレイの下基
板の要部断面図である。
板の要部断面図である。
【図２】図１のＡ部拡大断面図である。
【図３】従来のアクティブマトリックス液晶ディスプレ
イの断面図である。
イの断面図である。
【図４】本発明の他の実施例を示す液晶ディスプレイの
下基板の要部断面図である。
下基板の要部断面図である。
３１，５１ ガラス基板 ３２，５２ ゲート電極 ３３，５３ ゲート絶縁膜 ３４，５４ 島状の半導体層 ３５，３６ 第１のドレイン電極 ３７，３８ 第２のドレイン電極 ３５ 高融点金属の第１層膜としてのＣｒ膜 ３６ 配線用第２層膜としてのＡｌ膜 ３７ 高融点金属の第３層膜としてのＣｒ膜 ３８ 配線用第４層膜としてのＡｌ膜 ４１，４２ 第１のソース電極 ４３，４４ 第２のソース電極 ４５，５９ 中間絶縁膜 ４６，６０ コンタクトホール ４７，６１ 透明電極（表示用電極） ４８ 窒化シリコン膜（表面保護膜） ５６ 第１層ドレイン電極配線 ５７ 第２層ドレイン電極配線 ５８ 第３層ドレイン電極配線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 (72)発明者 伊藤 浩志 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (10)
- 【請求項１】 透光性絶縁基板上にゲート電極、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層、ソース・ドレイン電
極、中間絶縁膜、表示用透明電極、表面保護膜を含むア
モルファスシリコン薄膜トランジスタアレイを有するア
クティブマトリックス液晶ディスプレイの下基板の製造
方法において、 前記ソース・ドレイン電極を高融点金属の第１層膜と配
線用第２層膜からなる第１のソース・ドレイン電極と、
高融点金属の第３層膜と配線用第４層膜からなる第２の
ソース・ドレイン電極とで形成することを特徴とするア
クティブマトリックス液晶ディスプレイの下基板の製造
方法。 - 【請求項２】 前記第１のソース・ドレイン電極の第１
層膜をクロム、ニクロム、チタン、タングステン、モリ
ブデンのいずれか１層、第２層膜をアルミニウムまたは
アルミニウム合金で構成する請求項１記載のアクティブ
マトリックス液晶ディスプレイの下基板の製造方法。 - 【請求項３】 前記第２のソース・ドレイン電極の第３
層膜をクロム、ニクロム、チタン、タングステン、モリ
ブデンのいずれか１層、第４層膜をアルミニウムまたは
アルミニウム合金で構成する請求項１記載のアクティブ
マトリックス液晶ディスプレイの下基板の製造方法。 - 【請求項４】 前記第１のソース・ドレイン電極のパタ
ーン幅が、前記第２の電極のパターン幅よりも小である
ことを特徴とする請求項１記載のアクティブマトリック
ス液晶ディスプレイの下基板の製造方法。 - 【請求項５】 前記第２のソース・ドレイン電極の配線
用第４層膜の膜厚が、第１のソース・ドレイン電極の配
線用第２層膜の膜厚よりも小であることを特徴とする請
求項１記載のアクティブマトリックス液晶ディスプレイ
の下基板の製造方法。 - 【請求項６】 前記第２のソース・ドレイン電極の高融
点金属の第３層膜の膜厚が、第１のソース・ドレイン電
極の高融点金属の第１層膜の膜厚と同程度であることを
特徴とする請求項１記載のアクティブマトリックス液晶
ディスプレイの下基板の製造方法。 - 【請求項７】 透光性絶縁基板上にゲート電極、ゲート
絶縁膜、ｎ- アモルファスシリコン半導体層、ｎ+ アモ
ルファスシリコンオーミック層、ソース・ドレイン電
極、中間絶縁膜、表示用透明電極、表面保護膜を含むア
モルファスシリコン薄膜トランジスタアレイを有するア
クティブマトリックス液晶ディスプレイの下基板の製造
方法において、 第１層メタルと第２層メタルを最初に成膜、加工した
後、第３層メタルを成膜し、該第３層メタルが、前半に
形成した第１層メタルと第２層メタルを覆った形状に加
工してソース・ドレイン電極配線を形成することを特徴
とするアクティブマトリックス液晶ディスプレイの下基
板の製造方法。 - 【請求項８】 前記３層のメタル層は膜質が異なり、下
層である第１層メタルを１０００〜４０００Åの膜厚の
アルミニウムまたはアルミニウム合金で形成したことを
特徴とする請求項７記載のアクティブマトリックス液晶
ディスプレイの下基板の製造方法。 - 【請求項９】 前記３層のメタル層は膜質が異なり、中
層である第２層メタルを１００〜１０００Åの膜厚のク
ロム、ニクロム、チタン、タングステン、モリブデンの
いずれか１層で形成したことを特徴とする請求項７記載
のアクティブマトリックス液晶ディスプレイの下基板の
製造方法。 - 【請求項１０】 前記３層のメタル層は膜質が異なり、
上層である第３層メタルを５００〜２０００Åの膜厚の
アルミニウムまたはアルミニウム合金で形成したことを
特徴とする請求項７記載のアクティブマトリックス液晶
ディスプレイの下基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300592A JPH05216069A (ja) | 1991-12-09 | 1992-03-12 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-323499 | 1991-12-09 | ||
| JP32349991 | 1991-12-09 | ||
| JP5300592A JPH05216069A (ja) | 1991-12-09 | 1992-03-12 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216069A true JPH05216069A (ja) | 1993-08-27 |
Family
ID=26393688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300592A Withdrawn JPH05216069A (ja) | 1991-12-09 | 1992-03-12 | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216069A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181014A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | 薄膜トランジスタ基板およびその製造方法 |
| US6836299B2 (en) * | 2001-02-12 | 2004-12-28 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| KR100646787B1 (ko) * | 2000-03-17 | 2006-11-17 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| WO2013080900A1 (en) * | 2011-12-02 | 2013-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9252286B2 (en) | 2011-12-23 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-03-12 JP JP5300592A patent/JPH05216069A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181014A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | 薄膜トランジスタ基板およびその製造方法 |
| US6107668A (en) * | 1995-12-26 | 2000-08-22 | Nec Corporation | Thin film transistor substrate having low resistive and chemical resistant electrode interconnections and method of forming the same |
| KR100646787B1 (ko) * | 2000-03-17 | 2006-11-17 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| US6836299B2 (en) * | 2001-02-12 | 2004-12-28 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| USRE41927E1 (en) * | 2001-02-12 | 2010-11-16 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| WO2013080900A1 (en) * | 2011-12-02 | 2013-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2013153140A (ja) * | 2011-12-02 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US9142679B2 (en) | 2011-12-02 | 2015-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device using oxide semiconductor |
| US9472656B2 (en) | 2011-12-02 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9252286B2 (en) | 2011-12-23 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9871059B2 (en) | 2011-12-23 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5585290A (en) | Method of manufacturing a thin film transistor substrate | |
| JP2963529B2 (ja) | アクティブマトリクス表示装置 | |
| US7511304B2 (en) | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate and display device | |
| JPH0743735A (ja) | 表示素子用電極基板及びその製造方法 | |
| JPH08338998A (ja) | アクティブマトリクス型液晶表示装置およびその製造方 法 | |
| US7619695B2 (en) | Liquid crystal display and manufacturing method therefor | |
| JPH06160902A (ja) | 液晶表示装置 | |
| JPH05216069A (ja) | アクティブマトリックス液晶ディスプレイの下基板の製造方法 | |
| JPH11242241A (ja) | 液晶表示装置とその製造方法及び液晶表示装置に用いられるｔｆｔアレイ基板とその製造方法 | |
| JPH0887034A (ja) | 液晶表示装置およびその製造方法 | |
| JP2685086B2 (ja) | アクティブマトリックス液晶ディスプレイの下基板の製造方法 | |
| JPH0764109A (ja) | 液晶表示装置 | |
| JPH06160905A (ja) | 液晶表示装置およびその製造方法 | |
| US7116389B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| JP3393420B2 (ja) | 半導体装置 | |
| JPH0588199A (ja) | 液晶表示装置 | |
| JPH07120790A (ja) | アクティブマトリックス基板およびその製造方法 | |
| JP3982730B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JPH06281954A (ja) | 液晶表示装置 | |
| JPH08110528A (ja) | アクティブマトリックスパネルおよびその製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| JPH05188397A (ja) | アクティブマトリックス液晶ディスプレイの下基板の製造方法 | |
| JP2001083545A (ja) | 液晶表示装置 | |
| JPH06250224A (ja) | 液晶表示装置 | |
| JPH06281923A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |