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KR20130112868A - 반도체 소자용 에피택셜 기판, 반도체 소자용 에피택셜 기판의 제조방법, 및 반도체 소자 - Google Patents

반도체 소자용 에피택셜 기판, 반도체 소자용 에피택셜 기판의 제조방법, 및 반도체 소자 Download PDF

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KR20130112868A
KR20130112868A KR1020137005954A KR20137005954A KR20130112868A KR 20130112868 A KR20130112868 A KR 20130112868A KR 1020137005954 A KR1020137005954 A KR 1020137005954A KR 20137005954 A KR20137005954 A KR 20137005954A KR 20130112868 A KR20130112868 A KR 20130112868A
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KR
South Korea
Prior art keywords
layer
substrate
iii nitride
base
group iii
Prior art date
Application number
KR1020137005954A
Other languages
English (en)
Inventor
마코토 미요시
미키야 이치무라
소타 마에하라
미츠히로 다나카
Original Assignee
엔지케이 인슐레이터 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔지케이 인슐레이터 엘티디 filed Critical 엔지케이 인슐레이터 엘티디
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Abstract

본 발명은 실리콘 기판을 하지 기판으로 하고, 전위가 적으며 크랙이 없는 에피택셜 기판을 제공한다. 이러한 에피택셜 기판은, (111)단결정 실리콘 기판 위에, (0001)결정면을 기판면에 대하여 대략 평행하게 Ⅲ족 질화물층군을 형성하여 이루어지는 에피택셜 기판으로서, AlN을 포함하는 제1 Ⅲ족 질화물층과, 제1 Ⅲ족 질화물층 위에 형성된 AlyyGazzN을 포함하는 제2 Ⅲ족 질화물층으로 각각 이루어지는 복수의 하지층이 적층되어 이루어지는 하지층군을 구비하고, 제1 Ⅲ족 질화물층은, 다(多)결정결함 함유성층이며, 제1 및 제2 Ⅲ족 질화물층의 계면은 3차원적 요철면이며, 복수의 하지층 중 하지 기판 바로 위 이외의 하지층을 구성하는 제1 Ⅲ족 질화물층의 두께가 50 ㎚ 이상 100 ㎚ 이하이고, 제2 Ⅲ족 질화물층이 0≤yy≤0.2를 만족시키는 것이다.

Description

반도체 소자용 에피택셜 기판, 반도체 소자용 에피택셜 기판의 제조방법, 및 반도체 소자{EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR ELEMENT}
본 발명은, 반도체 소자용 에피택셜 기판에 관한 것이며, 특히 Ⅲ족 질화물을 이용하여 구성되는 에피택셜 기판에 관한 것이다.
질화물 반도체는, 직접 천이형의 넓은 밴드갭을 가지며, 높은 절연 파괴 전계 및 높은 포화 전자 속도를 갖기 때문에, LED나 LD 등의 발광 디바이스나, HEMT 등 고주파/하이 파워의 전자 디바이스용 반도체 재료로서 주목받고 있다. 예컨대, AlGaN을 포함하는 장벽층과 GaN을 포함하는 채널층을 적층하여 이루어지는 HEMT(고전자 이동도 트랜지스터) 소자는, 질화물 재료 특유의 큰 분극 효과(자발 분극 효과와 피에조 분극 효과)에 의해 적층 계면(헤테로 계면)에 고농도의 2차원 전자 가스(2 DEG)가 생성된다고 하는 특징을 살린 것이다(예컨대 비특허문헌 1 참조).
HEMT 소자용 에피택셜 기판에 이용하는 하지 기판으로서, SiC와 같은, Ⅲ족 질화물과는 상이한 조성의 단결정(이종 단결정)을 이용하는 경우가 있다. 이 경우, 변형 초격자층이나 저온 성장 완충층 등의 완충층이, 초기 성장층으로서 하지 기판 위에 형성되는 것이 일반적이다. 따라서, 하지 기판 위에 장벽층, 채널층 및 완충층을 에피택셜 형성하여 이루어지는 것이, 이종 단결정을 포함하는 하지 기판을 이용한 HEMT 소자용 기판의 가장 기본적인 구성 양태가 된다. 이에 더하여, 장벽층과 채널층 사이에, 2차원 전자 가스의 공간적인 가둠을 촉진하는 것을 목적으로 하여, 두께 1 ㎚ 전후의 스페이서층이 마련되는 경우도 있다. 스페이서층은, 예컨대 AlN 등으로 구성된다. 더 나아가서는 HEMT 소자용 기판의 최외측 표면에서의 에너지 준위의 제어나, 전극과의 콘택트 특성의 개선을 목적으로 하여, 예컨대 n형 GaN층이나 초격자층을 포함하는 캡층이, 장벽층 위에 형성되는 경우도 있다.
HEMT 소자 및 HEMT 소자용 기판에 대해서는, 전력 밀도의 증대, 고효율화 등의 성능 향상에 관한 과제, 노멀리 오프(normally-off) 동작화 등의 기능성 향상에 관한 과제, 고신뢰성이나 저비용화 등의 기본적인 과제 등, 여러 가지 과제가 있고, 각각에 대해서 활발한 대처가 행해지고 있다.
한편, 에피택셜 기판의 저비용화, 더 나아가서는 실리콘계 회로 디바이스와의 집적화 등을 목적으로 하여, 상기와 같은 질화물 디바이스를 제작함에 있어서 단결정 실리콘을 하지 기판으로서 이용하는 연구·개발이 행해지고 있다(예컨대, 특허문헌 1 내지 특허문헌 3, 및 비특허문헌 2 참조). HEMT 소자용 에피택셜 기판의 하지 기판에 실리콘과 같은 도전성의 재료를 선택한 경우에는, 하지 기판의 이면으로부터 필드 플레이트 효과가 부여되기 때문에, 고내전압(高耐電壓)이나 고속 스위칭이 가능한 HEMT 소자의 설계가 가능해진다.
또한, HEMT 소자용 에피택셜 기판을 고내전압 구조로 하기 위해서는, 채널층과 장벽층의 총 막 두께를 늘리는 것이나, 양 층의 절연 파괴 강도를 향상시키는 것이 유효한 것도 이미 공지되어 있다(예컨대 비특허문헌 2 참조).
또한, Si 하지 기판 위에 AlN을 포함하는 개재층을 형성하고, 계속해서, GaN을 포함하는 제1 반도체층과 AlN을 포함하는 제2 반도체층을 교대로, 단 전체적으로 볼록의 휘어짐이 생기도록 형성하며, 그 후의 온도를 내릴 때에 이들 층이 수축된 결과로서 기판 전체의 휘어짐이 상쇄되도록 한, 반도체 디바이스의 제법도 공지되어 있다(예컨대, 특허문헌 4 참조).
그러나, 사파이어 기판이나 SiC 기판을 이용하는 경우에 비교하여, 실리콘 기판 위에 양질의 질화물막을 형성하는 것은, 이하와 같은 이유로 매우 어려운 것으로 알려져 있다.
우선, 실리콘과 질화물 재료에서는, 격자 상수의 값에 큰 차이가 있다. 이 것은, 실리콘 기판과 성장막의 계면에서 미스피트 전위(轉位)를 발생시키거나, 핵 형성으로부터 성장에 이르는 타이밍에 3차원적인 성장 모드를 촉진시키는 요인이 된다. 바꿔 말하면, 전위 밀도가 낮고 표면이 평탄한 양호한 질화물 에피택셜막의 형성을 저해하는 요인이 되고 있다.
또한, 실리콘에 비하면 질화물 재료의 열팽창 계수의 값은 크기 때문에, 실리콘 기판 위에 고온으로 질화물막을 에피택셜 성장시킨 후, 실온 부근으로 온도를 내리는 과정에서, 질화물막 내에는 인장 응력이 작용한다. 그 결과로서, 막 표면에서 크랙이 발생하기 쉬워지고, 기판에 큰 휘어짐이 발생하기 쉬워진다.
이 외에, 기상 성장에서의 질화물 재료의 원료 가스인 트리메틸갈륨(TMG)은, 실리콘과 액상 화합물을 형성하기 쉽고, 에피택셜 성장을 방해하는 요인이 되는 것도 알려져 있다.
특허문헌 1 내지 특허문헌 3 및 비특허문헌 1에 개시된 종래 기술을 이용한 경우, 실리콘 기판 위에 GaN막을 에피택셜 성장하는 것은 가능하다. 그러나, 얻어진 GaN막의 결정 품질은, SiC나 사파이어를 하지 기판으로서 이용한 경우와 비교하면 결코 양호한 것이 아니다. 이 때문에, 종래 기술을 이용하여 예컨대 HEMT와 같은 전자 디바이스를 제작한 경우에는, 전자 이동도가 낮거나, 오프시의 누설 전류나 내압(耐壓)이 낮아진다고 하는 문제가 있었다.
또한, 특허문헌 4에 개시된 방법은, 디바이스 제작 도중에 큰 볼록의 휘어짐을 의도적으로 발생시키고 있기 때문에, 층 형성 조건에 따라서는 디바이스 제작 도중에 크랙이 생겨 버릴 우려가 있다.
특허문헌 1: 일본 특허 공개 평성10-163528호 공보 특허문헌 2: 일본 특허 공개 제2004-349387호 공보 특허문헌 3: 일본 특허 공개 제2005-350321호 공보 특허문헌 4: 일본 특허 공개 제2009-289956호 공보
본 발명은 상기 과제를 감안하여 이루어진 것으로, 실리콘 기판을 하지 기판으로 하며, 전위가 적고 크랙이 없는 에피택셜 기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제1 양태에서는, (111)방위의 단결정 실리콘인 하지 기판 위에, 상기 하지 기판의 기판면에 대하여 (0001)결정면이 대략 평행이 되도록 Ⅲ족 질화물층군을 형성하여 이루어지는, 반도체 소자용 에피택셜 기판이, 상기 하지 기판 위에 형성되어 이루어지고, AlN을 포함하는 제1 Ⅲ족 질화물층과, 상기 제1 Ⅲ족 질화물층 위에 형성된 AlyyGazzN(yy+zz=1, 0≤yy<1, 0<zz≤1)을 포함하는 제2 Ⅲ족 질화물층으로 각각 이루어지는 복수의 하지층이, 반복하여 적층되어 이루어지는 하지층군과, 상기 하지층군 위에 에피택셜 형성된 적어도 하나의 제3 Ⅲ족 질화물층을 구비하고, 상기 제1 Ⅲ족 질화물층이, 기둥형 또는 입상의 결정 또는 도메인 중 적어도 일종으로 구성되는 다(多)결정결함 함유성층이며, 상기 제1 Ⅲ족 질화물층과 상기 제2 Ⅲ족 질화물층의 계면이 3차원적 요철면이고, 상기 복수의 하지층 중, 상기 하지 기판 바로 위에 형성되어 있는 하지층을 제1 하지층으로 하고, 상기 제1 하지층 이외의 하지층을 제2 하지층으로 할 때, 상기 제2 하지층을 구성하는 상기 제1 Ⅲ족 질화물층의 두께가 50 ㎚ 이상 100 ㎚ 이하이며, 상기 제2 Ⅲ족 질화물층이 AlyyGazzN(yy+zz=1, 0≤yy≤0.2, 0.8≤zz≤1)을 포함하도록 하였다.
본 발명의 제2 양태에서는, 제1 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 하지 기판과 상기 제1 하지층 사이에, 비정질의 계면층이 형성되어 이루어지도록 하였다.
본 발명의 제3 양태에서는, 제2 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 계면층이 SiAlxOyNz를 포함하도록 하였다.
본 발명의 제4 양태에서는, 제1 내지 제3 중 어느 하나의 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 적어도 하나의 제3 Ⅲ족 질화물층이, 상이한 조성의 2종류 이상의 Ⅲ족 질화물층을 상기 하지층군 바로 위에 주기적으로 적층한 초격자 구조층을 포함하도록 하였다.
본 발명의 제5 양태에서는, 제1 내지 제4 중 어느 하나의 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 적어도 하나의 제3 Ⅲ족 질화물층이 반도체 소자의 기능층을 포함하도록 하였다.
본 발명의 제6 양태에서는, 반도체 소자를, 제1 내지 제5 중 어느 하나의 양태에 따른 에피택셜 기판을 이용하여 제작하였다.
본 발명의 제7 양태에서는, (111)방위의 단결정 실리콘인 하지 기판 위에, 상기 하지 기판의 기판면에 대하여 (0001)결정면이 대략 평행한 Ⅲ족 질화물층군을 형성하여 이루어지는 반도체 소자용 에피택셜 기판의 제조방법이, 상기 하지 기판 위에 복수의 하지층을 반복하여 적층하는 것에 의해 하지층군을 형성하는 공정으로서, 상기 복수의 하지층 각각을 형성하는 공정이, AlN을 포함하는 제1 Ⅲ족 질화물층을 형성하는 제1 형성 공정과, 상기 제1 Ⅲ족 질화물층 위에, AlyyGazzN(yy+zz=1, 0≤yy<1, 0<zz≤1)을 포함하는 제2 Ⅲ족 질화물층을 형성하는 제2 형성 공정을 구비하는 하지층군 형성 공정과, 상기 하지층군 위에 적어도 하나의 제3 Ⅲ족 질화물층을 에피택셜 형성하는 제3 형성 공정을 구비하고, 상기 제1 형성 공정에서는, 상기 제1 Ⅲ족 질화물층을, 기둥형 또는 입상의 결정 또는 도메인 중 적어도 일종으로 구성되고, 표면이 3차원적 요철면인 다결정결함 함유성층으로서 형성하며, 상기 복수의 하지층 중, 상기 하지 기판 바로 위에 형성되는 하지층을 제1 하지층으로 하고, 상기 제1 하지층 이외의 하지층을 제2 하지층으로 할 때, 상기 제2 하지층을 구성하는 상기 제1 Ⅲ족 질화물층을, 20 ㎪ 이상의 형성 압력으로 50 ㎚ 이상 100 ㎚ 이하의 평균 두께로 형성하고, 상기 제2 Ⅲ족 질화물층을 AlyyGazzN(yy+zz=1, 0≤yy≤0.2, 0.8≤zz≤1)으로 형성하도록 하였다.
본 발명의 제8 양태에서는, 제7 양태에 따른 반도체 소자용 에피택셜 기판의 제조방법에 있어서, 상기 하지 기판과 상기 제1 하지층 사이에, 비정질의 계면층을 형성하는 계면층 형성 공정을 더 포함하도록 하였다.
본 발명의 제9 양태에서는, 제8 양태에 따른 반도체 소자용 에피택셜 기판의 제조방법에 있어서, 상기 계면층이 SiAlxOyNz를 포함하도록 하였다.
본 발명의 제10 양태에서는, 제7 내지 제9 중 어느 하나의 양태에 따른 반도체 소자용 에피택셜 기판의 제조방법에 있어서, 상기 제3 형성 공정이 상이한 조성의 2종류 이상의 Ⅲ족 질화물층을 상기 하지층군 바로 위에 주기적으로 적층하는 공정을 포함하도록 하였다.
본 발명의 제11 양태에서는, 제7 내지 제10 중 어느 하나의 양태에 따른 반도체 소자용 에피택셜 기판의 제조방법에 있어서, 상기 제3 형성 공정이 반도체 소자의 기능층을 형성하는 공정을 포함하도록 하였다.
본 발명의 제12 양태에서는, 반도체 소자용 에피택셜 기판을, 제7 내지 제11 중 어느 하나의 양태에 따른 에피택셜 기판의 제조방법을 이용하여 제작하였다.
본 발명의 제13 양태에서는, 반도체 소자가, 제7 내지 제11 중 어느 하나의 양태에 따른 에피택셜 기판의 제조방법을 이용하여 제작한 반도체 소자용 에피택셜 기판을 구비하도록 하였다.
본 발명의 제1 내지 제13의 양태에 의하면, 제1 Ⅲ족 질화물층을 결정성이 뒤떨어진 다결정결함 함유성층으로서 마련하는 것에 의해, 에피택셜 기판에서의 격자 미스피트가 완화되고, 이러한 미스피트에 기인하는 변형 에너지의 축적이 억제된다. 또한 제1 Ⅲ족 질화물층과 제2 Ⅲ족 질화물층의 계면을 3차원적 요철면으로 하는 것에 의해, 제1 Ⅲ족 질화물층에서 발생한 전위는 상기 계면에서 굴곡되어 제2 Ⅲ족 질화물층에서 합체 소실하게 된다. 이에 의해, 단결정 실리콘 기판을 하지 기판으로서 이용한 경우라도, 크랙이 없고 전위 밀도가 낮은 에피택셜 기판이 실현된다. 그 결과, 이러한 에피택셜 기판을 이용함으로써, 예컨대 HEMT와 같은 반도체 소자를 사파이어 기판 또는 SiC 기판을 이용한 경우보다 저비용으로 제공할 수 있다.
도 1은 본 발명의 실시형태에 따른 에피택셜 기판(10)의 구성을 개략적으로 도시하는 모식 단면도이다.
도 2는 에피택셜 기판(10)의 HAADF(High-Angle Annular Dark Field)상이다.
도 3은 에피택셜 기판(10)에서의 전위의 소실 모습을, 모식적으로 도시하는 도면이다.
<에피택셜 기판의 개략 구성>
도 1은, 본 발명의 실시형태에 따른 에피택셜 기판(10)의 구성을 개략적으로 도시하는 모식 단면도이다.
에피택셜 기판(10)은, 하지 기판(1)과, 복수의 하지층(7)과, 기능층(5)을 주로 구비한다. 본 실시형태에서는 주로, 도 1에 도시하는 바와 같이 에피택셜 기판(10)이 하지층(7)으로서 제1 하지층(71)과 제2 하지층(72)을 구비하는 경우를 대상으로 하여 설명하지만, 더 많은 하지층(7)이 적층되어 이루어지는 양태여도 좋다. 또한 에피택셜 기판(10)에 있어서, 복수의 하지층(7)이 적층된 부분을 하지층군이라고도 칭한다. 또한, 에피택셜 기판(10)은, 도 1에 도시하는 바와 같이, 하지 기판(1)과 최하부의 하지층(7)인 제1 하지층(71) 사이에 계면층(2)을 구비하는 양태나, 하지층(7)과 기능층(5) 사이에 초격자 구조층(6)을 구비하는 양태여도 좋다. 계면층(2) 및 초격자 구조층(6)에 대해서는 후술한다.
또한, 각각의 하지층(7)은, 요철층(3)과 평탄화층(4)으로 구성된다. 제1 하지층(71)을 구성하는 요철층(3) 및 평탄화층(4)을 각각 제1 요철층(31) 및 제1 평탄화층(41)으로 칭한다. 제2 하지층(72)을 구성하는 요철층(3) 및 평탄화층(4)을 각각 제2 요철층(32) 및 제2 평탄화층(42)으로 칭한다.
하지 기판(1)은, (111)면의 단결정 실리콘 웨이퍼이다. 하지 기판(1)의 두께에 특별한 제한은 없지만, 취급의 편의상, 수백 ㎛ 내지 수 ㎜의 두께를 갖는 하지 기판(1)을 이용하는 것이 바람직하다.
평탄화층(4)과, 기능층(5)과, 초격자 구조층(6)은, 각각 우르짜이트형의 Ⅲ족 질화물을 (0001)결정면이 하지 기판(1)의 기판면에 대하여 대략 평행이 되도록, 에피택셜 성장 방법에 의해 형성한 층이다. 이들 층의 형성은, 유기 금속 화학 기상 성장법(MOCVD법)에 의해 행하는 것이 적합한 일례이다.
요철층(3)[제1 요철층(31) 및 제2 요철층(32)]은, AlN을 포함하는 층(제1 Ⅲ족 질화물층)이다. 보다 구체적으로는, 요철층(3)은, 하지 기판(1)의 기판면에 대략 수직인 방향(성막 방향)으로 성장한 다수의 미세한 기둥형 결정 등(기둥형 결정, 입상 결정, 기둥형 도메인 또는 입상 도메인 중 적어도 1종)으로 구성되는 층이다. 바꿔 말하면, 요철층(3)은, 에피택셜 기판(10)의 적층 방향으로의 일축 배향하여 이루어지지만, 적층 방향을 따른 다수의 결정립계 또는 전위를 함유하는, 결정성이 뒤떨어진 다결함 함유성층이다. 단, 하지 기판(1) 바로 위에 형성되는 제1 요철층(31)보다는 제1 평탄화층(41) 위에 형성되는 제2 요철층(32)쪽이 내재하는 결정립계는 적다. 또한 본 실시형태에서는, 편의상, 도메인 입계 또는 전위도 포함하여, 결정립계로 칭하는 경우가 있다. 요철층(3)에서의 결정립계의 간격은 커도 수십 ㎚ 정도이다.
또한, 제1 요철층(31)은, c축 기울기 성분에 대한 모자이크성의 대소 또는 나선 전위의 다소의 지표가 되는 (0002)면의 X선 록킹 커브 반치폭이 0.5도 이상 1.1도 이하가 되도록, 그리고 c축을 회전축으로 한 결정의 회전 성분에 대한 모자이크성의 대소 또는 칼날 전위의 다소의 지표가 되는 (10-10)면의 X선 록킹 커브 반치폭이 0.8도 이상 1.1도 이하가 되도록 형성된다.
한편, 평탄화층(4)[제1 평탄화층(41) 및 제2 평탄화층(42)]은, 요철층(3) 위에 형성된 Alyy(i)Gazz(i)N(yy(i)+zz(i)=1, 0≤yy(i)<1, 0<zz(i)≤1)인 조성식으로 나타내는 Ⅲ족 질화물을 포함하는 층(제2 Ⅲ족 질화물층)이다. 또한, 첨자(i)는 i번째의 평탄화층(4)에 대한 값인 것을 의미한다. 단, 제2 평탄화층(42) 또는 추가로 그 위에 형성되는 평탄화층(4)[즉 i≥2를 만족시키는 평탄화층(4)]에 대해서는, 0≤yy(i)≤0.2인 조성 범위의 Ⅲ족 질화물로 구성된다.
기능층(5)은, Ⅲ족 질화물에 의해 형성되는 적어도 하나의 층이며, 에피택셜 기판(10) 위에 소정의 반도체층이나 전극 등을 더 형성함으로써 반도체 소자를 구성하는 경우에, 소정의 기능을 발현하는 층이다. 그렇기 때문에, 기능층(5)은, 이 기능에 따른 조성 및 두께를 갖는 1 또는 복수의 층으로 형성된다.
<요철층과 평탄화층의 상세 구성과 그 효과>
제1 요철층(31)과 제1 평탄화층(41)의 계면(I1)[제1 요철층(31)의 표면], 및 제2 요철층(32)과 제2 평탄화층(42)의 계면(I2)[제2 요철층(32)의 표면]은, 제1 요철층(31) 및 제2 요철층(32)을 구성하는 기둥형 결정 등의 외형 형상을 반영한 3차원적 요철면으로 되어 있다. 계면(I1) 및 계면(I2)이 이러한 형상을 갖는 것은, 도 2에 예시하는, 에피택셜 기판(10)의 HAADF상에서, 명료하게 확인된다. 한편 HAADF상이란, 주사 투과 전자 현미경(STEM)에 의해 얻어지는, 고각도로 비탄성 산란된 전자의 적분 강도의 맵핑상이다. HAADF상에 있어서, 상 강도는 원자 번호의 제곱에 비례하고, 원자 번호가 큰 원자가 존재하는 지점일수록 밝게(희게) 관찰된다.
에피택셜 기판(10)에 있어서, 요철층(3)은 AlN을 포함하는데 비하여, 평탄화층(4)은, 상기한 조성식이 나타내는 바와 같이, 적어도 Ga을 포함한 AlN과는 상이한 조성을 갖는 층이다. Ga이 Al보다 원자 번호가 크기 때문에, 도 2에서는, 평탄화층(4)이 상대적으로 밝고, 요철층(3)이 상대적으로 어둡게 관찰된다. 이것에 의해, 도 2로부터는, 양자의 계면(I1 및 I2)이, 3차원적 요철면으로 되어 있는 것이 용이하게 인식된다.
또한, 도 1의 모식 단면에서는, 요철층(3)의 볼록부(3a)가 대략 등간격으로 위치하도록 도시되어 있지만, 실제로는 반드시 등간격으로 볼록부(3a)가 위치하는 것은 아니다. 바람직하게는, 요철층(3)은, 볼록부(3a)의 밀도가 5×109/㎠ 이상 5×1010/㎠ 이하이고, 볼록부(3a)의 평균 간격이 45 ㎚ 이상 140 ㎚ 이하이도록 형성된다. 이러한 범위를 만족시키는 경우, 특히 결정 품질이 우수한 기능층(5)의 형성이 가능해진다. 한편 본 실시형태에서, 요철층(3)의 볼록부(3a)란, 표면[계면(I1, I2)]에서 위로 볼록한 지점의 대략 정점 위치를 가리키는 것으로 한다. 한편 본 발명의 발명자의 실험 및 관찰의 결과, 볼록부(3a)의 측벽을 형성하고 있는 것은, AlN의 (10-11)면 또는 (10-12)면인 것이 확인되어 있다.
제1 요철층(31)의 표면에 상기한 밀도 및 평균 간격을 만족시키는 볼록부(3a)가 형성되기 위해서는, 평균 막 두께가 40 ㎚ 이상 200 ㎚ 이하가 되도록 제1 요철층(31)을 형성하는 것이 바람직하다. 평균 막 두께가 40 ㎚보다 작은 경우에는, 전술한 바와 같이 볼록부(3a)를 형성하면서 AlN이 기판 표면을 덮는 상태를 실현하는 것이 어려워진다. 한편, 평균 막 두께를 200 ㎚보다 크게 하고자 하면, AlN 표면의 평탄화가 진행되기 시작하기 때문에 전술한 바와 같은 볼록부(3a)를 형성하는 것이 어려워진다.
한편, 제2 요철층(32)은, 평균 막 두께가 50 ㎚ 이상 100 ㎚ 이하가 되도록 형성되는 것이 바람직하다. 평균 막 두께가 50 ㎚보다 작은 경우에는, 전술한 바와 같은 볼록부(3a)를 형성하면서 AlN이 바로 아래의 평탄화층(4)을 덮는 상태를 실현하는 것이 어려워진다. 한편, 평균 막 두께를 100 ㎚보다 크게 하고자 하면, AlN 표면의 평탄화가 진행되기 시작하기 때문에 전술한 바와 같은 볼록부(3a)를 형성하는 것이 어려워진다.
또한, 요철층(3)의 형성은, 소정의 에피택셜 성장 조건하에 실현되지만, 요철층(3)을 AlN으로 형성하는 것은, 실리콘과 액상 화합물을 형성하는 Ga을 포함하지 않는다고 하는 점, 및 횡방향 성장이 비교적 진행되기 어렵기 때문에 계면(I1 및 I2)이 3차원적 요철면으로서 형성되기 쉽다고 하는 점에서 적합하다.
전술한 양태에서 제1 하지층(71)[제1 요철층(31) 및 제1 평탄화층(41)]을 구비하는 에피택셜 기판(10)은, 하지 기판(1)과 제1 평탄화층(41) 사이에, 결정립계가 내재된 다결함 함유성층인 제1 요철층(31)을 개재시킨 구성을 갖는다. 이것에 의해, 하지 기판(1)과 제1 평탄화층(41) 사이의 격자 미스피트가 완화되고, 더 나아가서는, 이러한 격자 미스피트에 기인하는 변형 에너지의 축적이 억제되게 된다. 또한 이러한 격자 미스피트 완화 및 변형 에너지 축적 억제라는 효과는, 제1 평탄화층(41) 위에 제2 하지층(72)[제2 요철층(32) 및 제2 평탄화층(42)]이 적층되게 되는 것에 의해, 더 강화되어 있다. 왜냐하면, 에피택셜 기판(10)은, 제2 하지층(72)을 구비함으로써, 제1 평탄화층(41)과 제2 평탄화층(42) 사이에, 다결함 함유성층인 제2 요철층(32)을 개재시킨 구성을 갖기 때문이다. 그 결과로서, 에피택셜 기판(10)은, 잔류 응력이 적고, 크랙이 없으며 휘어짐이 적은 것으로 되어 있다. 또한, 전술한 제1 요철층(31)에 대한 (0002)면 및 (10-10)면의 X선 록킹 커브 반치폭의 범위는, 이 결정립계에 의한 변형 에너지의 축적이, 적합하게 억제되는 범위로서 정해지는 것이다.
단, 요철층(3)이 개재함으로써, 그 바로 위의 평탄화층(4)에는, 요철층(3)의 기둥형 결정 등의 결정립계가 기점이 된 다수의 전위가 전파되어 있다. 이러한 전위의 전파는, 이종 재료인 하지 기판(1) 바로 위에 형성된 제1 요철층(31)과 그 바로 위의 제1 평탄화층(41) 사이에서, 특히 현저하다. 본 실시형태에서는, 요철층(3)과 평탄화층(4)의 계면(I1 및 I2)을 전술한 바와 같이 3차원적 요철면으로 함으로써, 이러한 전위를 효과적으로 저감시켜 이루어진다. 도 3은, 제1 요철층(31)과 제1 평탄화층(41)의 계면(I1)의 전후의 모습을 예로 하여, 에피택셜 기판(10)에서의 전위 소실의 모습을, 모식적으로 도시하는 도면이다. 또한 도 3에서는 후술하는 계면층(2)을 생략하고 있다.
제1 요철층(31)과 제1 평탄화층(41)의 계면(I1)이 3차원적 요철면으로서 형성되어 있는 것에 의해, 제1 요철층(31)에서 발생한 전위(d)의 대부분은, 도 3에 도시하는 바와 같이, 제1 요철층(31)으로부터 제1 평탄화층(41)에 전파할(관통할) 때에, 계면(I1)에서 굴곡된다. 보다 구체적으로는, 계면(I1) 중 하지 기판(1)에 대략 평행한 지점을 전파하는 전위[d(d0)]에 대해서는 제1 평탄화층(41)의 위쪽에까지 도달할 수 있지만, 계면(I1) 중 하지 기판(1)에 대하여 경사져 있는 지점을 전파하는 전위[d(d1)]는, 제1 평탄화층(41)의 내부에서 합체 소실된다. 결과로서, 제1 요철층(31)을 기점으로 하는 전위 중, 제1 평탄화층(41)을 관통하여 그 바로 위의 제2 요철층(32)에 전파하는 전위는 극히 일부가 된다.
덧붙이면, 제2 요철층(32)에 있어서도 결정립계를 기점으로 하는 전위는 존재하지만, 내재하는 결정립계의 수가 적기 때문에, 제1 요철층(31)에 비교하면 그 수는 작다. 그렇기 때문에, 제2 요철층(32)을 관통하여 제2 평탄화층(42)에 전파하는 전위는, 제1 평탄화층(41)으로부터 전파하는 전위와 합하여도, 제1 평탄화층(41)에 존재하는 전위보다 더 적다. 또한 제2 평탄화층(42)에서도 도 3에 도시한 것과 같은 메커니즘으로 전위의 합체 소실이 발생하기 때문에, 제2 평탄화층(42)을 관통하여 그 바로 위에 전파하는 전위는 더 적어져 있다. 제2 평탄화층(42) 위에 하지층(7)을 더 형성한 경우에는 한층 더 전위 저감의 효과가 기대된다. 즉, 본 실시형태에 따른 에피택셜 기판(10)에서는, 복수의 하지층(7)을 구비함으로써, 그 위쪽에의 전위의 전파가 적합하게 억제된 것으로 되어 있다.
또한, 도 3에 그 모습을 모식적으로 도시하는 바와 같이, 제1 평탄화층(41)은, 바람직하게는, 그 성장 초기에는 제1 요철층(31)의 표면 형상을 따라 형성되지만, 성장이 진행됨에 따라 서서히 그 표면이 평탄화되어 가고, 최종적으로는, 10 ㎚ 이하의 표면 거칠기를 갖도록 형성된다. 이것은, 제2 평탄화층(42)에 대해서도 마찬가지이다. 한편 본 실시형태에서, 표면 거칠기는 AFM(원자간력 현미경)에 의해 계측한 5 ㎛×5 ㎛ 영역에 대한 평균 거칠기(ra)로 나타내는 것으로 한다. 참고로, 평탄화층(4)이, 횡방향 성장이 비교적 진행되기 쉬운, 적어도 Ga을 포함하는 조성의 Ⅲ족 질화물로 형성되는 것은, 평탄화층(4)의 표면 평탄성을 양호한 것으로 하는 데에 있어서 적합하다.
또한, 평탄화층(4)의 평균 두께는, 40 ㎚ 이상으로 하는 것이 적합하다. 이것은, 40 ㎚보다 얇게 형성한 경우에는, 요철층(3)에 유래하는 요철을 충분히 평탄화할 수 없는 경우나, 평탄화층(4)에 전파한 전위의 상호 합체에 의한 소실이 충분히 발생하지 않는 등의 문제가 생기기 때문이다. 또한, 평균 두께가 40 ㎚ 이상이 되도록 형성한 경우에는, 전위 밀도의 저감이나 표면의 평탄화가 효과적으로 이루어지기 때문에, 평탄화층(4)의 두께의 상한에 대해서는 특별히 기술상의 제한은 없지만, 생산성의 관점에서는 수 ㎛ 이하 정도의 두께로 형성하는 것이 바람직하다.
전술한 바와 같은 양태로 형성됨으로써, 적어도 최상부의 평탄화층(4)[제2 평탄화층(42)]의 표면 근방은[즉, 기능층(5) 또는 초격자 구조층(6)의 계면 근방은], 전위 밀도가 적합하게 저감되고 양호한 결정 품질을 갖는 것으로 되어 있다. 이것에 의해, 기능층(5)에서도 양호한 결정 품질이 얻어진다. 또는, 평탄화층(4) 및 기능층(5)의 조성이나 형성 조건에 따라서는, 기능층(5)을 평탄화층(4)보다 저전위로 형성할 수도 있다. 예컨대, 전위 밀도가 약 2.5×109/㎠ 이하라고 하는, 저전위의 기능층(5)을 형성할 수 있다. 한편, 제2 하지층(72) 또는 더 나아가 하지층(7)을 마련하지 않고, 제1 하지층(71)만을 형성한 에피택셜 기판의 전위 밀도는, 적어도 약 5×109/㎠ 정도인 것이, 본 발명의 발명자에 의해 확인되어 있다.
MOCVD법에 의해 사파이어 기판 또는 SiC 기판 위에 저온 GaN 버퍼층 등을 개재하여 동일한 총 막 두께의 Ⅲ족 질화물층군을 형성한 경우의 전위 밀도의 값은, 대략 5×108∼1×1010/㎠의 범위이기 때문에, 전술한 결과는, 사파이어 기판을 이용한 경우와 동등한 품질을 갖는 에피택셜 기판이, 사파이어 기판보다 저렴한 단결정 실리콘 웨이퍼를 하지 기판(1)으로서 이용하여 실현된 것을 의미하고 있다.
<계면층>
전술한 바와 같이, 에피택셜 기판(10)은, 하지 기판(1)과 제1 하지층(71) 사이에[보다 구체적으로는 제1 요철층(31)과의 사이에] 계면층(2)을 구비하는 양태여도 좋다. 계면층(2)은, 수 ㎚ 정도의 두께를 가지며, 비정질의 SiAlxOyNz를 포함하는 것이 적합한 일례이다.
하지 기판(1)과 제1 요철층(31) 사이에 계면층(2)을 구비하는 경우, 하지 기판(1)과 제1 평탄화층(41) 등과의 격자 미스피트가 보다 효과적으로 완화되고, 각각의 평탄화층(4) 및 기능층(5)의 결정 품질이 더 향상된다. 즉, 계면층(2)을 구비하는 경우에는, 제1 요철층(31)인 AlN층이, 계면층(2)을 구비하지 않는 경우와 같은 요철 형상을 가지며 계면층(2)을 구비하지 않는 경우보다 내재하는 결정립계가 적어지도록 형성된다. 특히 (0002)면에서의 X선 록킹 커브 반치폭의 값이 개선된 제1 요철층(31)이 얻어진다. 이것은, 하지 기판(1) 위에 직접 제1 요철층(31)을 형성하는 경우에 비해, 계면층(2) 위에 제1 요철층(31)을 형성하는 경우가, 제1 요철층(31)을 이루는 AlN의 핵 형성이 진행되기 어렵고, 결과적으로, 계면층(2)이 없는 경우에 비해 횡방향 성장이 촉진되는 것에 의한다. 또한 계면층(2)의 막 두께는 5 ㎚를 초과하지 않는 정도로 형성된다. 이러한 계면층(2)을 구비한 경우, 제1 요철층(31)을, (0002)면의 X선 록킹 커브 반치폭이, 0.5도 이상 0.8도 이하의 범위가 되도록 형성할 수 있다. 이 경우, 전위 밀도가 약 1.5×109/㎠ 이하라고 하는, 저전위의 기능층(5)을 더 형성할 수 있다. 또한 계면층(2)을 마련하는 한편, 제2 하지층(72) 또는 더 나아가 하지층(7)을 마련하지 않고, 제1 하지층(71)만을 형성한 에피택셜 기판의 전위 밀도는, 적어도 약 3×109/㎠ 정도인 것이, 본 발명의 발명자에 의해 확인되어 있다.
또한, 제1 요철층(31)의 형성시에, Si 원자와 O 원자 중 적어도 한쪽이 제1 요철층(31)에 확산 고용되는 양태나, N 원자와 O 원자 중 적어도 한쪽이 하지 기판(1)에 확산 고용되는 양태여도 좋다.
<초격자 구조층>
전술한 바와 같이, 에피택셜 기판(10)은, 평탄화층(4)과 기능층(5) 사이에 초격자 구조층(6)을 구비하는 양태여도 좋다. 도 1에 도시하는 예이면, 초격자 구조층(6)은, 제2 평탄화층(42) 위에, 상이한 조성의 2종류의 Ⅲ족 질화물층인 제1 단위층(6a)과 제2 단위층(6b)을 반복하여 교대로 적층하는 것에 의해 형성되어 이루어진다. 여기서, 하나의 제1 단위층(6a)과 하나의 제2 단위층(6b)의 조를 페어층이라고도 칭한다.
에피택셜 기판(10)에서는, 하지 기판(1)인 단결정 실리콘 웨이퍼와 Ⅲ족 질화물 사이에 열팽창 계수의 값에 큰 차이가 있는 것에 기인하여, 평탄화층(4)의 면내 방향으로 변형이 생기고 있지만, 초격자 구조층(6)은, 이러한 변형을 완화하여 기능층(5)에의 변형의 전파를 억제하는 작용을 갖고 있다.
초격자 구조층(6)은, 에피택셜 기판(10)에서 필수 구성 요소가 아니지만, 초격자 구조층(6)을 구비함으로써, 에피택셜 기판(10)에서의 Ⅲ족 질화물층군의 총 막 두께가 증가하고, 결과로서, 반도체 소자에서의 내전압이 향상된다고 하는 효과가 얻어진다. 한편, 평탄화층(4)과 기능층(5) 사이에 초격자 구조층(6)을 개재시켰다고 해도, 형성 조건이 적합하게 설정되어 있으면, 기능층(5)의 결정 품질은 충분히 양호한 정도로[초격자 구조층(6)을 갖지 않는 경우와 같은 정도로] 확보된다.
도 1에 도시하는 HEMT 소자용 에피택셜 기판(10)의 경우이면, 초격자 구조층(6)은, 제1 단위층(6a)을 GaN으로 수십 ㎚ 정도의 두께로 형성하고, 제2 단위층(6b)을 AlN으로 수 ㎚ 정도의 두께로 형성하는 것이 적합한 일례이다. 한편, 도 1에서는, 페어층을 15회 반복하여 형성한 경우를 예시하고 있다.
평탄화층(4)에 내재하는 변형이 충분히 개방되는 정도로 페어층의 형성을 반복한 후에, 기능층(5)을 형성함으로써, 하지 기판(1)과 Ⅲ족 질화물층군과의 열팽창 계수의 차에 기인하는 크랙이나 휘어짐의 발생이 적합하게 억제된, 에피택셜 기판(10)이 실현된다. 바꿔 말하면, 초격자 구조층(6)은, 에피택셜 기판(10)에 있어서, 기능층(5)에 대한 변형의 전파를 완화하는 변형 완화능을 갖게 된다고 할 수 있다. 이러한 초격자 구조층(6)을 구비한 에피택셜 기판(10)은, 크랙의 발생이 보다 적합하게 억제된 것으로 되어 있다.
<기능층의 구체적 양태>
도 1에서는, 에피택셜 기판(10)이 HEMT 소자의 기판으로서 이용되는 경우를 상정하여, 기능층(5)으로서, 고저항의 GaN을 포함하는 채널층(5a)과, AlN을 포함하는 스페이서층(5b)과, AlGaN이나 InAlN 등을 포함하는 장벽층(5c)이 형성되는 경우를 예시하고 있다. 채널층(5a)은 수 ㎛ 정도의 두께로 형성되는 것이 적합하다. 스페이서층(5b)은 1 ㎚ 정도의 두께로 형성되는 것이 적합하다. 단, HEMT 소자를 구성하는 데 있어서 스페이서층(5b)은 필수 구성 요소가 아니다. 장벽층(5c)은, 수십 ㎚ 정도의 두께로 형성되는 것이 적합하다. 이러한 층 구성을 갖는 것에 의해, 채널층(5a)의 장벽층(5c)[또는 스페이서층(5b)]과의 헤테로 접합 계면 근방에는, 자발 분극 효과나 피에조 분극 효과 등에 의해 2차원 전자 가스 영역이 형성된다.
또는, 에피택셜 기판(10)이 쇼트키 다이오드의 기판으로서 이용되는 경우이면, 기능층(5)으로서, 하나의 Ⅲ족 질화물층(예컨대 GaN층)이 형성된다.
또한, 에피택셜 기판(10)이 발광 다이오드의 기판으로서 이용되는 경우이면, 기능층(5)으로서, n형 질화물층(예컨대 GaN층), 목표로 하는 발광 파장에 따른 조성비로 구성되는 InAlGaN 혼정(混晶)을 포함하는 발광층, p형 질화물층(예컨대 GaN층) 등이 형성된다.
이상과 같은 구성을 갖는 에피택셜 기판(10)을 이용함으로써, 사파이어 기판 또는 SiC 기판 위에 Ⅲ족 질화물층군을 형성한 반도체 소자(예컨대 쇼트키 다이오드나 HEMT 소자 등)와 같은 정도의 특성을 갖는 반도체 소자가, 보다 저렴하게 실현된다.
예컨대, 기능층(5)을 GaN으로 형성한 에피택셜 기판(10) 위에 애노드와 캐소드를 배치한 동심원형 쇼트키 다이오드에서는, 작은 누설 전류와 높은 내전압이 실현된다.
또는, HEMT 소자에 적용할 수 있도록 기능층(5)을 AlGaN/GaN 적층 구조로서 구성한 경우이면, 결정 품질이 우수하고, 전자 이동도가 높은 기능층(5)이 얻어진다.
<에피택셜 기판의 제조방법>
다음에, MOCVD법을 이용하는 경우를 예로 하여, 에피택셜 기판(10)을 제조하는 방법에 대해서 개략적으로 설명한다.
우선, 하지 기판(1)으로서 (111)면의 단결정 실리콘 웨이퍼를 준비하고, 희불산 세정에 의해 자연 산화막을 제거하며, 또한 그 후, SPM 세정을 실시하여 웨이퍼 표면에 두께 수 Å 정도의 산화막이 형성된 상태로 만든다. 이것을 MOCVD 장치의 리액터 내에 세팅한다.
그리고 소정 가열 조건과 가스 분위기하에 각 층을 형성한다. 우선, AlN을 포함하는 제1 요철층(31)은, 기판 온도를 800℃ 이상, 1200℃ 이하의 소정 요철층 형성 온도로 유지하고, 리액터 내 압력(성장 압력이라고도 칭함)을 0.1 ㎪∼30 ㎪ 정도로 한 상태로, 알루미늄 원료인 TMA(트리메틸알루미늄) 버블링 가스와 NH3 가스를 적절한 몰 유량비로 리액터 내에 도입하며, 성막 속도를 20 ㎚/min 이상으로 하는 것에 의해, 형성시킬 수 있다. 제1 요철층(31)은, 평균 막 두께가 40 ㎚ 이상 200 ㎚ 이하의 범위를 만족시키도록 형성된다.
또한, 실리콘 웨이퍼가 요철층 형성 온도에 도달한 후, 제1 요철층(31)의 형성에 앞서, TMA 버블링 가스만을 리액터 내에 도입하고, 웨이퍼를 TMA 버블링 가스 분위기에 노출되도록 한 경우에는, SiAlxOyNz를 포함하는 계면층(2)이 형성된다.
제1 평탄화층(41)의 형성은, 제1 요철층(31)의 형성 후, 기판 온도를 800℃ 이상 1200℃ 이하의 소정의 평탄화층 형성 온도로 유지하고, 리액터 내 압력을 0.1 ㎪∼100 ㎪로 한 상태로, 갈륨 원료인 TMG(트리메틸갈륨) 버블링 가스와 NH3 가스를, 또는 추가로, TMA 버블링 가스를, 제작하고자 하는 제1 평탄화층(41)의 조성에 따른 소정의 유량비로 리액터 내에 도입하여, NH3와 TMA, 및 TMG 중 적어도 하나를 반응시키는 것에 의해 실현된다.
제2 요철층(32)의 형성은, 리액터 내 압력을 20 ㎪ 이상으로 하고, 평균 막 두께가 50 ㎚ 이상 100 ㎚ 이하의 범위를 만족시키도록 하는 것 외는, 제1 요철층(31)의 형성과 마찬가지로 행하면 좋다. 또한, 리액터 내 압력을 20 ㎪보다 작게 한 경우에는, 계면(I2)이 3차원적 요철면이 되지 않기 때문에, 제2 요철층(32)을 적합하게 형성할 수 없다.
제2 평탄화층(42)의 형성은, 제1 평탄화층(41)과 같은 형성 조건을 설정하는 것에 의해 행할 수 있다.
또한, 제2 평탄화층(42) 위에 요철층(3)과 평탄화층(4)을 더 적층하는 경우의 형성 조건은, 제2 요철층(32) 및 제2 평탄화층(42)의 형성 조건과 동일하면 좋다. 이 것은, 제2 하지층(72) 위에 형성되는 하지층(7)에 대해서도, 실질적으로 제2 하지층(72)과 같은 양태로 형성되는 것을 의미한다. 바꿔 말하면, 에피택셜 기판(10)은, 하나의 제1 하지층(71) 위에, 적어도 하나의 제2 하지층(72)을 적층하여 이루어지는 구성을 갖는 것으로도 할 수 있다.
초격자 구조층(6)의 형성은, 최상부의 평탄화층(4)의 형성 후, 기판 온도를 800℃ 이상 1200℃ 이하의 소정의 초격자 구조층 형성 온도로 유지하고, 리액터 내 압력을 0.1 ㎪∼100 ㎪로 한 상태로, 제1 단위층(6a)과 제2 단위층(6b)의 조성 및 막 두께에 따라 리액터 내에 도입하는 NH3 가스와 Ⅲ족 질화물 원료 가스[TMI(트리메틸인듐), TMA, TMG의 버블링 가스]의 유량비를 교대로 변화시키는 것에 의해 행한다.
기능층(5)의 형성은, 초격자 구조층(6)의 형성 후, 기판 온도를 800℃ 이상 1200℃ 이하의 소정의 기능층 형성 온도로 유지하고, 리액터 내 압력을 0.1 ㎪∼100 ㎪로 한 상태로, TMI 버블링 가스, TMA 버블링 가스, 또는 TMG 버블링 가스 중 적어도 하나와 NH3 가스를, 제작하고자 하는 기능층(5)의 조성에 따른 유량비로 리액터 내에 도입하여, NH3과 TMI, TMA 및 TMG 중 적어도 하나를 반응시키는 것에 의해 실현된다. 도 1과 같이, 기능층(5)을 조성이 상이한 복수의 층으로 구성하는 경우는, 각각의 층 조성에 따른 제작 조건이 적용된다.
실시예
(실시예 1)
본 실시예에서는, 제2 하지층(72)의 형성 조건을 다르게 한 12종의 에피택셜 기판(10)(시료 No.a-1∼a-12)을 제작하고, 기능층(5)의 외관 검사(크랙 발생 유무의 검사)와 전위 밀도의 평가를 행하였다. 구체적으로는, 제2 하지층(72)을 형성하지 않는 에피택셜 기판(10)(시료 NO.a-1)과, 제2 요철층(32)의 두께 및 형성 압력과 제2 평탄화층(42)에서의 Al 몰 분율 yy(2)의 값을 여러 가지로 다르게 한 11종의 에피택셜 기판(10)(시료 No.a-2∼a-12)을 제작하였다. 단, 어느 시료에서도, 계면층(2) 및 초격자 구조층(6)의 형성은 생략하였다. 표 1에, 각각의 시료에 고유의 제2 하지층(72)[제2 요철층(32) 및 제2 평탄화층(42)]의 형성 조건 및 각각의 평가 결과를 나타내고 있다.
Figure pct00001
우선, 하지 기판(1)으로서 (111)면의, 직경 4인치, 두께 525 ㎛인 단결정 실리콘 웨이퍼(이하, 실리콘 웨이퍼)를 준비하였다. 준비한 실리콘 웨이퍼에, 불화수소산/순수=1/10(체적비)인 조성의 희불산에 의한 희불산 세정과 황산/과산화수소수=1/1(체적비)인 조성의 세정액에 의한 SPM 세정을 실시하여, 웨이퍼 표면에 두께 수 Å의 산화막이 형성된 상태로 만들고, 이것을 MOCVD 장치의 리액터 내에 세팅하였다. 이어서, 리액터 내를 수소·질소 혼합 분위기로 하고, 기판 온도가 요철층 형성 온도인 1050℃가 될 때까지 가열하였다.
기판 온도가 1050℃에 도달하면, 리액터 내에 NH3 가스를 도입하여, 1분간, 기판 표면을 NH3 가스 분위기에 노출시켰다.
그 후, 리액터 내 압력을 10 ㎪로 하고, TMA 버블링 가스를 소정 유량비로 리액터 내에 도입하여, NH3와 TMA를 반응시키는 것에 의해 표면이 3차원적 요철 형상을 갖는 제1 요철층(31)을 형성하였다. 이때, 제1 요철층(31)의 성장 속도(성막 속도)는 20 ㎚/min으로 하고, 목표 평균 막 두께는 40 ㎚로 하였다.
제1 요철층(3)이 형성되면, 계속해서, 기판 온도를 1050℃로 유지한 채, 리액터 내 압력을 20 ㎪로 하고, TMG 버블링 가스를 리액터 내에 더 도입하여, NH3와 TMA 및 TMG의 반응에 의해, 제1 평탄화층(41)으로서의 Al0 .3Ga0 .7N층을 평균 막 두께가 50 ㎚ 정도가 되도록 형성하였다.
제1 평탄화층(41)이 형성되면, 제2 하지층(72)을 형성하지 않는 시료(a-1)를 제외하고, 목표 평균 막 두께 및 리액터 내 압력을 각각의 시료에 따라 다르게 한 것 외는, 제1 요철층(31)과 동일 조건으로 하는 것에 의해, 표면이 3차원적 요철 형상을 갖는 제2 요철층(32)을 형성하였다. 또한 목표 평균 막 두께는, 50 ㎚, 75 ㎚, 100 ㎚, 200 ㎚의 4 수준으로 다르게 하였다. 또한 리액터 내 압력은, 10 ㎪, 20 ㎪, 30 ㎪, 40 ㎪의 4 수준으로 다르게 하였다. 계속해서, 제1 평탄화층(41)과 동일한 제작 조건으로 제2 평탄화층(42)을 형성하였다. 단, Al 몰 분율 yy(2)의 값은, 0.05, 0.1, 0.2, 0.3의 4 수준으로 다르게 하였다.
이어서, 기판 온도를 1050℃로 하고, 리액터 내 압력을 30 ㎪로 하여, TMG과 NH3를 반응시켜 기능층(5)으로서의 GaN층을 800 ㎚의 두께로 형성하였다. 이것에 의해 각각의 에피택셜 기판(10)이 얻어졌다.
얻어진 각각의 에피택셜 기판(10)에 대해서, 육안 및 현미경으로 외관 검사를 행한 바, 어느 시료에서도 GaN층[기능층(5)]에 크랙은 확인되지 않았다.
또한, 각각의 에피택셜 기판(10)의 GaN층[기능층(5)]에 대해서, 전위 밀도를 측정하였다. 표 1에 나타내는 바와 같이, 제2 하지층(72)을 마련하지 않은 시료 a-1의 전위 밀도는, 5.7×109/㎠였다. 한편, 제2 하지층(72)을 마련한 시료 중, a-3∼a-5, 및 a-8∼a-11의 전위 밀도는 1.9×109/㎠∼2.3×109/㎠로 시료 a-1의 1/2 정도가 되었다. 이에 비하여, 제2 요철층(32)의 평균 막 두께를 40 ㎚로 한 시료 a-2, 제2 요철층(32)의 평균 막 두께를 200 ㎚로 한 시료 a-6, 제2 요철층(32)의 성장 압력을 10 ㎪로 한 시료 a-7, 및 제2 평탄화층(42)의 Al 몰 분율 yy(2)를 0.3으로 한 시료 a-12의 전위 밀도는, 적어도 3.9×1019/㎠로, 전자와의 사이에는 10 오더 이상의 차이가 있었다.
(실시예 2)
계면층(2)을 마련하도록 한 것 외는, 실시예 1과 같은 조건 및 수순으로, 12종의 에피택셜 기판(10)(시료명 b-1∼b-12)을 제작하였다.
구체적으로는, 기판 온도가 요철층 형성 온도인 1050℃에 도달한 지점에서, 리액터 내에 NH3 가스를 도입하여, 1분간, 기판 표면을 NH3 가스 분위기에 노출시킨 후, 실시예 1과는 달리, NH3 가스 공급을 일단 정지하고, 대신에 TMA 버블링 가스를 리액터 내에 도입하여 1분간 TMA 버블링 가스 분위기에 노출시키도록 하였다. 그 후, NH3 가스를 다시 리액터 내에 도입하고, 이후, 실시예 1과 마찬가지로 각 층을 형성하였다. 표 2에, 각각의 시료에 고유의 제2 하지층(72)[제2 요철층(32) 및 제2 평탄화층(42)]의 형성 조건 및 각각의 평가 결과를 나타내고 있다.
Figure pct00002
제1 요철층(31)까지를 형성한 시료에 대해서, TEM 및 HAADF상에 의한 구조 분석, 추가로 SIMS(2차 이온 질량 분석) 및 EDS(에너지 분산형 X선 분광 장치)에 의한 조성 분석을 행한 결과, AlN/Si 계면에 3 ㎚ 정도의 막 두께로 SiAlxOyNz(간단히 SiAlON라고도 적는다)를 포함하는 비정질형의 계면층(2)이 형성되어 있는 것, 이 계면층(2) 위에 제1 요철층(31)인 AlN층이 3차원적인 표면 요철 형상을 갖는 양태로 퇴적되어 있는 것, 실리콘 웨이퍼 중에 N, O가 확산 고용되어 있는 것, 및 AlN층 중에 Si, O가 확산 고용되어 있는 것이 확인되었다.
최종적으로 얻어진 각각의 에피택셜 기판(10)에 대해서, 육안 및 현미경으로 외관 검사를 행한 바, 어느 시료에서도 GaN층[기능층(5)]에 크랙은 확인되지 않았다.
또한, 각각의 에피택셜 기판(10)의 GaN층[기능층(5)]에 대해서, 전위 밀도를 측정하였다. 표 2에 나타내는 바와 같이, 제2 하지층(72)을 마련하지 않은 시료 b-1의 전위 밀도는, 2.9×109/㎠였다. 또한, 실시예 1에서 낮은 전위 밀도가 실현된 조건과 동일한 조건으로 제2 하지층(72)이 형성된 시료 b-3∼b-5, 및 b-8∼b-11의 전위 밀도는 1.0×109/㎠∼1.2×109/㎠로, 시료 b-1의 1/3 정도가 되었다. 이에 비하여, 실시예 1에서 높은 전위 밀도밖에 얻어지지 않은 조건으로 제2 하지층(72)을 형성한 시료 b-2, b-6, b-7, 및 b-12의 전위 밀도는, 적어도 2.8×1019/㎠로, 전자와의 사이에는 10 오더 이상의 차이가 있었다.
실시예 1 및 실시예 2의 결과는, 제2 요철층(32)의 평균 막 두께를 50 ㎚ 이상 100 ㎚ 이하로 하고, 제2 평탄화층(42)의 Al 몰 분율 yy(2)를 0.2 이하로 함으로써, 전위 밀도가 적합하게 저감된 기능층을 구비한 에피택셜 기판(10)을 실현할 수 있는 것, 이러한 에피택셜 기판(10)의 제작은, 제2 요철층(32)의 성장 압력을 20 ㎪ 이상으로 함으로써 실현되는 것, 더 나아가서는 계면층(2)을 마련함으로써, 보다 전위 밀도가 저감되는 것을 나타내고 있다.

Claims (13)

  1. (111)방위의 단결정 실리콘인 하지 기판 위에, 상기 하지 기판의 기판면에 대하여 (0001)결정면이 대략 평행이 되도록 Ⅲ족 질화물층군을 형성하여 이루어지는, 반도체 소자용 에피택셜 기판으로서,
    상기 하지 기판 위에 형성되는 하지층군으로서, AlN을 포함하는 제1 Ⅲ족 질화물층과, 상기 제1 Ⅲ족 질화물층 위에 형성된 AlyyGazzN(yy+zz=1, 0≤yy<1, 0<zz≤1)을 포함하는 제2 Ⅲ족 질화물층으로 각각 이루어지는 복수의 하지층이, 반복하여 적층되어 이루어지는 하지층군과,
    상기 하지층군 위에 에피택셜 형성된 적어도 하나의 제3 Ⅲ족 질화물층
    을 포함하고, 상기 제1 Ⅲ족 질화물층은, 기둥형 또는 입상의 결정 또는 도메인 중 적어도 일종으로 구성되는 다(多)결정결함 함유성층이며,
    상기 제1 Ⅲ족 질화물층과 상기 제2 Ⅲ족 질화물층의 계면이 3차원적 요철면이고,
    상기 복수의 하지층 중, 상기 하지 기판 바로 위에 형성되어 있는 하지층을 제1 하지층으로 하고, 상기 제1 하지층 이외의 하지층을 제2 하지층으로 할 때,
    상기 제2 하지층을 구성하는 상기 제1 Ⅲ족 질화물층의 두께가 50 ㎚ 이상 100 ㎚ 이하이며, 상기 제2 Ⅲ족 질화물층이 AlyyGazzN(yy+zz=1, 0≤yy≤0.2, 0.8≤zz≤1)을 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  2. 제1항에 있어서, 상기 하지 기판과 상기 제1 하지층 사이에, 비정질의 계면층이 형성되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  3. 제2항에 있어서, 상기 계면층은 SiAlxOyNz를 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 적어도 하나의 제3 Ⅲ족 질화물층은, 상이한 조성의 2종류 이상의 Ⅲ족 질화물층을 상기 하지층군 바로 위에 주기적으로 적층한 초격자 구조층을 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 하나의 제3 Ⅲ족 질화물층은 반도체 소자의 기능층을 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 기재된 에피택셜 기판을 이용하여 제작되는 것인 반도체 소자.
  7. (111)방위의 단결정 실리콘인 하지 기판 위에, 상기 하지 기판의 기판면에 대하여 (0001)결정면이 대략 평행한 Ⅲ족 질화물층군을 형성하여 이루어지는 반도체 소자용 에피택셜 기판의 제조방법으로서,
    상기 하지 기판 위에 복수의 하지층을 반복하여 적층하는 것에 의해 하지층군을 형성하는 공정으로서, 상기 복수의 하지층 각각을 형성하는 공정은,
    AlN을 포함하는 제1 Ⅲ족 질화물층을 형성하는 제1 형성 공정과,
    상기 제1 Ⅲ족 질화물층 위에, AlyyGazzN(yy+zz=1, 0≤yy<1, 0<zz≤1)을 포함하는 제2 Ⅲ족 질화물층을 형성하는 제2 형성 공정
    을 포함하는 것인 하지층군 형성 공정과,
    상기 하지층군 위에 적어도 하나의 제3 Ⅲ족 질화물층을 에피택셜 형성하는 제3 형성 공정
    을 포함하고,
    상기 제1 형성 공정에서는, 상기 제1 Ⅲ족 질화물층을, 기둥형 또는 입상의 결정 또는 도메인 중 적어도 일종으로 구성되며, 표면이 3차원적 요철면인 다결정결함 함유성층으로서 형성하고,
    상기 복수의 하지층 중, 상기 하지 기판 바로 위에 형성되는 하지층을 제1 하지층으로 하고, 상기 제1 하지층 이외의 하지층을 제2 하지층으로 할 때,
    상기 제2 하지층을 구성하는 상기 제1 Ⅲ족 질화물층을, 20 ㎪ 이상의 형성 압력으로 50 ㎚ 이상 100 ㎚ 이하의 평균 두께로 형성하고, 상기 제2 Ⅲ족 질화물층을 AlyyGazzN(yy+zz=1, 0≤yy≤0.2, 0.8≤zz≤1)으로 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조방법.
  8. 제7항에 있어서, 상기 하지 기판과 상기 제1 하지층 사이에, 비정질의 계면층을 형성하는 계면층 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조방법.
  9. 제8항에 있어서, 상기 계면층은 SiAlxOyNz를 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 제3 형성 공정은 상이한 조성의 2종류 이상의 Ⅲ족 질화물층을 상기 하지층군 바로 위에 주기적으로 적층하는 공정을 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 제3 형성 공정은 반도체 소자의 기능층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조방법.
  12. 제7항 내지 제11항 중 어느 한 항에 기재된 에피택셜 기판의 제조방법을 이용하여 제작되는 것인 반도체 소자용 에피택셜 기판.
  13. 제7항 내지 제11항 중 어느 한 항에 기재된 에피택셜 기판의 제조방법을 이용하여 제작되는 반도체 소자용 에피택셜 기판을 구비하는 것인 반도체 소자.
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