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JP5937513B2 - 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法 - Google Patents

半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法 Download PDF

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Description

本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。
窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、ＬＥＤやＬＤなどの発光デバイスや、ＨＥＭＴなど高周波／ハイパワーの電子デバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
ＨＥＭＴ素子用エピタキシャル基板に用いる下地基板として、ＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いる場合がある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進することを目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
ＨＥＭＴ素子およびＨＥＭＴ素子用の基板に対しては、電力密度の増大、高効率化などの性能向上に関する課題、ノーマリーオフ動作化などの機能性向上に関する課題、高信頼性や低コスト化などの基本的な課題など、様々な課題があり、各々について活発な取り組みが行われている。
一方、エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコンを下地基板として用いる研究・開発が行われている（例えば、特許文献１ないし特許文献３、および非特許文献２参照）。ＨＥＭＴ素子用エピタキシャル基板の下地基板にシリコンのような導電性の材料を選んだ場合には、下地基板の裏面からフィールドプレート効果が付与されるので、高耐電圧や高速スイッチングが可能なＨＥＭＴ素子の設計が可能となる。
また、ＨＥＭＴ素子用エピタキシャル基板を高耐電圧構造とするためには、チャネル層と障壁層の総膜厚を増やすことや、両層の絶縁破壊強度を向上させることが有効であることも既に公知である（例えば、非特許文献２参照）。
また、Ｓｉ下地基板の上にＡｌＮからなる介在層を形成し、続いて、ＧａＮからなる第１半導体層とＡｌＮからなる第２半導体層とを交互に、ただし全体として凸の反りが生じるように形成し、その後の降温時においてこれらの層が収縮した結果として基板全体の反りが打ち消されるようにした、半導体デバイスの製法も公知である（例えば、特許文献４参照）。
しかしながら、サファイア基板やＳｉＣ基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を形成することは、以下のような理由で非常に困難であることが知られている。
まず、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで三次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。
また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなる。
このほか、気相成長における窒化物材料の原料ガスであるトリメチルガリウム（ＴＭＧ）は、シリコンと液相化合物を形成しやすく、エピタキシャル成長を妨げる要因となることも知られている。
特許文献１ないし特許文献３および非特許文献１に開示された従来技術を用いた場合、シリコン基板上にＧａＮ膜をエピタキシャル成長することは可能である。しかしながら、得られたＧａＮ膜の結晶品質は、ＳｉＣやサファイアを下地基板として用いた場合と比べると決して良好なものではない。そのため、従来技術を用いて例えばＨＥＭＴのような電子デバイスを作製した場合には、電子移動度が低かったり、オフ時のリーク電流や耐圧が低くなったりするという問題があった。
また、特許文献４に開示された方法は、デバイス作製の途中で大きな凸の反りを意図的に生じさせているため、層形成条件によってはデバイス作製途中においてクラックが生じてしまうおそれがある。
特開平１０−１６３５２８号公報 特開２００４−３４９３８７号公報 特開２００５−３５０３２１号公報 特開２００９−２８９９５６号公報
本発明は上記課題に鑑みてなされたものであり、シリコン基板を下地基板とし、低転位でかつクラックフリーなエピタキシャル基板を提供することを目的とする。
上記課題を解決するため、本発明の第１の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板が、前記下地基板の上に形成されてなり、それぞれが、ＡｌＮからなる第１のIII族窒化物層と、前記第１のIII族窒化物層の上に形成された、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層と、からなる複数の下地層が、繰り返し積層されてなる下地層群と、前記下地層群の上にエピタキシャル形成された少なくとも１つの第３のIII族窒化物層と、を備え、前記複数の下地層のそれぞれにおいて、前記第１のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、かつ、前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が三次元的凹凸面であり、前記複数の下地層のうち、前記下地基板の直上に形成されている下地層を第１の下地層とし、前記第１の下地層以外の下地層を第２の下地層とするとき、前記第２の下地層を構成する前記第１のIII族窒化物層の厚みが５０ｎｍ以上１００ｎｍ以下であり、前記第２のIII族窒化物層がＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ≦０．２、０．８≦ｚｚ≦１）からなるようにした。
本発明の第２の態様では、第１の態様に係る半導体素子用エピタキシャル基板において、前記下地基板と前記第１の下地層との間に、アモルファスの界面層が形成されてなるようにした。
本発明の第３の態様では、第２の態様に係る半導体素子用エピタキシャル基板において、前記界面層がＳｉＡｌxＯyＮzからなるようにした。
本発明の第４の態様では、第１ないし第３のいずれかの態様に係る半導体素子用エピタキシャル基板において、前記少なくとも１つの第３のIII族窒化物層が、相異なる組成の２種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層した超格子構造層を含む、ようにした。
本発明の第５の態様では、第１ないし第４のいずれかの態様に係る半導体素子用エピタキシャル基板において、前記少なくとも１つの第３のIII族窒化物層が半導体素子の機能層を含むようにした。
本発明の第６の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法が、前記下地基板の上に複数の下地層を繰り返し積層することにより下地層群を形成する工程であって、前記複数の下地層のそれぞれを形成する工程が、ＡｌＮからなる第１のIII族窒化物層を形成する第１形成工程と、前記第１のIII族窒化物層の上に、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層を形成する第２形成工程と、を備えることで、それぞれが前記第１のIII族窒化物層と前記第２のIII族窒化物層とからなるように前記複数の下地層を形成する下地層群形成工程と、前記下地層群の上に少なくとも１つの第３のIII族窒化物層をエピタキシャル形成する第３形成工程と、を備え、前記第１形成工程において、前記第１のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成することで、前記複数の下地層のそれぞれにおいて前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が三次元的凹凸面となるようにし、前記複数の下地層のうち、前記下地基板の直上に形成される下地層を第１の下地層とし、前記第１の下地層以外の下地層を第２の下地層とするとき、前記第２の下地層を構成する前記第１のIII族窒化物層を、２０ｋＰａ以上の形成圧力にて５０ｎｍ以上１００ｎｍ以下の平均厚みに形成し、前記第２のIII族窒化物層をＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ≦０．２、０．８≦ｚｚ≦１）にて形成するようにした。
本発明の第７の態様では、第６の態様に係る半導体素子用エピタキシャル基板の製造方法において、前記下地基板と前記第１の下地層との間に、アモルファスの界面層を形成する界面層形成工程、をさらに備えるようにした。
本発明の第８の態様では、第７の態様に係る半導体素子用エピタキシャル基板の製造方法において、前記界面層がＳｉＡｌxＯyＮzからなるようにした。
本発明の第９の態様では、第６ないし第８のいずれかの態様に係る半導体素子用エピタキシャル基板の製造方法において、前記第３形成工程が相異なる組成の２種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層する工程を含む、ようにした。
本発明の第１０の態様では、第６ないし第９のいずれかの態様に係る半導体素子用エピタキシャル基板の製造方法において、前記第３形成工程が半導体素子の機能層を形成する工程を含むようにした。
本発明の第１ないし第１０の態様によれば、第１のIII族窒化物層を結晶性の劣った多結晶欠陥含有性層として設けることによって、エピタキシャル基板における格子ミスフィットが緩和され、係るミスフィットに起因する歪みエネルギーの蓄積が抑制される。また、第１のIII族窒化物層と第２のIII族窒化物層との界面を三次元的凹凸面とすることによって、第１のIII族窒化物層で発生した転位は当該界面で屈曲されて第２のIII族窒化物層において合体消失することになる。これらにより、単結晶シリコン基板を下地基板として用いた場合であっても、クラックフリーでかつ転位密度が小さいエピタキシャル基板が実現される。その結果、係るエピタキシャル基板を用いることで、例えばＨＥＭＴのような半導体素子をサファイア基板またはＳｉＣ基板を用いた場合よりも低コストで提供することができる。
本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。 エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像である。 エピタキシャル基板１０における転位の消失の様子を、模式的に示す図である。
＜エピタキシャル基板の概略構成＞
図１は、本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。
エピタキシャル基板１０は、下地基板１と、複数の下地層７と、機能層５とを主として備える。本実施の形態においては主に、図１に示すようにエピタキシャル基板１０が下地層７として第１下地層７１と第２下地層７２とを備える場合を対象として説明を行うが、さらに多くの下地層７が積層されてなる態様であってもよい。なお、エピタキシャル基板１０において、複数の下地層７が積層された部分を下地層群とも称する。また、エピタキシャル基板１０は、図１に示すように、下地基板１と最下部の下地層７である第１下地層７１との間に界面層２を備える態様や、下地層７と機能層５の間に超格子構造層６を備える態様であってもよい。界面層２および超格子構造層６については後述する。
また、それぞれの下地層７は、凹凸層３と平坦化層４とから構成される。第１下地層７１を構成する凹凸層３および平坦化層４をそれぞれ第１凹凸層３１および第１平坦化層４１と称する。第２下地層７２を構成する凹凸層３および平坦化層４をそれぞれ第２凹凸層３２および第２平坦化層４２と称する。
下地基板１は、（１１１）面の単結晶シリコンウェハーである。下地基板１の厚みに特段の制限はないが、取り扱いの便宜上、数百μｍから数ｍｍの厚みを有する下地基板１を用いるのが好ましい。
平坦化層４と、機能層５と、超格子構造層６とは、それぞれ、ウルツ鉱型のIII族窒化物を（０００１）結晶面が下地基板１の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法（ＭＯＣＶＤ法）により行うのが好適な一例である。
凹凸層３（第１凹凸層３１および第２凹凸層３２）は、ＡｌＮからなる層（第１のIII族窒化物層）である。より具体的には、凹凸層３は、下地基板１の基板面に略垂直な方向（成膜方向）に成長した多数の微細な柱状結晶等（柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種）から構成される層である。換言すれば、凹凸層３は、エピタキシャル基板１０の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。ただし、下地基板１の直上に形成される第１凹凸層３１よりも第１平坦化層４１の上に形成される第２凹凸層３２の方が内在する結晶粒界は少ない。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。凹凸層３における結晶粒界の間隔は大きくても数十ｎｍ程度である。
なお、第１凹凸層３１は、ｃ軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上１．１度以下となるように、かつ、ｃ軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる（１０−１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下となるように、形成される。
一方、平坦化層４（第１平坦化層４１および第２平坦化層４２）は、凹凸層３の上に形成された、Ａｌyy(i)Ｇａzz(i)Ｎ（ｙｙ（ｉ）＋ｚｚ（ｉ）＝１、０≦ｙｙ（ｉ）＜１、０＜ｚｚ（ｉ）≦１）なる組成式にて表されるIII族窒化物からなる層（第２のIII族窒化物層）である。なお、添字（ｉ）はｉ番目の平坦化層４についての値であることを意味する。ただし、第２平坦化層４２あるいはさらにその上に形成される平坦化層４（すなわちｉ≧２をみたす平坦化層４）については、０≦ｙｙ（ｉ）≦０．２なる組成範囲のIII族窒化物にて構成される。
機能層５は、III族窒化物により形成される少なくとも１つの層であり、エピタキシャル基板１０の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層５は、当該機能に応じた組成および厚みを有する１または複数の層にて形成される。
＜凹凸層と平坦化層の詳細構成とその効果＞
第１凹凸層３１と第１平坦化層４１との界面Ｉ１（第１凹凸層３１の表面）、および、第２凹凸層３２と第２平坦化層４２との界面Ｉ２（第２凹凸層３２の表面）は、第１凹凸層３１および第２凹凸層３２を構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面Ｉ１および界面Ｉ２がこのような形状を有することは、図２に例示する、エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像において、明瞭に確認される。なお、ＨＡＡＤＦ像とは、走査透過電子顕微鏡（ＳＴＥＭ）によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。ＨＡＡＤＦ像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく（白く）観察される。
エピタキシャル基板１０においては、凹凸層３はＡｌＮからなるのに対して、平坦化層４は、上記の組成式が示すように、少なくともＧａを含んだＡｌＮとは異なる組成を有する層である。Ｇａの方がＡｌよりも原子番号が大きいので、図２においては、平坦化層４が相対的に明るく、凹凸層３が相対的に暗く観察される。これにより、図２からは、両者の界面Ｉ１およびＩ２が、三次元的凹凸面となっていることが容易に認識される。
なお、図１の模式断面においては、凹凸層３の凸部３ａが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部３ａが位置するわけではない。好ましくは、凹凸層３は、凸部３ａの密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であり、凸部３ａの平均間隔が４５ｎｍ以上１４０ｎｍ以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層５の形成が可能となる。なお、本実施の形態において、凹凸層３の凸部３ａとは、表面（界面Ｉ１、Ｉ２）において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部３ａの側壁を形成しているのは、ＡｌＮの（１０−１１）面もしくは（１０−１２）面であることが確認されている。
第１凹凸層３１の表面に上記の密度および平均間隔を満たす凸部３ａが形成されるには、平均膜厚が４０ｎｍ以上２００ｎｍ以下となるように第１凹凸層３１を形成することが好ましい。平均膜厚が４０ｎｍより小さい場合には、上述のような凸部３ａを形成しつつＡｌＮが下地基板１の表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を２００ｎｍより大きくしようとすると、ＡｌＮ表面の平坦化が進行し始めるために上述のような凸部３ａを形成することが難しくなる。
一方、第２凹凸層３２は、平均膜厚が５０ｎｍ以上１００ｎｍ以下となるように形成されるのが好ましい。平均膜厚が５０ｎｍより小さい場合には、上述のような凸部３ａを形成しつつＡｌＮが直下の平坦化層４を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を１００ｎｍより大きくしようとすると、ＡｌＮ表面の平坦化が進行し始めるために上述のような凸部３ａを形成することが難しくなる。
なお、凹凸層３の形成は、所定のエピタキシャル成長条件のもとで実現されるが、凹凸層３をＡｌＮにて形成することは、シリコンと液相化合物を形成するＧａを含まないという点、および、横方向成長が比較的進みにくいので界面Ｉ１およびＩ２が三次元的凹凸面として形成されやすいという点において好適である。
上述した態様にて第１下地層７１（第1凹凸層３１および第１平坦化層４１）を備えるエピタキシャル基板１０は、下地基板１と第１平坦化層４１との間に、結晶粒界を内在する多欠陥含有性層である第１凹凸層３１を介在させた構成を有する。これにより、下地基板１と第１平坦化層４１との間の格子ミスフィットが緩和され、さらには、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されてなる。しかも、これらの格子ミスフィット緩和および歪みエネルギー蓄積抑制という効果は、第１平坦化層４１の上に第２下地層７２（第２凹凸層３２および第２平坦化層４２）が積層されてなることによって、さらに強められている。なぜならば、エピタキシャル基板１０は、第２下地層７２を備えることで、第１平坦化層４１と第２平坦化層４２の間に、多欠陥含有性層である第２凹凸層３２を介在させた構成を有するからである。その結果として、エピタキシャル基板１０は、残留応力が少なく、かつクラックフリーで反りが少ないものとなっている。なお、上述した第１凹凸層３１についての（０００２）面および（１０−１０）面のＸ線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が、好適に抑制される範囲として定まるものである。
ただし、凹凸層３が介在することで、その直上の平坦化層４には、凹凸層３の柱状結晶等の結晶粒界が起点となった多数の転位が伝播している。係る転位の伝播は、異種材料である下地基板１の直上に形成された第１凹凸層３１とその直上の第１平坦化層４１との間で、特に顕著である。本実施の形態においては、凹凸層３と平坦化層４との界面Ｉ１およびＩ２を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。図３は、第１凹凸層３１と第１平坦化層４１との界面Ｉ１の前後の様子を例として、エピタキシャル基板１０における転位の消失の様子を、模式的に示す図である。なお、図３においては後述する界面層２を省略している。
第１凹凸層３１と第１平坦化層４１との界面Ｉ１が三次元的凹凸面として形成されていることにより、第１凹凸層３１で発生した転位ｄのほとんどは、図３に示すように、第１凹凸層３１から第１平坦化層４１へと伝播する（貫通する）際に、界面Ｉ１で屈曲される。より具体的には、界面Ｉ１のうち下地基板１に略平行な箇所を伝播する転位ｄ（ｄ０）については第１平坦化層４１の上方にまで達しうるが、界面Ｉ１のうち下地基板１に対して傾斜している箇所を伝播する転位ｄ（ｄ１）は、第１平坦化層４１の内部において合体消失する。結果として、第１凹凸層３１を起点とする転位のうち、第１平坦化層４１を貫通してその直上の第２凹凸層３２へ伝播する転位はごく一部となる。
さらにいえば、第２凹凸層３２においても結晶粒界を起点とする転位は存在するが、内在する結晶粒界の数が少ないために、第１凹凸層３１に比べるとその数は小さい。それゆえ、第１平坦化層４１から伝播する転位と併せても第２凹凸層３２を貫通して第２平坦化層４２へと伝播する転位は第１平坦化層４１に存在する転位よりもさらに少ない。しかも、第２平坦化層４２においても図３に示したものと同様のメカニズムにて転位の合体消失が起こるので、第２平坦化層４２を貫通してその直上へと伝播する転位はさらに少なくなっている。第２平坦化層４２の上にさらに下地層７を形成した場合にはさらなる転位低減の効果が期待される。すなわち、本実施の形態に係るエピタキシャル基板１０においては、複数の下地層７を備えることで、その上方への転位の伝播が好適に抑制されたものとなっている。
また、図３にその様子を模式的に示すように、第１平坦化層４１は、好ましくは、その成長初期こそ第１凹凸層３１の表面形状に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、１０ｎｍ以下の表面粗さを有するように形成される。これは、第２平坦化層４２についても同様である。なお、本実施の形態において、表面粗さは、ＡＦＭ（原子間力顕微鏡）により計測した５μｍ×５μｍ領域についての平均粗さｒａで表すものとする。ちなみに、平坦化層４が、横方向成長が比較的進みやすい、少なくともＧａを含む組成のIII族窒化物にて形成されることは、平坦化層４の表面平坦性を良好なものとするうえで好適である。
なお、平坦化層４の平均厚みは、４０ｎｍ以上とするのが好適である。これは、４０ｎｍより薄く形成した場合には、凹凸層３に由来する凹凸が十分に平坦化しきれないことや、平坦化層４に伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが４０ｎｍ以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、平坦化層４の厚みの上限については特に技術上の制限はないが、生産性の観点からは数μｍ以下程度の厚みに形成するのが好ましい。
上述のような態様にて形成されてなることで、少なくとも最上部の平坦化層４（第２平坦化層４２）の表面近傍は（すなわち機能層５あるいは超格子構造層６との界面近傍は）、転位密度が好適に低減されてなるとともに良好な結晶品質を有するものとなっている。これにより、機能層５においても良好な結晶品質が得られる。あるいは、平坦化層４および機能層５の組成や形成条件によっては、機能層５を平坦化層４よりも低転位に形成することもできる。例えば、転位密度が約２．５×１０9／ｃｍ2以下であるという、低転位の機能層５を形成することができる。なお、第２下地層７２あるいはさらなる下地層７を設けず、第１下地層７１のみを形成したエピタキシャル基板の転位密度は、最低でも約５×１０9／ｃｍ2程度であることが、本発明の発明者によって確認されている。
ＭＯＣＶＤ法によりサファイア基板またはＳｉＣ基板上に低温ＧａＮバッファ層などを介して同じ総膜厚のIII族窒化物層群を形成した場合の転位密度の値は、おおよそ５×１０8〜１×１０10／ｃｍ2の範囲であるので、上述の結果は、サファイア基板を用いた場合と同等の品質を有するエピタキシャル基板が、サファイア基板よりも安価な単結晶シリコンウェハーを下地基板１として用いて実現されたことを意味している。
＜界面層＞
上述のように、エピタキシャル基板１０は、下地基板１と第１下地層７１の間に（より具体的には第１凹凸層３１との間に）界面層２を備える態様であってもよい。界面層２は、数ｎｍ程度の厚みを有し、アモルファスのＳｉＡｌxＯyＮzからなるのが好適な一例である。
下地基板１と第１凹凸層３１との間に界面層２を備える場合、下地基板１と第１平坦化層４１などとの格子ミスフィットがより効果的に緩和され、それぞれの平坦化層４および機能層５の結晶品質がさらに向上する。すなわち、界面層２を備える場合には、第１凹凸層３１であるＡｌＮ層が、界面層２を備えない場合と同様の凹凸形状を有しかつ界面層２を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に（０００２）面でのＸ線ロッキングカーブ半値幅の値が改善された第１凹凸層３１が得られる。これは、下地基板１の上に直接に第１凹凸層３１を形成する場合に比して、界面層２の上に第１凹凸層３を１形成する場合の方が第１凹凸層３１となるＡｌＮの核形成が進みにくく、結果的に、界面層２が無い場合に比べて横方向成長が促進されることによる。なお、界面層２の膜厚は５ｎｍを超えない程度で形成される。このような界面層２を備えた場合、第１凹凸層３１を、（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上０．８度以下の範囲となるように形成することができる。この場合、転位密度が約１．５×１０9／ｃｍ2以下であるという、さらに低転位の機能層５を形成することができる。なお、界面層２を設ける一方で、第２下地層７２あるいはさらなる下地層７を設けず、第１下地層７１のみを形成したエピタキシャル基板の転位密度は、最低でも約３×１０9／ｃｍ2程度であることが、本発明の発明者によって確認されている。
なお、第１凹凸層３１の形成時に、Ｓｉ原子とＯ原子の少なくとも一方が第１凹凸層３１に拡散固溶してなる態様や、Ｎ原子とＯ原子の少なくとも一方が下地基板１に拡散固溶してなる態様であってもよい。
＜超格子構造層＞
上述のように、エピタキシャル基板１０は、平坦化層４と機能層５の間に超格子構造層６を備える態様であってもよい。図１に示す例であれば、超格子構造層６は、第２平坦化層４２の上に、相異なる組成の２種類のIII族窒化物層である第１単位層６ａと第２単位層６ｂとを繰り返し交互に積層することにより形成されてなる。ここで、１つの第１単位層６ａと１つの第２単位層６ｂとの組をペア層とも称する。
エピタキシャル基板１０においては、下地基板１である単結晶シリコンウェハーとIII族窒化物との間に熱膨張係数の値に大きな差異があることに起因して、平坦化層４の面内方向に歪が生じているが、超格子構造層６は、係る歪みを緩和して機能層５への歪の伝播を抑制する作用を有している。
超格子構造層６は、エピタキシャル基板１０において必須の構成要素ではないが、超格子構造層６を備えることで、エピタキシャル基板１０におけるIII族窒化物層群の総膜厚が増加し、結果として、半導体素子における耐電圧が向上するという効果が得られる。なお、平坦化層４と機能層５の間に超格子構造層６を介在させたとしても、形成条件が好適に設定されていれば、機能層５の結晶品質は十分良好な程度に（超格子構造層６を有さない場合と同程度に）確保される。
図１に示すＨＥＭＴ素子用のエピタキシャル基板１０の場合であれば、超格子構造層６は、第１単位層６ａをＧａＮにて数十ｎｍ程度の厚みに形成し、第２単位層６ｂをＡｌＮにて数ｎｍ程度の厚みに形成するのが好適な一例である。なお、図１においては、ペア層を１５回繰り返し形成した場合を例示している。
平坦化層４に内在する歪が十分に開放される程度にペア層の形成を繰り返したうえで、機能層５を形成することで、下地基板１とIII族窒化物層群との熱膨張係数の差に起因するクラックや反りの発生が好適に抑制された、エピタキシャル基板１０が実現される。換言すれば、超格子構造層６は、エピタキシャル基板１０において、機能層５に対する歪の伝播を緩和する歪緩和能を有してなるといえる。係る超格子構造層６を備えたエピタキシャル基板１０は、クラックの発生がより好適に抑制されたものとなっている。
＜機能層の具体的態様＞
図１においては、エピタキシャル基板１０がＨＥＭＴ素子の基板として用いられる場合を想定して、機能層５として、高抵抗のＧａＮからなるチャネル層５ａと、ＡｌＮからなるスペーサ層５ｂと、ＡｌＧａＮやＩｎＡｌＮなどからなる障壁層５ｃとが形成される場合を例示している。チャネル層５ａは数μｍ程度の厚みに形成されるのが好適である。スペーサ層５ｂは１ｎｍ程度の厚みに形成されるのが好適である。ただし、ＨＥＭＴ素子を構成するにあたってスペーサ層５ｂは必須の構成要素ではない。障壁層５ｃは、数十ｎｍ程度の厚みに形成されるのが好適である。係る層構成を有することにより、チャネル層５ａの障壁層５ｃ（あるいはスペーサ層５ｂ）とのヘテロ接合界面近傍には、自発分極効果やピエゾ分極効果などによって二次元電子ガス領域が形成される。
あるいは、エピタキシャル基板１０がショットキーダイオードの基板として用いられる場合であれば、機能層５として、１つのIII族窒化物層（例えばＧａＮ層）が形成される。
さらに、エピタキシャル基板１０が発光ダイオードの基板として用いられる場合であれば、機能層５として、ｎ型窒化物層（例えばＧａＮ層）、目標とする発光波長に応じた組成比で構成されるＩｎＡｌＧａＮ混晶からなる発光層、ｐ型窒化物層（例えばＧａＮ層）などが形成される。
以上のような構成を有するエピタキシャル基板１０を用いることで、サファイア基板またはＳｉＣ基板の上にIII族窒化物層群を形成した半導体素子（例えばショットキーダイオードやＨＥＭＴ素子など）と同程度の特性を有する半導体素子が、より安価に実現される。
例えば、機能層５をＧａＮにて形成したエピタキシャル基板１０の上にアノードとカソードとを配置した同心円型ショットキーダイオードにおいては、小さいリーク電流と高い耐電圧とが実現される。
あるいは、ＨＥＭＴ素子に適用しうるように機能層５をＡｌＧａＮ／ＧａＮ積層構造として構成した場合であれば、結晶品質に優れ、電子移動度が高い機能層５が得られる。
＜エピタキシャル基板の製造方法＞
次に、ＭＯＣＶＤ法を用いる場合を例として、エピタキシャル基板１０を製造する方法について概説する。
まず、下地基板１として（１１１）面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、ＳＰＭ洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをＭＯＣＶＤ装置のリアクタ内にセットする。
そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、ＡｌＮからなる第１凹凸層３１は、基板温度を８００℃以上、１２００℃以下の所定の凹凸層形成温度に保ち、リアクタ内圧力（成長圧力とも称する）を０．１ｋＰａ〜３０ｋＰａ程度とした状態で、アルミニウム原料であるＴＭＡ（トリメチルアルミニウム）バブリングガスとＮＨ3ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を２０ｎｍ／ｍｉｎ以上とすることによって、形成させることができる。第１凹凸層３１は、平均膜厚が４０ｎｍ以上２００ｎｍ以下の範囲をみたすように形成される。
なお、シリコンウェハーが凹凸層形成温度に達した後、第１凹凸層３１の形成に先立って、ＴＭＡバブリングガスのみをリアクタ内に導入し、ウェハーをＴＭＡバブリングガス雰囲気に晒すようにした場合には、ＳｉＡｌxＯyＮzからなる界面層２が形成される。
第１平坦化層４１の形成は、第１凹凸層３１の形成後、基板温度を８００℃以上１２００℃以下の所定の平坦化層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ガリウム原料であるＴＭＧ（トリメチルガリウム）バブリングガスとＮＨ3ガスとを、あるいはさらに、ＴＭＡバブリングガスを、作製しようとする第１平坦化層４１の組成に応じた所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡ、およびＴＭＧの少なくとも１つを反応させることにより実現される。
第２凹凸層３２の形成は、リアクタ内圧力を２０ｋＰａ以上とし、平均膜厚が５０ｎｍ以上１００ｎｍ以下の範囲をみたすようにするほかは、第１凹凸層３１の形成と同様に行えばよい。なお、リアクタ内圧力を２０ｋＰａよりも小さくした場合には、界面Ｉ２が三次元的凹凸面とならないために、第２凹凸層３２を好適に形成することが出来ない。
第２平坦化層４２の形成は、第１平坦化層４１と同様の形成条件を設定することによって行える。
また、第２平坦化層４２の上に凹凸層３と平坦化層４とをさらに積層する場合の形成条件は、第２凹凸層３２および第２平坦化層４２の形成条件と同じとすればよい。このことは、第２下地層７２の上に形成される下地層７についても、実質的に第２下地層７２と同様の態様にて形成されることを意味する。換言すれば、エピタキシャル基板１０は、１つの第１下地層７１の上に、少なくとも１つの第２下地層７２を積層してなる構成を有するものともいえる。
超格子構造層６の形成は、最上部の平坦化層４の形成後、基板温度を８００℃以上１２００℃以下の所定の超格子構造層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、第１単位層６ａと第２単位層６ｂの組成および膜厚に応じてリアクタ内に導入するＮＨ3ガスとIII族窒化物原料ガス（ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＴＭＧのバブリングガス）との流量比を交互に変化させることにより行う。
機能層５の形成は、超格子構造層６の形成後、基板温度を８００℃以上１２００℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ＴＭＩバブリングガス、ＴＭＡバブリングガス、あるいはＴＭＧバブリングガスの少なくとも１つとＮＨ3ガスとを、作製しようとする機能層５の組成に応じた流量比にてリアクタ内に導入し、ＮＨ3とＴＭＩ，ＴＭＡ、およびＴＭＧの少なくとも１つとを反応させることにより実現される。図１のように、機能層５を組成の異なる複数の層から構成する場合は、それぞれの層組成に応じた作製条件が適用される。
（実施例１）
本実施例では、第２下地層７２の形成条件を違えた１２種のエピタキシャル基板１０（試料Ｎｏ．ａ−１〜ａ−１２）を作製し、機能層５の外観検査（クラック発生有無の検査）と転位密度の評価とを行った。具体的には、第２下地層７２を形成しないエピタキシャル基板１０（試料ＮＯ．ａ−１）と、第２凹凸層３２の厚みおよび形成圧力と第２平坦化層４２におけるＡｌモル分率ｙｙ（２）の値とを種々に違えた１１種のエピタキシャル基板１０（試料Ｎｏ．ａ−２〜ａ−１２）とを作製した。ただし、いずれの試料においても、界面層２および超格子構造層６の形成は省略した。表１に、それぞれの試料に固有の第２下地層７２（第２凹凸層３２および第２平坦化層４２）の形成条件およびそれぞれの評価結果を示している。
まず、下地基板１として（１１１）面の、直径４インチ、厚み５２５μｍである単結晶シリコンウェハー（以下、シリコンウェハー）を用意した。用意したシリコンウェハーに、フッ化水素酸／純水＝１／１０（体積比）なる組成の希フッ酸による希フッ酸洗浄と硫酸／過酸化水素水＝１／１（体積比）なる組成の洗浄液によるＳＰＭ洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、基板温度が凹凸層形成温度である１０５０℃となるまで加熱した。
基板温度が１０５０℃に達すると、リアクタ内にＮＨ3ガスを導入し、１分間、基板表面をＮＨ3ガス雰囲気に晒した。
その後、リアクタ内圧力を１０ｋＰａとし、ＴＭＡバブリングガスを所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡを反応させることによって表面が三次元的凹凸形状を有する第１凹凸層３１を形成した。その際、第１凹凸層３１の成長速度（成膜速度）は２０ｎｍ／ｍｉｎとし、目標平均膜厚は４０ｎｍとした。
第１凹凸層３が形成されると、続いて、基板温度を１０５０℃に保ったまま、リアクタ内圧力を２０ｋＰａとして、ＴＭＧバブリングガスをリアクタ内にさらに導入し、ＮＨ3とＴＭＡならびにＴＭＧとの反応により、第１平坦化層４１としてのＡｌ0.3Ｇａ0.7Ｎ層を平均膜厚が５０ｎｍ程度となるように形成した。
第１平坦化層４１が形成されると、第２下地層７２を形成しない試料（ａ−１）を除き、目標平均膜厚およびリアクタ内圧力をそれぞれの試料に応じて違えた他は、第１凹凸層３１と同じ条件とすることにより、表面が三次元的凹凸形状を有する第２凹凸層３２を形成した。なお、目標平均膜厚は、５０ｎｍ、７５ｎｍ、１００ｎｍ、２００ｎｍの４水準で違えた。また、リアクタ内圧力は、１０ｋＰａ、２０ｋＰａ、３０ｋＰａ、４０ｋＰａの４水準に違えた。続けて、第１平坦化層４１と同じ作製条件で第２平坦化層４２を形成した。ただし、Ａｌモル分率ｙｙ（２）の値は、０．０５、０．１、０．２、０．３の４水準に違えた。
次いで、基板温度を１０５０℃とし、リアクタ内圧力を３０ｋＰａとして、ＴＭＧとＮＨ3を反応させて機能層５としてのＧａＮ層を８００ｎｍの厚さで形成した。これによりそれぞれのエピタキシャル基板１０が得られた。
得られたそれぞれのエピタキシャル基板１０について、目視および顕微鏡にて外観検査を行ったところ、いずれの試料においてもＧａＮ層（機能層５）にクラックは確認されなかった。
また、それぞれのエピタキシャル基板１０のＧａＮ層（機能層５）について、転位密度を測定した。表１に示すように、第２下地層７２を設けていない試料ａ−１の転位密度は、５．７×１０9／ｃｍ2であった。一方、第２下地層７２を設けた試料のうち、ａ−３〜ａ−５、およびａ−８〜ａ−１１の転位密度は１．９×１０9／ｃｍ2〜２．３×１０9／ｃｍ2と試料ａ−１の１／２程度となった。これに対して、第２凹凸層３２の平均膜厚を４０ｎｍとした試料ａ−２、第２凹凸層３２の平均膜厚を２００ｎｍとした試料ａ−６、第２凹凸層３２の成長圧力を１０ｋＰａとした試料ａ−７、および第２平坦化層４２のＡｌモル分率ｙｙ（２）を０．３とした試料ａ−１２の転位密度は、最低でも３．９×１０19／ｃｍ2であり、前者との間には１０オーダー以上もの開きがあった。
（実施例２）
界面層２を設けるようにした他は、実施例１と同様の条件および手順で、１２種のエピタキシャル基板１０（試料ＮＯ．ｂ−１〜ｂ−１２）を作製した。
具体的には、基板温度が凹凸層形成温度である１０５０℃に達した地点で、リアクタ内にＮＨ3ガスを導入して、１分間、基板表面をＮＨ3ガス雰囲気に晒した後、実施例１とは異なり、ＮＨ3ガス供給をいったん停止し、代わってＴＭＡバブリングガスをリアクタ内に導入し１分間ＴＭＡバブリングガス雰囲気に晒すようにした。その後、ＮＨ3ガスを再びリアクタ内に導入し、以降、実施例１と同様に各層を形成した。表２に、それぞれの試料に固有の第２下地層７２（第２凹凸層３２および第２平坦化層４２）の形成条件およびそれぞれの評価結果を示している。
第１凹凸層３１までを形成した試料について、ＴＥＭおよびＨＡＡＤＦ像による構造分析、さらにＳＩＭＳ(二次イオン質量分析)、およびＥＤＳ（エネルギー分散型Ｘ線分光装置）による組成分析を行った結果、ＡｌＮ／Ｓｉ界面に３ｎｍ程度の膜厚でＳｉＡｌxＯyＮz（単にＳｉＡｌＯＮとも記す）からなるアモルファス状の界面層２が形成されていること、該界面層２の上に第１凹凸層３１たるＡｌＮ層が三次元的な表面凹凸形状を有する態様にて堆積されていること、シリコンウェハー中にＮ、Ｏが拡散固溶していること、およびＡｌＮ層中にＳｉ、Ｏが拡散固溶していることが確認された。
最終的に得られたそれぞれのエピタキシャル基板１０について、目視および顕微鏡にて外観検査を行ったところ、いずれの試料においてもＧａＮ層（機能層５）にクラックは確認されなかった。
また、それぞれのエピタキシャル基板１０のＧａＮ層（機能層５）について、転位密度を測定した。表２に示すように、第２下地層７２を設けていない試料ｂ−１の転位密度は、２．９×１０9／ｃｍ2であった。また、実施例１において低い転位密度が実現された条件と同じ条件にて第２下地層７２が形成された試料ｂ−３〜ｂ−５、およびｂ−８〜ｂ−１１の転位密度は１．０×１０9／ｃｍ2〜１．２×１０9／ｃｍ2と、試料ｂ−１の１／３程度となった。これに対して、実施例１において高い転位密度しか得られなかった条件で第２下地層７２を形成した試料ｂ−２、ｂ−６、ｂ−７、およびｂ−１２の転位密度は、最低でも２．８×１０19／ｃｍ2であり、前者との間には１０オーダー以上もの開きがあった。
実施例１および実施例２の結果は、第２凹凸層３２の平均膜厚を５０ｎｍ以上１００ｍｎ以下とし、第２平坦化層４２のＡｌモル分率ｙｙ（２）を０．２以下とすることで、転位密度が好適に低減された機能層を備えたエピタキシャル基板１０が実現できること、係るエピタキシャル基板１０の作製は、第２凹凸層３２の成長圧力を２０ｋＰａ以上とすることで実現されること、さらには、界面層２を設けることで、より転位密度が低減されることを示している。

Claims (10)

  1. （１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板であって、
    前記下地基板の上に形成されてなり、それぞれが、
    ＡｌＮからなる第１のIII族窒化物層と、
    前記第１のIII族窒化物層の上に形成された、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層と、
    からなる複数の下地層が、繰り返し積層されてなる下地層群と、
    前記下地層群の上にエピタキシャル形成された少なくとも１つの第３のIII族窒化物層と、
    を備え、前記複数の下地層のそれぞれにおいて、
    前記第１のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、かつ、
    前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が三次元的凹凸面であり、
    前記複数の下地層のうち、前記下地基板の直上に形成されている下地層を第１の下地層とし、前記第１の下地層以外の下地層を第２の下地層とするとき、
    前記第２の下地層を構成する前記第１のIII族窒化物層の厚みが５０ｎｍ以上１００ｎｍ以下であり、前記第２のIII族窒化物層がＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ≦０．２、０．８≦ｚｚ≦１）からなる、
    ことを特徴とする半導体素子用エピタキシャル基板。
  2. 請求項１に記載の半導体素子用エピタキシャル基板であって、
    前記下地基板と前記第１の下地層との間に、アモルファスの界面層が形成されてなることを特徴とする半導体素子用エピタキシャル基板。
  3. 請求項２に記載の半導体素子用エピタキシャル基板であって、
    前記界面層がＳｉＡｌxＯyＮzからなることを特徴とする半導体素子用エピタキシャル基板。
  4. 請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板であって、
    前記少なくとも１つの第３のIII族窒化物層が、相異なる組成の２種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層した超格子構造層を含む、
    ことを特徴とする半導体素子用エピタキシャル基板。
  5. 請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板であって、
    前記少なくとも１つの第３のIII族窒化物層が半導体素子の機能層を含むことを特徴とする半導体素子用エピタキシャル基板。
  6. （１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
    前記下地基板の上に複数の下地層を繰り返し積層することにより下地層群を形成する工程であって、前記複数の下地層のそれぞれを形成する工程が、
    ＡｌＮからなる第１のIII族窒化物層を形成する第１形成工程と、
    前記第１のIII族窒化物層の上に、Ａｌ yy Ｇａ zz Ｎ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層を形成する第２形成工程と、
    を備えることで、それぞれが前記第１のIII族窒化物層と前記第２のIII族窒化物層とからなるように前記複数の下地層を形成する下地層群形成工程と、
    前記下地層群の上に少なくとも１つの第３のIII族窒化物層をエピタキシャル形成する第３形成工程と、
    を備え、
    前記第１形成工程において、前記第１のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成することで、前記複数の下地層のそれぞれにおいて前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が三次元的凹凸面となるようにし、
    前記複数の下地層のうち、前記下地基板の直上に形成される下地層を第１の下地層とし、前記第１の下地層以外の下地層を第２の下地層とするとき、
    前記第２の下地層を構成する前記第１のIII族窒化物層を、２０ｋＰａ以上の形成圧力にて５０ｎｍ以上１００ｎｍ以下の平均厚みに形成し、前記第２のIII族窒化物層をＡｌ yy Ｇａ zz Ｎ（ｙｙ＋ｚｚ＝１、０≦ｙｙ≦０．２、０．８≦ｚｚ≦１）にて形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  7. 請求項６に記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記下地基板と前記第１の下地層との間に、アモルファスの界面層を形成する界面層形成工程、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。
  8. 請求項７に記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記界面層がＳｉＡｌ x Ｏ y Ｎ z からなることを特徴とする半導体素子用エピタキシャル基板の製造方法。
  9. 請求項６ないし請求項８のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記第３形成工程が相異なる組成の２種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層する工程を含む、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  10. 請求項６ないし請求項９のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記第３形成工程が半導体素子の機能層を形成する工程を含む、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183285A (ja) * 2013-03-21 2014-09-29 Stanley Electric Co Ltd 発光素子
WO2014176283A1 (en) * 2013-04-22 2014-10-30 Ostendo Technologies, Inc. Semi-polar iii-nitride films and materials and method for making the same
US9646911B2 (en) 2014-04-10 2017-05-09 Sensor Electronic Technology, Inc. Composite substrate
WO2016051935A1 (ja) * 2014-10-03 2016-04-07 日本碍子株式会社 半導体素子用のエピタキシャル基板およびその製造方法
CN104465749A (zh) * 2014-12-05 2015-03-25 中山大学 一种厚膜高耐压氮化物半导体外延结构及其生长方法
US9997397B2 (en) * 2015-02-13 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9954089B2 (en) * 2016-06-20 2018-04-24 Infineon Technologies Americas Corp. Low dislocation density III-nitride semiconductor component
CN113990940B (zh) * 2021-08-30 2023-06-09 华灿光电（浙江）有限公司 碳化硅外延结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165502A (ja) * 2002-11-14 2004-06-10 Hitachi Cable Ltd 窒化物系化合物半導体結晶成長方法
US20060191474A1 (en) * 2005-02-02 2006-08-31 Agency For Science, Technology And Research Method and structure for fabricating III-V nitride layers on silicon substrates
JP2008063221A (ja) * 2007-09-25 2008-03-21 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物層およびそれを用いた基板
JP2010087192A (ja) * 2008-09-30 2010-04-15 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09275226A (ja) * 1996-02-09 1997-10-21 Matsushita Electric Ind Co Ltd 半導体発光素子、半導体受光素子及びその製造方法
US6255004B1 (en) 1996-11-27 2001-07-03 The Furukawa Electric Co., Ltd. III-V nitride semiconductor devices and process for the production thereof
JP3895410B2 (ja) 1996-11-27 2007-03-22 古河電気工業株式会社 Ｉｉｉ−ｖ族窒化物結晶膜を備えた素子、およびその製造方法
JP4257815B2 (ja) * 1999-02-26 2009-04-22 パナソニック株式会社 半導体装置
JP3760997B2 (ja) 2003-05-21 2006-03-29 サンケン電気株式会社 半導体基体
JP5194334B2 (ja) * 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
JP4276135B2 (ja) 2004-06-14 2009-06-10 日本電信電話株式会社 窒化物半導体成長用基板
JPWO2007129773A1 (ja) * 2006-05-10 2009-09-17 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体積層構造体
US8067787B2 (en) 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
JP5117283B2 (ja) 2008-05-29 2013-01-16 古河電気工業株式会社 半導体電子デバイス
JP5532930B2 (ja) * 2008-02-15 2014-06-25 三菱化学株式会社 エピタキシャル成長用基板、ＧａＮ系半導体膜の製造方法、ＧａＮ系半導体膜、ＧａＮ系半導体発光素子の製造方法およびＧａＮ系半導体発光素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165502A (ja) * 2002-11-14 2004-06-10 Hitachi Cable Ltd 窒化物系化合物半導体結晶成長方法
US20060191474A1 (en) * 2005-02-02 2006-08-31 Agency For Science, Technology And Research Method and structure for fabricating III-V nitride layers on silicon substrates
JP2008063221A (ja) * 2007-09-25 2008-03-21 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物層およびそれを用いた基板
JP2010087192A (ja) * 2008-09-30 2010-04-15 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法

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