Nothing Special   »   [go: up one dir, main page]

KR20120090356A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

3차원 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20120090356A
KR20120090356A KR1020110010729A KR20110010729A KR20120090356A KR 20120090356 A KR20120090356 A KR 20120090356A KR 1020110010729 A KR1020110010729 A KR 1020110010729A KR 20110010729 A KR20110010729 A KR 20110010729A KR 20120090356 A KR20120090356 A KR 20120090356A
Authority
KR
South Korea
Prior art keywords
pattern
active
patterns
film
buffer layer
Prior art date
Application number
KR1020110010729A
Other languages
English (en)
Other versions
KR101825534B1 (ko
Inventor
장성일
이창현
손병근
임진수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110010729A priority Critical patent/KR101825534B1/ko
Priority to US13/366,057 priority patent/US8872183B2/en
Publication of KR20120090356A publication Critical patent/KR20120090356A/ko
Priority to US14/515,997 priority patent/US9240419B2/en
Application granted granted Critical
Publication of KR101825534B1 publication Critical patent/KR101825534B1/ko
Priority to US17/732,950 priority patent/USRE50089E1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 3차원 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치는 버퍼층을 포함하여, 깊이가 일정한 활성 패턴들을 형성할 수 있어, 셀 전류 산포를 개선할 수 있다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 3차원 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 3차원 반도체 장치는, 기판; 상기 기판 상의 버퍼층; 상기 버퍼층 상에 적층된 복수의 도전 패턴들; 상기 도전 패턴들 사이에 배치되는 층간 절연 패턴들; 및 상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하는 활성 패턴들을 포함하되, 상기 버퍼층은 상기 기판과 식각 선택비를 가지는 물질을 포함하는 것을 특징으로 한다.
일 예에 있어서, 상기 버퍼층은, 매몰 절연막; 및 상기 매몰 절연막 상의 반도체막을 포함할 수 있다. 이때, 상기 활성 패턴의 하단부는 상기 매몰 절연막 내에 위치하며, 상기 활성 패턴의 하단부는 닻(anchor) 형태의 단면을 가질 수 있다. 상기 반도체 장치는 상기 반도체 막 내에 위치하는 공통 소오스 라인을 더 포함할 수 있다. 이때, 상기 활성 패턴의 하부면은 상기 기판과 접할 수 있다. 상기 매몰 절연막의 두께는 상기 반도체막의 두께와 같거나 보다 얇을 수 있다. 또는 상기 매몰 절연막은 상기 활성 패턴과 상기 기판 사이에 개재될 수 있다.
상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하되, 상기 활성 패턴과 이격되는 분리 절연 패턴을 더 포함할 수 있다. 일 예에 있어서, 상기 매몰 절연막은 상기 분리 절연 패턴과 수직적으로 중첩될 수 있다. 또는 상기 매몰 절연막은 상기 분리 절연 패턴과 수직적으로 중첩되지 않을 수 있다. 이때, 어느 하나의 활성 패턴과 상기 분리 절연 패턴과의 거리는 다른 하나의 활성 패턴과 상기 분리 절연 패턴과의 거리와 다르며, 상기 버퍼층은 상기 활성 패턴들의 하부를 둘러싸며, 지그재그 평면 형태를 가질 수 있다.
상기 반도체막은 폴리실리콘막 또는 단결정 실리콘막을 포함할 수 있다.
상기 버퍼층은 탄소가 도핑된 폴리실리콘막일 수 있다.
상기 활성 패턴의 하부면은 상기 버퍼층의 상부면보다 낮을 수 있다.
상기 버퍼층은 상기 기판보다 낮은 식각률을 가질 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 3차원 반도체 장치의 제조 방법은, 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 층간절연막들과 희생막들을 교대로 적층하는 단계; 적어도 상기 희생막들과 상기 층간절연막들을 패터닝하여 상기 버퍼층을 노출시키는 활성홀을 형성하는 단계; 상기 활성홀의 측벽을 덮는 게이트 절연막과 상기 게이트 절연막의 측벽을 덮는 보호 스페이서를 형성하는 단계; 상기 게이트 절연막의 하단부를 제거하여 상기 활성홀의 하부 측면을 노출시키는 단계; 상기 활성홀 내에 활성막을 형성하는 단계; 및 상기 희생막을 도전막으로 대체시키는 단계를 포함한다.
일 예에 있어서, 상기 버퍼층을 형성하는 단계는, 상기 기판 상에 매몰 절연막을 형성하는 단계; 및 상기 매몰 절연막 상에 반도체 막을 형성하는 단계를 포함할 수 있으며, 이때 상기 활성홀을 형성하는 단계는 상기 반도체막을 패터닝하여 상기 매몰 절연막을 노출시키는 단계를 포함할 수 있다. 또한, 상기 게이트 절연막의 하부를 제거하는 단계는, 상기 매몰 절연막에 언더컷 영역을 형성하는 단계를 포함할 수 있으며, 이때 상기 활성막을 형성하는 단계는 상기 활성막이 언더컷 영역의 측벽을 덮는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 버퍼층을 형성하는 단계는, 탄소가 도핑된 폴리실리콘막을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 3차원 반도체 장치 및 이의 제조 방법은 버퍼층을 포함하여, 깊이가 일정한 활성 패턴들을 형성할 수 있어, 셀 전류 산포를 개선할 수 있다. 이로써, 신뢰성이 향상된 3차원 반도체 장치를 구현할 수 있다.
또한 본 발명의 일 예에 따른 3차원 반도체 장치에서는 매몰 절연막에 의해 공통 소오스 라인이 기판과 분리되므로, 누설 전류를 감소시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 3차원 반도체 장치의 회로도를 나타낸다.
도 2는 본 발명의 실시예 1에 따른 3차원 반도체 장치의 평면도이다.
도 3은 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 4 내지 17은 도 3의 단면을 가지는 3차원 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 18은 본 발명의 실시예 2에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 19는 본 발명의 실시예 3에 따른 3차원 반도체 장치의 평면도이다.
도 20은 본 발명의 도 19를 I-I'선으로 자른 단면도이다.
도 21은 본 발명의 실시예 4에 따른 3차원 반도체 장치의 평면도이다.
도 22는 본 발명의 도 21을 I-I'선으로 자른 단면도이다.
도 23은 본 발명의 실시예 5에 따른 3차원 반도체 장치의 평면도이다.
도 24는 본 발명의 도 23을 I-I'선으로 자른 단면도이다.
도 25 내지 도 28은 도 24의 단면을 가지는 3차원 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 29는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 31은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖는다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 3차원 반도체 장치의 회로도를 나타낸다. 도 2는 본 발명의 실시예 1에 따른 3차원 반도체 장치의 평면도이다. 도 3은 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 1, 2 및 3를 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 상의 버퍼층(4) 내에 존재하는 제 1 불순물 주입 영역(43)일 수 있다. 상기 반도체 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판(1)으로부터 이격되어 그 상부에 배치되는 도전 라인들(64)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 기판(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL0-BL2)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 하부 선택 라인(LSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL0-USL2)이 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 하부 선택 라인(LSL)은 상부 선택 라인들(USL0-USL2)처럼 서로 연결되지 않고 복수개로 분리될 수 있다.
하부 선택 트랜지스터들(LST)는 반도체 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 하부 선택 라인(LSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 기판(1)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 활성 패턴(AR)을 포함할 수 있다. 활성 패턴(AR)은 상부 선택 라인(USL0-USL2), 하부 선택 라인(LSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 활성 패턴(AR) 사이에는 게이트 절연막(33)이 배치될 수 있다. 본 실시예에 따르면, 게이트 절연막(33)은 터널절연막(33c), 전하 트랩막(33b), 블로킹 절연막(33a)을 포함할 수 있다. 하부 선택 라인(LSL)과 활성 패턴(AR) 사이 또는 상부 선택 라인들(USL0-USL2)과 활성 패턴(AR) 사이에는, 전하 트랩막이 없을 수도 있다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 패턴(AR)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
구체적으로, 도 2 및 3을 참조하면, 기판(1) 상에 버퍼층(4)이 배치된다. 상기 버퍼층(4)은 상기 기판(1)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 버퍼층(4)은 매몰 절연막(3)과 반도체막(5)을 포함할 수 있다. 상기 매몰 절연막(3)은 예를 들면 실리콘 산화막일 수 있다. 상기 반도체막(5)은 예를 들면 폴리실리콘막 또는 실리콘 단결정막일 수 있다. 상기 매몰 절연막(3)의 두께(T1)는 바람직하게는 상기 반도체막(5)의 두께(T2)와 같거나 보다 작다.
상기 버퍼층(4) 상에 패드 산화막 패턴(7a)이 배치된다. 상기 패드 산화막 패턴(7a) 상에 도전 패턴들(47ℓ, 47w, 47u)과 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a)이 교대로 반복되어 적층된다. 상기 기판(1)은 제 1 방향(X)과 이에 직교하는 제 2 방향(Y)에 의해 만들어지는 상부 평면을 가지며, 상기 도전 패턴들(47ℓ, 47w, 47u)과 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a)은 상기 상부 평면 상에서 상기 제 1 방향(X)과 제 2 방향(Y)에 직교하는 방향인 제 3 방향(Z)으로 적층된다. 상기 기판(1)은 예를 들면 반도체성 물질을 포함할 수 있다. 이 경우 도시하지는 않았지만, 상기 기판(1) 내에는 웰 영역이 형성될 수 있다. 상기 기판(1)에는 예를 들면 P형 불순물 층이 형성될 수 있다. 상기 도전 패턴들(47ℓ, 47w, 47u)은 게이트 전극, 전극 패턴 또는 게이트 패턴 등으로 명명될 수 있다. 상기 도전 패턴들(47ℓ, 47w, 47u)은 불순물이 도핑된 폴리실리콘, 및/또는 금속, 금속 질화물 및 금속 실리사이드과 같은 금속 함유막을 포함할 수 있다. 구체적으로, 예를 들면, 상기 도전 패턴들(47ℓ, 47w, 47u)은 폴리실리콘, 텅스텐, 탄탈륨질화막, 티타늄질화막 및 금속실리사이드를 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
상기 도전 패턴들(47ℓ, 47w, 47u)은 하부 선택 도전 패턴(47ℓ), 워드라인 도전 패턴(47w) 및 상부 선택 도전 패턴(47u)를 포함할 수 있다. 상기 하부 선택 도전 패턴(47ℓ)은 도 3에 도시된 바와 같이 두 층 또는 그 이상의 층에 걸쳐 위치할 수 있으며, 상기 하부 선택 라인(LSL)을 구성할 수 있다. 상기 상부 선택 도전 패턴(47u)은 도 3에 도시된 바와 같이 두 층 또는 그 이상의 층에 걸쳐 위치할 수 있으며, 상기 상부 선택 라인(USL)을 구성할 수 있다. 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a)은 게이트 층간절연 패턴으로 명명될 수 있다.
상기 반도체 막(5) 내의 소정 영역에는 제 1 불순물 주입 영역(43)이 제 2 방향(Y)으로 연장한 라인 형태로 배치될 수 있다. 상기 제 1 불순물 주입 영역(43)은 N+형 불순물 층일 수 있다. 상기 제 1 불순물 주입 영역(43)은 소정 영역에서 서로 연결될 수 있다.
상기 도전 패턴들(47ℓ, 47w, 47u), 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a) 및 상기 버퍼막(4)을 관통하여 상기 기판(1)과 접하는 활성 패턴(AR)이 배치된다. 상기 활성 패턴(AR)은 제 1 서브 활성 패턴(35a)과 제 2 서브 활성 패턴(37a)을 포함할 수 있다. 상기 제 1 서브 활성 패턴(35a)은 상기 게이트 절연막(33)의 측벽을 덮는다. 상기 제 1 서브 활성 패턴(35a)의 하단부는 상기 게이트 절연막(33)의 하부면보다 하부로 더 돌출된다. 상기 게이트 절연막(33)의 하부면과 상기 기판(1) 사이에는 상기 제 2 서브 활성 패턴(37a)이 개재된다. 상기 활성 패턴(AR)의 하단부는 닻(anchor) 형태의 단면을 가진다. 즉, 상기 매몰 절연막(3)에는 언더컷 영역(U)이 형성되고, 상기 제 2 서브 활성 패턴(37a)은 상기 제 1 서브 활성 패턴(35a)의 내측벽, 바닥면 및 하단 외측벽, 상기 반도체막(5)의 측벽과 일부 하부면 및 상기 매몰 절연막(3)의 상기 언더컷 영역(U)의 측벽 및 상기 기판(1)을 일부 덮는다. 상기 매몰 절연막(3)의 상부면 높이에서 상기 제 2 서브 활성 패턴(37a)의 폭(W1)은 상기 반도체막(5)의 상부면 높이에서 상기 제 2 서브 활성 패턴(37a)의 폭(W2) 보다 넓다. 상기 제 1 서브 활성 패턴(35a)의 하단부와 상기 반도체 막(5) 사이에는 상기 제 2 서브 활성 패턴(37a)이 개재된다. 상기 활성 패턴(AR)은 예를 들면 불순물이 도핑되거나 도핑되지 않은 폴리실리콘일 수 있다. 본 실시예에서, 상기 활성 패턴(AR)은 속이 비고, 하단부가 볼록하고 입구가 길게 벌어진 술병과 같은 형태를 가질 수 있다. 상기 활성 패턴(AR)의 내부는 내부 절연 패턴(39a)으로 채워질 수 있다. 상기 도전 패턴들(47ℓ, 47w, 47u)과 상기 활성 패턴(AR) 사이에는 상기 게이트 절연막(33)이 개재된다.
상기 도전 패턴들(47ℓ, 47w, 47u)과 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a) 사이 그리고 상기 도전 패턴들(47ℓ, 47w, 47u)과 상기 게이트 절연막(33) 사이에는 고유전막(45)이 개재된다. 상기 고유전막(45)은 예를 들면 알루미늄 산화막일 수 있다. 분리 절연 패턴(50, 54)은 상기 활성 패턴(AR)과 이격되며, 상기 도전 패턴들(47ℓ, 47w, 47u)과 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a)을 관통하여 상기 버퍼막(43)과 접한다. 상기 분리 절연 패턴(50, 54)은 상기 도전 패턴들(47ℓ, 47w, 47u)을 셀 스트링 별로 분리할 수 있다. 상기 분리 절연 패턴(50, 54)은 제 1 분리 절연 패턴(50)과 제 2 분리 절연 패턴(54)을 포함한다. 상기 제 1 분리 절연 패턴(50)은 상기 도전 패턴들(47ℓ, 47w, 47u)과 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a)을 관통하여 상기 반도체 막(5)에 형성된 상기 제 1 불순물 주입 영역(43)을 노출시키는 분리홈(41)의 측벽을 덮는다. 상기 제 2 분리 절연 패턴(54)은 상기 분리홈(41)을 채운다. 상기 제 2 분리 절연 패턴(54)과 상기 반도체 막(5) 사이에는 금속 실리사이드막(52a)이 배치될 수 있다. 도시하지는 않았지만, 상기 금속 실리사이드막(52a)과 상기 제 2 분리 절연 패턴(54) 사이에 별도의 도전성 라인이 배치될 수 있다. 상기 활성 패턴(AR) 상부에는 제 2 불순물 주입 영역(56)이 배치될 수 있다. 상기 제 2 불순물 주입 영역(56)은 상기 제 1 불순물 주입 영역(43)과 동일한 타입의 불순물이 도핑될 수 있다. 상기 제 2 불순물 주입 영역(56)은 드레인 역할을 할 수 있다. 상기 층간절연 패턴들(21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a) 중에 최상층에 배치되는 층간절연 패턴(28a) 상에는 상기 제 2 불순물 주입 영역(56)과 접하는 도전라인(58)이 배치된다. 상기 도전 라인(58)은 비트라인(BL0~BL2)에 해당될 수 있다. 도시하지는 않았지만, 상기 도전라인(58)과 상기 활성 패턴(AR) 상부면 사이에 별도의 콘택 플러그가 개재될 수 있다.
도 2 및 도 3에 개시된 3차원 반도체 장치에서는 상기 버퍼층(4)을 포함하므로써, 활성 패턴(AR)들의 깊이가 일정해진다. 이로써, 셀 전류 산포를 개선할 수 있다. 또한, 상기 공통 소오스 라인(43, CSL)이 상기 매몰 절연막(3)에 의해 상기 기판(1)과 분리되므로, 누설전류를 감소시킬 수 있다. 이로써, 신뢰성이 향상된 3차원 반도체 장치를 구현할 수 있다. 상기 활성 패턴(AR)의 하부면은 상기 기판(1)과 접하므로, 상기 기판(1)을 통한 벌크 소거(Bulk Erase)가 가능하다.
다음은 도 3의 단면을 가지는 3차원 반도체 장치를 형성하는 과정을 도 4 내지 17을 참조하여 설명하기로 한다.
도 4를 참조하면, 기판(1) 상에 매몰 절연막(3)과 반도체막(5)을 적층한다. 상기 매몰 절연막(3)과 상기 반도체 막(5)은 버퍼층(4)을 구성할 수 있다. 상기 매몰 절연막(3)은 실리콘 산화막으로 형성될 수 있다. 상기 반도체막(5)은 예를 들면 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 상기 반도체막(5)이 단결정 실리콘막일 경우, 상기 기판(1), 상기 매몰 절연막(3) 및 상기 반도체막(5)은 SOI 기판을 구성할 수도 있다. 상기 반도체막(5) 상에 패드 산화막(7)을 형성한다. 상기 패드 산화막(7) 상에 희생막들(11, 12, 13, 14, 15, 16, 17, 18)과 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)을 교대로 적층한다. 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 아래부터 순차적으로 제 1 내지 제 8 희생막들(11, 12, 13, 14, 15, 16, 17, 18)을 포함할 수 있다. 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)은 아래부터 순차적으로 제 1 내지 제 8 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)을 포함할 수 있다. 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)은 실리콘 산화막 계열로 형성될 수 있으며, 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 실리콘 질화막 또는 실리콘 게르마늄막 계열로 형성될 수 있다.
도 5를 참조하면, 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28), 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18) 및 상기 패드 산화막(7)에 대하여 제 1 이방성 식각 공정을 진행하여 상기 반도체 막(5)을 노출시키는 복수개의 활성홀들(31)을 형성한다. 상기 제 1 이방성 식각 공정은 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28), 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18) 및 상기 패드 산화막(7)에 대해 서로 식각 선택비가 없는 공정 조건으로 진행될 수 있다. 상기 이방성 식각 공정으로 깊은 활성홀들(31)을 형성해야하므로, 상기 반도체 막(5)의 일부도 식각 될 수 있고, 상기 활성홀들(31)의 깊이도 일정하지 않을 수 있다.
도 6을 참조하면, 제 2 이방성 식각 공정을 진행하여 상기 활성홀들(31) 바닥에 노출된 상기 반도체 막(5)을 제거하여 상기 매몰 절연막(3)을 노출시킨다. 상기 제 2 이방성 식각 공정은 상기 반도체막(5)과 상기 매몰 절연막(3)이 서로 식각 선택비를 가지는 공정 조건으로 진행한다. 상기 제 2 이방성 식각 공정에서, 상기 매몰 절연막(3)은 식각 저지막의 역할을 한다. 상기 활성홀들(31) 바닥에 노출된 상기 반도체 막(5)의 두께가 상대적으로 얇으므로, 상기 매몰 절연막(3)의 상부면에서 정확하게 상기 제 2 이방성 식각 공정을 중단하기가 보다 용이하다.
도 7을 참조하면, 상기 활성홀들(31)이 형성된 상기 기판(1) 상에 게이트 절연막(33) 및 제 1 활성막(35)을 순차적으로 콘포말하게 형성한다. 상기 제 1 활성막(35)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막일 수 있으며, 상기 게이트 절연막(33)을 덮어 후속의 식각 공정에서 상기 게이트 절연막(33)이 식각 손상을 받는 것을 방지하고 상기 게이트 절연막(33)을 보호하는 역할을 할 수 있다. 상기 게이트 절연막(33)은 블로킹절연막(33a), 전하트랩막(33b) 및 터널 절연막(33c)을 순차적으로 형성함으로써 형성될 수 있다. 상기 터널 절연막(33c)은 상기 전하저장막(33b)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(33c)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(33c)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다. 상기 전하트랩막(33b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나로 형성될 수 있다. 상기 블로킹 절연막(33a)은 실리콘산화막 또는 고유전막일 수 있다.
도 8을 참조하면, 상기 제 1 활성막(35) 및 상기 게이트 절연막(33)에 대하여 이방성 식각 공정을 진행하여 상기 제 8 층간절연막(28) 상의 상기 게이트 절연막(33)과 상기 제 1 활성막(35)을 제거하여 상기 제 3 층간절연막(28)의 상부면을 노출시키고, 상기 활성홀들(31) 안에서 상기 반도체막(5)의 상부면을 노출시키는 동시에 상기 활성홀들(31)의 내측벽을 덮는 제 1 서브 활성 패턴(35a)과 게이트 절연막(33)을 남긴다. 상기 활성홀들(31) 안에서 상기 게이트 절연막(33)은 'L'자형 단면을 가지도록 형성된다.
도 9를 참조하면, 상기 게이트 절연막(33)의 하단부를 일부 제거하여 상기 제 1 서브 활성 패턴(35a)의 하부면과 하부 외측벽, 및 상기 반도체 막(5)의 측면을 노출시키고 상기 매몰 절연막(3)에 언더컷 영역(U)을 형성한다. 상기 게이트 절연막(33)의 하단부를 제거하는 구체적인 공정은 다음과 같을 수 있다. 먼저, 상기 터널 절연막(33c)과 상기 블로킹 절연막(33a)을 구성할 수 있는 실리콘 산화막을 제거하기 위하여 불산을 이용하여 세정공정을 진행한다. 이때 상기 매몰 절연막(3)도 일부 제거되어 상기 언더컷 영역(U)이 형성될 수 있고, 상기 제 8 층간절연막(28)의 상부도 일부 제거될 수 있다. 상기 언더컷 영역(U)에 의해 상기 기판(1)의 상부면도 일부 노출될 수 있다. 그 후에 상기 전하 트랩막(33b)을 구성할 수 있는 실리콘 질화막을 제거하기 위하여 인산을 이용하여 세정공정을 진행한다. 상기 세정공정들은 등방성 식각 공정이므로 상기 게이트 절연막(33)의 상단부들도 일부 제거될 수 있다. 이때, 상기 제 1 서브 활성 패턴(35a)은 제거되지 않을 수 있어 상기 제 1 서브 활성 패턴(35a)의 상단부와 하단부는 노출될 수 있다.
도 10을 참조하면, 상기 기판(1) 상에 제 2 활성막(37)을 콘포말하게 형성한다. 상기 제 2 활성막(37)은 상기 활성홀들(31) 안에서 상기 제 1 서브 활성 패턴(35a)의 내측벽, 하부면 및 하단 외측벽, 상기 반도체막(5)의 측벽 및 일부 하부면, 상기 언더컷 영역(U)의 측벽, 및 상기 기판(1)의 상부면을 덮는다. 상기 제 2 활성막(37)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘일 수 있다. 상기 제 2 활성막(37) 상에 내부 절연막(39)을 형성하여 상기 활성홀들(31)을 채운다. 상기 내부 절연막(39)은 상기 언더컷 영역(U)도 채울 수 있다. 상기 내부 절연막(39)은 실리콘 산화막 계열의 물질일 수 있다.
도 11을 참조하면, 평탄화 식각 공정을 진행하여 상기 제 8 층간절연막(28) 상의 상기 제 2 활성막(37) 및 상기 내부 절연막(39)을 제거하여 상기 제 8 층간절연막(28)의 상부면을 노출시키는 동시에 상기 활성홀들(31) 안에 제 2 서브 활성 패턴(37a)과 상기 내부 절연 패턴(39a)을 형성한다. 이로써 상기 제 1 서브 활성 패턴(35a)과 상기 제 2 서브 활성 패턴(37a)을 포함하는 활성 패턴(AR)을 형성할 수 있다.
도 12를 참조하면, 이웃하는 두개의 활성 패턴들(AR) 사이의 상기 층간절연막들(21~28), 상기 희생막들(11~18) 및 상기 패드 산화막(7)을 연속적으로 이방성 식각하여 상기 반도체 막(5)의 상부면을 노출시키는 분리홈(41)을 형성하고, 층간절연 패턴들(21a~28a)을 형성한다. 상기 분리홈(41)은 제 1 방향(X)과 제 2 방향(Y)이 이루는 평면상에서 라인 형태를 가지도록 형성될 수 있다.
도 13을 참조하면, 이온주입 공정을 진행하여 상기 분리홈(41)을 통해 노출된 상기 반도체 기판(1)에 제 1 불순물 주입 영역(43)을 형성한다. 상기 제 1 불순물 주입 영역(43)은 상기 매몰 절연막(3)에 의해 상기 기판(1)과 접하지 않도록 형성된다.
도 14를 참조하면, 상기 제 2 개구부(54)를 통해 노출된 상기 희생막들(11~18)을 선택적으로 제거한다. 상기 희생막들(11~18)을 제거하는 공정은 등방성 식각 공정으로 진행될 수 있으며, 상기 층간절연막 패터들(21a~28a)에 대하여 상기 희생막들(11~18)을 약 1:30 이상의 식각 선택비를 가지는 에천트(etchant)를 이용하여 진행될 수 있다. 이로써 상기 희생막들(11~18)을 선택적으로 제거하여 상기 희생막들(11~18)이 있던 자리에 상기 게이트 절연막(33)의 측벽을 노출시키는 게이트 형성 영역(42)이 형성된다. 상기 게이트 형성 영역(42)은 상기 층간절연막들(11~18)의 상하부면들도 노출시킨다.
도 15를 참조하면, 고유전막(45)을 콘포말하게 형성한다. 상기 고유전막(45)은 예를 들면 알루미늄 산화막으로 형성될 수 있다. 그리고 상기 기판(1) 상에 도전막(47)을 적층하여 상기 분리홈(41)과 상기 게이트 형성 영역(42)을 채운다. 상기 도전막은 불순물이 도핑된 폴리실리콘 및/또는 금속함유막일 수 있다.
도 16을 참조하면, 평탄화 식각 공정을 진행하여 상기 제 8 층간절연 패턴(28a) 상의 상기 도전막(47)과 상기 고유전막(45)을 제거하고 상기 제 8 층간절연 패턴(28a) 상부면을 노출시킨다. 그리고 상기 분리홈(41) 안의 상기 도전막(47)을 제거하여 도전 패턴들(47ℓ, 47w, 47u)을 형성한다. 상기 분리홈(41)의 측벽을 덮는 제 1 분리 절연 패턴(50)을 형성한다. 그리고 상기 기판(1) 상에 금속막(52)을 형성하여 상기 분리홈(41)을 채운다.
도 17을 참조하면, 열처리 공정을 진행하여 상기 금속막(52)과 상기 반도체 막(5) 사이에 금속 실리사이드막(52a)을 형성한다. 그리고 상기 분리홈(41) 내에서 상기 금속막(52)을 제거한다. 이때 상기 금속막(52)은 모두 제거되지 않고 상기 분리홈(41) 하부에 잔존할 수도 있다. 제 2 분리 절연 패턴(54)을 형성하여 상기 분리홈(41)을 채운다.
후속으로 도 3을 참조하여, 이온주입 공정을 진행하여 상기 활성 패턴(AR)의 상단에 제 2 불순물 주입 영역(56)을 형성한다. 그리고 상기 제 8 층간절연 패턴(28a) 상에 도전막을 적층하고 패터닝하여 제 1 방향(X)으로 연장한 상기 활성 패턴(AR)의 상부의 상기 제 2 불순물 주입 영역(56)과 접하는 도전라인(58)을 형성한다. 도시하지는 않았지만, 후속으로 각 층의 도전 패턴들(47ℓ, 47w, 47u)에 전기적인 신호를 인가하기 위한 배선 형성 과정이 추가될 수 있다. 이때, 하나의 X-Z 평면상에 위치하는 워드라인 도전 패턴들(47w)은 공통으로 연결될 수 있다.
<실시예 2>
도 18은 본 발명의 실시예 2에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 18을 참조하면, 본 실시예에 따른 버퍼층(4)에 포함되는 매몰 절연막(3)의 두께(T1)는 반도체막(5)의 두께(T2) 보다 두껍다. 이때 활성 패턴(AR)의 하부면은 기판(1)의 상부면과 접하지 않을 수 있고, 상기 활성 패턴(AR)의 하부면과 상기 기판(1)의 상부면 사이에 상기 매몰 절연막(3)이 개재될 수 있다. 도시되지는 않았지만, 벌크 소거 동작을 가능케 하기 위하여, 상기 활성 패턴(AR)의 하단부와 연결된 별도의 콘택플러그나 반도체 패턴등을 필요로 할 수 있다. 그외의 구성 및 제좁 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 19는 본 발명의 실시예 3에 따른 3차원 반도체 장치의 평면도이다. 도 20은 본 발명의 도 19를 I-I'선으로 자른 단면도이다.
도 19 및 20을 참조하면, 본 실시예에 따른 버퍼층(4)은 상부 선택 라인(USL)과 중첩되는 라인 형태의 평면을 가질 수 있으나, 분리 절연 패턴들(50,54)과는 중첩되지 않는다. 본 실시예에서 어느 하나의 활성 패턴(AR)과 분리 절연 패턴들(50, 54) 사이의 거리(D1)는 다른 하나의 활성 패턴(AR)과 분리 절연 패턴들(50,54) 사이의 거리(D2)와 다르다. 그러나 상기 버퍼층(4)은 상기 활성 패턴들(AR)의 하단부를 감싸며 제 2 방향(Y)으로 달리는 라인 형태를 가질 수 있다. 그 외의 구성은 실시예 2와 동일/유사할 수 있다.
<실시예 4>
도 21은 본 발명의 실시예 4에 따른 3차원 반도체 장치의 평면도이다. 도 22는 본 발명의 도 21을 I-I'선으로 자른 단면도이다.
도 21 및 22를 참조하면, 본 실시예에 따른 버퍼층(4)은 상부 선택 라인(USL)과 중첩되는 지그재그 라인 형태의 평면을 가질 수 있으나, 분리 절연 패턴들(50,54)과는 중첩되지 않는다. 본 실시예에서 어느 하나의 활성 패턴(AR)과 분리 절연 패턴들(50, 54) 사이의 거리(D1)는 다른 하나의 활성 패턴(AR)과 분리 절연 패턴들(50,54) 사이의 거리(D2)와 다르다. 그러나 상기 버퍼층(4)은 상기 활성 패턴들(AR)의 하단부를 감싸며 제 2 방향(Y)으로 달리는 지그재그 라인 형태를 가질 수 있다. 그 외의 구성은 실시예 3과 동일/유사할 수 있다.
<실시예 5>
도 23은 본 발명의 실시예 5에 따른 3차원 반도체 장치의 평면도이다. 도 24는 본 발명의 도 23을 I-I'선으로 자른 단면도이다.
도 23 및 24를 참조하면, 본 실시예에 따른 버퍼층(4)은 매몰절연막과 반도체막이 아닌, 탄소가 도핑된 폴리실리콘막을 포함할 수 있다. 탄소가 도핑된 폴리실리콘막은 단결정 실리콘이나 폴리실리콘에 비해 식각률이 낮다. 본 실시예에서, 활성 패턴(AR)의 하단부는 기판(1)의 상부면과 만나지 않을 수도 있다. 상기 활성 패턴(AR)의 하단부 폭은 깊이가 깊어질 수록 좁아질 수 있다. 상기 활성 패턴(AR)의 하단부는 실시예 1처럼 닻(Anchor) 형태를 가지지 않을 수 있다. 제 1 불순물 주입 영역(43)은 상기 버퍼층(4)내에 배치될 수 있다. 그외의 구성은 실시예 1과 동일 유사할 수 있다.
도 25 내지 도 32는 도 24의 단면을 가지는 3차원 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 25를 참조하면, 기판(1) 상에 버퍼층(4)을 형성한다. 상기 버퍼층(4)은 탄소가 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 버퍼층(4) 상에 패드 산화막(7)을 형성한다. 상기 패드 산화막(7) 상에 희생막들(11, 12, 13, 14, 15, 16, 17, 18)과 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)을 교대로 적층한다. 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 아래부터 순차적으로 제 1 내지 제 8 희생막들(11, 12, 13, 14, 15, 16, 17, 18)을 포함할 수 있다. 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)은 아래부터 순차적으로 제 1 내지 제 8 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)을 포함할 수 있다. 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28)은 실리콘 산화막 계열로 형성될 수 있으며, 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18)은 실리콘 질화막 또는 실리콘 게르마늄막 계열로 형성될 수 있다.
계속해서 도 25를 참조하면, 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28), 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18) 및 상기 패드 산화막(7)에 대하여 제 1 이방성 식각 공정을 진행하여 상기 버퍼층(4)을 노출시키는 복수개의 활성홀들(31)을 형성한다. 상기 제 1 이방성 식각 공정은 상기 층간절연막들(21, 22, 23, 24, 25, 26, 27, 28), 상기 희생막들(11, 12, 13, 14, 15, 16, 17, 18) 및 상기 패드 산화막(7)에 대해 서로 식각 선택비가 없는 공정 조건으로 진행될 수 있다. 상기 이방성 식각 공정으로 깊은 활성홀들(31)을 형성해야하므로, 상기 버퍼층(5)의 일부도 식각되어 리세스된 영역(R)이 형성될 수 있다. 그러나, 상기 버퍼층(5)은 상기 기판(1)을 구성할 수 있는 실리콘보다 식각률이 낮아 상기 버퍼층(5) 내에서 상기 활성홀들(31)의 리세스(recess) 깊이 산포를 최소화할 수 있다. 즉, 상기 리세스된 영역(R)의 깊이를 일정하게 형성할 수 있다. 이로써 일정한 깊이의 활성홀들(31)을 형성할 수 있다.
도 26을 참조하면, 상기 활성홀들(31)이 형성된 상기 기판(1) 상에 게이트 절연막(33) 및 제 1 활성막을 순차적으로 콘포말하게 형성한다. 상기 제 1 활성막 및 상기 게이트 절연막(33)에 대하여 이방성 식각 공정을 진행하여 제 8 층간절연막(28) 상의 상기 게이트 절연막(33)과 상기 제 1 활성막(35)을 제거하여 상기 제 3 층간절연막(28)의 상부면을 노출시키고, 상기 활성홀들(31) 안에서 상기 버퍼층(4)의 상부면을 노출시키는 동시에 상기 활성홀들(31)의 내측벽을 덮는 제 1 서브 활성 패턴(35a)과 게이트 절연막(33)을 남긴다. 상기 활성홀들(31) 안에서 상기 게이트 절연막(33)은 'L'자형 단면을 가지도록 형성된다. 이때 상기 활성홀들(31)은 좀더 깊어질 수 있다.
도 27을 참조하면, 상기 게이트 절연막(33)의 하단부를 일부 제거하여 상기 제 1 서브 활성 패턴(35a)의 하부면과 하부 외측벽을 노출시키고 상기 버퍼층(4)의 측면을 노출시킨다. 상기 게이트 절연막(33)을 선택적으로 식각하는 등방성 식각 공정에서 상기 버퍼층(4)은 식각되지 않을 수 있다.
도 28을 참조하면, 상기 기판(1) 상에 제 2 활성막을 콘포말하게 형성하고, 매립 절연막을 형성하여 상기 활성홀들(31)을 채운다. 그리고 평탄화 식각 공정을 진행하여 상기 제 8 층간절연막(28) 상의 상기 제 2 활성막 및 상기 내부 절연막을 제거하여 상기 제 8 층간절연막(28)의 상부면을 노출시키는 동시에 상기 활성홀들(31) 안에 제 2 서브 활성 패턴(37a)과 상기 내부 절연 패턴(39a)을 형성한다. 후속 공정으로 실시예 1의 도 12 내지 17을 참조하여 설명한 제조 방법을 이용하여 도 24의 3차원 반도체 장치를 형성할 수 있다.
도 29은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 30은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 30을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 31은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 31을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상의 버퍼층;
    상기 버퍼층 상에 적층된 복수의 도전 패턴들;
    상기 도전 패턴들 사이에 배치되는 층간 절연 패턴들; 및
    상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하는 활성 패턴들을 포함하되,
    상기 버퍼층은 상기 기판과 식각 선택비를 가지는 물질을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 버퍼층은,
    매몰 절연막; 및
    상기 매몰 절연막 상의 반도체막을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  3. 제 2 항에 있어서,
    상기 활성 패턴의 하단부는 상기 매몰 절연막 내에 위치하며,
    상기 활성 패턴의 하단부는 닻(anchor) 형태의 단면을 가지는 것을 특징으로 하는 3차원 반도체 장치.
  4. 제 3 항에 있어서,
    상기 반도체 막 내에 위치하는 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  5. 제 3 항에 있어서,
    상기 활성 패턴의 하부면은 상기 기판과 접하는 것을 특징으로 하는 3차원 반도체 장치.
  6. 제 5 항에 있어서,
    상기 매몰 절연막의 두께는 상기 반도체막의 두께와 같거나 보다 얇은 것을 특징으로 하는 3차원 반도체 장치.
  7. 제 3 항에 있어서,
    상기 매몰 절연막은 상기 활성 패턴과 상기 기판 사이에 개재되는 것을 특징으로 하는 3차원 반도체 장치.
  8. 제 3 항에 있어서,
    상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하되, 상기 활성 패턴과 이격되는 분리 절연 패턴을 더 포함하되,
    상기 매몰 절연막은 상기 분리 절연 패턴과 수직적으로 중첩되는 것을 특징으로 하는 3차원 반도체 장치.
  9. 제 3 항에 있어서,
    상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하되, 상기 활성 패턴과 이격되는 분리 절연 패턴을 더 포함하되,
    상기 매몰 절연막은 상기 분리 절연 패턴과 수직적으로 중첩되지 않는 것을 특징으로 하는 3차원 반도체 장치.
  10. 제 3 항에 있어서,
    상기 도전 패턴들과 상기 층간 절연 패턴들을 관통하여 상기 버퍼층과 접하되, 상기 활성 패턴과 이격되는 분리 절연 패턴을 더 포함하되,
    어느 하나의 활성 패턴과 상기 분리 절연 패턴과의 거리는 다른 하나의 활성 패턴과 상기 분리 절연 패턴과의 거리와 다르며,
    상기 버퍼층은 상기 활성 패턴들의 하부를 둘러싸며, 지그재그 평면 형태를 가지는 것을 특징으로 하는 3차원 반도체 장치.
KR1020110010729A 2011-02-07 2011-02-07 3차원 반도체 장치 KR101825534B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110010729A KR101825534B1 (ko) 2011-02-07 2011-02-07 3차원 반도체 장치
US13/366,057 US8872183B2 (en) 2011-02-07 2012-02-03 Three-dimensional semiconductor devices
US14/515,997 US9240419B2 (en) 2011-02-07 2014-10-16 Three-dimensional semiconductor devices and methods of fabricating the same
US17/732,950 USRE50089E1 (en) 2011-02-07 2022-04-29 Three dimensional semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110010729A KR101825534B1 (ko) 2011-02-07 2011-02-07 3차원 반도체 장치

Publications (2)

Publication Number Publication Date
KR20120090356A true KR20120090356A (ko) 2012-08-17
KR101825534B1 KR101825534B1 (ko) 2018-02-06

Family

ID=46600072

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110010729A KR101825534B1 (ko) 2011-02-07 2011-02-07 3차원 반도체 장치

Country Status (2)

Country Link
US (3) US8872183B2 (ko)
KR (1) KR101825534B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044878A (ko) * 2012-08-15 2015-04-27 샌디스크 테크놀로지스, 인코포레이티드 에칭 정지를 사용한 3차원 메모리 어레이 제조 방법
KR20150121766A (ko) * 2014-04-21 2015-10-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20170126057A (ko) * 2016-05-04 2017-11-16 삼성전자주식회사 반도체 장치
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20180138410A (ko) * 2017-06-21 2018-12-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109427803A (zh) * 2017-09-01 2019-03-05 三星电子株式会社 三维半导体存储器件
CN109473437A (zh) * 2017-09-08 2019-03-15 三星电子株式会社 非易失性存储器件及其制造方法
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20200009345A (ko) * 2018-07-18 2020-01-30 삼성전자주식회사 3차원 반도체 메모리 소자

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
US8987787B2 (en) * 2012-04-10 2015-03-24 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
KR102078852B1 (ko) 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9076684B1 (en) * 2013-12-31 2015-07-07 Macronix International Co., Ltd. 3D memory structure and manufacturing method of the same
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9595531B2 (en) 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
KR20160025842A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN104201176B (zh) * 2014-09-23 2017-10-27 武汉新芯集成电路制造有限公司 3d nand闪存结构及其制作方法
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
KR102423765B1 (ko) 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20170036878A (ko) 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
US10762505B1 (en) 2016-06-13 2020-09-01 Wells Fargo Bank, N.A. Authentication transaction
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9806092B1 (en) * 2016-09-12 2017-10-31 Toshiba Memory Corporation Semiconductor memory device and methods for manufacturing the same
US11128603B2 (en) * 2016-09-30 2021-09-21 Nec Corporation Method and system for providing a transaction forwarding service in blockchain implementations
US10020363B2 (en) * 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10157841B2 (en) 2017-04-17 2018-12-18 Micron Technology, Inc. Construction of integrated circuitry and a method of forming an elevationally-extending conductor laterally between a pair of structures
US9960114B1 (en) 2017-05-03 2018-05-01 Micron Technology, Inc. Structure of integrated circuitry and a method of forming a conductive via
US10115730B1 (en) 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10290647B2 (en) 2017-09-26 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making the same
US10256252B1 (en) 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
US10269820B1 (en) 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same
CN109148461B (zh) * 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
EP3895214B1 (en) * 2019-09-20 2024-04-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
CN111758161B (zh) * 2020-05-29 2021-08-17 长江存储科技有限责任公司 垂直存储器件
KR20220048295A (ko) 2020-10-12 2022-04-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI798088B (zh) * 2022-05-17 2023-04-01 旺宏電子股份有限公司 積體電路結構及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021191A (ja) 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置及びその製造方法
TWI380435B (en) 2007-12-27 2012-12-21 Toshiba Kk Semiconductor memory device and method for manufacturing same
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP2010118530A (ja) 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110122523A (ko) 2010-05-04 2011-11-10 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044878A (ko) * 2012-08-15 2015-04-27 샌디스크 테크놀로지스, 인코포레이티드 에칭 정지를 사용한 3차원 메모리 어레이 제조 방법
KR20150121766A (ko) * 2014-04-21 2015-10-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20180042358A (ko) * 2015-11-20 2018-04-25 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20170126057A (ko) * 2016-05-04 2017-11-16 삼성전자주식회사 반도체 장치
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10644014B2 (en) 2017-06-16 2020-05-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20180138410A (ko) * 2017-06-21 2018-12-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109427803A (zh) * 2017-09-01 2019-03-05 三星电子株式会社 三维半导体存储器件
CN109473437A (zh) * 2017-09-08 2019-03-15 三星电子株式会社 非易失性存储器件及其制造方法
CN109473437B (zh) * 2017-09-08 2024-04-05 三星电子株式会社 非易失性存储器件及其制造方法
KR20200009345A (ko) * 2018-07-18 2020-01-30 삼성전자주식회사 3차원 반도체 메모리 소자

Also Published As

Publication number Publication date
USRE50089E1 (en) 2024-08-20
US8872183B2 (en) 2014-10-28
KR101825534B1 (ko) 2018-02-06
US9240419B2 (en) 2016-01-19
US20120199897A1 (en) 2012-08-09
US20150037951A1 (en) 2015-02-05

Similar Documents

Publication Publication Date Title
KR101825534B1 (ko) 3차원 반도체 장치
KR101792778B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
KR102081195B1 (ko) 반도체 장치 및 이의 제조 방법
KR102400184B1 (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
KR101755643B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR101623547B1 (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101735810B1 (ko) 3차원 반도체 장치
KR102154784B1 (ko) 반도체 장치 및 그 제조방법
KR102234799B1 (ko) 반도체 장치
KR101826221B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
KR102409748B1 (ko) 반도체 장치 및 그 제조 방법
KR20130027154A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20110068590A (ko) 반도체 장치 및 그 제조 방법
KR20110132865A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120129284A (ko) 3차원 반도체 메모리 장치의 제조 방법
KR20120002832A (ko) 반도체 메모리 소자 및 그의 형성방법
KR20120029889A (ko) 3차원 반도체 장치
KR20160049159A (ko) 반도체 장치 및 그 제조방법
KR20120094338A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120048997A (ko) 3차원 반도체 장치
KR102082321B1 (ko) 반도체 장치 및 그 제조방법
KR20120003678A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20100053393A (ko) 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR102188538B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102031179B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110207

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160108

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110207

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170417

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20171030

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180130

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180131

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20201230

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20211229

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20221221

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20231226

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20241226

Start annual number: 8

End annual number: 8