KR20120002832A - 반도체 메모리 소자 및 그의 형성방법 - Google Patents
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Abstract
기판 상에 희생막들 및 선택 게이트막을 포함하는 적층 구조체를 형성하고, 상기 적층 구조체를 관통하는 관통 영역을 형성하고, 상기 관통 영역에 의하여 노출된 상기 선택 게이트막의 측벽 상에 선택 게이트 절연막을 형성하고, 상기 관통 영역 내에 활성 패턴을 형성하고, 상기 희생막들을 제거하여 상기 활성 패턴의 측벽의 일부를 노출하고, 상기 노출된 활성 패턴의 측벽의 일부 상에 정보 저장막을 형성한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자의 제조 방법을 제공한다. 기판 상에 희생막들 및 선택 게이트막을 포함하는 적층 구조체를 형성하는 것, 상기 적층 구조체를 관통하는 관통 영역을 형성하는 것, 상기 관통 영역에 의하여 노출된 상기 선택 게이트막의 측벽 상에 선택 게이트 절연막을 형성하는 것, 상기 관통 영역 내에 활성 패턴을 형성하는 것, 상기 희생막들을 제거하여 상기 활성 패턴의 측벽의 일부를 노출하는 것, 및 상기 노출된 활성 패턴의 측벽의 일부 상에 정보 저장막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 적층 구조체를 형성하는 것은 상기 희생막들 사이 및 상기 희생막들과 상기 선택 게이트막 사이에 절연막들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 선택 게이트막은 폴리실리콘으로 형성될 수 있다.
일 실시예에 있어서, 상기 선택 게이트 절연막을 형성하는 것은 열산화 공정에 의해 수행될 수 있다.
일 실시예에 있어서, 상기 정보 저장막을 형성하는 것은 상기 노출된 활성 패턴의 측벽의 일부 상에 터널 절연막, 전하 저장막 및 블로킹막을 차례로 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 정보 저장막을 형성한 후, 상기 희생막들이 제거되어 형성된 공간을 채우는 셀 게이트막들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 선택 게이트막을 형성하는 것은 상기 희생막들과 상기 기판 사이에 하부 선택 게이트막을 형성하는 것, 및 상기 희생막들 상에 상부 선택 게이트막을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 선택 게이트 절연막은 상기 활성 패턴의 형성 전에 형성되고, 상기 정보 저장막은 상기 활성 패턴의 형성 후에 형성되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 기판과 상기 적층 구조체 사이에 버퍼 절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 관통 영역을 형성하는 것은 상기 버퍼 절연막을 노출시키는 것을 포함하고, 상기 선택 게이트 절연막을 형성한 후, 상기 관통 영역에 의하여 노출된 상기 버퍼 절연막을 제거하여 상기 기판을 노출하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 관통 영역을 형성하는 것은 상기 버퍼 절연막을 관통하여 상기 기판을 노출하는 것을 포함하고, 열산화 공정에 의하여 상기 선택 게이트 절연막을 형성한 후, 상기 노출된 기판 상에 형성된 기판 열산화막을 제거하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판 열산화막을 제거하는 것은 직진성이 강한 플라즈마를 이용하여 수행될 수 있다.
일 실시예에 있어서, 상기 선택 게이트 절연막의 형성 전, 상기 관통 영역에 의하여 노출된 상기 선택 게이트막의 측벽을 리세스 하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자가 제공된다. 상기 소자는 기판으로부터 위로 연장되는 활성 패턴, 상기 활성 패턴의 측벽 상에 제공되는 셀 게이트들 및 선택 게이트, 상기 셀 게이트들과 상기 활성 패턴 사이로부터 수평적으로 연장되어 상기 셀 게이트들의 상면 및 하면을 덮는 정보 저장막, 및 상기 선택 게이트와 상기 활성 패턴 사이의 선택 게이트 절연막을 포함하고, 상기 셀 게이트들과 상기 선택 게이트는 다른 물질일 수 있다.
일 실시예에 있어서, 상기 셀 게이트들은 금속, 금속 실리사이드, 도전성 금속 질화물 중 선택된 적어도 하나를 포함하고, 상기 선택 게이트는 폴리 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 선택 게이트 절연막은 실리콘 산화막이고, 상기 정보 저장막은 실리콘 산화막보다 밴드갭이 작은 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 정보 저장막은 상기 활성 패턴 상에 차례로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함하되, 상기 전하 저장막은 상기 터널 절연막 및 상기 블로킹막보다 작은 밴드갭을 갖는 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 선택 게이트 절연막은 상기 선택 게이트와 상기 활성 패턴의 측벽들 사이에 국소적으로 배치될 수 있다.
일 실시예에 있어서, 상기 셀 게이트들 사이 및 상기 셀 게이트들과 상기 선택 게이트 사이의 절연막을 더 포함하되, 상기 선택 게이트는 상기 절연막과 직접 접촉하고, 상기 셀 게이트들은 상기 정보 저장막에 의해 상기 절연막으로부터 이격될 수 있다.
일 실시예에 있어서, 상기 활성 패턴은 상기 활성 패턴의 측벽으로부터 상기 선택 게이트막들 쪽으로 돌출되는 연장부를 더 포함할 수 있다.
선택 게이트의 게이트 절연막과 셀 게이트의 정보저장막을 다른 구조로 형성할 수 있다. 이에 따라, 핫 캐리어(hot carrier)에 의하여 선택 트랜지스터의 문턱 전압이 불안정해지는 것을 방지할 수 있다. 선택 게이트와 셀 게이트의 물질을 다르게 형성할 수 있다. 또한, 선택 게이트와 셀 게이트를 함께 형성하는 경우 보다 선택 게이트의 게이트 길이를 용이하게 조절할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 16은 제 1 실시예의 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19은 제 1 실시예의 다른 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 21은 제 1 실시예의 또 다른 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 23 내지 도 30은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 31은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 16은 제 1 실시예의 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19은 제 1 실시예의 다른 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 21은 제 1 실시예의 또 다른 변형예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 제 2 실시예에 따른 반도체 소자의 사시도이다.
도 23 내지 도 30은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 31은 본 발명의 실시예들에 따른 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 33은 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL0-CSL2), 복수개의 비트 라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL0-CSL2)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL0-CSL2)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL0, CSL1 또는 CSL2) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL0-CSL2)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL0-CSL2)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL0-CSL2)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL0-CSL2)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL0-CSL2)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL0-CSL2)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL0-CSL2)과 비트 라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 반도체 소자가 설명된다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 사시도이고, 도 3은 도 2의 A 부분의 확대도이다.
도 2 및 3을 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 타입 도펀트로 도핑된 구조일 수 있다. 상기 기판(100) 상에 복수의 게이트막들 및 상기 복수의 게이트막들 사이의 이격된 공간에 절연막들(121~126:120)이 제공될 수 있다. 상기 절연막들(120)은 산화막일 수 있다. 상기 복수의 게이트막들은 선택 게이트막들 및 셀 게이트막들(161~164:160)을 포함할 수 있다. 상기 선택 게이트막들은 상기 셀 게이트막들(160) 아래에 제공되는 하부 선택 게이트막(111) 및 상기 셀 게이트막들(160) 위에 제공되는 상부 선택 게이트막(112)을 포함할 수 있다. 상기 선택 게이트막들(111,112)은 상기 셀 게이트막들(160) 보다 두꺼울 수 있다. 상기 선택 게이트막들(111,112)의 상면 및/또는 하면은 상기 절연막들(120)과 직접 접촉할 수 있다. 상기 기판(100)과 상기 하부 선택 게이트막(111) 사이에 버퍼 절연막(105)이 제공될 수 있다. 상기 버퍼 절연막(105)은 실리콘 산화막일 수 있다.
상기 게이트막들 및 상기 절연막들(120)은 상기 기판(100)의 상면과 평행한 방향, 예를 들면 y방향으로 연장될 수 있다. 상기 셀 게이트막들(160) 4개만 도시되어 있지만 이는 설명의 간략함을 위한 것으로, 이보다 많은 수의 셀 게이트막들이 배치될 수 있다. 또한 상기 선택 게이트막들(111, 112)은 각각 하나씩 도시되었으나, 복수 개 제공될 수 있다.
상기 셀 게이트막들(160)과 상기 선택 게이트막들(111,112)은 다른 물질일 수 있다. 상기 셀 게이트막들(160)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다. 상기 선택 게이트막들(111,112)은 폴리 실리콘을 포함할 수 있다.
상기 기판(100)으로부터 위로 연장되며 상기 게이트막들 및 상기 절연막들(120)을 관통하는 활성 패턴(159)이 제공될 수 있다. 상기 활성 패턴(159)과 상기 선택 게이트막들(111,112)이 교차하는 지점에서의 상기 활성 패턴(159)의 횡단면의 면적은 상기 활성 패턴(159)과 상기 셀 게이트막들(160)이 교차하는 지점에서의 상기 활성 패턴(159)의 횡단면의 면적 보다 작을 수 있다. 상기 활성 패턴(159)은 채널 패턴(151) 및 상기 상기 채널 패턴(151)의 내부를 채우는 매립막(155)을 포함하는 마카로니(macaroni) 형태일 수 있다. 상기 활성패턴(159)은 내측벽부 및 바닥부(bottom portion)를 포함할 수 있다. 상기 바닥부의 상부면은 상기 선택 게이트막(141)의 상부면보다 상기 기판(100)에 인접할 수 있다. 도 2에 도시된 것과 달리, 상기 활성 패턴(159)은 상기 매립막(155)을 포함하지 않는 형태일 수 있다. 상기 채널 패턴(151)은 실리콘막일 수 있다. 상기 채널 패턴(151)은 진성 상태(intrinsic state)를 가질 수 있다. 상기 활성 패턴(159)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
제 1 방향(x축 방향)으로 배열된 활성 패턴(159)은 하나의 행을 이루고, 제 2 방향(y축 방향)으로 배열된 활성 패턴(159)은 하나의 열을 이룬다. 이하 본 명세서 전체에서 제 1 방향은 도 2의 x축 방향, 제 2 방향은 y축 방향, 제 3 방향은 z축 방향을 지칭할 수 있다. 상기 기판(100) 상에 복수의 행들 및 복수의 열들이 배열될 수 있다. 전극 분리 패턴(175)이 인접한 한 쌍의 상기 열들 사이에 배치될 수 있다. 즉, 상기 전극 분리 패턴(175)은 상기 제 2 방향으로 연장될 수 있다. 상기 전극 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 전극 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막일 수 있다. 상기 전극 분리 패턴(175)의 바닥면 아래의 기판(100) 내에 공통 소오스 영역(102)이 제공될 수 있다. 상기 공통 소오스 영역(102)은 상기 제 2 방향(y축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(102)은 제 2 타입의 도펀트로 도핑된 영역일 수 있다. 상기 제 2 타입은 상기 제 1 타입과 다른 도전형일 수 있다.
상기 선택 게이트막들(111, 112)과 상기 활성 패턴(159) 사이에 선택 게이트 절연막(141)이 제공될 수 있다. 상기 선택 게이트 절연막(141)은 열산화 공정을 통해 형성되는 열산화막일 수 있다. 일 예로, 상기 선택 게이트막들(111,112)이 폴리 실리콘인 경우, 상기 선택 게이트절연막(141)은 상기 선택 게이트막들(111,112)을 열산화시킴으로써 얻어지는 실리콘 산화막일 수 있다. 상기 선택 게이트 절연막(141)은 상기 선택 게이트막들(111, 112) 및 상기 활성 패턴(159)과 직접 접촉할 수 있다. 상기 선택 게이트 절연막(141)은 상기 선택 게이트막(111,112)과 상기 활성패턴(159)의 측벽들 사이에 국소적으로 배치될 수 있다.
상기 셀 게이트막들(160)과 상기 활성 패턴(159) 사이에 정보 저장막(170)이 제공될 수 있다. 상기 정보 저장막(170)은 상기 셀 게이트막들(160)과 상기 활성 패턴(159) 사이로부터 수평적으로 연장되어 상기 셀 게이트막들(160)의 상면 및 하면을 덮을 수 있다. 즉, 상기 셀 게이트막들(160)은 상기 정보 저장막(170)에 의해 상기 절연막들(120)로부터 이격될 수 있다. 상기 정보 저장막(170)은 실리콘 산화막보다 밴드갭이 작은 물질을 포함하는 다층 박막 구조일 수있다. 일 예로, 상기 정보 저장막(170)은 전하를 저장하는 전하 저장막(172)을 포함할 수 있다. 이에 더하여, 상기 정보 저장막(170)은 상기 전하 저장막(172)과 상기 활성 패턴(159) 사이의 터널 절연막(171), 및 상기 전하 저장막(172)과 상기 셀 게이트막들(160) 사이의 블로킹막(173)을 더 포함할 수 있다. 상기 전하저장막(172)은 상기 터널 절연막(171) 및 상기 블로킹막(173)보다 작은 밴드갭을 갖는 물질을 포함할 수 있다. 상기 전하 저장막(172)은 전하를 저장하는 트랩들을 갖는 물질로 형성될 수 있다. 일 예로, 상기 전하 저장막(172)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 하나를 포함할 수 있다. 상기 블로킹막(173)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 중 적어도 하나를 포함할 수 있다. 상기 블로킹막(173)의 유전상수는 상기 터널 절연막(171)의 유전 상수보다 클 수 있다. 상기 터널 절연막(171)은 상기 선택 게이트 절연막(141)과는 달리 열산화막이 아닐 수 있다.
상기 상부 선택 게이트막(112) 상의 최상층 절연막(126)에 인접하는 상기 채널 패턴 (151)에 드레인 영역(D)이 제공될 수 있다. 상기 게이트막들과 교차하는 방향(일 예로, x 방향)으로 나란히 연장되며, 상기 드레인 영역(D)과 전기적으로 연결되는 비트 라인들(BL)이 제공된다. 상기 비트 라인들(BL)은 도전성 물질을 포함할 수 있다.
도 4 내지 도 12를 참조하여, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 4를 참조하여, 기판(100)이 준비된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 일 수 있다. 상기 기판(100)은 제 1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100) 상에 희생막들(SC1~SC4:SC) 및 선택 게이트막(111,112)을 포함하는 적층 구조체를 형성할 수 있다. 상기 적층 구조체를 형성하는 것은 상기 희생막들(SC) 사이 및 상기 희생막들(SC)과 상기 선택 게이트막(111,112) 사이에 절연막들을 형성하는 것을 더 포함할 수 있다. 상기 선택 게이트막(111,112)은 폴리 실리콘으로 형성될 수 있다. 상기 희생막들(SC)은 상기 선택 게이트막(111,112) 및 상기 절연막들(120)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 상기 절연막들(120)은 산화물로 형성될 수 있고, 상기 희생막들(SC)은 질화물 및/또는 산화질화물로 형성될 수 있다. 상기 희생막들(SC)은 서로 동일한 물질로 형성되는 것이 바람직하다. 이와 마찬가지로, 상기 절연막들(120)도 서로 동일한 물질로 형성되는 것이 바람직하다.
상기 선택 게이트막(111,112)의 두께는 상기 희생막들(SC)의 두께 보다 두껍게 형성될 수있다. 상기 희생막들(SC)은 서로 동일한 두께로 형성될 수 있다. 상기 선택 게이트막(111,112)과 접하는 희생막들(121,125,126)은 상기 희생막들(SC) 사이의 희생막들(122,123,124) 보다 두껍게 형성될 수 있다. 상기 선택 게이트막(111,112), 상기 희생막들(SC) 및 상기 절연막들(120)은 화학 기상 증착(Chemical Vapor Deposition:CVD) 또는 원자층 증착(Atomic Layer Deposition:ALD)으로 형성될 수 있다.
상기 적층 구조체를 형성하기 전에, 상기 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 상기 하부 선택 게이트막(111)은 상기 버퍼 절연막(105) 바로 위(directly on)에 형성될 수 있다. 상기 버퍼 절연막(105)은 상기 희생막들(SC)에 대하여 식각 선택비를 갖는 유전물질로 형성될 수 있다. 예컨대, 상기 버퍼 절연막(105)은 산화물, 특히, 열산화물로 형성될 수 있다.
도 5를 참조하여, 상기 선택 게이트막(111,112),상기 절연막들(120) 및 희생막들(SC)을 연속적으로 패터닝하여, 상기 버퍼 절연막(105)을 노출하는 관통 영역(131)이 형성될 수 있다. 상기 관통 영역(131)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 관통 영역(131)의 형성시, 상기 버퍼 절연막(105)의 일부가 함께 식각될 수 있다. 상기 관통 영역(131)은 홀(hole) 형태일 수 있다. 상기 관통 영역(131)은 제 1 방향 및 상기 제 1 방향에 직교(perpendicular)한 제 2 방향을 따라 2차원적으로 배열될 수 있다. 상기 제 1 방향 및 제 2 방향은 상기 기판(100)의 상기 상부면과 평행하다. 상기 관통 영역(131)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 6을 참조하면, 상기 관통 영역(131)에 의하여 노출된 상기 선택 게이트막(111,112)의 측벽 상에 선택 게이트 절연막(141)이 형성될 수 있다. 상기 선택 게이트 절연막(141)은 열산화 공정(thermal oxidation process)에 의하여 형성될 수 있다.
도 7을 참조하여, 상기 관통 영역(131)에 의하여 노출된 상기 버퍼 절연막(105)을 제거하여 상기 기판(100)을 노출시킬 수 있다. 상기 버퍼 절연막(105)의 제거시, 상기 기판(100)의 일부가 함께 리세스될 수 있다. 일 예로, 상기 버퍼 절연막(105)의 제거는 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 수행될 수 있다.
도 8을 참조하여, 상기 관통 영역(131)의 측벽 및 하부를 따라 채널 패턴(151)이 형성될 수 있다. 상기 채널 패턴(151)은 실리콘으로 형성될 수 있다. 상기 채널 패턴(151)은 상기 선택 게이트 절연막(141)에 의하여 굴곡을 가질 수 있다. 즉, 상기 선택 게이트막(111,112)의 측벽 상에 제공되는 상기 채널 패턴(151)의 부분은 상기 희생막들(SC)의 측벽 상에 제공되는 상기 채널 패턴(151)의 부분 보다 돌출될 수 있다.
도 9를 참조하여, 상기 채널 패턴(151) 상에 상기 관통 영역(131)을 채우는 매립막(155)이 형성될 수 있다. 상기 매립막(155)은 질화막 또는 산화질화막일 수 있다. 상기 채널 패턴(151)과 상기 매립막(155)은 활성 패턴(159)을 구성할 수 있다. 상기 채널 패턴 (151) 및 상기 매립막(155)은 CVD 또는 ALD를 통하여 형성될 수 있다.
도 10을 참조하여, 상기 채널 패턴(151), 상기 매립막(155), 상기 선택 게이트막(111,112), 상기 절연막들(120) 및 상기 희생막들(SC)을 연속적으로 패터닝하여 트렌치(135)를 형성할 수 있다. 상기 트렌치(135)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 트렌치(135)는 상기 제 2 방향으로 연장될 수 있다. 이로써, 상기 선택 게이트막(111,112), 상기 절연막들(120) 및 상기 희생막들(SC)은 상기 제 2 방향으로 나란히 연장된 라인 형태가 될 수 있다. 상기 트렌치(135)의 바닥에 상기 기판(100)이 노출될 수 있다. 상기 트렌치(135)의 형성시 상기 기판(100)의 일부가 함께 패너닝될 수 있다. 이와는 달리, 상기 트렌치(135)의 바닥에 상기 버퍼 절연막(105)이 노출될 수 있다. 이하, 설명의 편의를 위해, 상기 트렌치(135)의 바닥면에 상기 기판(100)이 노출된 실시 예로 설명한다.
도 11을 참조하여, 상기 트렌치(135)에 노출된 희생 막들(SC)을 선택적 식각 공정에 의하여 제거하여, 리세스 영역들(150)을 형성할 수 있다. 상기 선택적 식각 공정은 등방성 식각일 수 있다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생막들(SC)의 식각율은 상기 절연막들(120), 상기 선택 게이트막(111,112) 및 상기 채널 패턴(151)의 식각율들보다 클 수 있다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연막들(120), 상기 선택 게이트막(111,112) 및 상기 활성 패턴(159)이 잔존될 수 있다. 상기 리세스 영역들(150)은 상기 희생막들(SC)과 접하던 상기 채널 패턴(151)의 측벽의 일부분들을 각각 노출시킬 수 있다.
도 12 및 도 2 내지 도3을 참조하면, 상기 리세스 영역들(150)이 형성된 후, 상기 기판(100) 상에 정보 저장막(170)이 형성될 수 있다. 상기 정보 저장막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, CVD 또는 ALD)을 사용하여 형성될 수 있다. 이로써, 상기 정보 저장막(170)은 실질적으로 콘포말(conformal)하게 형성될 수 있다. 상기 정보 저장막(170)은 상기 리세스 영역들(150)의 내면들을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 정보 저장막(170)은 상기 리세스 영역들(150)의 일부를 채울 수 있다. 상기 정보 저장막(170)의 형성방법이 설명된다. 도 3에서 설명된 바와 같이, 상기 정보 저장막(170)을 형성하는 것은, 터널 절연막(171), 전하 저장막(172) 및 블로킹막(173)을 차례로 형성하는 것을 포함할 수 있다. 상기 선택 게이트 절연막(141)은 상기 활성 패턴(159)이 형성되기 전에 형성되는 반면, 상기 정보저장막(170)은 상기 활성 패턴(159)이 형성된 후에 형성될 수 있다.
상기 터널 절연막(171)은 상기 채널 패턴(151)의 측벽의 일부를 덮도록 형성될 수 있다. 상기 터널 절연막(171)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 절연막(171)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장막(172)은 상기 터널 절연막(171)에 의해 상기 활성 패턴(159)과 이격될 수 있다. 상기 전하 저장막(172)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장막(172)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(173)은 상기 전하 저장막(172)을 덮을 수 있다. 상기 블로킹막(173)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 중 적어도 하나를 포함할 수 있다. 상기 블로킹막(173)의 유전상수는 상기 터널 절연막(171)의 유전 상수보다 클 수 있다.
상기 리세스 영역들(150)을 채우는 셀 게이트막(161~164:160)이 형성될 수 있다. 상기 정보 저장막(170)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(미도시)이 형성될 수 있다. 상기 게이트 도전막은 상기 리세스 영역들(150)을 채울 수 있다. 상기 게이트 도전막은 화학 기상 증착법(CVD), 물리 기상 증착법(Physical Vapor Depositon: PVD) 또는 원자층 화학 증착법(ALD)에 의해 형성될 수 있다. 상기 게이트 도전막은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 어느 하나를 포함할 수 있다. 평탄화 공정이 수행되어 상기 최상층 절연막(126)을 노출시킬 수 있다.
상기 게이트 도전막의 형성 후, 상기 리세스 영역들(150)의 외부에 위치한 상기 게이트 도전막을 제거하여, 상기 리세스 영역들(150) 내에 셀 게이트막들(160)이 형성될 수 있다. 상기 셀 게이트막들(160)의 형성은 상기 트렌치(135) 내의 게이트 도전막을 제거하여 상기 리세스 영역들(150) 내에 상기 게이트 도전막을 남기는 것을 포함할 수 있다. 상기 셀 게이트막들(160)의 형성 시, 상기 리세스 영역들(150)의 외부에 형성된 상기 정보 저장막(170)의 일부가 함께 제거될 수 있다. 상기 게이트 도전막의 일부 및 상기 정보 저장막(170)의 일부의 제거는 습식 및/또는 건식 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의하여 상기 기판(100)의 상부면으로부터 수직으로 다른 층에 위치한 상기 셀 게이트막들(161~164)은 서로 분리될 수 있다.
상기 트렌치(135)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(102)이 형성될 수 있다. 공통 소오스 영역(102)은 상기 제 2 방향으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(102)은 제 2 타입의 도펀트로 도핑된 영역이다. 상기 공통 소오스 영역(102)은 상기 기판(100)에 제 2 타입의 도펀트 이온들을 주입하여 형성될 수 있다. 이때, 상기 최상층 절연막(126)이 이온 주입 마스크로 사용될 수 있다.
상기 채널 패턴(151)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제 2 타입의 도펀트로 도핑될 수 있다. 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(112)의 상면보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(112)의 상면과 근접한 높이일 수 있다. 상기 드레인 영역(D)은 상기 공통 소오스 영역(102)과 동시에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(102)을 형성하기 전 또는 후에 형성될 수 있다.
상기 트렌치(135)를 채우는 전극 분리 패턴(175)이 형성될 수 있다. 상기 전극 분리 패턴(175)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치(135)를 채우는 전극 분리 패턴을 형성하는 것 및 상기 최상층 절연막(126)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 전극 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 전극 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막으로 형성될 수 있다.
도 2를 다시 참조하여, 상기 드레인 영역(D)과 전기적으로 접속되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 제 1 방향으로 연장될 수 있다. 상기 비트 라인(BL)은 상기 최상층 절연막(126) 및 전극 분리 패턴(175) 상에 형성될 수 있다. 이와는 달리, 상기 최상층 절연막(126) 및 전극 분리 패턴(175)을 덮는 층간 유전막을 형성하고, 상기 층간 유전막 상에 상기 비트 라인(BL)을 형성할 수 있다. 이 경우에, 상기 비트 라인(BL)은 상기 층간 유전막을 관통하는 콘택 플러그를 경유하여 상기 드레인 영역(D)과 전기적으로 접속될 수 있다.
도 2 내지 도 12에서, 상기 상부 및 하부 선택 게이트막(111,112) 모두가 상기 셀 게이트막들(160)의 형성 전에 형성되는 것으로 설명되었으나, 상기 상부 및 하부 선택 게이트막들(111,112) 중 하나는 상기 셀 게이트막들(160)과 동일한 방식으로 형성될 수 있다.
본 발명의 제 1 실시예에 따르면, 선택 게이트와 셀 게이트의 절연막을 다른 물질로 형성할 수 있다. 즉, 상기 선택 게이트의 터널 절연막은 전하 저장막을 포함하지 않을 수 있다. 이에 따라, 핫 캐리어(hot carrier)에 의하여 선택 트랜지스터의 문턱 전압이 불안정해지는 것을 방지할 수 있다. 또한, 선택 게이트와 셀 게이트의 물질을 다르게 형성할 수 있다. 또한, 선택 게이트와 셀 게이트를 함께 형성하는 경우 보다 선택 게이트의 게이트 길이(gate length)를 용이하게 조절할 수 있다. 즉, 게이트 교체(gate replacement)를 통하여 선택 게이트를 형성하는 경우, 선택 게이트의 게이트 길이 증가시 도전막이 리세스 영역을 채우지 않고 리세스 영역을 따라 콘포멀하게 형성될 수 있다. 본 발명의 제 1 실시예에 따르면, 이와 같은 문제를 해결할 수 있다.
도 13 내지 도 16을 참조하여, 제 1 실시예의 변형예에 따른 반도체 소자의 제조 방법이 설명된다. 본 실시예의 일부 구조 및 형성 방법은 앞서 제 1 실시예의 그것과 유사하다. 따라서 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 13을 참조하여, 도 4의 선택 게이트막들(111,112), 희생막들(SC), 절연막들(120) 및 버퍼 절연막(105)을 연속적으로 패터닝하여 상기 기판(100)을 노출하는 관통 영역(132)이 형성될 수 있다. 상기 관통 영역(132)은 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 관통 영역(132)의 형성시, 상기 기판(100)의 일부가 함께 식각될 수 있다.
도 14를 참조하여, 상기 관통 영역(132)에 의하여 노출된 상기 선택 게이트막(111,112)의 측벽 상에 선택 게이트 절연막(141)이 형성될 수 있다. 상기 선택 게이트 절연막(141)은 열산화 공정(thermal oxidation process)에 의하여 형성될 수 있다. 상기 열산화 공정 시, 노출된 상기 기판(100) 상에 기판 열산화막(142)이 함께 형성될 수 있다. 상기 기판 열산화막(142)은 상기 선택 게이트 절연막(141) 보다 두께가 얇을 수 있다. 즉, 상기 선택 게이트막(111,112)이 폴리 실리콘이고, 상기 기판(100)이 단결정 실리콘인 경우, 열산화 공정에 의한 산화막이 폴리 실리콘인 상기 선택 게이트막(111,112) 상에 보다 두껍게 형성될 수 있다.
도 15를 참조하여, 상기 기판 열산화막(142)의 하면이 제거될 수 있다. 상기 기판 열산화막(142)의 하면의 제거는 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 수행될 수 있다. 상기 기판 열산화막(142)의 측벽 부분은 잔존할 수 있다.
도 16을 참조하여, 제 1 실시예의 변형예에 따른 반도체 소자가 제공된다. 도 16의 구조는 도 15의 구조에 도 8 내지 도 12를 참조하여 설명된 공정들을 수행하여 달성될 수 있다. 도 12와는 달리 상기 기판 열산화막(142)의 측벽 부분이 상기 기판(100) 상에 잔존할 수 있다.
도 17 내지 도 19를 참조하여, 제 1 실시예의 다른 변형예에 따른 반도체 소자의 제조 방법이 설명된다. 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 17은 도 14에서 설명된 상기 기판 열산화막(142)의 하면을 제거하는 다른 방법을 나타낸다. 상기 관통 영역(132)의 측벽 상에 스페이서(154)가 형성될 수 있다. 상기 스페이서(154)는 폴리 실리콘으로 형성될 수 있다. 상기 스페이서(154)를 식각 마스크로 상기 기판 열산화막(142)의 하면의 일부가 제거될 수 있다. 상기 기판 열산화막(142)의 하면의 제거시, 상기 기판(100)의 일부가 함께 제거될 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정일 수 있다.
도 18을 참조하여, 상기 스페이서(154) 상에 채널 패턴(151)이 형성될 수 있다. 상기 채널 패턴(151) 내부에 상기 관통 영역(132)을 채우는 매립막(155)이 형성될 수 있다.
도 19를 참조하여, 제 1 실시예의 다른 변형예에 따른 반도체 소자가 제공된다. 도 19의 구조는 도 18의 구조에 도 10 내지 도 12를 참조하여 설명된 공정들을 수행하여 달성될 수 있다. 상기 스페이서(154)와 상기 채널 패턴(151)은 함께 활성 영역을 구성할 수 있다. 이와는 달리, 상기 스페이서(154)가 절연막으로 형성되는 경우, 상기 채널 패턴(151)의 형성 전에 제거될 수 있다. 상기 활성 패턴(159)의 하면에 상기 기판 열산화막(142)의 일부가 잔존할 수 있다.
도 20 내지 도 21을 참조하여, 제 1 실시예의 또 다른 변형예에 따른 반도체 소자의 제조 방법이 설명된다. 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 20은 도 14의 구조로부터 상기 기판 열산화막(142)이 제거된 결과물을 나타낸다. 도 14에 도시된 바와 같이, 상기 기판 열산화막(142)은 상기 선택 게이트 절연막(141) 보다 두께가 얇을 수 있다. 즉, 상기 선택 게이트막(111,112)이 폴리 실리콘이고, 상기 기판(100)이 단결정 실리콘인 경우, 열산화 공정에 의한 산화막이 폴리 실리콘인 상기 선택 게이트막(111,112) 상에 보다 두껍게 형성될 수 있다. 따라서, 선택 게이트 절연막(141) 및 상기 기판 열산화막(142)을 함께 식각 시, 상기 선택 게이트 절연막(141)이 잔존할 수 있다. 상기 선택 게이트 절연막(141)은 식각 전 보다 두께가 얇아질 수 있다. 상기 식각 공정 시, 상기 절연막들(120)의 측벽들이 함께 식각될 수 있다. 상기 식각 공정은 산화막에 대하여 식각 선택성를 갖는 식각액으로 수행될 수 있다. 상기 선택적 식각 공정에 의하여 상기 관통 영역(132)의 측벽에 요철이 발생할 수 있다.
도 21를 참조하여, 제 1 실시예의 또 다른 변형예에 따른 반도체 소자가 제공된다. 도 21의 구조는 도 20의 구조에 도 8 내지 도 12를 참조하여 설명된 공정들을 수행하여 달성될 수 있다.
도 22를 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자가 제공된다. 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
활성 패턴(159)은 상기 활성 패턴(159)의 측벽으로부터 상기 선택 게이트막들(111,112) 쪽으로 돌출되는 연장부(E)를 더 포함할 수 있다. 제 2 실시예에서, 관통 영역(133)은 제 2 방향으로 연장하는 트렌치 형태일 수 있다. 상기 활성 패턴(159)은 상기 관통 영역(133)의 측벽들을 따라 형성된 채널 패턴(151) 및 상기 관통 영역(133)을 채우는 매립막(155)을 포함할 수 있다. 상기 제 2 방향으로 배치된 상기 활성 패턴들(159)은 매립 기둥(176)에 의하여 서로 분리될 수 있다.
도 23 내지 도 30을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법이 설명된다.
도 23을 참조하여, 도 4에서 설명된 선택 게이트막들(111,112)의 측벽이 리세스될 수 있다. 즉, 상기 관통 영역(133)에 의하여 노출된 상기 선택 게이트막(111,112)의 측벽이 식각될 수 있다. 상기 식각 공정은 실리콘에 대한 선택 식각성을 갖는 에칭액으로 수행될 수 있다.
도 24를 참조하여, 상기 관통 영역(133)에 의하여 노출된 상기 선택 게이트막(111,112)의 측벽 상에 선택 게이트 절연막(141)이 형성될 수 있다. 상기 선택 게이트 절연막(141)은 열산화 공정(thermal oxidation process)에 의하여 형성될 수 있다.
도 25를 참조하여, 상기 관통 영역(133)에 의하여 노출된 상기 버퍼 절연막(105)을 제거하여 상기 기판(100)을 노출시킬 수 있다. 상기 버퍼 절연막(105)의 제거시, 상기 기판(100)의 일부가 함께 리세스될 수 있다. 일 예로, 상기 버퍼 절연막(105)의 제거는 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 수행될 수 있다.
도 26을 참조하여, 상기 관통 영역(133)의 측벽 및 하부를 따라 채널 패턴(151)이 형성될 수 있다. 상기 채널 패턴(151)은 실리콘으로 형성될 수 있다. 상기 선택 게이트막(111,112)의 측벽 상에 제공되는 상기 채널 패턴(151)의 부분은 상기 희생막들(SC)의 측벽 상에 제공되는 상기 채널 패턴(151)의 부분 보다 함몰될 수 있다.
도 27을 참조하여, 상기 채널 패턴(151) 상에 상기 관통 영역(133)을 채우는 매립막(155)이 형성될 수 있다. 상기 매립막(155)은 질화막 또는 산화질화막일 수 있다. 상기 채널 패턴(151)과 상기 매립막(155)은 활성 패턴(159)을 구성할 수 있다. 상기 채널 패턴 (151) 및 상기 매립막(155)은 CVD 또는 ALD를 통하여 형성될 수 있다.
도 28을 참조하여, 상기 채널 패턴(151), 상기 매립막(155), 상기 선택 게이트막(111,112), 상기 절연막들(120) 및 상기 희생막들(SC)을 연속적으로 패터닝하여 트렌치(135)를 형성할 수 있다. 상기 트렌치(135)를 형성하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 트렌치(135)는 상기 제 2 방향으로 나란히 연장될 수 있다. 이로써, 상기 선택 게이트막(111,112), 상기 절연막들(120) 및 상기 희생막들(SC)은 상기 제 2 방향으로 나란히 연장된 라인 형태가 될 수 있다. 상기 트렌치(135)의 바닥에 상기 기판(100)이 노출될 수 있다. 상기 트렌치(135)의 형성시 상기 기판(100)의 일부가 함께 패너닝될 수 있다.
도 29를 참조하여, 상기 트렌치(135)에 노출된 희생 막들(SC)을 선택적 식각 공정에 의하여 제거하여, 리세스 영역들(150)을 형성할 수 있다. 상기 선택적 식각 공정은 등방성 식각일 수 있다. 상기 선택적 식각 공정은 습식 식각 및/또는 등방성 건식 식각으로 수행될 수 있다. 상기 선택적 식각 공정에 의한 상기 희생막들(SC)의 식각율은 상기 절연막들(120), 상기 선택 게이트막(111,112) 및 상기 채널 패턴(151)의 식각율들 보다 클 수 있다. 이에 따라, 상기 선택적 식각 공정을 수행한 후에, 상기 절연막들(120), 상기 선택 게이트막(111,112) 및 상기 활성 패턴(159)이 잔존될 수 있다. 상기 리세스 영역들(150)은 상기 희생막들(SC)과 접하던 상기 채널 패턴(151)의 측벽의 일부분들을 각각 노출시킬 수 있다.
도 30을 참조하면, 상기 리세스 영역들(150)이 형성된 후, 상기 기판(100) 상에 정보 저장막(170)이 형성될 수 있다. 상기 정보 저장막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예컨대, CVD 또는 ALD)을 사용하여 형성될 수 있다. 상기 리세스 영역들(150)을 채우는 셀 게이트막(161~164:160)이 형성될 수 있다. 상기 정보 저장막(170)을 형성 한 후, 상기 기판(100) 상에 게이트 도전막(미도시)이 형성될 수 있다. 상기 게이트 도전막의 형성 후, 상기 리세스 영역들(150)의 외부에 위치한 상기 게이트 도전막을 제거하여, 상기 리세스 영역들(150) 내에 셀 게이트막들(160)이 형성될 수 있다. 상기 식각 공정에 의하여 상기 기판(100)의 상부면으로부터 수직으로 다른 층에 위치한 상기 셀 게이트막들(161~164)은 서로 분리될 수 있다.
상기 트렌치(135)의 바닥면 아래의 상기 기판(100) 내에 공통 소오스 영역(102)이 형성될 수 있다. 공통 소오스 영역(102)은 상기 제 2 방향으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(102)은 제 2 타입의 도펀트로 도핑된 영역이다. 상기 공통 소오스 영역(102)은 상기 기판(100)에 제 2 타입의 도펀트 이온들을 주입하여 형성될 수 있다. 이때, 상기 최상층 절연막(126)이 이온 주입 마스크로 사용될 수 있다.
상기 채널 패턴(151)의 윗부분에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 제 2 타입의 도펀트로 도핑될 수 있다. 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(112)의 상면보다 높을 수 있다. 이와는 달리, 상기 드레인 영역(D)의 하면은 상기 상부 선택 게이트막(112)의 상면과 근접한 높이일 수 있다. 상기 드레인 영역(D)은 상기 공통 소오스 영역(102)과 동시에 형성될 수 있다. 이와는 달리, 상기 드레인 영역(D)은 상기 공통 소오스 영역(102)을 형성하기 전 또는 후에 형성될 수 있다.
상기 트렌치(135)를 채우는 전극 분리 패턴(175)이 형성될 수 있다. 상기 전극 분리 패턴(175)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치(135)를 채우는 전극 분리 패턴을 형성하는 것 및 상기 최상층 절연막(126)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 전극 분리 패턴(175)은 절연성 물질을 포함할 수 있다. 예컨대, 상기 전극 분리 패턴(175)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막으로 형성될 수 있다.
상기 제 2 실시예는 도 13 내지 도 21을 참조하여 설명된 제 1 실시예의 변형예들과 같이 변형될 수 있다.
도 31은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 31을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 32는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 32를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 33은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 33을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판 105, 205: 버퍼 절연막
111,112: 선택 게이트막 120: 절연막
141:선택 게이트 절연막 142: 기판 열산화막
159: 활성 패턴 160: 셀 게이트막
170: 정보 저장막
111,112: 선택 게이트막 120: 절연막
141:선택 게이트 절연막 142: 기판 열산화막
159: 활성 패턴 160: 셀 게이트막
170: 정보 저장막
Claims (10)
- 기판 상에 희생막들 및 선택 게이트막을 포함하는 적층 구조체를 형성하는 것;
상기 적층 구조체를 관통하는 관통 영역을 형성하는 것;
상기 관통 영역에 의하여 노출된 상기 선택 게이트막의 측벽 상에 선택 게이트 절연막을 형성하는 것;
상기 관통 영역 내에 활성 패턴을 형성하는 것;
상기 희생막들을 제거하여 상기 활성 패턴의 측벽의 일부를 노출하는 것; 및
상기 노출된 활성 패턴의 측벽의 일부 상에 정보 저장막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 선택 게이트 절연막은 상기 활성 패턴의 형성 전에 형성되고, 상기 정보 저장막은 상기 활성 패턴의 형성 후에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 선택 게이트막은 폴리실리콘으로 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 선택 게이트 절연막을 형성하는 것은 열산화 공정에 의해 수행되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 선택 게이트막을 형성하는 것은:
상기 희생막들과 상기 기판 사이에 하부 선택 게이트막을 형성하는 것; 및
상기 희생막들 상에 상부 선택 게이트막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 기판과 상기 적층 구조체 사이에 버퍼 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 관통 영역을 형성하는 것은 상기 버퍼 절연막을 노출시키는 것을 포함하고,
상기 선택 게이트 절연막을 형성한 후, 상기 관통 영역에 의하여 노출된 상기 버퍼 절연막을 제거하여 상기 기판을 노출하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서, 상기 선택 게이트 절연막의 형성 전, 상기 관통 영역에 의하여 노출된 상기 선택 게이트막의 측벽을 리세스 하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 기판으로부터 위로 연장되는 활성 패턴;
상기 활성 패턴의 측벽 상에 제공되는 셀 게이트들 및 선택 게이트;
상기 셀 게이트들과 상기 활성 패턴 사이로부터 수평적으로 연장되어 상기 셀 게이트들의 상면 및 하면을 덮는 정보 저장막; 및
상기 선택 게이트와 상기 활성 패턴 사이의 선택 게이트 절연막을 포함하고,
상기 셀 게이트들과 상기 선택 게이트는 다른 물질인 반도체 소자. - 제 9 항에 있어서, 상기 셀 게이트들은 금속, 금속 실리사이드, 도전성 금속 질화물 중 선택된 적어도 하나를 포함하고, 상기 선택 게이트는 폴리 실리콘을 포함하는 반도체 소자.
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