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KR20120062366A - 멀티칩 패키지의 제조 방법 - Google Patents

멀티칩 패키지의 제조 방법 Download PDF

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KR20120062366A
KR20120062366A KR1020100123592A KR20100123592A KR20120062366A KR 20120062366 A KR20120062366 A KR 20120062366A KR 1020100123592 A KR1020100123592 A KR 1020100123592A KR 20100123592 A KR20100123592 A KR 20100123592A KR 20120062366 A KR20120062366 A KR 20120062366A
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KR
South Korea
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chip
semiconductor chip
insulating layer
bonding
substrate
Prior art date
Application number
KR1020100123592A
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English (en)
Inventor
강태호
김진호
김보성
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

멀티칩 패키지의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 멀티칩 패키지의 제조 방법은, 상면에 제1 칩과 연결될 제1 본딩부 및 제2 칩과 연결될 제2 본딩부를 포함하는 기판을 제공하는 단계; 상기 기판 상면 상에 상기 제1 본딩부와 연결되는 제1 칩을 형성하는 단계; 상기 기판 상면 상에 적어도 상기 제1 칩의 측면을 둘러싸는 절연층을 형성하는 단계; 상기 절연층의 일부를 제거하여 상기 제2 본딩부를 노출시키는 제2 개구부를 형성하는 단계; 상기 절연층 및 상기 제1 칩 상에 상기 제1 칩과 오버랩되면서 상기 제1 칩보다 더 큰 면적을 갖는 제2 칩을 형성하는 단계; 및 상기 제2 개구부를 통과하는 와이어를 이용하여 상기 제2 칩과 상기 제2 본딩부를 연결시키는 단계를 포함한다.

Description

멀티칩 패키지의 제조 방법{Method for manufacturing multi-chip package}
본 발명은 멀티칩 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 멀티칩 패키지에서 상부 칩의 사이즈가 하부 칩의 사이즈보다 큰 경우에도 와이어 본딩을 용이하게 수행할 수 있는 멀티칩 패키지의 제조 방법에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다.
SIP는 크게 두 가지 측면에서 진행되고 있다. 하나는 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식으로 형성되는 패키지 온 패키지(Package On Package)이고, 다른 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하는 방식으로 형성되는 멀티칩 패키지(Multi-Chip Package: MCP)이다.
멀티칩 패키지에서 상부 칩의 사이즈가 하부 칩의 사이즈보다 큰 경우, 상부 칩의 오버 행 부분(하부 칩에 의해 지지되지 않는 상부 칩의 일부)에 위치하는 칩 패드의 와이어 본딩시 여러가지 불량이 발생한다. 구체적으로 설명하면, 상부 칩의 오버 행 부분을 지지하는 구성이 없기 때문에 와이어 본딩시 가해지는 힘이 큰 경우 상부 칩에 크랙 등이 발생할 수 있다. 반면, 와이어 본딩시 가해지는 힘이 작은 경우, 와이어 본딩 자체가 불완전하게 될 수도 있다.
본 발명이 해결하려는 과제는, 멀티칩 패키지에서 상부 칩의 사이즈가 하부 칩의 사이즈보다 큰 경우에도 와이어 본딩을 용이하게 수행할 수 있는 멀티칩 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 멀티칩 패키지의 제조 방법은, 상면에 제1 칩과 연결될 제1 본딩부 및 제2 칩과 연결될 제2 본딩부를 포함하는 기판을 제공하는 단계; 상기 기판 상면 상에 상기 제1 본딩부와 연결되는 제1 칩을 형성하는 단계; 상기 기판 상면 상에 적어도 상기 제1 칩의 측면을 둘러싸는 절연층을 형성하는 단계; 상기 절연층의 일부를 제거하여 상기 제2 본딩부를 노출시키는 제2 개구부를 형성하는 단계; 상기 절연층 및 상기 제1 칩 상에 상기 제1 칩과 오버랩되면서 상기 제1 칩보다 더 큰 면적을 갖는 제2 칩을 형성하는 단계; 및 상기 제2 개구부를 통과하는 와이어를 이용하여 상기 제2 칩과 상기 제2 본딩부를 연결시키는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 멀티칩 패키지의 제조 방법은, 상면에 제1 칩과 연결될 제1 본딩부 및 제2 칩과 연결될 제2 본딩부를 포함하는 기판을 제공하는 단계; 상기 기판 상면 상에 제1 칩을 배치하는 단계; 상기 기판 상면 상에 적어도 상기 제1 칩의 측면을 둘러싸는 절연층을 형성하는 단계; 상기 절연층의 일부를 제거하여 상기 제1 본딩부를 노출시키는 제1 개구부 및 상기 제2 본딩부를 노출시키는 제2 개구부를 형성하는 단계; 상기 제1 개구부를 통과하는 와이어를 이용하여 상기 제1 칩과 상기 제1 본딩부를 연결시키는 단계; 상기 절연층 및 상기 제1 칩 상에 상기 제1 칩과 오버랩되면서 상기 제1 칩보다 더 큰 면적을 갖는 제2 칩을 형성하는 단계; 및 상기 제2 개구부를 통과하는 와이어를 이용하여 상기 제2 칩과 상기 제2 본딩부를 연결시키는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 8은 본 발명의 제1 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도이다.
도 10a 내지 도 16은 본 발명의 제3 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도들 및 단면도이다.
도 17 및 도 18은 본 발명의 제4 실시예들에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.도 20 내지 도 23은 본 발명의 제5 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(devices) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1a 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 멀티칩 패키지의 구조와 그 제조 방법에 대하여 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도이고, 도 2 내지 도 8은 본 발명의 제1 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 공정 단면도로서, 도 1a 및 도 1b의 A-A´ 선을 따라 절단한 단면을 기준으로 하여 도시된 것이다. 여기서, 도 1a 는 도 5의 단면도와 대응하는 평면도이고 도 1b는 도 7의 단면도와 대응하는 평면도이다. 이하에서는 공정 순서에 따라 단면도 및/또는 평면도를 참조하여 본 실시예를 설명하기로 한다. 또한, 본 실시예를 설명함에 있어, 멀티칩 패키지의 구조는 도 1a, 도 1b 및 도 8을 다시 참조하여 설명하기로 한다.
도 1a 및 도 2를 참조하면, 상면에 본딩 패드(114a, 114b)가 형성되고 상면과 대향하는 하면에 외부 접속 단자(112)가 형성된 기판(110)을 제공한다. 여기서, 기판(110)은 회로 패턴이 형성된 인쇄 회로 기판이나, 또는, 세라믹 기판일 수 있다. 또한, 기판(110)은 웨이퍼 단위의 기판일 수 있고 또는 웨이퍼를 복수개로 분리한 칩 단위의 기판일 수 있다. 기판(110) 상면에 형성된 본딩 패드(114a, 114b)는 후술하는 반도체 칩들(130, 160 참조)과 전기적으로 연결될 부분이고, 기판(110) 하면에 형성된 외부 접속 단자(112)는 본 실시예의 멀티칩 패키지(도 8 참조)를 외부 장치(미도시됨), 예를 들어, 마더 보드나 다른 반도체 패키지와 전기적으로 연결하기 위한 부분이다.
이하에서는, 설명의 편의를 위하여 수직 방향으로 적층되는 반도체 칩들(130, 160) 중 하부에 위치하는 반도체 칩(130, 이하, 제1 반도체 칩이라 함)과 연결되는 본딩 패드(114a)를 제1 본딩 패드(114a)라 하고, 제1 반도체 칩(130) 상부에 위치하는 반도체 칩(160, 이하, 제2 반도체 칩이라 함)과 연결되는 본딩 패드(114b)를 제2 본딩 패드(114b)라 하기로 한다. 제1 본딩 패드(114a)는 수평 방향에서 제1 반도체 칩(130) 양측에 위치하도록 복수개가 배치될 수 있다. 또한, 제2 본딩 패드(114b)는 수평 방향에서 후술하는 제2 반도체 칩(160) 양측에 위치하도록 복수개가 배치될 수 있다. 본 실시예에서는 제1 본딩 패드(114a)와 제2 본딩 패드(114b)가 동일한 방향 예컨대, A-A´ 방향에서 반도체 칩들(130, 160) 양측에 배치된다. 그에 따라, 제2 본딩 패드(114b)는 제1 본딩 패드(114a) 외곽에 배치된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 제1 본딩 패드(114a)와 제2 본딩 패드(114b)가 서로 다른 방향 예컨대, A-A´ 방향과 이에 수직한 방향에서 반도체 칩들(130, 160) 양측에 배치될 수 있고, 이 다른 실시예에 관하여는 이하의 도 9a 및 도 9b를 참조하여 더 상세히 설명하기로 한다. 이어서, 기판(110)의 상면 상에 제1 반도체 칩(130)을 형성한다. 보다 구체적으로, 제1 반도체 칩(130)은 예를 들어 절연성 접착제(120)에 의하여 기판(110) 상면에 부착될 수 있다. 또한, 제1 반도체 칩(130)은 자신의 상면에 형성된 칩 패드(132)를 포함할 수 있다.
도 1a 및 도 3을 참조하면, 기판(110)의 상면 상에 제1 반도체 칩(130)의 측면을 둘러싸는 절연층(140)을 형성한다. 절연층(140)은 제1 및 제2 본딩 패드(114a, 114b)는 덮으면서, 기판(110)의 최외각 가장자리는 노출시키도록 형성될 수 있다.
본 실시예에서, 절연층(140)은 제1 반도체 칩(130)의 표면 높이와 실질적으로 동일한 표면 높이를 가질 수 있다. 다시 말하면, 수직 방향에서 절연층(140)의 두께는 절연성 접착제(120)의 두께 및 제1 반도체 칩(130)의 두께의 합과 실질적으로 동일할 수 있다. 그에 따라, 제1 반도체 칩(130)의 상면은 노출될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 절연층(140)은 제1 반도체 칩(130)의 표면 높이보다 더 높은 표면 높이를 가지면서 제1 반도체 칩(130)의 상면을 노출시키거나, 또는, 제1 반도체 칩(130)의 상면을 덮을 수도 있다.
절연층(140)은 에폭시 계열 수지, 폴리이미드 등의 폴리머를 포함할 수 있다. 또한, 절연층(140)은 몰딩 방식, 코팅 방식, 또는 스크린 프린팅 방식 등을 이용하여 형성되거나, 또는, DF(Dry Film) 등을 이용하여 형성될 수 있다.
도 1a 및 도 4를 참조하면, 절연층(140)의 일부를 제거함으로써, 절연층(140) 내에 제1 본딩 패드(114a)를 노출시키는 제1 개구부(144a)와 제2 본딩 패드(114b)를 노출시키는 제2 개구부(144b)를 각각 형성한다.
제1 및 제2 개구부(144a, 144b)는 각각 절연층(140)을 수직으로 관통하는 홀 형상을 가질 수 있다. 도 1a를 참조하면, 평면상에서 제1 및 제2 개구부(144a, 144b)가 직사각형 형상을 갖는 것으로 도시되어 있기는 하나, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 개구부(144a, 144b)의 평면 형상은 원형, 타원형, 사각형 등으로 다양할 수 있다. 또한, 이러한 제1 및 제2 개구부(144a, 144b) 형성을 위한 절연층(140)의 일부 제거는, 레이저 드릴(laser drill) 공정에 의하여 수행될 수 있다.
제1 개구부(144a)의 형성 단계와 제2 개구부(144b)의 형성 단계는, 동시에 수행되거나, 또는, 시간 차이를 두고 수행될 수 있다.
제1 및 제2 개구부(144a, 144b)는 제1 및 제2 본딩 패드(114a, 114b)와 각각 대응하도록 배치될 수 있다. 따라서, 전술한 바와 같이 제1 본딩 패드(114a)가 제1 반도체 칩(130) 양측에 복수개가 배치되고 제2 본딩 패드(114b)가 제1 본딩 패드(114a) 외곽에서 제1 본딩 패드(114a)의 양측 및 후술할 제2 반도체 칩(160)의 양측에 복수개가 배치되는 경우, 제1 개구부(144a)는 절연층(140) 내에서 제1 반도체 칩(130) 양측에 복수개가 배치되고, 제2 개구부(144b)는 절연층(140) 내에서 제1 개구부(144a) 양측 및 후술할 제2 반도체 칩(160) 양측에 복수개가 배치될 수 있다.
한편, 본 도면에 도시되지는 않았으나, 절연층(140)이 제1 반도체 칩(130)을 덮도록 배치되는 경우에는 제1 및 제2 개구부(144a, 144b)에 더하여 절연층(140) 내에 칩 패드(132)를 노출시키는 개구부가 더 형성될 수도 있다. 이와 같은 칩 패드(132)를 노출시키는 개구부(미도시됨)는 레이저 드릴에 의하여 제1 및 제2 개구부(144a, 144b)와 동시에 또는 시간 간격을 두고 형성될 수도 있다.
도 1a 및 도 5를 참조하면, 와이어 본딩 공정을 수행하여 제1 반도체 칩(130)과 기판(110)을 전기적으로 연결시킨다. 보다 구체적으로, 제1 반도체 칩(130) 상면에 형성된 칩 패드(132)와 기판(110)의 상면에 형성된 제1 본딩 패드(114a)를 제1 개구부(144a)를 통과하는 와이어(134)로 연결시킴으로써, 제1 반도체 칩(130)과 기판(110)을 전기적으로 연결시킨다.
즉, 본 실시예에서는 와이어 본딩에 의하여 제1 반도체 칩(130)이 기판(110) 상에 실장될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 반도체 칩(130)은 여러가지 방법에 의하여 기판(110) 상에 실장될 수 있다. 예를 들어, 다른 실시예에서는 제1 반도체 칩이 플립 칩 본딩에 의하여 기판 상에 실장될 수도 있다(도 10a 내지 도 16 참조).
도 1b 및 도 6을 참조하면, 도 5의 구조물 즉, 기판(110)의 상면 상에 와이어 본딩에 의하여 제1 반도체 칩(130)이 실장되고 제1 반도체 칩(130)의 측면을 둘러싸는 절연층(140)이 형성된 구조물 상에, 제2 반도체 칩(160)을 형성한다. 제2 반도체 칩(160)은 예를 들어 절연성 접착제(150)에 의하여 도 5의 구조물의 상면에 부착될 수 있다. 또한, 제2 반도체 칩(160)은 자신의 상면에 형성된 칩 패드(162)를 포함할 수 있다.
여기서, 제2 반도체 칩(160)은 수평 방향에서 제1 반도체 칩(130)과 오버랩되면서 제1 반도체 칩(130)보다 더 큰 면적을 갖는다. 따라서, 제2 반도체 칩(160)이 제1 반도체 칩(130) 상부에 적층되는 경우, 제2 반도체 칩(160)은 제1 반도체 칩(130)과 오버랩되는 부분 즉, 제1 반도체 칩(130)에 의하여 지지되는 부분과, 제1 반도체 칩(130)과 오버랩되지 않는 부분 즉, 제1 반도체 칩(130)에 의하여 지지되지 않는 부분을 포함하게 된다. 이하, 설명의 편의를 위하여 제2 반도체 칩(160) 중 제1 반도체 칩(130)과 오버랩되지 않는 부분을 오버행 부분이라 하기로 한다. 본 실시예에서는, 제2 반도체 칩(160)의 오버행 부분이 제1 반도체 칩(130) 주변에 배치된 절연층(140)에 의하여 지지되기 때문에, 후속 공정 즉, 제2 반도체 칩(160)을 기판(110)과 연결시키기 위한 와이어 본딩 공정이 용이한 효과가 있다. 이에 대하여는 해당 부분에서 더욱 상세히 설명하기로 한다.
제2 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)를 덮지 않도록 배치되고, 이는 제2 반도체 칩(160)을 기판(110)을 와이어 본딩으로 연결시키기 위함이다. 본 실시예에서, 제1 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)를 완전히 덮도록 배치될 수 있다. 그러나, 본 발명이 이에 한정되는 것이 아니다. 즉, 제1 반도체 칩(160)의 오버행 부분이 제1 개구부(144a)를 일부만 덮거나, 덮지 않을 수 있다.
또한, 본 실시예에서, 제2 반도체 칩(160)은 수평 방향에서 자신의 중심이 제1 반도체 칩(130)의 중심과 실질적으로 일치하도록 배치될 수 있다.
도 1b 및 도 7을 참조하면, 와이어 본딩 공정을 수행하여, 제2 반도체 칩(160)과 기판(110)을 전기적으로 연결시킨다. 보다 구체적으로, 제2 반도체 칩(160) 상면에 형성된 칩 패드(162)와 기판(110)의 상면에 형성된 제2 본딩 패드(114b)를 제2 개구부(144b)를 통과하는 와이어(164)로 연결시킴으로써, 제2 반도체 칩(160)과 기판(110)을 전기적으로 연결시킨다.
즉, 본 실시예에서는 와이어 본딩에 의하여 제2 반도체 칩(160)이 기판(110) 상에 실장될 수 있다. 제2 반도체 칩(160)의 오버행 부분이 절연층(140)에 의하여 지지되고 있음은 전술하였다. 따라서, 본 와이어 본딩 공정시 가해지는 힘을 증가시켜 와이어 본딩의 신뢰성을 증가시킬 수 있다. 본 와이어 본딩시 가해지는 힘을 증가시키더라도 제2 반도체 칩(160)의 오버행 부분이 절연층(140)에 의하여 지지되므로 제2 반도체 칩(160)에 크랙 등의 불량이 발생하는 것을 방지할 수 있기 때문이다.
도 1b 및 도 8을 참조하면, 도 7의 구조물 즉, 제1 반도체 칩(130) 및 제2 반도체 칩(160)이 상하부로 적층되면서 각각 와이어 본딩에 의하여 기판(110)과 전기적으로 연결된 구조물의 전면 상에 몰딩재(170)를 형성한다. 그에 따라, 몰딩재(170)는 반도체 칩(130, 160)과 절연층(140)의 측면 및 상부를 전부 덮는다. 몰딩재(170)는 에폭시 계열의 수지, 폴리이미드 등을 포함할 수 있다. 본 몰딩재(170) 형성 공정에 의하여 본 발명의 제1 실시예에 따른 멀티칩 패키지가 제조될 수 있다.
이상에서 설명한 본 발명의 제1 실시예에 따른 멀티칩 패키지의 제조 방법에 의하면, 제2 반도체 칩(160)의 오버행 부분이 자신의 하부에 위치하는 절연층(140)에 의하여 지지되므로, 제2 반도체 칩(160)과 기판(110)을 전기적으로 연결하기 위한 와이어 본딩시 발생하는 불량이 방지될 수 있다. 또한, 상기 절연층(140)에 레이저 드릴 등의 방식으로 개구부를 형성하고 와이어 본딩을 수행하는 과정을 이용하기 때문에, 멀티칩 패키지 제조 과정이 단순하고 용이한 장점이 있다.
이하, 도 1a, 도 1b 및 도 8을 다시 참조하여 본 발명의 제1 실시예에 따른 멀티칩 패키지의 구조를 설명하기로 한다. 도 8의 멀티칩 패키지의 구조는 전술한 도 2 내지 도 7의 공정에 의하여 제조될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 공정 단계에 의하여서도 도 8의 멀티칩 패키지 구조가 제조될 수도 있다.
도 1a, 도 1b 및 도 8을 참조하면, 기판(110)은 자신의 상면에 형성된 제1 및 제2 본딩 패드(114a, 114b)와 자신의 하면에 형성된 외부 접속 단자(112)를 포함한다. 여기서, 제1 본딩 패드(114a)는 제1 반도체 칩(130) 양측에 복수개가 배치되고, 제2 본딩 패드(114b)는 제1 본딩 패드(114a)의 양측 및 제2 반도체 칩(160)의 양측에 복수개가 배치될 수 있다.
기판(110)의 상면 상에는 제1 반도체 칩(130)과 제1 반도체 칩(130)의 적어도 측면을 둘러싸면서 기판(110)의 최외곽 가장자리는 노출시키는 절연층(140)이 형성된다. 여기서, 절연층(140)은 제1 본딩 패드(114a)를 노출시키는 제1 개구부(144a)와 제2 본딩 패드(114b)를 노출시키는 제2 개구부(144b)를 포함한다. 제1 및 제2 개구부(144a, 144b)는 제1 및 제2 본딩 패드(114a, 114b)와 각각 대응하도록 배치될 수 있고, 그에 따라 제1 개구부(144a)는 절연층(140) 내에서 제1 반도체 칩(130)을 양측에 복수개가 배치되고, 제2 개구부(144b)는 절연층(140) 내에서 제1 개구부(144a) 양측 및 제2 반도체 칩(160) 양측에 복수개가 배치될 수 있다. 제1 반도체 칩(130)은 절연성 접착제(120)에 의하여 기판(110)의 상면에 부착되고, 자신의 상면에 형성된 칩 패드(132)와 연결되면서 제1 개구부(144a)를 통과하는 와이어(134)에 의하여 제1 본딩 패드(114a)에 전기적으로 연결된다.
제1 반도체 칩(130) 및 절연층(140) 상에는 제2 반도체 칩(160)이 형성된다. 여기서, 제2 반도체 칩(160)은 수평 방향에서 제1 반도체 칩(130)보다 더 큰 면적을 갖고, 그에 따라 제1 반도체 칩(130)과 오버랩되지 않는 오버행 부분을 갖는다. 상기 오버행 부분은, 절연층(140) 상에 배치되되 제2 개구부(144b)는 덮지 않는다. 나아가, 본 실시예에서 상기 오버행 부분은, 제1 개구부(144a)를 덮는다. 그러나, 다른 실시예에서 상기 오버행 부분은 제1 개구부(144a)의 일부를 덮거나 제1 개구부(144a)를 노출시킬 수도 있음은 전술하였다(도 17 및 도 18 참조). 이러한 제2 반도체 칩(160)은 절연성 접착제(150)에 의하여 제1 반도체 칩(130) 및 절연층(140) 상면에 부착되고, 자신의 상면에 형성된 칩 패드(162)와 연결되면서 제2 개구부(144b)를 통과하는 와이어(164)에 의하여 제2 본딩 패드(114b)에 전기적으로 연결된다.
절연층(140) 및 제2 반도체 칩(160)을 포함하는 기판(110)의 전체 구조 상에는 몰딩재(170)가 형성된다. 그에 따라, 몰딩재(170)는 절연층(140) 및 제2 반도체 칩(160) 등을 둘러싸서 몰딩할 수 있다.다음으로, 도 9a 및 도 9b와 도 2 내지 8을 다시 참조하여 본 발명의 제2 실시예에 따른 멀티칩 패키지의 구조와 그 제조 방법에 대하여 설명하기로 한다. 도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도이고, 도 2 내지 도 8은 도 9a 및 도 9b의 B-B´ 선을 따라 절단한 단면을 기준으로 하여 도시된 것이다. 여기서, 도 9a 는 도 5의 단면도와 대응하는 평면도이고 도 9b는 도 7의 단면도와 대응하는 평면도이다. 이하에서는 공정 순서에 따라 단면도 및/또는 평면도를 참조하여 본 실시예를 설명하기로 한다. 또한, 본 실시예를 설명함에 있어, 전술한 제1 실시예와 중복되는 부분에 관하여는 그 상세한 설명을 생략하기로 한다.
도 9a 및 도 2를 참조하면, 상면에 제1 및 제2 본딩 패드(114a, 114b)가 형성되고 상면과 대향하는 하면에 외부 접속 단자(112)가 형성된 기판(110)을 제공한다. 여기서, 제1 본딩 패드(114a)는 제1 반도체 칩(130) 양측에 위차하도록 복수개가 배치될 수 있다. 또한, 제2 본딩 패드(114b)는 후술할 제2 반도체 칩(160) 양측에 위치하도록 복수개가 배치될 수 있다. 본 실시예에서, 제1 본딩 패드(114a)는 예컨대, 가로 방향에서 제1 반도체 칩(130) 양측에 위치하는 반면, 제2 본딩 패드(114b)는 예컨대, 세로 방향에서 제2 반도체 칩(160) 양측에 위치할 수 있다. 즉, 전술한 제1 실시예와 달리, 본 실시예에서 제1 본딩 패드(114a)와 제2 본딩 패드(114b)는 반도체 칩(130, 160)을 기준으로 서로 다른 방향으로 배치될 수 있다.
이어서, 기판(110)의 상면 상에 제1 반도체 칩(130)을 형성한다.
도 9a 및 도 3을 참조하면, 기판(110)의 상면 상에 제1 반도체 칩(130)의 측면을 둘러싸는 절연층(140)을 형성한다. 절연층(140)은 제1 및 제2 본딩 패드(114a, 114b)는 덮으면서, 기판(110)의 최외각 가장자리는 노출시키도록 형성될 수 있다.
도 9a 및 도 4를 참조하면, 절연층(140)의 일부를 제거함으로써, 절연층(140) 내에 제1 본딩 패드(114a)를 노출시키는 제1 개구부(144a)와 제2 본딩 패드(114b)를 노출시키는 제2 개구부(144b)를 각각 형성한다.
제1 및 제2 개구부(144a, 144b)는 제1 및 제2 본딩 패드(114a, 114b)와 각각 대응하도록 배치될 수 있다. 따라서, 제1 개구부(144a)는 가로 방향에서 제1 반도체 칩(130) 양측에 복수개가 배치되고, 제2 개구부(144b)는 세로 방향에서 후술할 제2 반도체 칩(160) 양측에 복수개가 배치될 수 있다.
도 9a 및 도 5를 참조하면, 와이어 본딩 공정을 수행하여 제1 반도체 칩(130)과 기판(110)을 전기적으로 연결시킨다.
도 9b 및 도 6을 참조하면, 도 5의 구조물 즉, 기판(110)의 상면 상에 와이어 본딩에 의하여 제1 반도체 칩(130)이 실장되고 제1 반도체 칩(130)의 측면을 둘러싸는 절연층(140)이 형성된 구조물 상에, 제2 반도체 칩(160)을 형성한다.
여기서, 제2 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)를 덮지 않도록 배치되고, 나아가, 본 실시예에서, 제1 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)를 완전히 덮도록 배치될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는, 제1 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)를 완전히 노출시키도록 배치될 수 있다(도 17 참조). 또는, 또다른 실시예에서는 제1 반도체 칩(160)은 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)의 일부를 노출시키도록 배치될 수 있다(도 18 참조).
도 9b 및 도 7을 참조하면, 와이어 본딩 공정을 수행하여, 제2 반도체 칩(160)과 기판(110)을 전기적으로 연결시킨다.
도 9b 및 도 8을 참조하면, 도 7의 구조물의 전면 상에 몰딩재(170)를 형성한다. 본 몰딩재(170) 형성 공정에 의하여 본 발명의 제2 실시예에 따른 멀티칩 패키지가 제조될 수 있다.
다음으로, 도 10a 내지 도 16을 참조하여 본 발명의 제3 실시예에 따른 멀티칩 패키지의 구조와 그 제조 방법에 대하여 설명하기로 한다. 도 10a 및 도 10b는 본 발명의 제3 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도이고, 도 11 내지 도 16은 도 10a 및 도 10b의 C-C´ 선을 따라 절단한 단면을 기준으로 하여 도시된 것이다. 여기서, 도 10a 는 도 13의 단면도와 대응하는 평면도이고 도 10b는 도 15의 단면도와 대응하는 평면도이다. 이하에서는 공정 순서에 따라 단면도 및/또는 평면도를 참조하여 본 실시예를 설명하기로 한다. 또한, 본 실시예를 설명함에 있어, 멀티칩 패키지의 구조는 도 10a, 도 10b 및 도 16을 다시 참조하여 설명하기로 한다. 또한, 본 실시예를 설명함에 있어, 전술한 제1 실시예와 중복되는 부분에 관하여는 그 상세한 설명을 생략하기로 한다.
도 10a 및 도 11을 참조하면, 상면에 제1 및 제2 본딩 패드(214, 216)가 형성되고 상면과 대향하는 하면에 외부 접속 단자(212)가 형성된 기판(210)을 제공한다. 기판(210) 상면에 형성된 제1 및 제2 본딩 패드(214, 216)는 각각 후술하는 제1 및 제2 반도체 칩(230, 260)과 전기적으로 연결될 부분이고, 기판(210) 하면에 형성된 외부 접속 단자(212)는 본 실시예의 멀티칩 패키지(도 16 참조)를 외부 장치와 전기적으로 연결하기 위한 부분이다. 후술하겠지만, 제1 본딩 패드(214)는 제1 반도체 칩(230)이 형성된 영역과 대응하도록 복수개가 배치될 수 있다 또한, 제2 본딩 패드(216)는 후술할 제2 반도체 칩(260)의 양측에 위치하도록 복수개가 배치될 수 있다.
이어서, 기판(210)의 상면 상에 제1 반도체 칩(230)을 형성한다. 여기서, 제1 반도체 칩(230)은 플립 칩 본딩에 의하여 기판(210)의 상면에 실장될 수 있다. 이에 관하여 보다 구체적으로 설명하면 아래와 같다.
플립 칩 본딩 방식에 의하면, 기판(210)의 상면에 형성된 제1 본딩 패드(214)는 제1 반도체 칩(230)의 아래에 배치되도록 제1 반도체 칩(230)과 대응하는 영역에 복수개가 배치될 수 있다. 또한, 제1 반도체 칩(230)의 하면에는 복수개의 전도성의 칩 범프(225)가 형성될 수 있다. 이들 복수개의 칩 범프(225)는 예를 들어, 제1 반도체 칩(230)의 I/O 패드(미도시됨)와 접하도록 형성될 수 있다. 이들 복수개의 칩 범프(225)는 대응하는 제1 본딩 패드(214) 상에 각각 부착됨으로써, 제1 반도체 칩(230)과 기판(210)을 전기적으로 연결시키는 역할을 한다. 제1 반도체 칩(230)과 기판(210) 사이의 공간은 언더필(under-fill) 물질(220)에 의하여 매립된다. 언더필 물질(220)은 제1 반도체 칩(230)과 기판(210) 사이에 배치된 칩 범프(225)를 둘러쌈으로써 이들을 보호하고, 아울러 제1 반도체 칩(230)과 기판(210) 사이의 접착력을 증가시킬 수 있다.
도 10a 및 도 12를 참조하면, 기판(210)의 상면 상에 제1 반도체 칩(230) 및 언더필 물질(220)의 측면을 둘러싸는 절연층(240)을 형성한다. 절연층(240)은 제2 본딩 패드(216)는 덮으면서 기판(210)의 최외곽 가장자리는 노출시키도록 형성될 수 있다. 본 실시예에서, 절연층(240)은 제1 반도체 칩(230)의 표면 높이와 실질적으로 동일한 표면 높이를 갖고, 그에 따라, 제1 반도체 칩(230)의 상면은 노출될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 절연층(240)은 제1 반도체 칩(230)의 표면 높이보다 더 높은 표면 높이를 가지면서 제1 반도체 칩(230)의 상면을 노출시키거나, 또는, 제1 반도체 칩(230)의 상면을 덮을 수도 있다.
도 10a 및 도 13을 참조하면, 절연층(240)의 일부를 제거함으로써, 절연층(240) 내에 제2 본딩 패드(216)를 노출시키는 제2 개구부(244)를 형성한다. 제2 개구부(244)는 절연층(240)을 수직으로 관통하는 홀 형상을 가질 수 있다. 또한, 제2 개구부(244) 형성을 위한 절연층(240)의 일부 제거는, 레이저 드릴 공정에 의하여 수행될 수 있다.
제1 실시예와 상이하게, 본 실시예의 제1 반도체 칩(230)은 칩 범프(225)에 의하여 이미 기판(210)과 전기적으로 연결되어 있기 때문에, 추가적인 와이어 본딩이 요구되지 않는다. 따라서, 본 도면에 도시된 바와 같이, 제2 본딩 패드(216)를 노출시키는 제2 개구부(244)만을 형성할 수 있다.
제2 개구부(244)는 제2 본딩 패드(216)와 대응하므로, 절연층(240) 내에서 후술할 제2 반도체 칩(260)의 양측에 위치하도록 복수개가 배치될 수 있다.
도 10b 및 도 14를 참조하면, 도 13의 구조물 즉, 기판(210)의 상면 상에 제1 반도체 칩(230) 및 제1 반도체 칩(230)의 측면을 둘러싸는 절연층(240)이 형성된 구조물 상에 제2 반도체 칩(260)을 형성한다. 제2 반도체 칩(260)은 예를 들어 절연성 접착제(250)에 의하여 도 13의 구조물의 상면에 부착될 수 있다. 또한, 제2 반도체 칩(260)은 자신의 상면에 형성된 칩 패드(262)를 포함할 수 있다.
여기서, 제2 반도체 칩(260)은 수평 방향에서 제1 반도체 칩(230)과 오버랩되면서 제1 반도체 칩(230)보다 더 큰 면적을 갖는다. 그에 따라, 제2 반도체 칩(260)은 제1 반도체 칩(230)과 오버랩되지 않는 오버행 부분을 가지며, 이 오버행 부분은 절연층(260)에 의하여 지지될 수 있다.
본 실시예에서, 제2 반도체 칩(260)은 수평 방향에서 자신의 중심이 제1 반도체 칩(230)의 중심과 실질적으로 일치하도록 배치될 수 있다. 또한, 제2 반도체 칩(260)은, 제2 반도체 칩(260)의 오버행 부분이 제2 개구부(244)를 덮지 않도록 배치될 수 있다.
도 10b 및 도 15를 참조하면, 와이어 본딩을 수행하여, 제2 반도체 칩(260)과 기판(210)을 전기적으로 연결시킨다. 보다 구체적으로, 제2 반도체 칩(260) 상면에 형성된 칩 패드(262)와 기판(210)의 상면에 형성된 제2 본딩 패드(216)를 제2 개구부(244)를 통과하는 와이어(264)로 연결시킴으로써, 제2 반도체 칩(260)과 기판(210)을 전기적으로 연결시킨다.
도 10b 및 도 16을 참조하면, 도 15의 구조물 즉, 제1 반도체 칩(230) 및 제2 반도체 칩(260)이 상하부로 적층되면서 각각 플립 칩 본딩 및 와이어 본딩에 의하여 기판(210)과 전기적으로 연결된 구조물의 전면 상에 몰딩재(270)를 형성한다. 본 몰딩재(270) 형성 공정에 의하여 본 발명의 제3 실시예에 따른 멀티칩 패키지 제조가 완료될 수 있다.
이하, 도 10a, 10b 및 도 16을 다시 참조하여 본 발명의 제3 실시예에 따른 멀티칩 패키지의 구조를 설명하기로 한다. 도 16의 멀티칩 패키지의 구조는 전술한 도 11 내지 도 15의 공정에 의하여 제조될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 공정 단계에 의하여서도 도 16의 멀티칩 패키지 구조가 제조될 수도 있다.
도 10a, 10b 및 도 16 을 참조하면, 기판(210)은 자신의 상면에 형성된 제1 및 제2 본딩 패드(214, 216)와 자신의 하면에 형성된 외부 접속 단자(212)를 포함한다. 여기서, 제1 본딩 패드(214)는 제1 반도체 칩(230) 아래에 복수개가 배치되고, 제2 본딩 패드(216)는 제1 반도체 칩(260) 양측에 복수개가 배치될 수 있다.
기판(210)의 상면 상에는 제1 반도체 칩(230)과 제1 반도체 칩(230)의 적어도 측면을 둘러싸는 절연층(240)이 형성된다. 여기서, 제1 반도체 칩(230)과 기판(210) 사이에는 복수개의 칩 범프(225)가 개재된다. 복수개의 칩 범프(225)는 기판(210)의 상면에 형성된 제1 본딩 패드(214) 상에 부착되어 제1 반도체 칩(230)과 기판(210)을 전기적으로 연결시킬 수 있다. 제1 반도체 칩(230)과 기판(210) 사이의 공간은 언더필 물질(220)에 의하여 매립되고, 그에 따라 복수개의 칩 범프(225) 각각은 언더필 물질(220)에 의하여 둘러싸여 보호될 수 있다. 절연층(240)은 제2 본딩 패드(216)를 노출시키는 제2 개구부(244)를 포함한다. 제2 개구부(244)는 제2 본딩 패드(216)와 각각 대응하도록 배치될 수 있고, 그에 따라 제2 개구부(244)는 절연층(240) 내에서 제2 반도체 칩(260)의 양측에 위치하도록 복수개가 배치될 수 있다.
제1 반도체 칩(230) 및 절연층(240) 상에는 제2 반도체 칩(260)이 형성된다. 여기서, 제2 반도체 칩(260)은 수평 방향에서 제1 반도체 칩(230)보다 더 큰 면적을 갖고, 그에 따라 제1 반도체 칩(230)과 오버랩되지 않는 오버행 부분을 갖는다. 상기 오버행 부분은, 절연층(240) 상에 배치되되 제2 개구부(244)를 덮지 않는다. 이러한 제2 반도체 칩(260)은 절연성 접착제(250)에 의하여 제1 반도체 칩(230) 및 절연층(240) 상면에 부착되고, 자신의 상면에 형성된 칩 패드(262)와 연결되면서 제2 개구부(244)를 통과하는 와이어(264)에 의하여 제2 본딩 패드(216)에 전기적으로 연결된다.
절연층(240) 및 제2 반도체 칩(260)을 포함하는 전체 구조 상에는 몰딩재(270)가 형성된다.
도 17, 도 18, 도 19는 본 발명의 제4 실시예들에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 본 발명의 제4 실시예들에 따른 멀티칩 패키지의 제조 방법이 본 발명의 제1 실시예와 다른 점은 도 1b, 도 6에 해당하는 단계가 변경된 것이고 나머지 부분은 실질적으로 동일하다.
도 17을 참조하면, 제1 반도체 칩(160)의 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)를 완전히 노출시키도록 배치될 수 있다.
도 18 및 도 19를 참조하면, 제1 반도체 칩(160)의 오버행 부분이 제2 개구부(144b)는 덮지 않으면서 제1 개구부(144a)의 일부를 노출시키도록 배치될 수 있다.
도 20 내지 도 23은 본 발명의 제5 실시예에 따른 멀티칩 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다.
도 20을 참조하면, 기판(110)에는 제1 본딩 패드(114a) 및 제2 본딩 패드(114b)가 형성되어 있다. 기판(110) 상에 제1 반도체 칩(130)을 형성하고, 칩 패드(132)와 제1 본딩 패드(114a)를 와이어(134)로 연결한다.
도 21을 참조하면, 기판(110)의 상면 상에, 제1 반도체 칩(130)과 제1 반도체 칩(130)의 적어도 측면을 둘러싸는 절연층(140)이 형성한다. 도면에서는, 절연층(140)은 제1 반도체 칩(130)뿐만 아니라 와이어(134)까지 덮도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 와이어(134)는 노출되어 있을 수도 있다.
도 22를 참조하면, 절연층(140)의 일부를 제거함으로써, 절연층(140) 내에 제2 본딩 패드(114b)를 노출시키는 제2 개구부(144b)를 각각 형성한다.
도 23을 참조하면, 제1 반도체 칩(130) 및 절연층(140) 상에, 제2 반도체 칩(160)을 형성한다.
이어서, 칩 패드(162)와 제2 본딩 패드(114b)를 와이어(164)로 연결한다.
이어서, 제1 반도체 칩(130) 및 제2 반도체 칩(160)이 상하부로 적층되면서 각각 와이어 본딩에 의하여 기판(110)과 전기적으로 연결된 구조물의 전면 상에 몰딩재(170)를 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 112: 외부 접속 단자
114a, 114b: 제1, 제2 본딩 패드 120: 절연성 접착제 130: 제1 반도체 칩
132: 칩 패드 134: 와이어
140: 절연층 144a, 144b: 제1, 제2 개구부
150: 절연성 접착제 160: 제2 반도체 칩
162: 칩 패드 164: 와이어
170: 몰딩재

Claims (20)

  1. 상면에 제1 칩과 연결될 제1 본딩부 및 제2 칩과 연결될 제2 본딩부를 포함하는 기판을 제공하는 단계;
    상기 기판 상면 상에 상기 제1 본딩부와 연결되는 제1 칩을 형성하는 단계;
    상기 기판 상면 상에 적어도 상기 제1 칩의 측면을 둘러싸는 절연층을 형성하는 단계;
    상기 절연층의 일부를 제거하여 상기 제2 본딩부를 노출시키는 제2 개구부를 형성하는 단계;
    상기 절연층 및 상기 제1 칩 상에 상기 제1 칩과 오버랩되면서 상기 제1 칩보다 더 큰 면적을 갖는 제2 칩을 형성하는 단계; 및
    상기 제2 개구부를 통과하는 와이어를 이용하여 상기 제2 칩과 상기 제2 본딩부를 연결시키는 단계를 포함하는 멀티칩 패키지의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 개구부 형성 단계는, 레이저 드릴 공정에 의하여 수행되는 멀티칩 패키지의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 본딩부는, 제1 방향에서 상기 제2 칩의 양측에 배치되는 멀티칩 패키지의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 본딩부는, 상기 제1 방향에서 상기 제1 칩의 양측에 배치되고,
    상기 제2 본딩부는, 상기 제1 본딩부 양측에 배치되는 멀티칩 패키지의 제조 방법.
  5. 제3 항에 있어서,
    상기 제1 본딩부는, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 칩의 양측에 배치되는 멀티칩 패키지의 제조 방법.
  6. 제1 항에 있어서,
    상기 절연층은, 에폭시 계열 수지 또는 폴리이미드를 포함하는 멀티칩 패키지의 제조 방법.
  7. 제1 항에 있어서,
    상기 절연층은, 상기 제1 칩의 표면 높이와 동일하거나 더 큰 표면 높이를 가지면서, 상기 제1 칩의 상면을 노출시키는 멀티칩 패키지의 제조 방법.
  8. 제1 항에 있어서,
    상기 절연층은, 상기 제1 칩을 덮는 멀티칩 패키지의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 본딩부는 상기 제1 칩의 아래에 배치되고,
    상기 제1 칩은, 상기 제1 본딩부와 상기 제1 칩의 사이에 개재되는 도전체에 의하여 상기 제1 본딩부에 연결되는 멀티칩 패키지의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 칩과 상기 제1 본딩부 사이를 매립하면서 상기 도전체를 둘러싸는 언더필 물질이 개재되는 멀티칩 패키지의 제조 방법.
  11. 상면에 제1 칩과 연결될 제1 본딩부 및 제2 칩과 연결될 제2 본딩부를 포함하는 기판을 제공하는 단계;
    상기 기판 상면 상에 제1 칩을 배치하는 단계;
    상기 기판 상면 상에 적어도 상기 제1 칩의 측면을 둘러싸는 절연층을 형성하는 단계;
    상기 절연층의 일부를 제거하여 상기 제1 본딩부를 노출시키는 제1 개구부 및 상기 제2 본딩부를 노출시키는 제2 개구부를 형성하는 단계;
    상기 제1 개구부를 통과하는 와이어를 이용하여 상기 제1 칩과 상기 제1 본딩부를 연결시키는 단계;
    상기 절연층 및 상기 제1 칩 상에 상기 제1 칩과 오버랩되면서 상기 제1 칩보다 더 큰 면적을 갖는 제2 칩을 형성하는 단계; 및
    상기 제2 개구부를 통과하는 와이어를 이용하여 상기 제2 칩과 상기 제2 본딩부를 연결시키는 단계를 포함하는 멀티칩 패키지의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 개구부 형성 단계 또는 상기 제2 개구부 형성 단계는, 레이저 드릴 공정에 의하여 수행되는 멀티칩 패키지의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 개구부 형성 단계 및 상기 제2 개구부 형성 단계는, 동시에 수행되는 멀티칩 패키지의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 본딩부는, 제1 방향에서 상기 제1 칩의 양측에 배치되고,
    상기 제2 본딩부는, 상기 제1 방향에서 상기 제2 칩의 양측 및 상기 제1 본딩부의 양측에 배치되는 멀티칩 패키지의 제조 방법.
  15. 제11 항에 있어서,
    상기 제1 본딩부는, 제1 방향에서 상기 제1 칩의 양측에 배치되고,
    상기 제2 본딩부는, 상기 제1 방향과 교차하는 제2 방향에서 상기 제2 칩의 양측에 배치되는 멀티칩 패키지의 제조 방법.
  16. 제11 항에 있어서,
    상기 제2 칩은, 상기 제2 개구부는 덮지 않으면서, 상기 제1 개구부를 덮거나 적어도 일부를 노출시키는 멀티칩 패키지의 제조 방법.
  17. 제11 항에 있어서,
    상기 제1 칩을 배치하는 단계는, 상기 기판 상면 상에 절연성 접착제로 상기 제1 칩을 부착하는 단계를 포함하는 멀티칩 패키지의 제조 방법.
  18. 제11 항에 있어서,
    상기 절연층은, 에폭시 계열 수지 또는 폴리이미드를 포함하는 멀티칩 패키지의 제조 방법.
  19. 제11 항에 있어서,
    상기 절연층은, 상기 제1 칩의 표면 높이와 동일하거나 더 큰 표면 높이를 가지면서 상기 제1 칩의 상면을 노출시키는 멀티칩 패키지의 제조 방법.
  20. 제11 항에 있어서,
    상기 절연층은, 상기 제1 칩을 덮도록 형성되고,
    상기 제1 및 제2 개구부 형성 단계는, 상기 제1 칩에 형성된 칩 패드를 노출시키는 추가 개구부를 형성하는 단계를 더 포함하는 멀티칩 패키지의 제조 방법.
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