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KR101835483B1 - 멀티-칩 패키지 및 그의 제조 방법 - Google Patents

멀티-칩 패키지 및 그의 제조 방법 Download PDF

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KR101835483B1
KR101835483B1 KR1020110131408A KR20110131408A KR101835483B1 KR 101835483 B1 KR101835483 B1 KR 101835483B1 KR 1020110131408 A KR1020110131408 A KR 1020110131408A KR 20110131408 A KR20110131408 A KR 20110131408A KR 101835483 B1 KR101835483 B1 KR 101835483B1
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KR
South Korea
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semiconductor chip
reinforcing member
overhang
package substrate
package
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이희진
이우동
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삼성전자주식회사
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Abstract

멀티-칩 패키지는 패키지 기판, 제 1 반도체 칩, 제 2 반도체 칩 및 보강 부재를 포함한다. 제 1 반도체 칩은 상기 패키지 기판 상에 적층되고, 상기 패키지 기판과 전기적으로 연결된다. 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 적층되고, 상기 패키지 기판과 전기적으로 연결되며, 상기 제 1 반도체 칩으로부터 돌출된 오버행(overhang)을 갖는다. 보강 부재는 상기 제 2 반도체 칩의 오버행과 상기 패키지 기판 사이에 개재되어, 상기 오버행의 처짐을 방지한다. 따라서, 오버행의 상부면에 배열된 제 2 본딩 패드들의 위치가 변경되지 않게 되어, 제 2 도전성 와이어를 제 2 본딩 패드들에 정확하게 연결시킬 수 있게 된다.

Description

멀티-칩 패키지 및 그의 제조 방법{MULTI-CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-칩 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 멀티-칩 패키지, 및 이러한 멀티-칩 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 멀티-칩 패키지의 반도체 칩들은 동일한 크기를 갖거나 또는 서로 다른 크기들을 가질 수도 있다. 또한, 동일한 크기의 반도체 칩들이 십자형으로 적층될 수도 있다. 반도체 칩들이 서로 다른 크기를 가질 경우, 상부 반도체 칩이 하부 반도체 칩보다 큰 크기를 가질 수도 있다.
따라서, 상부 반도체 칩은 하부 반도체 칩의 양측면보다 돌출된 오버행을 갖게 된다. 상부 반도체 칩의 오버행은 하부 반도체 칩에 의해 지지를 받지 못하기 때문에, 오버행이 아래로 처지는 현상이 발생될 수 있다. 오버행에 상부 반도체 칩의 본딩 패드들이 배열되어 있으므로, 아래로 처진 오버행에 대한 와이어 본딩 공정에서 문제가 발생된다. 즉, 도전성 와이어를 아래로 처진 오버행 상의 본딩 패드들에 정확하게 연결시킬 수 없게 된다.
또한, 상부 반도체 칩의 오버행과 패키지 기판 사이의 공간으로는 충분한 양의 몰딩 부재가 제공될 수 없다. 이로 인하여, 상기 공간 내에 보이드가 형성될 수도 있다.
본 발명은 상부 반도체 칩의 오버행이 아래로 처지는 현상을 방지할 수 있는 구조를 갖는 멀티-칩 패키지를 제공한다.
또한, 본 발명은 상기된 멀티-칩 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 패키지 기판, 제 1 반도체 칩, 제 2 반도체 칩 및 보강 부재를 포함한다. 제 1 반도체 칩은 상기 패키지 기판 상에 적층되고, 상기 패키지 기판과 전기적으로 연결된다. 제 2 반도체 칩은 상기 제 1 반도체 칩 상에 적층되고, 상기 패키지 기판과 전기적으로 연결되며, 상기 제 1 반도체 칩으로부터 돌출된 오버행(overhang)을 갖는다. 보강 부재는 상기 제 2 반도체 칩의 오버행과 상기 패키지 기판 사이에 개재되어, 상기 오버행의 처짐을 방지한다.
예시적인 실시예들에 있어서, 상기 보강 부재는 상기 오버행의 폭과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 보강 부재는 상기 오버행의 폭보다 좁은 폭을 가질 수 있다. 상기 보강 부재의 폭은 상기 오버행의 폭의 50% 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 십자형으로 적층될 수 있다. 상기 제 1 반도체 칩은 제 1 장변 및 제 1 단변을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 장변과 동일한 제 2 장변 및 상기 제 1 단변과 동일한 제 2 단변을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 반도체 칩은 제 1 장변 및 제 1 단변을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 장변보다 긴 제 2 장변 및 상기 제 1 단변과 동일한 제 2 단변을 가질 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 제 1 반도체 칩의 제 1 본딩 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 1 도전성 와이어, 및 상기 제 2 반도체 칩의 제 2 본딩 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 2 도전성 와이어들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 제 1 본딩 패드로부터 상기 보강 부재의 상부면을 따라 연장되어 상기 제 1 도전성 와이어가 연결되는 제 1 보조 본딩 패드를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 패키지 기판의 상부면에 형성되어 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 덮는 몰딩 부재를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지의 제조 방법에 따르면, 제 1 반도체 칩의 측면에 보강 부재를 형성한다. 상기 제 1 반도체 칩을 패키지 기판 상에 적층한다. 제 2 반도체 칩의 오버행이 상기 보강 부재로 지지되도록 상기 제 2 반도체 칩을 상기 제 1 반도체 칩 상에 적층한다.
예시적인 실시예들에 있어서, 상기 보강 부재를 형성하는 단계는 상기 제 1 반도체 칩을 보강판 상에 부착하는 단계, 상기 제 1 반도체 칩의 상부면이 노출되도록 상기 보강판 상에 상기 보강 부재를 형성하는 단계를 포함할 수 있다. 상기 보강 부재를 형성하는 단계는 상기 제 1 반도체 칩의 상부면이 노출될 때까지 상기 보강 부재를 제거하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제조 방법은 상기 제 1 반도체 칩의 제 1 본딩 패드로부터 상기 보강 부재의 상부면을 따라 제 1 보조 본딩 패드를 연장시키는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제조 방법은 상기 패키지 기판의 상부면에 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 덮는 몰딩 부재를 형성하는 단계를 더 포함할 수 있다.
상기된 본 발명에 따르면, 제 2 반도체 칩의 오버행과 패키지 기판 사이에 개재된 보강 부재가 오버행을 지지하여 오버행이 아래로 처지는 현상을 방지한다. 따라서, 오버행의 상부면에 배열된 제 2 본딩 패드들의 위치가 변경되지 않게 되어, 제 2 도전성 와이어를 제 2 본딩 패드들에 정확하게 연결시킬 수 있게 된다. 또한, 오버행과 패키지 기판 사이의 공간이 보강 부재로 채워져 있으므로, 상기 공간 내에 보이드가 형성되지 않게 된다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 3 내지 도 11은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 13 내지 도 17은 도 12의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 18은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 멀티-칩 패키지(100)는 패키지 기판(110), 제 1 반도체 칩(130), 제 2 반도체 칩(140), 제 1 도전성 와이어(150), 제 2 도전성 와이어(152), 보강 부재(160), 몰딩 부재(170) 및 외부접속단자(180)를 포함한다.
패키지 기판(110)은 절연 기판(미도시), 제 1 기판 패드(112) 및 제 2 기판 패드(114)를 포함한다. 제 1 기판 패드(112)는 절연 기판의 상부면에 제 1 방향을 따라 배열된다. 제 2 기판 패드(114)는 절연 기판의 상부면에 제 1 방향과 실질적으로 직교하는 제 2 방향을 따라 배열된다.
제 1 반도체 칩(130)은 제 1 다이 어태치 필름(120)을 이용해서 패키지 기판(110)의 상부면에 부착된다. 제 1 반도체 칩(130)은 제 1 본딩 패드(132)를 갖는다. 본 실시예에서, 제 1 본딩 패드(132)는 제 1 반도체 칩(130)의 상부면에 제 1 방향을 따라 배열된다. 제 1 반도체 칩(130)은 제 1 장변과 제 1 단변을 갖는다.
제 2 반도체 칩(140)은 제 2 다이 어태치 필름(122)을 매개로 제 1 반도체 칩(130)의 상부면에 부착된다. 제 2 반도체 칩(140)은 제 2 본딩 패드(142)를 갖는다. 제 2 본딩 패드(142)는 제 2 반도체 칩(140)의 상부면에 제 2 방향을 따라 배열된다.
본 실시예에서, 제 2 반도체 칩(140)은 제 2 장변과 제 2 단변을 갖는다. 제 2 반도체 칩(140)은 제 1 반도체 칩(130)과 실질적으로 동일한 크기를 갖는다. 따라서, 제 2 반도체 칩(140)의 제 2 장변과 제 2 단변은 제 1 반도체 칩(130)의 제 1 장변과 제 1 단변과 각각 실질적으로 동일하다.
본 실시예에서, 제 2 반도체 칩(140)은 제 1 반도체 칩(130) 상에 십자형으로 적층된다. 즉, 제 2 반도체 칩(140)의 제 2 장변은 제 1 반도체 칩(130)의 제 1 장변과 실질적으로 직교를 이루게 된다. 따라서, 제 2 반도체 칩(140)은 제 1 반도체 칩(130)의 양측면으로부터 제 2 방향을 따라 수평하게 돌출된 오버행(144)을 갖게 된다. 제 2 본딩 패드(142)는 오버행(144)의 상부면에 배열된다. 오버행(144)과 패키지 기판(110) 사이에는 제 1 반도체 칩(130)이 존재하지 않는 빈 공간이 형성된다.
오버행(144)이 상기 공간에서 아래로 처지는 현상을 방지하기 위해서, 보강 부재(160)가 오버행(144)과 패키지 기판(110) 사이에 개재된다. 따라서, 보강 부재(160)는 오버행(144)의 하부면과 접촉하는 상부면, 패키지 기판(110)의 상부면과 접촉하는 하부면, 제 1 반도체 칩(130)의 측면과 접촉하는 내측면, 및 외부로 노출된 외측면을 갖게 된다. 이러한 구조의 보강 부재(160)는 오버행(144)을 지지하여, 오버행(144)의 상부면에 배열된 제 2 본딩 패드(142)의 위치가 변경되는 것을 방지한다. 또한, 보강 부재(160)가 오버행(144)과 패키지 기판(110) 사이 공간을 채우고 있으므로, 상기 공간 내에 보이드가 형성되는 것이 방지된다.
본 실시예에서, 보강 부재(160)는 오버행(144)의 폭과 실질적으로 동일한 폭을 갖는다. 따라서, 보강 부재(160)의 외측면은 오버행(144)의 외측면과 실질적으로 동일한 수직면 상에 위치하게 된다. 보강 부재(160)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)와 같은 절연 물질을 포함할 수 있다.
제 1 도전성 와이어(150)는 제 1 반도체 칩(130)의 제 1 본딩 패드(132)와 패키지 기판(110)의 제 1 기판 패드(112)를 전기적으로 연결시킨다. 제 2 도전성 와이어(152)는 제 2 반도체 칩(140)의 제 2 본딩 패드(142)와 패키지 기판(110)의 제 2 기판 패드(114)를 전기적으로 연결시킨다. 제 1 반도체 칩(130)과 제 2 반도체 칩(140)이 십자형으로 적층되어 있으므로, 제 1 도전성 와이어(150)는 제 1 방향을 따라 연장되고, 제 2 도전성 와이어(152)는 제 2 방향을 따라 연장된다. 본 실시예에서, 제 1 도전성 와이어(150)와 제 2 도전성 와이어(152)는 알루미늄, 금 등과 같은 금속 와이어를 포함할 수 있다.
몰딩 부재(170)는 패키지 기판(110)의 상부면에 형성되어, 제 1 반도체 칩(130)과 제 2 반도체 칩(140)을 덮는다. 몰딩 부재(170)는 제 1 반도체 칩(130), 제 2 반도체 칩(140), 제 1 도전성 와이어(150) 및 제 2 도전성 와이어(152)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩 부재(170)는 EMC를 포함할 수 있다.
외부접속단자(180)는 패키지 기판(110)의 하부면에 실장된다. 외부접속단자(180)는 제 1 기판 패드(112)와 제 2 기판 패드(114)에 전기적으로 연결된다. 본 실시예에서, 외부접속단자(180)는 솔더 볼을 포함할 수 있다.
도 3 내지 도 11은 도 1의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 복수개의 제 1 반도체 칩(130)들을 보강판(162)의 상부면에 부착한다.
도 4를 참조하면, 예비 보강 부재(160a)를 보강판(162)의 상부면에 형성하여 제 1 반도체 칩(130)들을 예비 보강 부재(160a)로 덮는다.
도 5를 참조하면, 예비 보강 부재(160a)의 상부면을 제 1 반도체 칩(130)들의 상부면이 노출될 때까지 제거하여, 제 1 반도체 칩(130)들의 측부 사이에 위치하는 보강 부재(160)를 형성한다. 본 실시예에서, 예비 보강 부재(160a)의 상부면은 그라인딩 공정을 통해 제거할 수 있다.
다른 실시예로서, 예비 보강 부재(160a)가 연성 재질을 포함할 경우, 연성 재질의 예비 보강 부재(160a)를 제 1 반도체 칩(130)의 상부면까지만 형성할 수 있다. 이러한 경우, 예비 보강 부재(160a)의 상부면을 제거하는 공정을 생략할 수 있다.
도 6을 참조하면, 제 1 다이 어태치 필름(120)을 제 1 반도체 칩(130)과 보강 부재(160)의 상부면에 부착한다.
도 7을 참조하면, 제 1 반도체 칩(130)들의 사이 부분을 절단하여, 제 1 반도체 칩(130)들을 개별적으로 분리한다. 그러면, 제 1 반도체 칩(130)의 양측면에 위치하는 보강 부재(160)가 최종적으로 완성된다. 보강 부재(160)는 제 1 다이 어태치 필름(120)을 매개로 제 1 반도체 칩(130)의 양측면에 부착된 상태로 유지된다. 보강판(162)을 제 1 반도체 칩(130)과 보강 부재(160)로부터 제거한다.
도 8을 참조하면, 제 1 반도체 칩(130)과 보강 부재(160)를 제 1 다이 어태치 필름(120)을 이용해서 패키지 기판(110)의 상부면에 부착한다.
도 9를 참조하면, 제 1 반도체 칩(130)의 제 1 본딩 패드(132)와 패키지 기판(110)의 제 1 기판 패드(112)를 제 1 도전성 와이어(150)를 이용해서 전기적으로 연결시킨다. 제 1 도전성 와이어(150)는 제 2 방향을 따라 연장된다.
다른 실시예로서, 보강 부재(160)가 연성 재질을 포함할 경우, 제 1 도전성 와이어(150)는 와이어 본딩 공정에서 캐필러리의 압력에 의해 연성의 보강 부재(160)의 내부로 수용될 수 있다. 제 1 도전성 와이어(150)가 보강 부재(160)의 내부로 수용되면, 제 1 도전성 와이어(150)의 길이를 줄일 수가 있다. 즉, 보강 부재(160)로 인해서 제 1 도전성 와이어(150)의 길이가 증가되는 것을 억제할 수 있다.
도 10을 참조하면, 제 2 반도체 칩(140)을 제 2 다이 어태치 필름(122)를 이용해서 제 1 반도체 칩(130)의 상부면에 부착한다. 제 1 도전성 와이어(150)는 제 2 다이 어태치 필름(152) 내에 수용된다.
본 실시예에서, 제 2 반도체 칩(140)은 제 1 반도체 칩(130)과 실질적으로 동일한 크기를 갖는다. 또한, 제 2 반도체 칩(140)은 제 1 반도체 칩(130) 상에 십자형으로 적층된다. 따라서, 제 2 반도체 칩(140)은 제 1 반도체 칩(130)의 양측면으로부터 돌출된 오버행(144)을 갖게 된다.
본 실시예에서, 오버행(144)은 보강 부재(160)의 상부면에 놓여지게 된다. 따라서, 오버행(144)이 아래로 처지는 현상이 방지된다. 결과적으로, 오버행(144)의 상부면에 배열된 제 2 본딩 패드(142)의 위치가 변경되지 않게 된다.
도 11을 참조하면, 제 2 반도체 칩(140)의 제 2 본딩 패드(142)와 패키지 기판(110)의 제 2 기판 패드(114)를 제 2 도전성 와이어(152)를 이용해서 전기적으로 연결시킨다. 제 2 도전성 와이어(152)는 제 1 방향을 따라 연장된다.
본 실시예에서, 전술한 바와 같이, 보강 부재(160)에 의해 오버행(144) 상의 제 2 본딩 패드(142) 위치가 변경되지 않으므로, 제 2 도전성 와이어(152)를 제 2 본딩 패드(142)에 정확하게 연결시킬 수가 있다.
몰딩 부재(170)를 패키지 기판(110)의 상부면에 형성하여, 제 1 반도체 칩(130)과 제 2 반도체 칩(140)을 몰딩 부재(170)로 덮는다. 외부접속단자(180)를 패키지 기판(110)의 하부면에 실장하여, 도 1의 멀티-칩 패키지(100)를 완성한다.
본 실시예에 따르면, 제 2 반도체 칩의 오버행과 패키지 기판 사이에 개재된 보강 부재가 오버행을 지지하여 오버행이 아래로 처지는 현상을 방지한다. 따라서, 오버행의 상부면에 배열된 제 2 본딩 패드들의 위치가 변경되지 않게 되어, 제 2 도전성 와이어를 제 2 본딩 패드들에 정확하게 연결시킬 수 있게 된다. 또한, 오버행과 패키지 기판 사이의 공간이 보강 부재로 채워져 있으므로, 상기 공간 내에 보이드가 형성되지 않게 된다.
도 12는 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100a)는 제 1 보조 본딩 패드(132a)를 더 포함한다는 점을 제외하고는 도 2의 멀티-칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내면서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 제 1 보조 본딩 패드(132a)가 제 1 본딩 패드(132)로부터 보강 부재(160)의 상부면을 따라 연장된다. 제 1 도전성 와이어(150a)가 제 1 보조 본딩 패드(132a)와 패키지 기판(110)의 제 1 기판 패드(112)를 전기적으로 연결시킨다.
본 실시예에서, 제 1 보조 본딩 패드(132a)와 제 1 기판 패드(112) 사이의 거리는 제 1 본딩 패드(132)와 제 1 기판 패드(112) 사이의 거리보다 짧으므로, 본 실시예의 제 1 도전성 와이어(150a)는 도 2의 제 1 도전성 와이어(150)보다 짧은 길이를 갖게 된다. 따라서, 보강 부재(160)로 인해서 제 1 도전성 와이어(150a)의 길이가 늘어나는 것을 방지할 수 있다.
도 13 내지 도 17은 도 12의 멀티-칩 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 3 내지 도 7을 참조로 설명한 공정들을 수행하여, 제 1 반도체 칩(130)의 측면에 위치하는 보강 부재(160)를 형성한다.
도 13을 참조하면, 도전막(미도시)을 제 1 반도체 칩(130)과 보강 부재(160)의 상부면에 형성한다. 도전막은 제 1 본딩 패드(132)에 전기적으로 연결된다. 도전막을 패터닝하여, 제 1 본딩 패드(132)로부터 보강 부재(160)의 상부면까지 연장되는 제 1 보조 본딩 패드(132a)를 형성한다.
도 14를 참조하면, 제 1 반도체 칩(130)과 보강 부재(160)를 제 1 다이 어태치 필름(120)을 이용해서 패키지 기판(110)의 상부면에 부착한다.
도 15를 참조하면, 제 1 보조 본딩 패드(132a)와 패키지 기판(110)의 제 1 기판 패드(112)를 제 1 도전성 와이어(150a)를 이용해서 전기적으로 연결시킨다. 제 1 도전성 와이어(150a)는 제 2 방향을 따라 연장된다.
도 16을 참조하면, 제 2 반도체 칩(140)을 제 2 다이 어태치 필름(122)를 이용해서 제 1 반도체 칩(130)의 상부면에 부착한다. 제 1 도전성 와이어(150a)는 제 2 다이 어태치 필름(152) 내에 수용된다.
도 17을 참조하면, 제 2 반도체 칩(140)의 제 2 본딩 패드(142)와 패키지 기판(110)의 제 2 기판 패드(114)를 제 2 도전성 와이어(152)를 이용해서 전기적으로 연결시킨다. 제 2 도전성 와이어(152)는 제 1 방향을 따라 연장된다.
몰딩 부재(170)를 패키지 기판(110)의 상부면에 형성하여, 제 1 반도체 칩(130)과 제 2 반도체 칩(140)을 몰딩 부재(170)로 덮는다. 외부접속단자(180)를 패키지 기판(110)의 하부면에 실장하여, 도 12의 멀티-칩 패키지(100a)를 완성한다.
본 실시예에 따르면, 제 1 도전성 와이어가 제 1 보조 본딩 패드와 제 1 기판 패드를 연결시킨다. 따라서, 제 1 도전성 와이어는 도 2의 도전성 와이어보다 상대적으로 짧은 길이를 갖게 된다.
도 18은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100b)는 보강 부재(160b)를 제외하고는 도 2의 멀티-칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내면서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 18을 참조하면, 보강 부재(160b)는 제 2 반도체 칩(140)의 오버행(144)보다 짧은 폭을 갖는다. 즉, 보강 부재(160b)의 외측면은 오버행(144)의 외측면보다 안쪽에 위치한다. 보강 부재(160b)의 짧은 폭은 제 1 도전성 와이어(150)의 길이 증가를 최대한 줄이기 위함이다.
본 실시예에서, 보강 부재(160b)의 폭이 너무 짧으면, 보강 부재(160b)가 오버행(144)의 처짐을 방지할 수 없다. 따라서, 보강 부재(160b)의 폭은 오버행(144)의 폭의 50% 이상인 것이 바람직하다.
본 실시예에 따른 멀티-칩 패키지(100b)를 제조하는 방법은 도 2의 보강 부재(160)보다 짧게 보강 부재(160b)를 형성한다는 점을 제외하고는 도 3 내지 도 11을 참조로 설명한 방법과 실질적으로 동일하다. 따라서, 본 실시예의 멀티-칩 패키지(100b)를 제조하는 방법에 대한 설명은 생략한다.
도 19는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100c)는 제 2 반도체 칩(140c)을 제외하고는 도 2의 멀티-칩 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내면서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 19를 참조하면, 제 2 반도체 칩(140c)은 제 1 반도체 칩(130)보다 큰 크기를 갖는다. 예를 들어서, 제 2 반도체 칩(140c)은 제 1 반도체 칩(130)의 제 1 장변보다 긴 제 2 장변, 및 제 1 단변과 실질적으로 동일한 제 2 단변을 갖는다. 따라서, 제 2 반도체 칩(140c)을 제 1 반도체 칩(130) 상에 적층하면, 제 2 반도체 칩(140c)은 제 1 반도체 칩(130)의 양측면으로부터 돌출된 오버행(144c)을 갖게 된다.
본 실시예에 따른 멀티-칩 패키지(100c)를 제조하는 방법은 제 2 반도체 칩(140c)이 제 1 반도체 칩(130)보다 크다는 구조적인 차이점을 제외하고는 도 3 내지 도 11을 참조로 설명한 방법과 실질적으로 동일하다. 따라서, 본 실시예의 멀티-칩 패키지(100c)를 제조하는 방법에 대한 설명은 생략한다.
상술한 바와 같이 본 발명에 의하면, 제 2 반도체 칩의 오버행과 패키지 기판 사이에 개재된 보강 부재가 오버행을 지지하여 오버행이 아래로 처지는 현상을 방지한다. 따라서, 오버행의 상부면에 배열된 제 2 본딩 패드들의 위치가 변경되지 않게 되어, 제 2 도전성 와이어를 제 2 본딩 패드들에 정확하게 연결시킬 수 있게 된다. 또한, 오버행과 패키지 기판 사이의 공간이 보강 부재로 채워져 있으므로, 상기 공간 내에 보이드가 형성되지 않게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 패키지 기판 112 ; 제 1 기판 패드
114 ; 제 2 기판 패드 120 ; 제 1 다이 어태치 필름
122 ; 제 2 다이 어태치 필름 130 ; 제 1 반도체 칩
132 ; 제 1 본딩 패드 140 ; 제 2 반도체 칩
142 ; 제 2 본딩 패드 150 ; 제 1 도전성 와이어
152 ; 제 2 도전성 와이어 160 ; 보강 부재
170 ; 몰딩 부재 180 ; 외부접속단자

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 적층되고, 제 1 장변 및 제 1 단변을 가지며, 상기 제 1 장변을 따라 배열된 적어도 하나의 제 1 본딩 패드를 포함하는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 십자형으로 적층되어 상기 제 1 반도체 칩으로부터 돌출된 오버행(overhang)을 갖고, 제 2 장변 및 제 2 단변을 가지며, 상기 제 2 장변을 따라 배열된 적어도 하나의 제 2 본딩 패드를 포함하는 제 2 반도체 칩;
    상기 오버행과 상기 패키지 기판 사이에 개재되어, 상기 오버행의 처짐을 방지하는 보강 부재;
    상기 제 1 본딩 패드로부터 상기 보강 부재의 상부면을 따라 연장된 제 1 보조 본딩 패드;
    상기 제 1 보조 본딩 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 1 도전성 와이어; 및
    상기 제 2 본딩 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 2 도전성 와이어를 포함하는 멀티-칩 패키지.
  2. 제 1 항에 있어서, 상기 보강 부재는 상기 오버행의 폭과 동일한 폭을 갖는 멀티-칩 패키지.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 2 장변은 상기 제 1 장변보다 길고, 상기 제 2 단변은 상기 제 1 단변과 동일한 멀티-칩 패키지.
  5. 삭제
  6. 삭제
  7. 제 1 반도체 칩의 측면에 보강 부재를 형성하는 단계;
    상기 제 1 반도체 칩을 패키지 기판 상에 적층하는 단계;
    상기 제 1 반도체 칩의 제 1 장변을 따라 배열된 제 1 본딩 패드로부터 상기 보강 부재의 상부면을 따라 제 1 보조 본딩 패드를 연장시키는 단계;
    상기 제 1 보조 본딩 패드와 상기 패키지 기판을 제 1 도전성 와이어로 전기적으로 연결시키는 단계;
    제 2 반도체 칩의 오버행이 상기 보강 부재로 지지되도록 상기 제 2 반도체 칩을 상기 제 1 반도체 칩 상에 십자형으로 적층하는 단계; 및
    상기 제 2 반도체 칩의 제 2 장변을 따라 배열된 제 2 본딩 패드와 상기 패키지 기판을 제 2 도전성 와이어로 전기적으로 연결시키는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 보강 부재를 형성하는 단계는
    상기 제 1 반도체 칩을 보강판 상에 부착하는 단계;
    상기 제 1 반도체 칩의 상부면이 노출되도록 상기 보강판 상에 상기 보강 부재를 형성하는 단계를 포함하는 멀티-칩 패키지의 제조 방법.
  9. 제 8 항에 있어서, 상기 보강 부재를 형성하는 단계는
    상기 제 1 반도체 칩의 상부면이 노출될 때까지 상기 보강 부재를 제거하는 단계를 더 포함하는 멀티-칩 패키지의 제조 방법.
  10. 삭제
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