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KR20110124378A - 표시장치의 제조 방법 - Google Patents

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KR20110124378A
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KR
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layer
semiconductor layer
forming
insulating layer
semiconductor
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KR1020117026440A
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쿠니히코 후쿠치
겐 후지이
오사무 나카무라
신지 마에가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명의 일 태양에 따르면 배선 혹은 전극을 형성하는 도전층이나 마스크 등 표시장치를 제작하기 위해서 필요한 패턴 중 적어도 하나 혹은 그 이상을 액적토출법에 의해 형성한다. 이때 본 발명의 제작 공정이 진행되는 동안, 반도체층 아래에 존재하지 않는 게이트 절연막의 부분을 제거한다.

Description

표시장치의 제조 방법{METHOD FOR MANUFACTURING THE DISPLAY DEVICE}
본 발명은 유리 기판 위에 형성한 트랜지스터 등의 능동소자를 포함하는 표시장치 및 그 제조 방법에 관한 것이다.
종래, 유리 기판 위에 형성된 박막 트랜지스터로 구성되는 액티브 매트릭스 구동방식의 액정표시장치는 반도체집적회로의 제조 기술과 같이 포토마스크를 사용한 광노광 공정에 의해 각종 박막을 패터닝해서 제조되어 왔다.
그렇지만, 제조에 사용하는 유리 기판의 사이즈가 대형화됨에 따라, 종래의 패터닝 방법으로는, 생산성이 좋으면서 낮은 비용으로 표시 패널을 제조하는 것이 곤란해졌다. 즉, 연속 노광 등에 의해 대형 기판에 대응한 표시 패널을 제조하더라도, 여러 번의 노광 처리를 함으로써 처리 시간은 늘어난다. 따라서 기판의 대형화에 대응한 노광 장치의 개발에는 엄청난 투자가 필요해졌다.
또한 기판 사이즈가 커지는 만큼, 종래의 각종 박막을 기판 전체 면에 형성한 후 필요한 영역만을 남겨서 에칭하는 제조 방법에서는, 재료 비용을 낭비하여 다량의 폐액 등의 폐기물을 처리하는 것이 요구된다.
본 발명은 이러한 문제점을 감안하여 이루어졌다. 본 발명은 재료의 이용 효율을 향상시켜, 제작 공정을 간략화해서 제작할 수 있는 표시장치를 제공하는 것을 목적으로 하고 있다. 본 발명은 또 다른 목적은 표시장치의 제조 방법을 제공하는 것이다.
본 발명은 배선 혹은 전극을 형성하는 도전층이나 소정의 패턴을 형성하기 위한 마스크층 등, 표시장치를 제작하기 위해서 필요한 패턴 중 적어도 하나 혹은 그 이상을, 선택적으로 패턴을 형성함으로써 제작하고, 동시에 반도체층 아래 이외에 존재하는 게이트 절연막을 제거한다. 패턴은 소정의 조성물을 포함하는 액적을 세공으로부터 토출해서 소정의 패턴을 형성할 수 있는 액적토출법을 이용하여 형성한다. 그 외에, 스크린인쇄법이나 오프셋법 등을 이용할 수도 있다.
본 발명에 따른 표시장치의 제조 방법은, 기판 위에 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 게이트 전극 및 상기 기판 위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와, 상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와, 상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와, 상기 제 1 마스크층을 사용하여 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와, 소스 배선 및 드레인 배선을 액적토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와, 상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와, 패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와, 상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와, 상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 표시장치의 제조 방법은, 기판 위에 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 게이트 전극 및 상기 기판 위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와, 상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와, 상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와, 상기 제 1 마스크층을 사용하여 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와, 소스 배선 및 드레인 배선을 액적토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와, 상기 소스 배선 및 상기 드레인 배선을 마스크로 사용하여 상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와, 패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와, 상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 절연층을 마스크로 사용해서 상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와, 상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 표시장치의 제조 방법은, 기판 위에 접촉하는 금속재료 및 산화금속 재료 중 하나를 포함하는 밀착성 향상층을 형성하는 단계와, 상기 밀착성 향상층 위에 접촉하는 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 게이트 전극과 겹치지 않는 상기 밀착성 향상층을 절연화하는 단계와, 상기 게이트 전극 및 상기 밀착성 향상층 위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와, 상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와, 상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와, 상기 제 1 마스크층을 사용하여, 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와, 소스 배선 및 드레인 배선을 액적 토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와, 상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와, 패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와, 상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와, 상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와, 상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 반도체층을 형성하는 단계는, 플라즈마를 원용한 기상성장법(플라즈마CVD법) 또는 스퍼터링법에 의해, 게이트 절연층, 및 제1의 반도체층을 각각 대기에 노출하지 않고 연속적으로 형성하는 것이 바람직하다.
게이트 절연막은 제 1 질화규소막, 산화규소막 및 제 2 질화규소막을 차례로 적층해서 형성함으로써 게이트 전극의 산화를 방지할 수 있다. 또한, 게이트 절연막과 게이트 절연막의 위쪽에 형성하는 반도체층과 양호한 계면을 형성할 수 있다.
상기한 바와 같이, 본 발명은 게이트 전극, 배선, 및 패터닝 시에 이용하는 마스크를 형성할 때에, 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성하는 것을 특징으로 한다. 그러나, 표시장치를 제작하기 위해서 필요한 패턴 중, 적어도 하나 혹은 그 이상을 액적토출법의 선택적으로 패턴을 형성하는 것이 가능한 방법에 의해 형성하여, 표시장치를 제조하는 것으로 그 목적은 달성된다.
본 발명에 따른 표시장치는 박막 트랜지스터에 연결된 화소 전극을 포함한다. 박막 트랜지스터는 기판 중 하나 위에 설치된 게이트 전극과, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선을 가진다. 또한 반도체층의 단부는 게이트 절연층의 단부로부터 돌출되지 않도록 제조된다. 박막 트랜지스터에 있어서, 게이트 전극, 섬 형상 게이트 절연막, 반도체층, 소스 및 드레인 배선은 기판 측으로부터 차례로 적층된다.
본 발명에 따른 표시장치는 박막 트랜지스터에 연결된 화소 전극을 포함한다. 박막 트랜지스터는 기판 중 하나 위에 설치된 게이트 전극과, 게이트 전극과 접하고, 질화규소층, 산화질화규소층, 산화규소층 중 적어도 하나를 포함하는 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선을 가진다. 또한 반도체층의 단부는 게이트 절연층의 단부와 일치하도록 설치된다.
본 발명에 따른 표시장치는 박막 트랜지스터에 연결된 화소 전극을 포함한다. 박막 트랜지스터는 기판 중 하나 위에 설치된 게이트 전극과, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 소스 및 드레인 배선과 접한 질화규소층 또는 산화질화규소층을 가진다. 또한 반도체층의 단부는 게이트 절연층의 단부로부터 돌출되지 않도록 제조된다.
본 발명에 따른 표시장치는 박막 트랜지스터에 연결된 화소 전극을 포함한다. 박막 트랜지스터는 기판 중 하나 위에 설치된 게이트 전극과, 게이트 전극과 접하고, 질화규소층, 산화질화규소층, 산화규소층 중 적어도 하나를 포함하는 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 소스 및 드레인 배선과 연결된 질화규소층 또는 산화질화규소층을 가진다. 또한 반도체층의 단부는 게이트 절연층의 단부와 일치하도록 설치된다.
본 발명에 따른 표시장치는 기판 중 하나 위에 설치된 게이트 전극을 가지는 제1의 박막 트랜지스터와, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 제1의 박막 트랜지스터에 연결된 화소 전극과, 제1의 박막 트랜지스터와 동일한 구조를 갖도록 설치된 제2의 박막 트랜지스터를 가지는 구동 회로와, 구동 회로로부터 확장하여 제1의 박막 트랜지스터의 게이트 전극에 연결된 배선층을 포함한다. 여기에서, 화소 영역이나 구동 회로 영역의 반도체층의 단부는 게이트 절연층의 단부로부터 돌출되지 않게 설치된다.
본 발명에 따른 표시장치는 기판 중 하나 위에 설치된 게이트 전극을 가지는 제1의 박막 트랜지스터와, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 제1의 박막 트랜지스터에 연결된 화소 전극과, 제1의 박막 트랜지스터와 동일한 구조를 갖도록 설치된 제2의 박막 트랜지스터를 가지는 구동 회로와, 구동 회로로부터 확장하여 제1의 박막 트랜지스터의 게이트 전극에 연결된 배선층을 포함한다. 여기에서, 반도체층의 단부는 게이트 절연층의 단부와 일치하도록 설치된다.
본 발명에 따른 표시장치는 기판 중 하나 위에 설치된 게이트 전극을 가지는 제1의 박막 트랜지스터와, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 소스 및 드레인 배선에 접한 질화규소층 또는 산화질화규소층과, 제1의 박막 트랜지스터에 연결된 화소 전극과, 제1의 박막 트랜지스터와 동일한 구조를 갖도록 설치된 제2의 박막 트랜지스터를 가지는 구동 회로와, 구동 회로로부터 확장하여 제1의 박막 트랜지스터의 게이트 전극에 연결된 배선층을 포함한다. 여기에서, 화소 영역 또는 구동 회로 영역의 반도체층의 단부는 게이트 절연층의 단부로부터 돌출하지 않도록 설치된다.
본 발명에 따른 표시장치는 기판 중 하나 위에 설치된 게이트 전극을 가지는 제1의 박막 트랜지스터와, 질화규소층, 산화질화규소층과, 산화규소층 중 적어도 하나를 포함하고 게이트 전극에 접한 섬 형상의 게이트 절연막과, 반도체층과, 도전성 재료로 형성되고 반도체층에 연결된 소스 및 드레인 배선과, 소스 및 드레인 배선에 접한 질화규소층 또는 산화질화규소층과, 제1의 박막 트랜지스터에 연결된 화소 전극과, 제1의 박막 트랜지스터와 동일한 구조를 갖도록 설치된 제2의 박막 트랜지스터를 가지는 구동 회로와, 구동 회로로부터 확장하여 제1의 박막 트랜지스터의 게이트 전극에 연결된 배선층을 포함한다. 여기에서, 반도체층의 단부는 게이트 절연층의 단부와 일치하도록 설치된다.
본 발명에 따르면, 본 표시장치는 액정표시장치이며, 기판은 액정 물질을 삽입한다.
본 발명에 따르면, 게이트 전극 또는 배선은 패턴을 선택적으로 형성하여 도전 재료로부터 형성할 수 있다. Ag 혹은 Ag을 포함하는 합금 및, Cu의 주위를 Ni 및 NiB, Ag, 혹은 이것들의 적층 피막으로 코팅하는 입자 등을 도전 재료로 사용할 수 있다. 그 위에 질화규소막 혹은 산화질화규소막을 설치함으로써 게이트 전극 또는 배선이 산화에 의해 열화되는 것을 방지할 수 있다.
본 발명에 따르면, 박막 트랜지스터의 주요부인 반도체층을, 실란이나 게르만으로 대표되는 반도체재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제작되는 아모포스 반도체(이하 「AS」라고도 한다), 또는 세미 아모포스(미결정 혹은 마이크로 크리스털이라고도 불리며, 이하 「SAS」라고도 한다) 반도체 등으로 형성할 수 있다.
SAS는 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조를 가진 반도체다. 이것은 자유에너지적으로 안정한 제3의 상태를 가지고, 단거리질서와 격자변형을 가지는 결정질 영역을 포함하는 반도체다. 적어도 막 중의 일부 영역에서는, 0.5~20nm의 결정 영역을 관측할 수 있다. 규소를 주성분으로 할 경우에는 라만 스펙트럼이 520cm-1보다도 낮은 파수 측으로 시프트된다. X선 회절에서 규소결정격자로 인한 (111), (220)의 회절 피크가 관측된다. 댕글링 본드의 중화제로서 수소 또는 할로겐을 적어도 1원자％ 또는 그 이상 포함시킨다. SAS는 규화물 기체를 글로우 방전분해(플라즈마 CVD)해서 형성한다. 규화물 기체로는, SiH4, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또 GeF4을 혼합시킬 수도 있다. 이 규화물 기체를 H2, 또는, H2과 He, Ar, Xr, Ne에서 선택된 일종 또는 복수 종의 희가스 원소로 희석해도 된다. 희석율은 2~1000배의 범위, 압력은 대략 0.1Pa~133Pa의 범위, 전원 주파수는 1MHz~120MHz, 바람직하게는 13MHz~60MHz의 고주파수 전력으로 한다. 기판가열온도는 300℃ 이하면 된다. 막 중의 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020atoms/cm3 이하로 하는 것이 바람직하다. 특히, 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하가 바람직하다.
SAS를 사용함으로써, n채널형 박막 트랜지스터만으로 구성되는 구동회로를 설치할 수 있다. 즉, 1~15cm2/V·sec의 전계 효과 이동도로 동작 가능한 박막 트랜지스터에 의해 구동회로를 동일 기판 위에 실현할 수 있다.
본 발명에 따르면, 액적토출법 등에 의해, 배선이나 마스크의 패터닝을 직접 행할 수 있으므로, 재료의 이용 효율향상을 기대할 수 있고, 제작 공정을 간략화한 박막 트랜지스터, 및 그것을 사용한 표시장치를 얻을 수 있다.
또한 반도체층 아래에 위치하는 부분 이외에는 게이트 절연층이 존재하지 않으므로, TFT를 서로 배선에 의해 접속하기 쉽다. 높은 전계 효과 이동도를 얻을 수 있는 다결정반도체나 마이크로 크리스털 실리콘 반도체를 사용해서 TFT를 제조하면, 화소TFT와 동일한 공정으로 주사선측 구동회로 등의 여러 가지 회로를 기판 위에 쉽게 설치할 수 있다.
도 1은 액정표시장치의 구성을 설명하는 평면도다.
도 2는 액정표시장치의 구성을 설명하는 평면도다.
도 3은 액정표시장치의 구성을 설명하는 평면도다.
도 4a 내지 4e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 5a 내지 5e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 6a 내지 6d는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 7a 내지 7e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 8a 내지 8d는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 9a 내지 9c는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 10a 내지 10e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 11a 내지 11e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 12a 내지 12e는 액정표시장치의 제조 방법을 설명하는 단면도다.
도 13은 액정표시장치의 제조 방법을 설명하는 단면도다.
도 14a 내지 14c는 액정표시장치의 제조 방법을 설명하는 상면 및 단면도다.
도 15a 내지 15c는 액정표시장치의 제조 방법을 설명하는 상면 및 단면도다.
도 16a 내지 16c는 액정표시장치의 제조 방법을 설명하는 상면 및 단면도다.
도 17a 내지 17c는 액정표시장치의 제조 방법을 설명하는 상면 및 단면도다.
도 18은 액정표시장치의 제조 방법을 설명하는 단면도다.
도 19a 및 19b는 액정표시장치의 구동회로의 설치 방법(COG방식)을 설명하는 도면이다.
도 20a 및 20b는 액정표시장치의 구동회로의 설치 방법(TAB방식)을 설명하는 도면이다.
도 21a 및 21b는 액정표시장치의 구동회로의 설치 방법(COG방식)을 설명하는 도면이다.
도 22는 액정표시장치에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다.
도 23은 액정표시장치에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다(시프트 레지스터 회로).
도 24는 액정표시장치에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 설명하는 도면이다(버퍼 회로).
도 25는 액정 텔레비전 수상기의 주요 구성을 나타내는 블럭도다.
도 26은 액정 표시 모듈의 구성을 설명하는 도면이다.
도 27은 본 발명에 의해 완성되는 텔레비전 수상기의 구성을 설명하는 도면이다.
도 28은 액정표시장치를 설명하는 평면도다.
도 29는 도 28에서 설명하는 액정표시장치의 등가회로도다.
도 30은 액적토출장치의 구성을 설명하는 도면이다.
본 발명의 실시예에 대해서, 도면을 사용해서 상세히 설명한다. 이하의 설명에 있어서, 각 도면 사이에서 공통되는 동등 부위에 있어서는, 동일한 부호를 붙여서 나타내는 것으로 하고, 중복하는 설명에 관해서는 생략한다. 또한 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 부분을 다양하게 변경할 수 있는 것은 당업자로서는 쉽게 이해된다. 따라서 본 발명은 이하에 나타내는 태양에 한정해서 해석되지 않는다.
도 1은 본 발명에 따른 액정표시장치의 구성을 나타내는 평면도다. 절연 표면을 가지는 기판(100) 위에 화소(102)를 매트릭스 모양으로 배열시킨 화소부(101), 주사선측 입력단자(103), 신호선측 입력단자(104)가 형성되어 있다. 화소 수는 여러 가지 규격에 따라서 설치하면 된다. XGA이면 1024×768×3(RGB), UXGA이면 1600×1200×3(RGB), 풀-스펙 하이비전에 대응하는 것이라면 1920×1080×3(RGB)의 화소 수로 할 수 있다.
화소(102)는 주사선측 입력단자(103)로부터 연장하는 주사선과, 신호선측 입력단자(104)로부터 연장하는 신호선이 교차함으로써 매트릭스 모양으로 설치된다. 연장된 주사선은 신호를 통과시키기 위해 화소(102)에 설치된 박막 트랜지스터의 게이트 전극과 전기적으로 접속되어 있다. 연장된 신호선은 신호를 통과시키기 위해 소스 전극 또는 드레인 전극에 전기적으로 접속되어 있다. 화소(102) 각각에는, 스위칭소자와 그것에 접속하는 화소 전극이 구비되어 있다. 스위칭소자의 대표적인 일례는 TFT다. TFT의 게이트 전극측이 주사선과, 소스 혹은 드레인측이 신호선과 접속됨으로써, 개개의 화소를 외부에서 입력하는 신호에 의해 독립적으로 제어 가능하게 되어 있다. 스위칭 소자, 전형적인 예로 TFT는 구동 회로에 설치할 수 있다. 구동 회로에서의 TFT는 화소(102)에서의 TFT와 동일한 구조를 가질 수 있다. 따라서 구동 회로와 화소(102)에서의 TFT를 동시에 제작할 수 있다.
TFT는 주요 구성요소로, 반도체층, 게이트 절연층 및 게이트 전극을 포함한다. 반도체층에 형성된 소스 및 드레인 영역과 연결된 배선도 포함된다. 기판 측에서 반도체층, 게이트 절연층 및 게이트 전극을 설치한 톱 게이트형과, 기판 측에서 게이트 전극, 게이트 절연층 및 반도체층을 설치한 보텀 게이트형 등이 TFT의 구조로서 알려져 있다. 하지만 본 발명에서는 그것들 중 어느 구조를 이용해도 된다.
반도체층을 형성하는 재료로는, 실란이나 게르만으로 대표되는 반도체재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제작되는 아모포스 반도체(이하 AS로도 부른다), 상기 아모포스 반도체를 광 에너지나 열에너지를 이용해서 결정화시킨 다결정반도체, 또는 세미 아모포스(미결정 혹은 마이크로 크리스털이라고도 부른다, 여기에서는 이하 SAS라고도 부른다) 반도체 등을 사용할 수 있다.
SAS는 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조를 가진 반도체다. 이것은 자유에너지적으로 안정한 제3의 상태를 가지고, 단거리질서와 격자변형을 가지는 결정질 영역을 포함하는 반도체다. 적어도 막 중의 일부 영역에서는, 0.5~20nm의 결정 영역을 관측할 수 있다. 규소를 주성분으로 할 경우에는 라만 스펙트럼이 520cm-1보다도 낮은 파수 측으로 시프트된다. X선 회절에서 규소결정격자로 인한 (111), (220)의 회절 피크가 관측된다. 댕글링 본드의 중화제로서 수소 또는 할로겐을 적어도 1원자％ 또는 그 이상 포함시킨다. SAS는 규화물 기체를 글로우 방전분해(플라즈마 CVD)해서 형성한다. 규화물 기체로는, SiH4, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또 GeF4을 혼합시킬 수도 있다. 이 규화물 기체를 H2, 또는, H2과 He, Ar, Xr, Ne에서 선택된 일종 또는 복수 종의 희가스 원소로 희석해도 된다. 희석율은 2~1000배의 범위, 압력은 대략 0.1Pa~133Pa의 범위, 전원 주파수는 1MHz~120MHz, 바람직하게는 13MHz~60MHz의 고주파수 전력으로 한다. 기판가열온도는 300℃ 이하면 된다. 막 중의 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020atoms/cm3 이하로 하는 것이 바람직하고 특히, 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하가 바람직하다.
액적토출 장치로 배선을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄), Cu의 주위를 Ag로 코팅하는 입자 등의 금속 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한 투광성을 가지는 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO)을 조합해도 된다. 특히, 게이트 배선은, 낮은 저항으로 하는 것이 바람직하므로, 비저항값을 고려하여, 금, 은, 구리 중 하나의 재료를 용해 또는 분산되게 한 것을 사용하는 것이 바람직하며, 낮은 저항의 은 또는 구리를 사용하는 것이 더욱 바람직하다.
은은 배선을 형성하는 도전성 물질로 사용하기에는 고가이다. 따라서 앞으로 액적토출 장치를 이용하여 수 μm의 폭으로 선을 제작할 수 있으면, 원하는 폭은 구리 도금 등의 도금 기술을 조합하여 얻을 수 있다. 도금을 행하는 때는, 대형기판을 풀과 같은 액조에 담그는 방법 대신에, 도금액을 대형기판에 흘리면서 도금을 행하는 방식을 적용할 수 있다.
기판, 유기 및 무기의 층간 절연막, 도전막과 배선을 형성하는 도전성 재료와의 밀착성을 높이기 위해서는, 스퍼터링법이나 증착법 등에 의해, Ti(티타늄), W(텅스텐), Cr(크롬), Al(알루미늄), Ta(탄탈), Ni(니켈), Zr(지르코늄), Hf(하프늄), Ⅴ(바나듐), Ir(이리듐), Nb(니오브), Pd(팔라듐), Pt(백금), Mo(몰리브덴), Co(코발트) 또는 Rh(로듐)의 금속재료를 사용하여, 0.01nm 내지 10nm 두께의 밀착성 향상층을 형성할 수 있다. 따라서 기판 위에 패턴이 형성되는 표면에 전처리를 행하는 것이 바람직하다. 상기 금속 재료 대신에 TiOx의 광촉매층을 형성할 수도 있다. 이들 밀착성 향상층은 도전성 재료층의 하층에 형성할 뿐만 아니라, 도전성 재료층과 그 위에 형성하는 유기 및 무기의 층간 절연막, 도전막과의 밀착성을 향상시키기 위해서, 도전성 재료층 상층에 형성할 수도 있다.
도 1은 주사선 및 신호선에 입력하는 신호를, 외장형 구동회로에 의해 제어하는 액정표시장치의 구성을 나타낸다. 또한 도 2에 나타낸 바와 같이 COG(Chip on Glass)에 의해 드라이버IC(105, 및 106)를 기판(100) 위에 설치해도 된다. 드라이버IC는 단결정 반도체 기판에 형성된 것이어도 되고, 유리 기판 위에 TFT로 회로를 형성한 것이어도 된다.
화소에 설치하는 TFT를 SAS로 형성할 경우에는, 도 3에 나타낸 바와 같이 주사선측 구동회로(107)를 기판(100) 위에 형성해 일체화할 수도 있다. 도면 부호 108은 보호 다이오드를 나타낸다.
패턴의 형성에 사용하는 액적토출장치의 일 태양을 도 30에 나타낸다. 액적토출수단(1403) 각각의 헤드(1405)는 제어수단(1407)에 접속되어 있다. 제어수단(1407)은 컴퓨터(1410)에 입력된 프로그램에 근거하여 헤드(1405)로부터의 액적 토출을 제어한다. 층간 절연막을 넓게 토출함으로써 형성할 경우, 스루풋 향상을 위해, 같은 재료를 사용해서 복수의 세밀한 선을 겹치게 해도 된다. 묘화하는 타이밍은, 예를 들면 기판(1400) 위에 형성된 마커(1411)를 기준으로 행하면 된다. 또는, 기판(1400)의 가장자리를 기준으로 해서 기준점을 확정해도 된다. 기준점을 CCD 등의 촬영수단(1404)으로 검출하고, 화상처리수단(1409)에 의해 디지털 신호로 변환한 것을 컴퓨터(1410)로 인식해서 제어신호를 발생시킨다. 물론, 기판(1400) 위에 형성되어야 할 패턴의 정보는 기억매체(1408)에 저장된 것이다. 이 정보를 기초로 해서 제어수단(1407)에 제어신호를 보내고, 액적토출수단(1403)의 각각의 헤드(1405)를 개별적으로 제어할 수 있다.
또한 대형기판을 사용할 경우, 액적토출수단(1403)의 크기를 액정표시장치의 최대폭과 같게 할 수 있다. 액적토출수단(1403)의 크기를 제조하는 액정표시장치의 최대 폭과 같게 하면, 액정표시장치를 효율적으로 제조할 수 있다.
다음으로 화소(102)의 상세한 부분에 대해서, 액적토출법을 이용한 제작 공정을 따라 설명한다.
(제1의 실시예)
제1의 실시예로서, 채널 보호형 박막 트랜지스터의 제조 방법에 관하여 설명한다.
도 4a 내지 6e는 게이트 전극과, 게이트 전극과 접속하는 게이트 배선을 액적토출법으로 형성하는 공정을 나타낸다.
기판(100)으로는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 혹은 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판, 세라믹 기판, 또는 본 제조 공정의 처리 온도를 견디어낼 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한 단결정 실리콘 등의 반도체기판, 스테인레스 등의 금속기판의 표면에 절연층을 설치한 기판을 적용해도 된다.
기판(100) 위에는, 스퍼터링법이나 증착법 등의 방법에 의해, Ti(티타늄), W(텅스텐), Cr(크롬), Al(알루미늄), Ta(탄탈), Ni(니켈), Zr(지르코늄), Hf(하프늄), Ⅴ(바나듐), Ir(이리듐), Nb(니오브), Pd(팔라듐), Pt(백금), Mo(몰리브덴), Co(코발트) 또는 Rh(로듐)의 금속재료로 형성되는 밀착성 향상층(201)을 형성하는 것이 바람직하다(도 4a). 밀착성 향상층(201)은 0.01~10nm의 두께로 형성할 수 있다. 그러나 극히 얇게 형성되므로 층 구조로 할 필요는 없다. 따라서 패턴이 형성되는 게이트 전극 등의 표면 위에 전처리를 하는 것이 바람직하다. 충분한 밀착성을 얻을 수 있는 것이라면, 밀착성 향상층(201)을 형성하지 않고 액적토출법에 의해 기판(100) 위에 게이트 전극을 직접 형성할 수도 있다.
상기, 밀착성 향상층(201)은, 기판(100)과 게이트 배선(202)의 밀착성을 향상시킬 목적으로 사용할 뿐만 아니라, 다음에 형성되는 모든 형성층의 밀착성을 향상시키기 위해 적절히 사용할 수 있다.
밀착성 향상층(201) 위에, 도전성 재료를 포함하는 조성물을 액적토출법에 의해 토출하고, 게이트 배선(202), 게이트 전극(203)을 형성한다(도 4b). 이들 층을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한 투광성을 가지는 인듐 주석산화물(ITO), 산화규소를 포함하는 인듐 주석산화물(ITSO)을 조합해도 된다. 특히, 게이트 배선은, 저저항화하는 것이 바람직하다. 따라서 금, 은, 동 중 어느 하나의 재료를 용매에 용해 또한 분산되게 한 것을 사용하는 것이 바람직하고 더 바람직하게는, 저저항화한 은, 동을 사용한다. 단, 그 경우에는, 불순물에 대한 대책으로, 아울러 배리어막을 설치하는 것이 바람직하다. 용매는 아세트산 부틸 등의 에스테르류, 이소프로필 알코올 등의 알코올류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
액적토출법에 있어서 사용하는 노즐의 지름은, 0.02~100μm(바람직하게는 30μm 이하)로 설정하고, 상기 노즐로부터 토출되는 조성물의 토출량은 0.001pl~100pl(바람직하게는 10pl 이하)로 설정하는 것이 바람직하다. 액적토출법에는, 온디맨드형과 컨티뉴어스형의 두 가지 방식이 있는데, 어느 방식을 이용해도 된다. 또한 액적토출법에 있어서 사용하는 노즐에는, 압전체의 전압인가에 의해 변형하는 성질을 이용한 압전 방식, 노즐 내에 설치된 히터에 의해 조성물을 비등시켜 상기 조성물을 토출하는 가열방식이 있는데, 어느 방식을 이용해도 된다. 피처리물과 노즐의 토출구와의 거리는, 원하는 장소에 적하하기 위해서, 가능한 한 가까운 것이 바람직한데, 0.1~3mm(바람직하게는 1mm 이하) 정도로 설정하는 것이 바람직하다. 노즐과 피처리물은, 그 상대적인 거리를 유지하면서 원하는 패턴을 묘화한다. 또한 조성물을 토출하기 전에, 피처리물의 표면에 플라즈마 처리를 실행할 수 있다. 이는, 플라즈마 처리를 실행하면, 피처리물의 표면이 친수성이 되거나, 소액성이 되는 것을 활용하기 위해서다. 예를 들면 순수에 대하여는 친수성이 되며, 알코올로 희석한 페이스트에 대하여는 소액성이 된다.
조성물을 토출하는 공정은, 감압 하에서 행해도 되는데 이는, 조성물을 토출해서 피처리물에 착탄하기까지, 상기 조성물의 용매가 휘발하여, 후의 건조와 소성의 공정을 생략 또는 단축할 수 있기 때문이다. 조성물의 토출 후에는, 상압 상태 또는 감압 하에서, 레이저 광의 조사나 급속 열어닐, 가열로 등에 의해, 건조와 소성 중 하나 또는 그들 양쪽의 공정을 행한다. 건조와 소성의 공정은, 양쪽 공정 모두 가열처리 공정이다. 예를 들면 건조는 100℃로 3분간, 소성은 200~350℃로 15분간~120분간 행한다. 따라서 그 목적, 온도, 시간이 다르다. 건조와 소성의 공정을 양호하게 행하기 위해, 기판을 가열해 둘 수 있다. 그때의 온도는, 기판 등의 재질에 의존하지만, 100~800℃(바람직하게는 200~350℃)로 한다. 본 공정에 의해, 조성물 중의 용매를 휘발하거나 분산제를 화학적으로 제거하여, 주위의 수지를 경화 및 수축함으로써 융합과 융착이 가속된다. 본 공정의 분위기는 산소분위기, 질소분위기 또는 공기로 한다. 단, 금속 원소를 분해 또는 분산하는 용매가 제거되기 쉬운 산소분위기 하에서 행하는 것이 바람직하다.
레이저 광의 조사는, 연속발진 또는 펄스발진의 기체레이저 또는 고체레이저를 사용할 수 있다. 전자의 기체레이저로서는, 엑시머레이저, Ar레이저 등을 들 수 있고, 후자의 고체레이저로서는, Cr, Nd 등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등을 들 수 있다. 레이저 광의 흡수율 측면에서, 연속발진의 레이저를 사용하는 것이 바람직하다. 또한 펄스발진과 연속발진을 조합한 소위 하이브리드 레이저조사방법을 이용해도 된다. 단, 기판의 내열성에 따라서는, 레이저 광의 조사에 의한 가열처리는, 수 마이크로 초 내지 수십 초 사이에서 순간적으로 하는 것이 바람직하다. 급속 열어닐(RTA)은, 불활성가스의 분위기 하에서, 자외광 내지 적외광을 조사하는 적외램프나 할로겐램프 등을 사용하여, 급격하게 온도를 상승시키고, 수 마이크로 초 내지 수 분 사이에서 순간적으로 열을 가해서 행한다. 이 처리는 순간적으로 행하므로, 실질적으로 최 외곽 표면의 박막만을 가열할 수 있고, 하층의 막에는 영향을 주지 않는다는 이점이 있다.
게이트 배선(202), 게이트 전극(203), 밀착성 향상층(201)을 형성한 후, 표면이 노출된 밀착성 향상층(201)의 처리로서, 하기의 2개의 공정 중 어느 하나를 실행하는 것이 바람직하다.
제1의 방법으로는, 게이트 배선(202), 게이트 전극(203)과 겹치지 않는 밀착성 향상층(201)을 절연화하여, 절연층(205)을 형성하는 공정이다(도 4c 참조). 즉, 게이트 배선(202), 게이트 전극(203)과 겹치지 않는 밀착성 향상층(201)을 산화해서 절연화한다. 이렇게 산화하여, 밀착성 향상층(201)을 절연화할 경우에는, 그 밀착성 향상층(201)을 0.01~10nm의 두께로 형성해 두는 것이 바람직한데, 그러면 쉽게 산화된다. 산화하는 방법으로는, 산소분위기에 노출하는 방법과, 열처리를 행하는 방법 모두 이용할 수 있다.
제2의 방법으로는, 게이트 배선(202), 게이트 전극(203), 게이트 전극(203)을 마스크로 해서, 밀착성 향상층(201)을 에칭해서 제거하는 공정이다. 이 공정을 이용할 경우에는 밀착성 향상층(201)의 두께에 제약이 없다.
다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 전극 및 게이트 배선 위에 게이트 절연층을 단층 또는 적층구조로 형성한다(도 4d 참조). 특히 바람직한 형태로는, 질화규소로 이루어진 절연층(205), 산화규소로 이루어진 절연층(206), 질화규소로 이루어진 절연층(207)의 3층의 적층체가 게이트 절연막에 해당한다. 낮은 성막 온도로 게이트 리크 전류가 적은 치밀한 절연막을 형성하기 위해서는, 아르곤 등의 희가스 원소를 반응 가스에 포함하여, 형성되는 절연막 내에 혼입시킬 수 있다. 질화규소 혹은 산화질화규소를 포함하고 게이트 배선(202), 게이트 전극(203)에 접하는 절연층(205)을 형성함으로써 산화에 의한 열화를 방지할 수 있다.
다음으로 게이트 절연층을 사이에 두고 게이트 전극 위에 반도체층(208)을 형성한다. 반도체층(208)은 실란이나 게르만으로 대표되는 반도체재료 가스를 사용하는 기상성장법이나, 스퍼터링법으로 제작되는 AS, 또는 SAS로 형성한다. 기상성장법으로 플라즈마CVD법이나 열CVD법을 이용할 수 있다.
플라즈마CVD법을 이용할 경우, AS는 반도체재료 가스인 SiH4 혹은 SiH4과 H2의 혼합 기체를 사용해서 형성한다. SiH4을 H2로 3배~1000배 희석해서 혼합 기체를 만들거나, Si2H6과 GeF4의 가스류량비 Si2H6 대 GeF4를 20~40 대 0.9로 희석하면, Si의 조성비가 80％ 이상인 SAS를 얻을 수 있다. 특히, 후자의 경우에는 하지와의 계면으로부터 결정성을 반도체층(208)에 갖게 할 수 있으므로 바람직하다.
지금까지의 공정에 있어서, 절연층(205)으로부터 반도체층(208)까지는 대기에 접촉시키지 않고 연속해서 형성하는 것이 가능하다. 즉, 대기성분이나 대기 중에 부유하는 오염 불순물원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로, TFT의 특성의 편차를 저감할 수 있다.
다음으로 반도체층(208) 위에서, 게이트 전극(203)과 마주 대하는 위치에, 조성물을 선택적으로 토출하여, 채널 보호막(209)을 형성한다. 즉 채널 보호막(209)은 게이트 전극(203)과 겹친다(도 4e 참조). 채널 보호막(209)으로는, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또는 채널 보호막(209)은 벤조시클로부텐, 파리렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
계속해서, 채널 보호막(209)과 반도체막(208) 위에, n형 반도체막(210)을 형성한다(도 5a 참조). n형 반도체층(210)은, 실란 가스와 포스핀 가스를 사용해서, AS 혹은 SAS로 형성할 수 있다.
다음으로 n형 반도체층(210) 위에, 마스크(211)를 형성한다. 이 마스크(211)를 이용하여, n형 반도체층(210), 반도체층(208) 및, 절연층(205), 산화규소로 이루어지는 절연층(206), 질화규소로 이루어진 절연층(207)을 에칭하여, 반도체층(212)과 동일한 도전형을 가지는 반도체층(213)을 형성한다(도 5b 및 도 5c 참조). 여기에서 반도체층(210)의 단부가 게이트 절연층의 단부와 일치하도록, 즉 반도체층(210)의 단부가 게이트 절연층의 단부로부터 도출되지 않도록 에칭을 실행한다. 에칭된 반도체층은 섬 형상 반도체층이라 하고, 에칭된 게이트 절연층은 섬 형상 게이트 절연층이라 한다.
마스크(211)를 제거한 후, 게이트 배선(202)과, 소스 배선(215)이 형성되는 위치에 조성물을 선택적으로 토출하여 게이트 배선과 소스 배선 사이에 쇼트 전극을 방지하고, 층간 절연막(214)을 형성한다(도 5d 참조). 층간 절연막(214)은, 에폭시 수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 또는 우레탄수지 등의 수지재료를 사용한다. 또는 층간 절연막(214)은 벤조시클로부텐, 파리렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
다음으로 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 및 드레인 배선(215, 216)을 액적토출법으로 형성한다(도 5e 참조).
계속해서, 소스 및 드레인 배선(215, 216)을 마스크로 해서, 채널 보호막(209) 상의 n형 반도체층(210)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형 반도체층(217, 218)을 형성한다(도 6a 참조). 소스 및 드레인 영역을 형성하는 n형 반도체층(217, 218)으로 배선 저항이 감소할 수 있다. 본 실시예에서는, 소스 및 드레인 배선이 마스크로 쓰였다. 대신, 다른 마스크가 따로 설치될 수 있다.
다음으로 채널 형성 영역의 보호를 목적으로 한 패시베이션막의 기능을 하는 절연층(219)을 전체 면에 형성한다(도 6b 참조). 절연층(219)은 바람직하게는 플라즈마CVD법이나 스퍼터링법으로 형성된 질화규소막으로 형성한다. 이 막은 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 진입을 막기 위한 것이고, 치밀한 막인 것이 요구된다. 이 목적을 위해, 질화규소막을, 규소를 타겟으로 해서, 질소와 아르곤 등의 희가스 원소를 혼합시킨 스퍼터 가스로 RF 스퍼터링하여 형성하면, 막 속에 희가스 원소를 포함함으로써 치밀화가 촉진되어 바람직하다.
계속해서, 기판 전체 면에 절연층(220)을 형성한다(도 6c 참조). 이 절연층(220)은 제1의 전극(226)에 대응하여 화소가 형성되는 위치에 맞춰서 통과 홀을 가지는 개구를 설치함으로써 형성된다. 이 절연층(220)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄 등의 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이들 유전체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤즈이미다졸 등의 내열성 고분자, 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 이루어지는 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소 상의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기실록산계의 절연재료로 형성할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성 재료를 사용해서 절연층(220)을 형성하면, 그 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 단절하지 않고 형성되므로 바람직하다.
절연층(220)은 액적토출법, 스핀 코트법이나 딥법에 의해 전체 면에 형성된다. 개구부는 에칭 등에 의해 절연층(220)의 소정 장소에 형성한다. 이때, 절연층(220)의 하층에 있는 보호층(219)의 에칭을 동시에 행함으로써, 게이트 배선(202)과, 소스 및 드레인 배선(215, 216)의 소정의 장소가 노출하도록 가공한다. 또한 액적토출법에 의해 선택적으로 절연층(220)을 형성하면, 절연층(220)을 반드시 에칭하지 않아도 되므로 바람직하다.
절연층(220)에 개구부를 형성하는 방법으로서, 이하와 같은 공정을 이용할 수 있다. 우선, 절연층(220)을 형성하기 전에, 기판 전체 면에 플루오로알킬실란 등의 불소계 커플링제, CHF3 등의 불소를 포함하는 유기재료 등의 발액처리제를 코팅해 발액처리를 행한다. 계속해서 개구부를 형성하고자 하는 장소에 마스크 재료를 도포하고, 02 애싱 등의 처리를 행함으로써, 마스크를 형성한 장소 이외의 발액제를 제거한다. 다음으로 마스크를 제거하고, 절연층(220)을 스핀 코트법이나 딥법, 혹은 액적토출법에 의해 기판 전체 면에 도포한다. 발액처리가 되어 있는 부분에는, 절연층(220)이 형성되지 않으므로, 그 부분에는 개구부가 형성된다. 발액처리제를 코팅할 때에, 액적토출장치를 사용해서 개구부에만 선택적으로 발액처리제를 도포하면, 상기 마스크 형성, 발액제 제거, 및 마스크 제거 공정은 필요하지 않게 된다.
다음으로 드레인 배선(216)과 전기적으로 접속하도록, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소 전극(221)에 해당하는 화소 전극을 형성한다(도 6d 참조). 화소 전극(221)은 인듐주석 산화물(ITO), 산화규소를 포함하는 인듐주석 산화물(ITSO), 산화아연(ZnO), 산화주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 형성할 수 있다. 반사형 액정표시장치를 제작할 경우에는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 다른 방법으로는, 스퍼터링법에 의해 투명 도전막 혹은 광반사성 도전막을 형성하고, 액적토출법에 의해 마스크 패턴을 형성하고, 에칭 가공을 조합해서 화소 전극을 형성한다. 도 14a에 평면구조를 나타내고, A-B에 대응하는 종단면구조를 도 14b에, C-D에 대응하는 종단면구조를 도 14c에 나타내므로, 동시에 참조할 수 있다.
이상의 공정을 거쳐, 기판(100) 위에 보텀 게이트형(역 스태거형이라고도 함) TFT와 화소 전극이 접속된 액정표시장치용 TFT기판(200)이 완성된다(도 6d).
다음으로 화소 전극(221)을 덮도록, 인쇄법이나 스핀 코트법에 의해, 배향막이라고 불리는 절연층(222)을 형성한다. 절연층(222)은 스크린인쇄법이나 오프셋법을 이용하여, 도면에 나타낸 바와 같이 선택적으로 형성할 수 있다. 그 후에 러빙을 행한다. 계속해서 실링재(223)를 액적토출법에 의해 화소를 형성한 주변의 영역에 형성한다(도 13).
배향막의 기능을 하는 절연층(224), 대향전극의 기능을 하는 도전층(225)이 설치된 대향기판(229)을 스페이서(도시 생략)를 사이에 두고 TFT기판(200)과 접착시킨다. 기판 사이의 공극에 액정층을 설치함으로써 액정표시장치를 제작할 수 있다.(도 13 참조). 필러는 실링재(223)에 혼합될 수 있다. 또한 대향기판(229)에는, 컬러필터나 차폐막(블랙 매트릭스) 등이 형성되어 있어도 된다. 액정층을 형성하는 방법으로, 디스펜서식(적하식)이나, 대향기판(229)을 접착하고 나서 모세관현상을 이용해서 액정을 주입하는 딥식(퍼 올리기식)을 이용할 수 있다.
이상 나타낸 바와 같이, 본 실시예에서는, 포토마스크를 이용한 광노광 공정을 거치지 않는 것에 의해, 공정을 생략할 수 있다. 또한 액적토출법을 이용해서 기판 위에 직접 각종 패턴을 형성함으로써, 1변이 1m를 초과(제5세대 이후)하는 유리 기판을 사용해도, 용이하게 액정표시장치를 제조할 수 있다.
(제2의 실시예)
제1의 실시예에서는 채널 보호형의 구성을 나타내었다. 본 실시예에서는 다른 형태로서, 채널 보호층을 형성하지 않는 채널 에칭형 구성에 대해서 나타낸다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법에 의해 토출하여, 게이트 배선(202), 게이트 전극(203)을 형성한다. 다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층을 단층 또는 적층구조로 형성한다. 특히 바람직한 형태로는, 질화규소로 이루어진 절연층(205), 산화규소로 이루어진 절연층(206), 질화규소로 이루어진 절연층(207)의 3층의 적층체가 게이트 절연막에 해당한다. 또한, 활성층의 기능을 하는 반도체층(208)까지 형성한다. 이상, 도 4a 내지 4d의 공정까지는 제1의 실시예와 같다.
다음으로, 반도체층(208) 위에 n형 반도체층(301)을 형성한다(도 7a 참조). n형 반도체층(301)은 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
지금까지의 공정에서는, 절연층(205)에서부터 반도체층(301)까지는 대기에 접촉하지 않고 연속해서 형성할 수 있다. 즉, 대기성분이나 대기 중에 부유하는 오염 불순물원소에 오염되지 않고 각 적층 계면을 형성할 수 있다. 따라서, TFT의 특성의 편차가 줄어든다.
다음으로 반도체층(301) 위에, 액적토출법에 의해 조성물을 선택적으로 토출해서 마스크(302)를 형성한다(도 7b 참조). 이 마스크(302)를 사용하여, 반도체층(208)과 n형 반도체층(301), 게이트 절연층의 게이트 절연층(205, 206, 207)을 동시에 에칭하여, 반도체층(303)과 n형 반도체층(304)을 형성한다(도 7c 참조).
마스크(302)를 제거한 후, 게이트 배선(202)과, 소스 배선(306)이 형성되는 위치에 조성물을 선택적으로 토출하여, 층간막(305)을 형성한다(도 7d 참조). 층간막(305)은 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄 수지 등의 수지로 형성한다. 또는 층간막(305)은 벤조시클로부텐, 파리렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
다음으로 반도체층(304) 위에, 도전성 재료를 포함하는 조성물을 토출하여, 소스 및 드레인 배선(306, 307)을 형성한다(도 7e 참조).
소스 및 드레인 배선(306, 307)을 마스크로 사용해서, n형 반도체층(304)을 에칭함으로써, 반도체층(308, 309)을 형성한다. 이때, 반도체층(303)도 약간 에칭되고, 반도체층(310)이 형성된다(도 8a 참조). 이 후의 공정은 제1의 실시예와 동일한 공정으로 한다.(도 8b 내지 8d 참조)
이상의 공정에 의해, 기판(100) 위에 보텀 게이트형(역 스태거형이라고도 한다) 채널 에칭형TFT와 화소 전극(221)이 접속된 액정표시장치용 TFT기판(300)이 완성된다. 도 15a에 평면구조를 나타내고, A-B에 대응하는 구조를 도 15b에, C-D에 대응하는 종단면구조를 도 15c에 나타내므로, 동시에 참조할 수 있다.
(제3의 실시예)
제1 및 제2의 실시예에서는 기판 전체 면을 보호층(219) 및 절연층(220)으로 덮인 형태를 나타내었다. 본 실시예에서는, TFT 및 배선만 보호층(219) 및 절연층(701)으로 덮인 형태를 나타낸다.
기판(100) 위에, 반도체층을 형성한 후, 채널 형성 영역의 보호를 목적으로 하는 절연층을 형성한다. 따라서 도 6a 및 6b에 나타낸 공정은 실시예 1과 유사한다. 채널 에칭형으로 반도체층을 제조하는 경우에는, 제2의 실시예를 이용할 수 있다.
다음으로 기판의 반도체층, 및 게이트 배선(202), 소스 및 드레인 배선(215, 216) 위에만 절연층(701)을 액적토출법에 의해 선택적으로 형성한다(도 9a). 절연층(701)은, 드레인 배선(216) 위에서, 후의 공정에서 형성되는 화소전극(221)과. 전기적으로 접속되는 부분과, 게이트 배선, 소스 배선(215) 위에서 외부배선(도면에 나타나 있지 않은)과 전기적으로 접속하는 부분에는 형성하지 않는다. 이 절연층(701)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄 등의 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이것들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤즈이미다졸 등의 내열성고분자, 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 되는 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소 상의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계의 절연재료로 형성할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용해서 형성하면, 그 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 절단하지 않고 형성되므로 바람직하다.
계속해서, 절연층(701)을 마스크로 해서 드라이 및 웨트 에칭 가공에 의해, 보호층(219)을 에칭하여 개구부를 형성한다. 이때, 보호층(219) 아래에 있는 게이트 배선(202)과, 소스 및 드레인 배선(215, 216)의 소정 장소가 노출된다.
다음으로 드레인 배선(216)과 전기적으로 접속하도록, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소 전극(702)에 해당하는 화소 전극을 형성한다(도 9c). 화소 전극(702)은 인듐주석 산화물(ITO), 산화규소를 포함하는 인듐주석 산화물(ITSO), 산화아연(ZnO), 산화주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 형성할 수 있다. 반사형 액정표시장치를 제작할 경우에는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 다른 방법으로는, 스퍼터링법에 의해 투명 도전막 혹은 광반사성 도전막을 형성하고, 액적토출법에 의해 마스크 패턴을 형성하고, 에칭 가공을 조합해서 화소 전극을 형성할 수 있다.
이상의 공정에 의해, 기판(100) 위에 보텀 게이트형(역 스태거형이라고도 한다) TFT와 화소 전극(221)이 접속된 액정표시장치용 TFT기판(700)이 완성된다(도 9c). 도 16a에 평면구조를 나타내고, A-B에 대응하는 구조를 도 16b에, C-D에 대응하는 종단면구조를 도 16c에 나타내므로, 동시에 참조할 수 있다.
(제4의 실시예)
제4의 실시예로서, 화소 전극(501)이 드레인 배선(516)의 하층에 있는 형태를 나타낸다. 실시예의 예로서, 채널 형성 영역의 보호를 목적으로 하는 절연층(이후 채널 보호층이라고도 함)이 설치된 채널 보호 형태에 대해 하기에 설명한다. 그러나 제3의 실시예와 같이 채널 형성 영역에 채널 보호층이 없는 채널 에칭형 형태로 제조하는 것도 가능하다.
도 10a 내지 10e, 도 11a 내지 11e, 도 12a 내지 12e는 기판(100) 위에 게이트 전극과, 게이트 전극에 접속하는 게이트 배선을 액적토출법으로 형성하는 공정을 나타낸다.
기판(100) 위에는, 스퍼터링법이나 증착법 등으로, 밀착성 향상층(201)을 형성한다(도 10a). 충분한 밀착성을 얻을 수 있는 것이라면, 이것을 생략해서 기판(100) 위에 게이트 전극을 직접 형성해도 된다.
밀착성 향상층(201) 위에 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소 전극(501)에 해당하는 화소 전극을 형성한다(도 10b). 화소 전극(501)은 인듐주석 산화물(ITO), 산화규소를 포함하는 인듐주석 산화물(ITSO), 산화아연(ZnO), 산화주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 형성할 수 있다. 반사형 액정표시장치를 제작할 경우에는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 다른 방법으로는, 스퍼터링법에 의해 투명 도전막 혹은 광반사성 도전막을 형성하고, 액적토출법에 의해 마스크 패턴을 형성하고, 에칭 가공을 조합해서 화소 전극을 형성할 수 있다. 또한 상기 밀착성 향상층(201)을 형성하기 전에, 화소 전극을 밀착성 향상층(201)의 아래에 형성할 수 있다.
밀착성 향상층(201) 위에, 도전성 재료를 포함하는 조성물을 액적토출법에 의해 토출하여, 게이트 배선(502), 게이트 전극(503)을 형성한다(도 10c). 이들 층을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한 투광성을 가지는 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO)을 조합해도 된다. 특히, 게이트 배선은 저항을 낮게 하는 것이 바람직하다. 따라서 비저항치를 고려하여 금, 은, 동 중의 어느 재료를 용매에 용해 또는 분산되게 한 것을 사용하는 것이 바람직하며, 낮은 저항의 은, 동을 사용하는 것이 더욱 바람직하다. 단, 은, 동을 사용할 경우에는, 불순물에 대한 대책으로, 배리어막을 아울러 설치하는 것이 좋다. 용매는 아세트산 부틸 등의 에스테르류, 이소프로필 알코올 등의 알코올류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
게이트 배선(502), 게이트 전극(503)을 형성한 후, 표면에 노출되어 있는 밀착성 향상층(201)의 처리로서, 하기의 2가지 공정 중 어느 하나를 행하는 것이 바람직하다.
제1의 방법으로는, 게이트 배선(502), 게이트 전극(503), 및 화소 전극(501)과 겹치지 않는 밀착성 향상층(201)을 절연화하여, 절연층(504)을 형성하는 공정이다(도 10d 참조). 여기에서는, 게이트 배선(502), 게이트 전극(503)과 겹치지 않는 밀착성 향상층(201)을 산화해서 절연화한다. 이렇게 밀착성 향상층(201)을 산화해서 절연화할 경우에는, 그 밀착성 향상층(201)을 0.01~10nm의 두께로 형성하는 것이 바람직한데, 그렇게 하면 쉽게 산화된다. 산화하는 방법으로는, 산소분위기에 노출하는 방법을 이용해도 되고, 열처리를 행하는 방법을 이용해도 된다.
제2의 방법으로는, 게이트 배선(502), 게이트 전극(503), 및 화소 전극(501)을 마스크로 해서, 밀착성 향상층(201)을 에칭해서 제거하는 공정이다. 이 공정을 이용할 경우에는, 밀착성 향상층(201)의 막 두께에 제약이 없다.
다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층을 단층 또는 적층구조로 형성한다(도 10e 참조). 특히 바람직한 형태로는, 질화규소로 이루어진 절연층(505), 산화규소로 이루어지는 절연층(506), 질화규소로 이루어진 절연층(507)의 3층의 적층체가 게이트 절연막에 해당한다. 낮은 성막 온도로 게이트 리크 전류가 적은 치밀한 절연막을 형성하기 위해, 아르곤 등의 희가스 원소를 반응 가스에 포함하고, 형성되는 절연막 중에 혼입시킬 수 있다. 게이트 배선(502), 게이트 전극(503)에 접하는 절연층(505)을 질화규소 혹은 산화질화규소로 형성함으로써 산화에 의한 열화를 방지할 수 있다.
다음으로 반도체층(508)을 형성한다(도 10e 참조). 반도체층(508)은, 실란이나 게르만으로 대표되는 반도체재료 가스를 사용하는 기상성장법이나, Si타겟을 사용하는 스퍼터링법으로 제작되는 AS, 또는 SAS로 형성한다. 기상성장법으로는 플라즈마CVD법이나 열CVD법을 이용할 수 있다.
플라즈마CVD법을 이용할 경우, AS는 반도체재료 가스인 SiH4 혹은 SiH4과 H2의 혼합 기체를 사용해서 형성한다. SiH4을 H2로 3배~1000배 희석해서 혼합 기체를 만들거나, Si2H6과 GeF4의 가스류량비 Si2H6 대 GeF4를 20~40 대 0.9로 희석하면, Si의 조성비가 80％ 이상인 SAS를 얻을 수 있다. 특히, 후자의 경우에는 하지와의 계면으로부터 결정성을 반도체층(508)에 갖게 할 수 있으므로 바람직하다.
지금까지의 공정에 있어서, 절연층(505)에서부터 반도체층(508)까지는 대기에 접촉해 시키지 않고 연속해서 형성하는 것이 가능하다. 즉, 대기성분이나 대기 중에 부유하는 오염 불순물원소에 오염되지 않고 각 적층 계면을 형성할 수 있으므로 TFT의 특성의 편차를 저감할 수 있다.
다음으로 반도체층(508) 위에서, 게이트 전극(503)과 마주 대하는 위치에, 조성물을 선택적으로 토출하여, 채널 보호막(509)을 형성한다(도 11a 참조). 채널 보호막(509)으로는, 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한 채널 보호막(509)은 벤조시클로부텐, 파리렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
반도체막(508) 위에, n형 반도체막(510)을 형성한다(도 11b). n형 반도체막(510)은 실란 가스와 포스핀 가스를 사용해서, AS 혹은 SAS로 형성할 수 있다.
다음으로 반도체층(510) 위에, 마스크(511)를 액적토출법으로 형성한다(도 11c 참조). 이 마스크(511)을 이용해서, n형 반도체층(510), 반도체층(508) 및, 절연층(505), 산화규소로 이루어지는 절연층(506), 질화규소로 이루어진 절연층(507)을 에칭하여, 반도체층(512)과 동일한 도전형을 가지는 반도체층(513)을 형성한다(도 11d 참조).
계속해서, 마스크(511)를 제거한 후, 게이트 배선층(502) 및, 소스 배선(515)이 형성되는 위치에 조성물을 토출하여, 층간 절연막(514)을 형성한다(도 11e 참조). 층간 절연막(514)으로는 에폭시수지, 아크릴수지, 페놀수지, 노보렉수지, 멜라민수지, 우레탄수지 등의 수지재료를 사용한다. 또한 층간 절연막(514)은 벤조시클로부텐, 파리렌, 플레어, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 더해서 적절히 조정한다.
다음으로 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 및 드레인 배선(515, 516)을 액적토출법으로 형성한다(도 12a 참조). 이 배선을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 포함하는 조성물을 사용할 수 있다. 또한 투광성을 가지는 인듐주석산화물(ITO), 산화규소로 된 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연, 질화티탄 등을 조합해도 된다.
계속해서, 소스 및 드레인 배선(515, 516)을 마스크로 사용해서, 채널 보호막(509) 위의 일도전형을 가지는 반도체막(513)을 에칭하여, 소스 및 드레인 영역을 형성하는 n형 반도체막(217, 218)을 형성한다(도 12b).
다음으로 채널 형성 영역의 보호를 목적으로 한 절연층인 보호층(519)을 형성한다(도 12c 참조). 바람직하게는 절연층(519)은 플라즈마CVD법이나 스퍼터링법을 이용한 질화규소막으로 형성한다. 이 막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 진입을 막기 위한 것으로, 치밀한 막인 것이 요구된다. 이러한 목적으로, 질화규소막을, 규소를 타겟으로 하고, 질소와 아르곤 등의 희가스 원소를 혼합시킨 스퍼터링 가스로 해서 RF 스퍼터링으로 형성하면, 막 내에 희가스 원소를 포함하는 것에 의해 치밀화가 촉진되게 되어 바람직하다.
계속해서, 기판의 반도체층, 및 게이트 배선(502), 소스 및 드레인 배선(515, 516) 위에만 절연층(520)을 액적토출법에 의해 선택적으로 형성한다(도 12d). 절연층(520)은 드레인 배선(516) 위에 있어서 후의 공정에서 형성되는 화소 전극(521)과 전기적으로 접속되는 부분과, 게이트 배선(502), 소스 배선(515) 위에 있어서 외부 배선(도시하지 않음)과 전기적으로 접속하는 부분에는 형성하지 않는다. 이 절연층(520)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄 등의 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이것들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤즈이미다졸 등의 내열성고분자, 또는 실록산계 재료를 출발 재료로서 형성된 규소, 산소, 수소로 된 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소상의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계 절연재료로 형성할 수 있다.
계속해서, 절연층(520)을 마스크로 해서 드라이 및 웨트 에칭 가공에 의해, 보호층(519)을 에칭해 개구부를 형성한다(도 12e 참조). 이때, 보호층(519) 아래에 있는 게이트 배선(502), 소스 및 드레인 배선(515, 516)과 화소 전극(501)의 소정의 장소가 노출된다.
이상의 공정에 의해, 기판(100) 위에 보텀 게이트형(역 스태거형이라고도 한다)의 TFT와 화소 전극이 접속된 액정표시장치용 TFT기판(500)이 완성된다(도 12e). 도 17a 에 동 구조에 의한 평면구조를 나타내고, A-B에 대응하는 종단면구조를 도 17b에, C-D에 대응하는 종단면구조를 도 17c에 나타내므로, 동시에 참조할 수 있다.
[실시예 1]
제1의 실시예, 제2의 실시예, 및 제3의 실시예, 제4의 실시예에 의해 제작되는 액정표시장치에 있어서, 반도체층을 SAS로 형성함으로써, 도 3에서 설명한 바와 같이, 주사선측 구동회로를 기판(100) 위에 형성할 수 있다.
도 22는 1cm2/V·sec 내지 15cm2/V·sec의 전계 효과 이동도를 얻을 수 있는 SAS를 사용한 n채널형 TFT로 구성하는 주사선측 구동회로의 블럭도를 나타낸다.
도 22에 있어서 1500으로 나타내는 블록은 1단계 만큼의 샘플링 펄스를 출력하는 펄스 출력 회로에 해당하고, 시프트 레지스터는 n개의 펄스 출력 회로로 구성된다. 1501은 버퍼 회로이며, 그 끝에 화소(1502)(도 3의 화소(102)에 해당한다)가 접속된다.
도 23은 펄스 출력 회로(1500)의 구체적인 구성을 나타낸 것으로, n채널형 TFT(601~613)로 회로가 구성되어 있다. 이때, SAS를 사용한 n채널형 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정할 수 있다. 예를 들면 채널길이를 8μm라고 하면, 채널 폭은 10~80μm의 범위로 설정할 수 있다.
또한 버퍼 회로(1501)의 구체적인 구성을 도 24에 나타낸다. 버퍼 회로도 마찬가지로 n채널형 TFT(620~635)로 구성되어 있다. 이때, SAS를 사용한 n채널형 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정할 수 있다. 예를 들면 채널길이를 10μm이라고 하면, 채널 폭은 10~1800μm의 범위로 설정하는 것이 된다.
이러한 회로를 실현하기 위해서는, TFT를 서로 배선에 의해 접속할 필요가 있고, 그 경우에 있어서의 배선의 구성 예를 도 18에 나타낸다. 도 18에서는, 제1의 실시예와 마찬가지로, 게이트 전극층(203), 게이트 절연층(질화규소로 이루어진 절연층(205), 산화규소로 이루어지는 절연층(206), 질화규소로 이루어진 절연층(207)의 3층의 적층체), SAS로 형성되는 반도체층(212), 채널 보호층을 형성하는 절연층(209), 소스 및 드레인을 형성하는 n형 반도체층(217, 218), 소스 및 드레인 배선(215, 216)이 형성된 상태를 보이고 있다. 이 경우, 기판(100) 위에는, 게이트 전극(203)과 같은 공정에서 접속 배선(232, 233, 234)을 형성해 둔다. 그리고, 접속 배선(232, 233, 234)이 노출하도록 게이트 절연층에 개구부를 형성한다. 소스 및 드레인 배선(215, 216) 및 그것과 같은 공정에서 형성하는 접속 배선(235)에 의해 적절히 TFT를 접속함으로써 여러 가지 회로를 실현할 수 있다.
[실시예 2]
도 28은 주사선측 입력단자부와 신호선측 입력단자부에 보호 다이오드를 설치한 일 태양에 대해서 도 28을 참조해서 설명한다. 도 28에 있어서 화소(102)에는 TFT(260)와 커패시터(265)가 설치되어 있다. 이 TFT는 제1의 실시예와 동일한 구성을 가진다. 도면 부호 1224는 화소 전극, 1204는 용량 배선을 나타낸다.
신호선측 입력단자부에는, 보호 다이오드(261, 262)가 설치된다. 이 보호 다이오드는, TFT(260)와 같은 공정에서 제작되고, 게이트와 드레인 혹은 소스 중 한쪽과 접속함으로써 다이오드로서 동작한다. 도 28에 나타내는 평면도의 등가회로도를 도 29에 나타낸다.
보호 다이오드(261)는 게이트 전극층(250), 반도체층(251), 채널 보호용 절연층(252), 배선(249, 253)으로 이루어진다. 보호 다이오드(262)도 같은 구조다. 이 보호 다이오드와 접속하는 공통 전위선(254, 255)은 게이트 전극과 같은 층에 형성되어 있다. 따라서, 배선(253)과 전기적으로 접속하기 위해서는, 게이트 절연층에 컨택트 홀을 형성할 필요가 있다.
게이트 절연층에서의 컨택트 홀은, 액적토출법에 의해 마스크를 형성하고, 에칭 가공하여 형성할 수 있다. 이 경우, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능해서, 기판의 전체 면에 마스크층을 형성할 필요가 없다.
보호 다이오드(261, 262)는 TFT(260)에 있어서의 소스 및 드레인 배선(215, 216)과 같은 층에 형성되고, 거기에 접속하고 있는 배선(249)과 소스 또는 드레인측이 접속하는 구조로 되어 있다.
주사 신호선측의 입력단자부도 보호 다이오드(263, 264) 및 배선(256)과 같은 구성이다. 이렇게 본 발명에 따르면, 입력 단계에 설정되는 보호 다이오드를 동시에 형성할 수 있다. 보호 다이오드를 삽입하는 위치는, 본 실시예에만 한정되지 않고, 도 3에서 설명한 바와 같이, 구동회로와 화소 사이에 설치할 수도 있다.
[실시예 3]
다음으로 제1의 실시예, 제2의 실시예, 제3의 실시예, 제4의 실시예에 의해 제작되는 액정표시장치에 구동용 드라이버 회로를 설치하는 태양에 대해서, 도 19 ~ 도 21을 참조해서 설명한다.
우선, COG방식을 채용한 표시장치에 대해서, 도 19a 및 19b를 이용하여 설명한다. 기판(1001) 위에는, 문자나 화상 등의 정보를 표시하는 화소부(1002), 주사선 구동회로(1003, 1004)가 설치된다. 복수의 구동회로가 설치된 기판(1005, 1008)은, 사각형 모양으로 분리된다. 분리된 구동회로(이하 드라이버IC로 표기)는 기판(1001) 위에 부착된다. 도 19a는 복수의 드라이버IC(1007), 상기 드라이버IC(1007) 끝에 테이프(1006)를 설치하는 형태를 나타낸다. 도 19b는 드라이버IC(1010), 상기 드라이버IC(1010) 끝에 테이프(1009)를 설치하는 형태를 나타낸다.
다음으로 TAB방식을 채용한 표시장치에 대해서, 도 20a 및 20b를 이용하여 설명한다. 기판(1001) 위에는, 화소부(1002), 주사선 구동회로(1003, 1004)가 설치된다. 도 20a는 기판(1001) 위에 복수의 테이프(1006)를 붙이고, 상기 테이프(1006)에 드라이버IC(1007)를 설치하는 형태를 나타낸다. 도 20b는 기판(1001) 위에 테이프(1009)를 붙이고, 상기 테이프(1009)에 드라이버IC(1010)를 설치하는 형태를 나타낸다. 후자를 채용할 경우에는, 강도의 문제로, 드라이버IC(1010)를 고정하는 금속편 등을 함께 설치할 수 있다.
이러한 액정표시장치에 설치되는 드라이버IC는 생산성을 향상시키는 관점에서, 한 변이 300mm에서부터 1000mm 이상의 사각형 기판(1005, 1008) 위에 복수 개 형성할 수 있다.
기판(1005, 1008) 위에 구동회로부와 입출력 단자를 하나의 유닛으로 하는 회로 패턴을 복수 개 형성하고, 마지막으로 분할해서 추출하면 된다. 드라이버IC의 긴 변의 길이는, 화소부의 한 변의 길이나 화소 피치를 고려하여, 도 19a, 도20a에 나타낸 바와 같이 긴 변이 15~80mm, 짧은 변이 1~6mm인 사각형 모양으로 형성할 수 있다. 도 19b, 도 20b에 나타낸 바와 같이 화소영역(1002)의 한 변, 또는 화소부(1002)의 한 변과 각 구동회로(1003, 1004)의 한 변을 더한 길이로 드라이버IC를 형성해도 된다.
드라이버IC의 IC칩에 대한 우위는 긴 변의 길이에 있다. 긴 변이 15~80mm로 설정된 드라이버IC를 사용하면, 화소부(1002)에 대응해서 설치하는 데 필요한 수가 IC칩을 사용할 경우보다도 적다. 따라서 제조상의 수율을 향상시킬 수 있다. 유리 기판 위에 드라이버IC를 형성하면, 모체로서 사용하는 기판의 형상에 한정되지 않으므로 생산성을 손상시키지 않는다. 이것은, 원형 실리콘 웨이퍼로부터 IC칩을 추출할 경우와 비교하면, 큰 우위점이다.
도 19a 및 19b, 도 20a 및 20b에 있어서, 화소영역(1002)의 외측 영역에는, 구동회로가 설치된 드라이버IC(1007 또는 1010)가 설치된다. 이들 드라이버IC(1007, 1010)는, 신호선측 구동회로다. RGB 풀 컬러에 대응한 화소영역을 형성하기 위해서는, XGA클래스에서는 신호선의 개수가 3072개 필요하며, UXGA클래스에서는 4800개가 필요하다. 이러한 개수로 형성된 신호선은 화소영역(1002)의 단부에서 수 블록으로 분할해서 인출선을 형성하고, 드라이버IC(10O7~1009)의 출력 단자의 피치에 맞춰서 모인다.
드라이버IC는 기판 위에 형성된 결정질 반도체로 형성되는 것이 바람직하다. 상기 결정질 반도체는 연속 발광의 레이저 광을 조사함으로써 형성되는 것이 바람직하다. 따라서, 그 레이저 광을 발생시키는 발진기로는, 연속 발광의 고체레이저 또는 기체레이저를 사용한다. 연속 발광의 레이저를 사용하면, 결정 결함이 적다. 따라서 입경이 큰 다결정 반도체막을 사용하여, 트랜지스터를 제조할 수 있게 된다. 또 이동도나 응답 속도가 양호하기 때문에 고속구동이 가능하고, 종래보다도 소자의 동작 주파수를 향상시킬 수 있어, 특성 편차가 적으므로 높은 신뢰성을 얻을 수 있다. 이때 동작 주파수의 향상을 목적으로, 트랜지스터의 채널길이 방향과 레이저 광의 주사 방향을 일치시키는 것이 바람직하다. 이는 연속 발광 레이저에 의한 레이저 결정화 공정에서, 트랜지스터의 채널길이 방향과 레이저 광의 기판에 대한 주사 방향이 대략 평행(바람직하게는 -30° ~ 30°)일 때에, 가장 높은 이동도가 얻어지기 때문이다. 채널길이방향은 채널 형성 영역에 있어서, 전류가 흐르는 방향, 환언하면 전하가 이동하는 방향과 일치한다. 이렇게 제작한 트랜지스터는, 결정립이 채널 방향으로 연장하는 다결정 반도체층으로 구성되는 활성층을 가지고, 이것은 결정립 경계가 대략 채널 방향을 따라 형성되어 있다는 것을 의미한다.
레이저 결정화를 행하기 위해서는, 레이저 광의 대폭적인 압축을 행하는 것이 바람직하고, 그 빔 스폿의 폭은, 드라이버IC의 짧은 변과 같은 1~3mm 정도로 하는 것이 바람직하다. 또한 피조사체에 대하여, 충분하고 효율적인 에너지 밀도를 확보하기 위해서, 레이저 광의 조사 영역은 선형인 것이 바람직하다. 그러나 여기에서의 선형은 엄밀한 의미로 선을 의미하지 않고, 어스펙트비가 큰 장방형 또는 장타원형을 의미한다. 예를 들면 어스펙트비가 2 이상(바람직하게는 10~10000)인 장방형 또는 장타원형을 가리킨다. 따라서, 레이저 광의 빔 스폿의 폭을 드라이버IC의 짧은 변과 같은 길이로 함으로써 생산성을 향상시킬 수 있다.
도 19a, 19b, 도 20a, 20b에서, 주사선 구동회로는 화소부와 함께 일체로 형성되고, 신호선 구동회로로서 드라이버IC를 설치한 형태를 나타냈다. 그러나 본 발명은 이 형태에 한정되지 않고, 주사선 구동회로 및 신호선 구동회로 모두로서, 드라이버IC를 설치해도 된다. 그 경우에는, 주사선측과 신호선측에서 사용하는 드라이브IC의 사양을 다른 것으로 하는 것이 바람직하다.
화소영역(1002)에서는, 신호선과 주사선이 교차해서 매트릭스를 형성하고, 각 교차부에 대응해서 트랜지스터가 배치된다. 본 발명의 일 태양에 따르면, 화소영역(1002)에 배치되는 트랜지스터로서, 아모포스 반도체 또는 세미 아모포스 반도체로 채널부를 형성한 TFT를 사용하는 것을 특징으로 한다. 아모포스 반도체는, 플라즈마CVD법이나 스퍼터링법 등에 의해 형성한다. 세미 아모포스 반도체는, 플라즈마CVD법에 의해 300℃ 이하의 온도에서 형성할 수 있다. 예를 들면 외형 치수 550×650mm의 무알칼리 유리 기판이어도, 트랜지스터를 형성하는데 필요한 막 두께를 단시간에 형성한다는 특징이 있다. 이러한 제조 기술의 특징은, 대화면의 액정표시장치를 제작하는 데에 유효하다. 또한 세미 아모포스TFT로 채널 형성 영역을 형성함으로써 1 내지 15cm2/V·sec의 전계 효과 이동도를 얻을 수 있다. 그 TFT를 화소의 스위칭용 소자나, 주사선측 구동회로를 구성하는 소자로 사용할 수 있다. 따라서 시스템 온 패널을 실현한 액정표시장치를 제작할 수 있다.
도 19a 내지 도 20b에서는, 제3의 실시예에 따라, 반도체층을 SAS로 형성한 TFT를 사용함으로써, 주사선측 구동회로도 기판 위에 일체로 형성하는 것을 보이고 있다. 반도체층을 AS로 형성한 TFT를 사용할 경우에는, 주사선측 구동회로 및 신호선측 구동회로 모두로서 드라이버IC를 설치해도 된다.
그 경우에는, 주사선측과 신호선측에서 사용하는 드라이버IC의 사양을 다른 것으로 하는 것이 바람직하다. 예를 들면 주사선측의 드라이버IC를 구성하는 트랜지스터에는 30V 정도의 내압이 요구되지만, 구동주파수는 100kHz 이하이며, 비교적 고속 동작이 요구되지 않는다. 따라서, 주사선측의 드라이버를 구성하는 트랜지스터의 채널길이(L)는 충분히 크게 설정하는 것이 바람직하다. 한편, 신호선측의 드라이버IC의 트랜지스터에는, 12V 정도의 내압이 있으면 충분하지만, 구동주파수는 3V에서 65MHz 정도이며, 고속동작이 요구된다. 그 때문에 드라이버를 구성하는 트랜지스터의 채널길이 등은 미크론 룰로 설정하는 것이 적합하다.
도 21a 및 21b는 드라이버IC를 COG에 의해 설치하는 구성을 나타내고, 도 2에 나타내는 액정표시장치인 경우에 해당하는 경우를 보이고 있다. 도 21a는 TFT기판(200)에, 드라이버IC(106)를 이방성 도전재를 사용해서 설치한 구조를 나타낸다. TFT 기판(200) 위에는 화소영역(101), 신호선측 입력단자(104)(주사선측 입력단자(103)라도 같다)를 가지고 있다. 대향기판(229)은 실링재(226)로 TFT기판(200)에 접착되어 있다. 그 기판 사이에 액정층(230)이 형성되어 있다.
신호선측 입력단자(104)에는, FPC(812)가 이방성 도전재로 접착되어 있다. 이방성 도전재는 수지(815)와 표면에 Au 등이 도금된 수십~수백μm 지름의 도전성 입자(814)로 이루어져 있다. 도전성 입자(814)에 의해 신호선측 입력단자(104)와 FPC(812)에 형성된 배선(813)이 전기적으로 접속된다. 드라이버IC(106)도, 이방성 도전재로 TFT기판(200)에 접착된다. 수지(811) 속에 혼입된 도전성 입자(810)에 의해, 드라이버IC(106)에 설치된 입출력 단자(809)와 신호선측 입력단자(104)가 전기적으로 접속된다.
도 21b에 나타낸 바와 같이 TFT기판(200)에 드라이버IC(106)를 접착재(816) 고정하고, Au 와이어(817)에 의해 드라이버IC의 입출력 단자(809)와 신호선측 입력단자(104)를 접속할 수 있다. 그리고 밀봉 수지(818)로 밀봉한다. 드라이버IC의 설치 방법은, 특별히 한정되지 않고, 공지의 COG방법이나 와이어 본딩 방법, 또는 TAB 방법을 이용할 수 있다.
드라이버IC는 대향기판과 같은 두께로 한다. 따라서 양자 간의 높이는 거의 같아지고, 표시장치 전체로서의 초박형화에 기여한다. 또한 각각의 기판을 같은 재질로 제작함으로써, 이 액정표시장치에 온도변화가 생겨도 열응력이 발생하는 않아, TFT로 제작된 회로의 특성을 손상시키지 않는다. 그 밖에도, 본 실시예에 나타낸 바와 같이 IC칩보다 긴 드라이버IC로 구동회로를 설치함으로써, 하나의 화소영역에 설치되는 드라이버IC의 개수를 절감할 수 있다.
이상과 같이 하여, 액정표시장치에 구동회로를 설치할 수 있다.
[실시예 4]
실시예 1 내지 4에 따라 제작되는 액정표시장치에 의해, 액정 텔레비전 수상기를 완성할 수 있다. 도 25는 액정 텔레비전 수상기의 주요한 구성을 나타내는 블럭도다. 도 1에서 나타내는 바와 같은 구성으로, 화소부(401)만을 형성함으로써 주사선측 구동회로(403)와 신호선측 구동회로(402)가 TAB방식에 의해 설치될 경우가 있다. 도 2에 나타낸 바와 같은 구성으로, 화소부(401)와 그 주변에 주사선측 구동회로(403)와 신호선측 구동회로(402)가 COG방식으로 설치될 경우가 있다. 도 3에 나타낸 바와 같이, SAS로 TFT를 형성하고, 화소 영역(401)과 주사선측 구동회로(403)를 기판 위에 일체로 형성하고 신호선측 구동회로(402)를 별도 드라이버IC로서 설치할 경우 등이 있다. 그러나 어떤 형태로 해도 된다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(404)와, 튜너에서 수신한 신호 중 영상신호를 증폭하는 영상신호 증폭회로(405)와, 거기에서 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색 신호로 변환하는 영상신호 처리회로(406)와, 그 영상신호를 드라이버IC의 입력 사양으로 변환하기 위한 컨트롤 회로(407) 등으로 되어있다. 컨트롤 회로(407)는 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동할 경우에는, 신호선측에 신호 분할 회로(408)를 설치하고, 입력 디지털 신호를 m개로 분할해서 공급하는 구성으로 할 수 있다.
튜너(404)에서 수신한 신호에서, 음성신호는 음성신호 증폭회로(409)에 전달되고, 그 출력은 음성신호 처리회로(410)를 거쳐서 스피커(413)에 공급된다. 제어회로(411)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(412)로부터 받고, 튜너(404)나 음성신호 처리회로(410)에 신호를 송출한다.
도 26은 액정표시 모듈의 일례다. TFT기판(200)과 대향기판(229)이 실링재(226)에 의해 고정되고, 그 사이에 화소부(101)와 액정층(230)이 설정되어 표시 영역을 형성하고 있다. 착색층(270)은 컬러 표시를 행할 경우에 필요하다. RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층(270)이 각 화소에 대응해서 설치되어 있다. TFT기판(200)과 대향기판(229)의 외측에는 편광판(271, 267)이 설치되어 있다. 광원은 냉음극관(258)과 도광판(259)으로 구성되며, 회로기판(257)은 플렉시블 인쇄기판(273)에 의해 TFT기판(200)과 접속되며, 컨트롤 회로나 전원회로 등의 외부회로가 삽입되어 있다.
도 27은 액정표시 모듈을 케이스(2301)에 삽입하여 텔레비전 수상기를 완성한 상태를 보이고 있다. 액정표시 모듈에 의해 표시 화면(2303)이 형성되며, 기타 부속 설비로서 스피커(2304), 조작 스위치(2305) 등이 구비되어 있다. 이와 같이 본 발명에 의해 텔레비전 수상기를 완성할 수 있다.
100 기판 101 화소부
102 화소 103 주사선측 입력단자
104 신호선측 입력단자 105 드라이버IC
106 드라이버IC 107 주사선측 구동회로
108 보호 다이오드 200 TFT기판
201 밀착성 향상층 202 게이트 배선층
203 게이트 전극 204 절연층
205 절연층 206 절연층
207 절연층 208 반도체막
209 채널 보호막 210 반도체막
211 마스크 212 반도체막
213 반도체막 214 층간 절연막
215 소스 배선 216 드레인 배선
217 반도체막 218 반도체막
219 보호층 220 절연층
221 화소 전극층 222 절연층
223 실링재 224 절연층
225 도전층 226 실링재
229 대향기판 230 액정층
231 단자 232 접속 배선
233 접속 배선 234 접속 배선
235 접속 배선 249 배선
250 게이트 전극 251 반도체막
252 절연층 253 배선층
254 공통 전위선 255 배선
256 신호 배선층 257 회로기판
258 냉음극관 259 도광판
260 TFT 261 보호 다이오드
262 보호 다이오드 265 커패시터
270 착색층 271 편광판
272 편광판 273 플렉시블 인쇄기판
300 TFT기판 301 반도체막
302 마스크 303 반도체막
304 반도체막 305 층간막
306 소스 배선 307 드레인 배선
308 반도체막 309 반도체막
310 반도체막 401 화소 영역
402 신호선층 구동회로 403 주사선측 구동회로
404 튜너 405 영상신호 증폭회로
406 영상신호 처리회로 407 컨트롤 회로
408 신호 분할 회로 409 음성신호 증폭회로
410 음성신호 처리회로 411 제어회로
412 입력부 413 스피커
500 TFT기판 501 화소 전극층
502 게이트 배선층 503 게이트 전극
504 절연층 505 절연층
506 절연층 507 절연층
508 반도체층 509 배널 보호막
510 반도체막 511 마스크
512 반도체막 513 반도체막
514 층간 절연막 515 소스 배선
516 드레인 배선 517 반도체막
518 반도체막 519 절연층
520 절연층 601 TFT
602 TFT 603 TFT
604 TFT 605 TFT
606 TFT 607 TFT
608 TFT 609 TFT
610 TFT 611 TFT
612 TFT 613 TFT
620 TFT 621 TFT
622 TFT 623 TFT
624 TFT 625 TFT
626 TFT 627 TFT
630 TFT 631 TFT
632 TFT 633 TFT
634 TFT 635 TFT
700 TFT기판 701 절연층
702 화소 전극층 809 입출력 단자
810 도전성 입자 811 수지
812 FPC 813 배선
814 도전성 입자 815 수지
816 접착재 817 Au 와이어
818 밀봉 수지 1001 기판
1002 화소 영역 1003 구동회로
1004 구동회로 1005 기판
1006 테이프 1007 드라이버IC
1008 기판 1009 테이프
1010 드라이버IC 1204 용량 배선
1224 화소 전극 1400 기판
1403 액적토출수단 1404 촬영수단
1405 헤드 1407 제어수단
1408 기억매체 1409 화상처리수단
1410 컴퓨터 1411 마커
1500 펄스 출력 회로 1501 버퍼 회로
1502 화소 2301 케이스
2303 표시 화면 2304 스피커
2305 조작 스위치

Claims (8)

  1. 기판 위에 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 게이트 전극 및 상기 기판 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와,
    상기 제 1 마스크층을 사용하여 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와,
    소스 배선 및 드레인 배선을 액적토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와,
    상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와,
    패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와,
    상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와,
    상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
  2. 기판 위에 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 게이트 전극 및 상기 기판 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와,
    상기 제 1 마스크층을 사용하여 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와,
    소스 배선 및 드레인 배선을 액적토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와,
    상기 소스 배선 및 상기 드레인 배선을 마스크로 사용하여 상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와,
    패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와,
    상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 절연층을 마스크로 사용해서 상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와,
    상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
  3. 기판 위에 접촉하는 금속재료 및 산화금속 재료 중 하나를 포함하는 밀착성 향상층을 형성하는 단계와,
    상기 밀착성 향상층 위에 접촉하는 게이트 전극을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 게이트 전극과 겹치지 않는 상기 밀착성 향상층을 절연화하는 단계와,
    상기 게이트 전극 및 상기 밀착성 향상층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 위의 상기 게이트 전극과 겹치는 영역에, 채널 보호층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 제 1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제 2 반도체층을 형성하는 단계와,
    상기 제 2 반도체층 위에 제 1 마스크층을 선택적으로 형성하는 단계와,
    상기 제 1 마스크층을 사용하여, 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층을 에칭하는 단계와,
    소스 배선 및 드레인 배선을 액적 토출법에 의해 선택적으로 형성하는 단계로서, 상기 소스 배선 및 상기 드레인 배선을 각각 상기 제 1 반도체층, 상기 제 2 반도체층 및 상기 게이트 절연층과 접촉하도록 형성하는 단계와,
    상기 채널 보호층 위의 상기 제 2 반도체층을 에칭하는 단계와,
    패시베이션막을 상기 기판의 전체면 위에 형성하는 단계와,
    상기 패시베이션막 위에 절연층을 액적토출법에 의해 선택적으로 형성하는 단계와,
    상기 드레인 배선 위의 상기 패시베이션막을 에칭하는 단계와,
    상기 절연층 위에 투명 도전막을 상기 드레인 배선과 접속하도록 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 절연층을 형성하는 단계와 상기 제 1 반도체층을 형성하는 단계를, 대기에 노출하지 않고 연속적으로 수행하는 것을 특징으로 하는 표시장치의 제조방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 절연층을, 질화규소막, 산화규소막, 질화규소막이 차례로 형성된 적층으로 형성하는 것을 특징으로 하는 표시장치의 제조방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 반도체층, 상기 제 1 반도체층 및 상기 게이트 절연층은 상기 제 1 마스크층을 사용하여 에칭함으로써, 상기 제 1 반도체층의 단부가 상기 게이트 절연층의 단부로부터 돌출하지 않도록 설치되는 것을 특징으로 하는 표시장치의 제조방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표시장치는 액정표시장치인 것을 특징으로 하는 표시장치의 제조방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층의 재료는 비정질 반도체, 다결정 반도체 및 미결정 실리콘 반도체로부터 선택되는 것을 특징으로 하는 표시장치의 제조방법.
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