Nothing Special   »   [go: up one dir, main page]

WO2004070819A1 - 表示装置の製造方法 - Google Patents

表示装置の製造方法 Download PDF

Info

Publication number
WO2004070819A1
WO2004070819A1 PCT/JP2004/000895 JP2004000895W WO2004070819A1 WO 2004070819 A1 WO2004070819 A1 WO 2004070819A1 JP 2004000895 W JP2004000895 W JP 2004000895W WO 2004070819 A1 WO2004070819 A1 WO 2004070819A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
forming
wiring
locally
plasma processing
Prior art date
Application number
PCT/JP2004/000895
Other languages
English (en)
French (fr)
Inventor
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Laboratory Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co., Ltd. filed Critical Semiconductor Energy Laboratory Co., Ltd.
Priority to EP04706798.8A priority Critical patent/EP1592052A4/en
Priority to JP2004564056A priority patent/JP4907088B2/ja
Publication of WO2004070819A1 publication Critical patent/WO2004070819A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H10K71/611—Forming conductive regions or layers, e.g. electrodes using printing deposition, e.g. ink jet printing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/236—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers using printing techniques, e.g. applying the etch liquid using an ink jet printer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition

Definitions

  • the area where TFT is formed is very small, and most of the formed film is removed by etching. That is, most of the formed film is removed as useless.
  • the resist material is applied to the entire surface of the substrate by spin coating, most of the dropped resist material is scattered from the processing substrate to the periphery, which is wasteful. Such wasted materials are a factor that hinders the reduction of raw material costs.
  • Another method for manufacturing a display device is a method for manufacturing a display device, comprising: forming a conductive film locally formed under atmospheric pressure or a pressure close to atmospheric pressure by using a plasma processing means having an electrode for plasma generation; Etching is performed using a mask such as that described above, and processing is performed to obtain a finer shape.
  • the object to be treated 102 is carried into the casing 101 from the carry-in port 104, and is carried out from the carry-out port 105 after the treatment.
  • treatment object 1 0 2 is mounted on a carrier table 1 0 3, the transport platform 1 0 3 entrance and unloading port rail 1 1 connects the 0 a, the upper ⁇ 1 O b Moving.
  • the HMDS film 16 1 b and the resist film 162 b are the same as the HMDS film 161 c to 16 1 3 ⁇ 4 'and the resist film 162 c as shown in Fig. 5 (A). It can also be formed on top.
  • a heat treatment may be performed, and the resist film may be used as it is as a resist mask.
  • the shape of the resist film becomes the shape of the resist mask. Therefore, the amount of the resist material used can be significantly reduced, and the steps relating to photolithography can be omitted.
  • it is desired to form a resist mask having a finer shape than the resist mask it is possible to perform exposure using a heat mask and development processing before heating the resist film. Good. Even in this case, the amount of the resist material used is greatly reduced.
  • the workpiece 13 arranged in the cassette chamber 16 is transferred to the plasma processing chamber 18 by the transfer mechanism (mouth pot arm) 20.
  • the plasma processing chamber 18 adjacent to the transfer chamber 17 has an air flow control means 10, a cylindrical plasma processing means ⁇ 2 having electrodes for generating plasma, and a rail 1 for moving the plasma processing means 12. 4a, 14b, moving means etc. to move the workpiece 13
  • the exhaust gas is introduced into the exhaust means 30 through a filter 33 and a valve 28 for removing dust mixed in the gas.
  • the exhaust gas introduced into the exhaust means 30 may be purified, and the gas remaining unreacted may be reused as a process gas.
  • the plasma processing means 12 can alternately scan in the row direction and the column direction. For example, by scanning the plasma processing means 12 alternately in the column direction and the row direction (FIG. 1 (A)), and controlling the timing of discharging the reactive gas, as shown in FIG. It is possible to provide a plurality of processing regions 251 a to 251 e having an elongated shape on the processing object 250. Further, as shown in FIG. 1 (C), the processing regions 261 b and 261 c having a long shape in the row direction and the processing regions 261 a and 261 d to 261 having a long shape in the column direction on the workpiece 260. f etc. can also be provided.
  • the scanning of the zoom processing means 752 is not limited to the above-described one that proceeds in only one direction, and may be performed in the forward, backward, left, and right directions.
  • the reaction gas is discharged only from specific reaction gas discharge ports 39a and 39b among the plurality of reaction gas discharge ports of the plasma processing means 762.
  • the processing areas 761b and 761c which have elongated shapes in the direction parallel to the scanning direction, are elongated in the direction perpendicular to the scanning direction. Can be simultaneously provided on the same processing object 760 as the processing areas 761a, 761d to 761f having the following.
  • a plurality of resist films 51a to 51c are formed on the film 50 formed on the substrate by the method described in the first embodiment (FIG. 8A).
  • the film 50 is an insulating film such as a silicon nitride film or a silicon oxide film.
  • a plurality of gate wirings 58a to 58f made of a conductive film and a TFT or the like connected thereto.
  • the formation of the semiconductor film 303 besides forming the film over the entire substrate as described above, using the plasma processing apparatus as described in Embodiment 2, using the plasma processing apparatus shown in Embodiment 2 or at or near atmospheric pressure.
  • a technique of locally forming a TFT under a pressure at a portion where the TFT needs to be formed may be used.
  • the N-type semiconductor film 305 is etched using the plurality of conductive films 306a and 306b separated into islands as a mask (FIG. 0 (B), FIG. 13 (A)).
  • a source wiring 308 and a wiring 309 each formed by laminating the N-type semiconductor film 305 and the conductive film 306a or 306b are formed.
  • the external input / output terminal group 103 is formed of the same conductive film as the connection wiring group.
  • the flexible printed wiring board 1005 has copper wiring formed on an organic resin film such as polyimide, and is connected to the external input / output terminal group 103 with an anisotropic conductive adhesive.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Crystal (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本発明は、局所的にレジスト膜を形成する手段と、大気圧若しくは大気圧近傍の圧力下におけるプラズマ処理により局所的に成膜、エッチング、若しくはアッシングする手段を用いて、表示装置製造の低コスト化を実現する表示装置の作製方法について提案する。本発明の表示装置の製造方法は、大気圧若しくは大気圧近傍の圧力下で、局所的に導電膜を形成し、配線を形成する工程を有することを特徴としている。　ここで、配線とは、アクティブマトリクス型の表示装置の画素部においてゲート配線やソース配線として機能する配線の他、外部入力端子から画素部へ信号を送るための接続配線や、薄膜トランジスタ（ＴＦＴ）と画素電極とを接続するための配線など、全ての配線を含む。

Description

明細書
表示装置の製造方法
技術分野
本発明は、 表示装置の製造方法に関し、 特に表示装置を駆動するための卜ラ ンジス夕の製造方法を工夫した表示装置の製造方法に関する。
背景技術
液晶表示装置やエレク卜ロルミネセンス表示装置など、 表示装置の大型化が 進んでいる。 しかしながら、 表示装置の大型化に伴い、 歩留まリが悪くなリ、 製造コストが嵩むといった問題が生じる。
従来から表示装置を駆動するために用いられている T F Tアレイ基板 （T F τ：薄膜トランジスタ) は、 基板全面に膜を成膜した後、 フォ卜リソグラフィ によりレジス卜マスクを形成し、当該マスクを用いて、前記成膜した膜のうち、 不要な部分をエッチングして除去するといつた工程を繰リ返し行うことによリ 製造されている （例えば、 特許文献 1参照）。
しかしながら、 T F Tアレイ基板上において、 T F Tが形成される領域はご く僅かであり、 成膜した膜の殆どがエッチングにより除去される。 つまり、 成 膜した膜の殆どが無駄なものとして除去されている。 さらに、 フォトリソグラ フィにおいては、 スピンコート法にょリレジス卜材料を基板全面に塗布するた め、 滴下したレジス卜材料の殆どが処理基板上から周辺に飛散してしまい、 無 駄になっている。 このような 無駄な材料は原材料費の低減を妨げる要因とな つている。
さらに、 大型の表示装置を製造するために必要な大型の製造装置では、 処理 室の容量増大に伴い、例えば、ょリ大きな排気量の真空装置が必要になるなど、 設備費の増加を招く。 また、 所定の真空度に至るまでの時間も増加し、 工程時 間が増加する。
このため、 原材料費や設備費、 工程時間、 工程数を少しでも低減し、 製造コ ス卜を低くできる表示装置の製造方法の開発が求められている。
特許文献 1 ：特開平 6— 2 0 2〗 5 3号公報 発明の開示
(発明が解決しょうとする課題）
上記のような問題に鑑み、 本発明では、 局所的にレジス卜膜を形成する手段 と、 大気圧若しくは大気圧近傍の圧力下におけるプラズマ処理により局所的に 成膜、 エッチング、 若しくはアツシングする手段を用いて、 表示装置製造の低 コスト化を実現する表示装置の作製方法について提案することを課題とする。 (課題を解決するための手段）
本発明の表示装置の製造方法は、 大気圧若しくは大気圧近傍の圧力下で、 局 所的に導電膜を形成し、 配線を形成する工程を有することを特徴としている。 なお、 大気圧若しくは大気圧近傍の圧力下での、 局所的な導電膜の形成は、 プラズマ発生用の電極を有するプラズマ処理手段を用いて行えばよい。
ここで、 配線とは、 アクティブマトリクス型の表示装置の画秦部においてゲ 一卜配線やソース配線として機能する配線の他、 外部入力端子から画素部へ信 号を送るための接続配線や、 薄膜トランジスタ （T F T ) と画素電極とを接続 するための配線など、 全ての配線を含む。 また、 前記プラズマ処理手段は、 大気圧若しくは大気圧近傍下 （5〜8 0 0 t o r r ) において、 プラズマを発生できるものであり、 少なくとも一組のプ ラズマ発生用の電極を有するものである。
なお、 本発明においては、 導電膜の形成のみならず、 レジス卜膜や、 絶縁膜 等も局所的に形成して構わない。 また、 膜形成以外に、 膜のエッチングやアツ シング (灰化) 等も局所的に行って構わない。
また、 本発明の他の表示装置の製造方法は、 プラズマ発生用の電極を有する プラズマ処理手段を用いて大気圧若しくは大気圧近傍の圧力下で局所的に形成 された導電膜を、 レジス卜マスク等のマスクを用いてエッチングし、 さらに細 密な形状になるように加工することを特徴としている。
なお、 レジス卜マスクを形成する際、 レジス卜膜は、 複数の液滴噴出口が配 列された液滴噴出手段若しくは複数の液吐出口が配列された液吐出手段等を用 いて局所的に形成してもよい。 また、 このようにして局所的に形成したレジス 卜膜は、 そのままの形状でレジストマスクとして用いてもよいし、 又はフォト リソグラフィ等によってさらに細密な形状に加工した後レジス卜マスクとして 用いてもよい。 このように、 局所的にレジス卜膜を形成することによって、 ス ビンコ一卜法を用いてレジス卜膜を形成するよリもレジス卜の使用量を飛躍的 に低減することができる。
また、 エッチングは、 プラズマ発生用の電極を有するプラズマ処理手段を用 いて、 大気圧若しくは大気圧近傍の圧力下で、 局所的に反応ガスを被処理物に 吹き付けることによって行っても構わない。 このように、 大気圧若しくは大気 圧近傍の圧力下で、 エッチング処理を行うことによって、 エッチング処理室内 を真空状態するためにかかる時間や真空系の設備等が簡略になる。 また、 局所 的に反応ガスを吹き付けることによって、 エッチング工程にかかる反応ガスの 使用量を低減することができる。
さらに、 エッチング後不要になったレジストマスクは、 プラズマ発生用の電 極を有するプラズマ処理手段を用いて、大気圧若しくは大気圧近傍の圧力下で、 局所的に反応ガスを被処理物に吹き付けることによつて除去しても構わない。 別の発明は、 プラズマ発生用の電極を有するプラズマ処理手段を用いて、 大 気圧若しくは大気圧近傍の圧力下で、 薄膜卜ランジス夕を覆う絶縁膜の表面に 局所的に反応ガスを吹き付けて前記絶縁膜の一部をエッチングし、 前記絶縁膜 を貫通するコンタク卜ホールを形成することを特徴とする表示装置の製造方法 である。
また、 プラズマ処理手段は、 大気圧若しくは大気圧近傍下 （5〜8 0 0 t o r r ) において、 プラズマを発生できるものであリ、 少なくとも一のプラズマ 発生用の電極を有するものである。
なお、 絶縁膜のエッチングの際は、 レジス卜マスクを用いてエッチングして も構わない。 これによリ、 ょリ細密な形状のコンタクトホールを形成すること ができる。 また、 当該レジス卜マスクを形成する際、 上記のように、 レジス卜 膜は、 複数の液滴噴出口が配列された液滴噴出手段若しくは複数の液吐出口が 配列された液吐出手段等を用いて局所的に形成してもよい。 また、 このように して局所的に形成したレジス卜膜は、 そのままの形状でレジス卜マスクとして 用いてもよいし、 又はフォトリソグラフィ等によってさらに細密な形状に加工 した後レジス卜マスクとして用いてもよい。 さらに、 エッチング後不要になったレジス卜マスクは、 上記のように、 ブラ ズマ発生用の電極を有するプラズマ処理手段を用いて、 大気圧若しくは大気圧 近傍の圧力下で、 局所的に反応ガスを被処理物に吹き付けることによって除去 しても構わない。
(発明の効果）
本発明により、 製造工程において使用する原材料の使用量および真空処理ェ 程を低減し、 製造コス卜を低く押さえた表示装置の製造が可能となる。 またこ れらの表示装置を搭載した電子機器においては低価格化を実現できる。 図面の簡単な説明
図 1 (A) 〜 （C) は、 本発明におけるプラズマ処理について説明する図で ある。
図 2 (A) 、 (B) は、 本発明におけるレジス卜膜形成方法について説明す る図である。
図 3は、 本発明におけるレジス卜膜形成方法について説明する図である。 図 4 (A) 〜 （C) は、 本発明におけるレジスト膜形成方法について説明す る図である。
図 5 (A) (B) は、 本発明におけるレジス卜膜形成方法について説明す る函である。
図 6 (A) 、 (B) は、 本発明に用いているプラズマ処理装置について説明 する図である。
図 7 (A) 〜 （E) は、 本発明に用いているプラズマ処理装置について説明 する図である。
図 8 (A) 〜 （C) は、 本発明に用いているコンタクトホール形成方法につ いて説明する図である。
図 9 (A) ~ (E) は、 本発明の表示装置の作製方法について説明する図で
»る。
図 1 0 (A) 〜 （F) は、 本発明の表示装置の作製方法について説明する図 である。
図 1 1 (A) 〜 （C) は、 本発明の表示装置の作製方法について説明する図 ある。
図 1 2 (A) 〜 (C) は、 本発明の表示装置の作製方法について説明する図 あ 。
図 1 3 (A) 〜 （C) は、 本発明の表示装置の作製方法について説明する図 である。
図 1 4 (A) 、 (B) は、 本発明の表示装置の作製方法について説明する図 図 1 5は、 本発明を適用した電子機器について説明する図である。
國 Ί 6は、 本発明におけるレジス卜膜形成方法について説明する図である。 図 Ί 7 (A) 、 (B) 〖ま、 本発明に用いているプラズマ処理装置について説 明する図である。
図 1 8 (A) 〜 （E) は、 本発明の表示装置の作製方法について説明する図 である。
図 1 9 (A) 〜 （E) は、 本発明の表示装置の作製方法について説明する図 である。
図 20 (A) 〜 （C) は、 本発明の表示装置の作製方法について説明する図 である。
図 2 1 (A) 〜 （C) は、 本発明の表示装置の作製方法について説明する図 である。
図 22 (A) 、 (B) は、 本発明の表示装置の作製方法について説明する図 ？ある。
図 23 (A) 〜 （C) は、 本発明におけるプラズマ処理について説明する図 図 24は、本発明に用いているプラズマ処理手段について説明する図である。 図 25は、 本発明におけるプラズマ処理方法について説明する図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照しながら説明する。 但し、 本 発明は多くの異なる態様で実施することが可能であり、 本発明の趣旨及びその 範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者 であれば容易に理解される。 従って、 本実施の形態の記載内容に限定して解釈 されるものではない。
(実施の形態 1 )
本実施の形態においては、 図 2 (A)、 (B) に示す装置を用いて局所的にレ ジス卜マスクを形成する方法について説明する。
最初に、 図 2 (A) に示した装置について説明する。 図 2 (A) は液滴噴出 装置の一構成例について示したものであり、 また図 3、 図 4 ( A ) 〜 （C ) は この液滴噴出装置に用いる複数のノズルを配置した、 液滴噴出手段部について 示したものである。
図 2 (A ) に示す液滴噴出装置は、 装置内に液滴噴出手段 1 0 6を備え、 こ れにより液滴を吐出することで、 被処理物 1 0 2上に所望のパターンを得るも のである。
図 2 ( A ) において、 被処理物 1 0 2は搬入口 1 0 4から筐体 1 0 1内部へ 搬入され、 処理後、 搬出口 1 0 5から搬出される。 筐体 1 0〗内部において、 被処理物 1 0 2は搬送台 1 0 3に搭載され、 搬送台 1 0 3は搬入口と搬出口と を結ぶレール 1 1 0 a、 〗 1 O b上を移動する。
液滴噴出手段支持部 1 0 7は、液滴を吐出する液滴噴出手段 1 0 6を支持し、 搬送台 1 0 3と平行に移動する。 被処理物 1 0 2が筐体 1 0 1内部へ搬入され ると、 これと同時に液滴噴出手段支持部 1 0 7が、 液滴噴出手段 1 0 6が最初 の液滴噴出処理を行う所定の位置に合うように移動する。 液滴噴出手段 1 0 6 の初期位置への移動は、 被処理物の搬入時、 或いは被処理物の搬出時に行うこ とで、 効率良く吐出処理を行うことができる。
液滴噴出処理は、 搬送台 1 0 3の移動にょリ被処理物 1 0 2が、 液滴噴出手 段 Ί 0 6の待つ所定の位置に到達した後に開始する。 液滴噴出処理は、 液滴噴 出手段支持部 1 0 7及び被処理物 1 0 2の相対的な移動と、 液滴噫出手段支持 部 1 0 7に支持される液滴噴出手段 1 0 6からの液滴噴出の組み合わせによつ て達成される。 被処理物 1 0 2や液滴噴出手段支持部 1 0 7の移動速度と、 液 滴噴出手段 1 0 6からの液滴を吐出する周期を調節することで、 被処理物 1 0 2上に所望のパターンを形成することができる。 高度な精度が要求される液滴 噴出等の処理時には、 搬送台 1 0 3の移動を停止させ、 制御性の高い液滴噴出 手段支持部 1 0 7のみを順次走査させることが望ましい。 また、 液滴噴出手段 1 0 6の液滴噴出手段支持部 1 0 7による走査は一方向のみに限らず、 往復或 いは往復の繰り返しを行うことで液滴噴出処理を行っても良い。
原料液は、 筐体 1 0 1外部に設置した原料液供給部 1 0 9から筐体内部へ供 給され、 さらに液滴噴出手段支持部 1 0 7を介して液滴噴出手段 1 0 6内部の 液室に供給される。 この原料液供給は筐体 1 0 1外部に設置した制御手段 1 0 8によって制御されるが、 筐体〗 0 1内部における液滴噴出手段支持部〗 0 7 に内蔵する制御手段によって制御しても良い。
また搬送台 1 0 3及び液滴噴出手段支持部 1 0 7の移動も、 同様に筐体 1 0 1外部に設置した制御手段 1 0 8により制御する。
図 2 ( A) には記載していないが、 さらに被処理物 1 0 2上に予め形成され たパターンに対して位置合わせするためのセンサや、 筐体 1 0 1へのガス導入 手段、 筐体内部の排気手段、 基板を加熱処理する手段、 被処理物へ光照射する 手段、 加えて温度、 圧力等、 種々の物性値を測定する手段等を、 必要に応じて 設置しても良い。 またこれら手段も、 筐体 1 0 Ί外部に設置した制御手段 1 0 8によって一括制御することが可能である。
次に液滴噴出手段 1 0 6内部の構造を説明する。 図 3は図 1 ( A ) の液滴嘖 出手段 1 0 6の断面を長手方向に見たものであり、 ここでは図示しないが、 液 滴噴出手段支持部に接続している。
外部から液滴噴出手段の内部に供給される原料液は、 共通液室流路 1 2 2を 通過した後、 液滴を吐出するための各ノズル 1 2 9へと分配される。 各ノズル 部は原料液がノズル内へ装填されるために設けられた流体抵抗部 1 2 3と、 原 料液を加圧しノズル外部へ吐出するための加圧室 1 2 4、 及び液滴噴出孔 1 2 6によって構成されている。
加圧室 1 2 4の側壁には、 電圧印加により変形するチタン酸，ジルコニウム 酸 ·鉛 （Pb ( Zr , Ti) 03) 等のピエゾ圧電効果を有する圧電素子〗 2 5を配 置している。 このため、 目的のノズルに配列された圧電素子 1 2 5に電圧を印 加することで、 加圧室 Ί 2 4内の液滴を押しだし、 外部に液滴 1 2 7を吐出す ることができる。 また各圧電素子はこれに接する絶緣 M 2 8により絶縁され ているため、 それぞれが電気的に接触することがなく、 個々のノズルからの吐 出を制御することができる。
本実施の形態においては、 液滴噴出を圧電素子を用いたいわゆるピエゾ方式 で行う方法について記載しているが、 この他、 発熱体を発熱させ気泡を生じさ せ液滴を押し出す方法を用いても良い。 この場合、 圧電素子〗 2 5を発熱体に 置き換える構造となる。
また液滴噴出のためのノズル部 1 2 9においては、 原料液と、 共通液室流路
1 2 2、 流体抵抗部 1 2 3、 加圧室 1 2 4さらに液滴嘖出孔 1 2 6との濡れ性 が重要となる。 そのため材質との濡れ性を調整するための炭棄膜、 樹脂膜等を それぞれの流路に形成しても良い。
上記の手段によって、 液滴 1 2 7を被処理物 1 0 2上に滴下することができ る。
図 4 ( A ) 〜図 4 ( C ) は図 2 ( A ) における液滴噴出手段 1 0 6の底部を 模式的に表したものである。 図 4 (A) は、 液滴噴出手段 1 06の底面に液滴 噴出孔 1 32を線状に配列したものである。 これに対し図 4 (B) では、 液滴 噴出手段 1 06の底部の液滴噴出孔 1 36を 2列にし、 それぞれの列を半ピッ チずらして配列する。 また図 4 (C) では、 ピッチをずらすことなく列を 2列 に増やした配列とした。 図 4 (C) の配置では、 一段目の液滴噴出孔 1 40か らの液滴噴出後、 時間差をつけて液滴噴出孔 1 40から同様の液滴を同様の箇 所に吐出することにより、既に吐出された基板上の液滴が乾燥や固化する前に、 さらに同一の液滴を厚く積もらせることができる。 また、 一段目のノズル部に 液滴等にょリ目詰まりが生じた場合、 予備として二段目の液滴噴出孔 1 40を 機能させることもできる。
また図 2 (B) は、 図 2 (A) で示す液滴噴出装置の液滴噴出手段 206を 二つ設けた、 ツイン液滴噴出手段構造の液滴噴出装置である。 なお、 図 2 (A) と同じ構成要素については符号を同じとし説明を省略する。本装置においては、 2種類の原料液を用いた液滴噴出を一度の走査で行うことができる。 つまり、 液滴噴出手段 206aで液滴 Aの噴出によるパターン形成を行いながら、 僅か な時間差を置いて液滴噴出手段 206b による液滴 Bの噴出によるパターン形 成を行うという連籙パターン形成を可能としている。 209aと 209foは原 料液供給部でぁリ、 それぞれの液滴噴出手段で用いる液滴 Aの原料液、 及び液 滴 Bの原料液を備蓄し供給する。
本実施の形態においては、 図 2 (B) に示した装置を用いて、 レジス卜溶液 を原料液として用いレジス卜膜を形成する。 なお、 被処理物上の 202レジス 卜膜形成部分には、 レジス卜膜の密着性を向上するためのへキサメチルヂシラ ザン （HMDS) 等の界面活性剤の膜を予め形成しておくとよい。
まず液滴噴出手段 206aに設けられた複数の液滴噴出孔から HMDSの液 滴を噴出し、 各々の液滴により形成されたパターンが連続的に繋がった線状の HMDS膜を被処理物 202上に形成する。 さらに液滴噴出手段 206 に設 けられた複数の液滴噴出孔からレジス卜の液滴を噴出し、 各々の液滴により形 成されたパタ一ンが連続的に繋がったレジス卜膜を HMDS膜上に形成する。 この方法にょリ形成されるレジス卜膜のパターンについて図 5 (A), (B) を用いて説明する。 図 5 (A) において、 被処理物 1 50上に形成された複数 の HMDS膜 1 51 a〜 1 51 eは、 液滴噴出手段 206aに設けられた全て の液滴噴出口から、 同じ時間隔で液滴が噴出され、 形成されたものである。 さ らに液滴噴出手段 206 aと同様に液滴噴出手段 206 bに設けられた全ての 液滴噴出口から、 同じ時間隔で液滴を噴出し、 HMDS膜 1 51 a〜1 5 1 e 上に線状のレジス卜膜 1 52 a〜1 52 cを形成する。 なお、 液滴噴出手段 2 06 bは液滴噴出手段 206 aよりある時間遅れて走査し始め、 液滴噴出手段 206 aと同じ走査速度で走査するものとする。 また図 1 6に示すように、 液 滴噴出手段 206 a, 206 bの走査過程において、 複数ある液滴噴出口のう ち ある特定の液滴噴出口 （1 32 a、 1 32 b) のみから液滴が噴出される 過程を設けることで、 図 5 (B) に示すような、 丁字形 （或いは卜の字形） の HMDS膜 1 6 1 aとレジス卜膜 1 62 aや、 長さが異なる H M D S膜 1 6 1 bとレジス卜膜 1 62 bを図 5 (A) と同様の HM D S膜 1 61 c~1 6 1 '¾ とレジス卜膜 1 62 cとを同時に同一被処理物 1 60上に形成することも可能 である。 なお、 レジスト膜の形成後は、 加熱処理をし、 そのままレジス卜マスクとし て用いればよい。この場合、レジス卜膜の形状がレジス卜マスクの形状となる。 従って、 レジス卜材料の使用量を大幅に低減させ、 フォトリソグラフィに係る 工程を省略できる。 なお、 前記レジス卜マスクよりもさらに細密な形状を有す るレジス卜マスクを形成したい場合は、 前記レジス卜膜を加熱処理する前にフ 才卜マスクを用いた露光、 および現像処理をすればよい。 この場合でも、 レジ ス卜材料の使用量は大きく低減する。
以上のように、 液滴噴出法を用いることで、 レジス卜マスクを形成する必要 の有る部分にのみ局所的にレジス卜膜を形成することができる。 このため、 滴 下したレジス卜材料の殆どが飛散してしまうスピンコ一卜法に比べ、 レジス卜 材料の使用量を大きく低減できる。 なお、 基板全面にレジスト膜を形成する必 要が有る場合には、 基板全体に上記方法により基板全体にレジス卜膜を形成し ても樺わない。 いずれにしても、 上記方法によりレジスト材料の使用量は大き く低減できる。
以上のように、 液滴噴出法を用いることで、 レジス卜マスクを形成する必要 の有る部分にのみ局所的にレジスト膜を形成することができる。 このため、 滴 下したレジス卜材料の殆どが飛散してしまうスピンコート法に比べ、 レジス卜 材料の使用量を大きく低減できる。 なお、 本獒施の形態においては、 液滴を噴 出する方法を用いているが、 デイスペンサ方式にょリ、 一定時間、 レジス卜溶 液を連続的に吐出して、 局所的なレジス卜膜の形成を行ってもよい。
本実施の形態に示したように、 スピンコ一卜法を用いず、 液滴噴出法や液吐 出法を用いてレジス卜膜の形成することで、 レジス卜材料の使用量を大きく低 減できる。
(実施の形態 2 )
本実施の形態においては、 図 6 ( A) 〜図 7 ( D ) に示す装置を用いて局所 的にエッチング ·アツシング ·成膜等のプラズマ処理を行う方法について説明 する。
図 6 ( A ) は、 本発明において用いられるプラズマ処理装置の一例の上面図 であり、 図 6 ( B ) は断面図である。 同図において、 カセット室 1 6には、 所 望のサイズのガラス基板、 プラスチック基板に代表される樹脂基板等の被処理 物 1 3がセットされる。 被処理物 1 3の搬送方式としては、 水平搬送が挙げら れるが、 第 5世代以降のメータ角の基板を用いる場合には、 搬送機の占有面積 の低減を目的として、 基板を縦置きにした縦形搬送を行ってもよい。
搬送室 1 7では、カセット室 1 6に配置された被処理物 1 3を、搬送機構（口 ポットアーム） 2 0によりプラズマ処理室 1 8に搬送する。 搬送室 1 7に隣接 するプラズマ処理室 1 8には、 気流制御手段 1 0、 プラズマを発生するための 電極を有する円筒状のプラズマ処理手段〗 2、 プラズマ処理手段 1 2を移動さ せるレール 1 4 a、 1 4 b、 被処理物 1 3の移動を行う移動手段等が設けられ る
気流制御手段 1 0は、 防塵を目的としたものであ I 吹き出し口 1 9から吹 き出される不活性ガスを用いて、外気から遮断されるように気流の制御を行う。 プラズマ処理手段 1 2は、被処理物 1 3の搬送方向に配置されたレール 1 4 a、 また該搬送方向に垂直な方向に配置されたレール 1 4 bにより、 所定の位置に 移動する。 次いで、 プラズマ処理手段 1 2の詳細について図 7 (A) 〜図 7 (D) を用 いて説明する。 囡 7 (A) は、 プラズマを発生するための電極を有する円筒状 のプラズマ処理手段 1 2の斜視図を示し、 図 7 (B) 〜 （D) にはプラズマ処 理手段 1 2に備え付けられた一組の電極の断面図を示す。 なお、 プラズマ処理 手段は、 図 7 (A) で表されるように単独で一組の電極を設けた構成のもので あってもよいし、 又は図 24で表されるように一組の電極を複数配列した構成 のものであってもよい。 なお、 図 24に記載のプラズマ処理装置においては、 プラズマ処理手段 60は、 函 7 (B) 〜 （D) のいずれかで表されるような一 組の電極が複数配列した構成となっている。
図 7 (B)において、点線はガスの経路を示し、 2 1、 22はアルミニウム、 銅などの導電性を有する金属からなる電極であり、 それぞれの電極の表面は固 体誘電体で覆われている。 また、 第 1の電極 2 1は電源 （高周波電源） 29に 接続されている。 なお第 1の電極 2 1には、 冷却水を循環させるための冷却系 (図示せず） が接続されていてもよい。 冷却系を設けると、 冷却水の循環によ リ連続的に表面処理を行う場合の加熱を防止して、 連続処理による効率の向上 が可能となる。 第 2の電極 22は、 第 1の電極 2〗の周囲を取り囲む形状を有 し、 電気的に接地されている。 そして、 第〗の電極 2 1 と第 2の電極 22は、 その先端にノズル状のガスの細口を有する円筒状を有する。 この第〗の電邇 2 1 と第 2の電極 22の両電極間の空間には、 バルブ 27を介してガス供給手段 (ガスボンベ) 3 1よりプロセス用ガスが供給される。 これにより、 この空間 の雰囲気は置換され、 この状態で高周波電源 29により第 1の電極 2 1 に高周 波電圧 （〗 0〜50.0 MH z) が印加されると、 前記空間内にプラズマが発生 する。 そして、 このプラズマにより生成されるイオン、 ラジカルなどの化学的 に活性な励起種を含む反応ガス流を被処理物 1 3の表面に向けて吹きつけると、 該被処理物 1 3の表面において局所的にエッチングやアツシング、 CVDなど のプラズマ処理を行うことができる。 なお反応ガスの吹き出し口と基板との距 離は、 3mm以下とし、 好ましくは 1 mm以下、 より好ましくは 0. 5mm以 下であるとする。 これらの距離の調整は、 専用のセンサを取り付けることによ リ行えばよい。
なおガス供給手段 （ガスボンベ） 31 に充填されるプロセス用ガスは、 被処 理物 1 3に行う処理に合わせて適宜設定する。なお、プロセス用ガスを酸素（0 2) ガスとすることで、 アツシング処理を行うこともできる。 また、 プロセス 用ガスとしてシラン (S i H4) ガスや水素 (H2) ガス等を導入すれば、 非晶 質珪素膜を成膜できる。 さらにホスフィン （PH3) ガス等を導入すれば、 N 型非晶質珪素膜を成膜できる。 さらに、 プロセス用ガスにトリイソプチルアル ミ ( i —C4H9) 3A Iなどを用いて、 アルミニウムなどの導電膜を成膜する こともできる。 また四塩化チタン (T i C I 4) とアンモニア （NH3) を用い て窒化チタン (T i N) なども成膜できる。
排気ガスは、 ガス中に混入したゴミを除去するフィル夕 33とバルブ 28を 介して排気手段 30に導入される。 なお、 排気手段 30に導入された排気ガス を精製し、 未反応のまま残っているガスを、 プロセス用ガスとして再利用して もよい。
また、 図 7 (B) とは異なる構造を有し、 プラズマ処理手段 1 2に備え付け られた一組の電極の断面図を図 7 (C)、 (D) に示す。 図 7 (C) に示す一組 の電極において、 第 1の電極 21および第 2の電極 22の先端は、 それぞれ銳 角形状となっている。 また、 第 1の電極 2 Ίの先端を延長した先と第 2の電極 22の先端を延長した先とが、 吐出口において交差するような構成となってい る。 また、 図 7 (D) に示す一組の電極では、 第 2の電極 22は第 1の電極 2 1よりも長く延びてぉリ、 第 2の電極 22で囲まれた空間内を通って、 吐出口 から第 1の電極 21及び第 2の電極 22の間で発生した反応ガスが外部に吐出 するような構成となっている。
図 6 (A)、 (B) のプラズマ処理装置において、 プラズマ処理手段 1 2は、 行方向および列方向に交互に走査することが可能である。 例えば、 プラズマ処 理手段 1 2を列方向および行方向に交互に走査すると共に (図 1 (A))、 反応 ガスを吐出するタイミングを制御することによって、 図 1 (B) に示すように 被処理物 250上に細長い形状を有する複数の処理領域 25 1 a〜251 eを 設けることが可能である。 また、 図 1 (C) に示すように被処理物 260上に 行方向に長い形状を有する処理領域 261 b、 261 cや列方向に長い形状を 有する処理領域 26 1 a、 261 d〜26 1 f なども設けることができる。 なお、 プラズマ処理装置におけるプラズマ処理は上記のようなものには限定 されず、 例えば、 図 24に示すような一組の電極が複数配列したプラズマ処理 手段を有するプラズマ処理装置を用いて、次のような処理を行うことができる。 例えば、 プラズマ処理手段 752を行方向若しくは列方向のいずれか一方向に 走査すると共に （図 23 (A))、 反応ガスを吐出するタイミングを制御するこ とによって、 図 23 (B) に示すような細長い形状を有する複数の処理領域 7 5 1 a~751 eを被処理物 750上に設けることが可能である。 なお、 ブラ ズマ処理手段 7 5 2の走査は前述のような一方方向のみに進むものに限定され ず、 前後左右に走査してもよい。 また、 図 2 5に示すように、 プラズマ処理手 段 7 6 2の複数ある反応ガス吐出口のうち、ある特定の反応ガス吐出口 3 9 a、 3 9 bからのみ反応ガスが吐出されるように制御することで、 図 2 3 ( C ) に 示すように走査方向と平行な方向に長細い形状を有する処理領域 7 6 1 b、 7 6 1 cを走査方向と垂直な方向に長細い形状を有する処理領域 7 6 1 a、 7 6 1 d〜7 6 1 f と同一処理物 7 6 0上に同時に設けることができる。
プロセス用ガスにエッチング用のガスを導入した場合は各プラズマ処理領域 が局所的にエッチングされる。 またプロセス用ガスに C V D用ガス （成膜用の ガス） を導入した場合は、 各プラズマ処理領域に膜が成膜される。
大気圧又は大気圧近傍 （5〜8 0 0 t 0 r r ) の圧力下で動作するプラズマ 処理装置を用いることによリ、 減圧装置に必要である真空引きや大気開放の時 間が必要なく、 複雑な真空系を配置する必要がなくなる。 特に大型基板を処理 するための装置に備えられる減圧装置は、 必然的に処理室も大型化し、 処理室 内を減圧状態にするために処理時間がかかるため、 大気圧又は大気圧近傍下で 動作させる本装置は有効であり、 製造コストの低減が可能となる。 また、 図 2 3 ( A ) のようなプラズマを発生するための一組の電極が複数配列されたプラ ズマ処理手段 6 0を用いた場合は 一方向に一度走查するだけでプラズマ処理 を行うことができるため、 大型基板には特に有効である。
(実施の形態 3 )
本実施の形態では、 実施の形態 2とは異なる方法を用いて大気圧あるいは大 気圧近傍の圧力下で局所的に成膜する方法について図 7 ( E ) を用いて説明す る。
本実施の形態においては、 図 6 (A)、 （B) に示したものとプラズマ発生手 段の構造のみが異なり、 その他の部分については同様の装置を用い局所的な成 膜処理を行う。 このため図 6 (A)、 (B) 中のプラズマ処理手段 1 2について の説明図である図 7 (A) と異なる部分についてのみ説明することとする。 本実施の形態では、 図 7 (A) において示されているプラズマ処理手段 1 2 とは異なリ、 図 7 (E) に示すように、 コイル状に巻かれたフィラメント 35 の中を通る管 37に原料が保持された成膜手段を筐体 36中に備えている。 フ イラメン卜 35によリ通電加熱された原料は蒸発して管 37から吐出され、 被 処理物に成膜することができる。
なお、 原料としては、 アルミニウム (A I ) 等をはじめとする公知の材料を 用いればよい。
また、 プラズマ処理手段と異なり、 ガス供給手段 ·排気手段は必ずしも設け る必要はない。
(実施の形態 4)
本実施の形態では、 実施の形態 1 に示した液滴噴出装置を用いてレジス卜マ スクを形成した後、 実施の形態 2に示したプラズマ処理装置を用いて局所的に エッチングし、 コンタクトホールを形成する方法について S8 (A) 〜 （C) を用いて説明する。
基板上に形成された膜 50の上に実施の形態 1に示した方法により複数のレ ジス卜膜 5 Ί a〜5 1 cを形成する （図 8 (A))。 なお、 本実施の形態におい て、 膜 50は窒化珪素膜や酸化珪素膜などの絶縁膜であり、 膜 50の下方部に は導電膜からなる複数のゲート配線 5 8 a〜5 8 f やそれと接続する T F T等 が形成されている。
露光および現像により、 複数個の開口部 5 2 a〜5 2 f が形成されたレジス 卜マスク 5 3 a〜5 3 cを形成する。
次に、 実施の形態 2に示したプラズマ処理装置を用いて、 レジス卜マスク 5 3 aが形成された部分の内側部分 （点線 5 5 aで囲まれた部分） に、 局所的に 反応ガスを吹き付ける。 これによリ、 開口部 5 2 a、 5 2 bから露出した部分 の膜 5 0をエッチングすることができる。 以後、 プラズマ処理手段 1 2を順に 移動し、レジス卜マスク 5 3 b、 5 3 cをマスクとしてレジス卜マスク 5 3 b、 5 3 cが形成された部分の内側部分 （点線 5 5 b、 5 5 cで囲まれた部分） の みに局所的に反応ガスを吹き付けることにより局所的なエッチング処理を行い、 レジストマスク 5 3 b、 5 3 cに形成された開口部 5 2 c〜5 2 f から露出し た部分の膜 5 0をエッチングする。 なお、 プラズマ処理装置は一組の電極が単 独で設けたものを用いてもよいし、 一組の電極を複数有するものを用いてもよ い。
さらに、 エッチング後、 エッチングに用いたプラズマ処置装置のプロセス用 ガスを酸秦 （0 2 ) ガスに切リ替えた後、 当該プラズマ処理装置を用いてレジ ス卜マスク 5 3 aが形成された部分にァライメン卜ずれ等のずれ分を考慮した 少し大きい部分 （点線 5 6 aで囲まれた部分） に、 局所的に反応ガスを吹き付 けてァッシング処理を行い、 レジストマスク 5 3 aを除去する。 同様にレジス 卜マスク 5 3 b、 5 3 cが形成された部分にずれ分を考慮した少し大きい部分 5 6 b、 5 6 cにアツシング処理を行い、 レジス卜マスク 5 3 b、 5 3 cを除 去 る。 アツシング後、 剥離液等を用いてさらに完全にレジス卜マスク 5 3 a 〜5 3 cを除去してもよい。 なお、 アツシング処理は、 必ずしも局所的に行う 必要はないが、 上記のようにエッチング処理と連続して行うことで、 基板の搬 出入回数を低減でき、 また局所的に行うことで、 使用ガス量を低減できる。 以上のようにして、 膜 5 0に配線コンタク卜ホール 5 7 a〜5 7 f を形成す ることができる （図 8 ( C ))。
なお、 図 8 ( B ) のようにひとつのレジス卜マスク内に行方向に一列、 列方 向に複数の開口部が並んだパ夕一ンのみならず、 行方向に複数列並んだ格子配 列状に開口部が並んだパターンを有する複数個のレジス卜マスクを用いてもよ い。
以上のようにしてコンタク卜ホールを形成することで、 コンタク卜ホール形 成に係るレジス卜材料とエッチングガスの使用量を大きく低減できる。 またェ ツチングゃアツシングなどのプラズマ処理を大気圧若しくは大気圧近傍で処理 することで、 複雑な真空系を配置する必要がなく装置設備が複雑とならない。 (実施の形態 5 )
本実施の形態では、 マスクを用いず、 実施の形態 2に示したようなプラズマ 処理装置のみを用いてコンタク卜ホールを開孔する方法について説明する。 プラズマ勉理手段において、 プラズマを 生するための電極がコン夕ク卜ホ —ルを形成する間隔と同一の間隔で配列されるように調整する。 プラズマを発 生するための電極からは反応ガスが吐出し、 コンタク卜ホールが形成される。 なお、 反応ガスの吐出口は、 形成するコンタク卜ホールと同じか、 それ以下の サイズであることが好ましい。 (実施の形態 6)
本発明の表示装置の製造方法について図 9 (A) 〜1 0 (F) の断面図、 お よび図 1 1 (A) 〜図 1 3 (C) の上面図を用いて説明する。 本実施の形態で 示す表示装置の作製方法は、 一部に、 局所的なプラズマ処理 （エッチング、 ァ ッシング、 成膜） をする工程を含むものである。 なお、 ここに示すものは、 本 発明の一実施形態であり、 本発明の表示装置の作製方法は本実施形態のものに は限定されない。 T FTの構造についても、 図 9 (A) 〜図 1 3 (C) で示す のものには限定されない。
なお、 本発明の表示装置の製造方法では、 レジス卜膜を必要な部分にのみ局 所的に形成することでレジス卜材料の使用量を大幅に低減し、 また、 大気圧若 しくは大気圧近傍で成膜ゃェッチング、 ァッシングなどの処理を局所的に行う 工程を有するため、 真空にするための設備や時間が必要ない。 このため、 従来 技術を用いた表示装置の製造方法と比較して原材料費 ·設備費 ·工程時間を低 減でき、 製造コストを低くすることができる。 このような、 製造コス卜の低い 表示装置の作製方法は、 特に、 第 5世代 （1 000 X 1 200mm2) 以上の 基板サイズの大型表示装置において有効である。
基板 300上にゲ一卜電極 30〗 a、 容量電極 30 Ί b、 ゲー卜配線 350 a, 容量配線 350 bを形成する。 基板 300としては、 ガラスやプラスチッ ク等を材料とした基板サイズ 1 000 X Ί 200mm2の透明な基板を用いる。 また、 ゲー卜電極 301 a、 容量電極 301 b、 ゲー卜配線 350 a, 容量配 線 350 bは、 ネ才ジゥム (N d) 等を含有したアルミニウム (A I ) とモリ ブデン （M o) とを順に基板全面に成膜して導電膜を形成後、 当該導電膜上に レジス卜マスクを形成し、 さらに当該レジス卜マスクをマスクとして当該導電 膜をエッチングすることによって同一の層で形成する。 また、 レジストマスク は、 スピンコート法を用いてレジスト膜を形成した後、 これをフォトリソダラ フィによって加工し、 形成する。 なお、 ゲート電極 30〗 a、 容量電極 301 b、 ゲート配線 350 a、 容量配線 350 bの材料としては、 ネオジゥ厶 （N d) 等を含有したアルミニウム （A I ) の他、 クロム （C r) 等の導電材料を 用いてもよい。 この他、 チタン （T i ) と A I と T iが順に積層した積層膜で もよい。 また、 基板 300は上記以外のサイズでもよい。
上記のように基板全面に導電膜を成膜する以外に、 実施の形態 2や実施の形 態 3で示した装置を用いて、 大気圧下で局所的に導電膜を成膜し、 ゲート電極 301 a, 容量電極 30 Ί b、 ゲー卜配線 350 a, 容量配線 350 bを形成 してもよい。
図 Ί 1 (A) は、 ゲート電極 301 aおよび容量電極 301 bを形成した基 板の一部分の上面図である。 図 1 1 (A) において、 ゲート電極 301 aとゲ 一卜配線 350 aとは一体となって形成されている。 また容量電極 301 と 容量配線 350 bも一体となって形成されている。
次に、 ゲー卜電極 301 aおよび容量電極 301 bを覆う絶縁膜 302を形 成する。 絶縁膜 302としては、 窒化珪素膜や酸化珪素膜等の絶緣膜、 若しく は窒化珪素膜や酸化珪素膜等を積層した膜を用いる。 絶籙膜 302のうちゲー 卜電極 301 aの上方部はゲ一卜絶縁膜として機能する。
次に、絶縁膜 302の上に半導体膜 303を形成する（図 9(A)、図 1 1 (B))。 半導体膜 303は、 非晶質珪素膜等を基板全体に成膜して形成する。 なお、 本 実施の形態では、 半導体膜 3 0 3には N型若しくは P型を付与する不純物は特 に添加しない。
なお、 半導体膜 3 0 3の形成に関して、 上記のように基板全体に成膜する以 外に、 実施の形態 2で示したようなプラズマ処理装置を用いて、 大気圧若しく は大気圧近傍の圧力下で、 T F Tを形成する必要のある部分に局所的に形成す る手法を用いてもよい。
次に、 半導体膜 3 0 3のうち、 T F Tのチャネル領域となる部分の上に保護 膜 3 0 4を形成する （図 9 ( B )、 図 1 1 ( C ))。 保護膜 3 0 4は、 窒化珪素膜 等の絶縁膜を基板全面に成膜後、 当該絶縁膜上にレジス卜マスクを形成し、 さ らに当該レジス卜マスクをマスクとして当該絶縁膜をエッチングして形成する。 また、 レジス卜マスクは、 スピンコート法を用いてレジス卜膜を形成した後、 これをフォ卜リソグラフィによって加工して形成した。
上記のように基板全面に窒化珪素膜等の絶縁膜を成膜する以外に、 実施の形 態 2又は実施の形態 3で示した方法を用いて、 大気圧下で局所的に窒化珪素膜 等の絶縁膜を成膜することで、 保護膜 3 0 4を形成してもよい。
次に、 N型半導体膜 3 0 5と導電膜 3 0 6 aまたは 3 0 6 bとが積層して成 るソース配線 3 0 8および配線 3 0 9を形成する β なお、 配線 3 0 9は、 T F Τと画素電極とを接続するために設けられる。 以下、 ソース配線 3 0 8、 配線 3 0 9の形成方法について説明する。
先ず、 Ν型半導体膜 3 0 5を形成する (図 9 ( C )、 図 1 2 ( A ))。 本実施の 形態では、 N型半導体膜 3 0 5としては、 燐が添加された非晶質珪素膜を用い る。 基板全体に N型半導体膜 305を成膜後、 さらに実施の形態 2又は実施の形 態 3で示した装置 390を用いて、 島状に分離した複数の導電膜 30651、 3 06 bを N型半導体膜 305上に局所的に成膜する。 上記のように N型半導体 膜 305を基板全体に成膜する以外に、 実施の形態 2又は実施の形態 3に示し たような装置により、 T FTを形成する部分に局所的に成膜しても構わない。 また、 局所的な成膜をした場合、 実施の形態 2に示した装置を用いて、 局所的 なエッチングを行っても構わない。 導電膜 306 a、 306 bとしては、 モリ プデン （Mo)、 アルミニウム （A 1 )、 モリプデン （Mo) が順に積層した膜 を用いる。 但し、 これに限らず、 例えば、 Moに代えてにチタン （T i ) 等を 用いてもよい。 なお、 島状に分離した導電膜 306 aはソース配線 308が形 成されるように成膜するものとし、 島状に分離した導電膜 306 bは TFTと 画素電極とを接続する配線 309が形成されるように成膜するものとする。 次に、 導電膜導電膜 306 a、 306 b上にレジス卜マスク 392 a、 39 2 bを形成し （図 9 (E)、 図 1 2 (B))、 当該レジス卜マスク 392 a、 39 2 bをマスクとして導電膜 306 a、 306 bをエッチングする（図 1 0(A)、 図 1 2 (C))。 ここでレジストマスク 392 a, 392 bの形成は、 実施の形 態 1で示したような液滴噴出装置 391を用いて行う。 また、 エッチングは、 宾施の形態 2に示した装置を用いて、大気圧又は大気圧近傍下で局所的に行う。 以上のように、 局所的な成膜によって導電膜 306 a, 306 bを形成するこ とによって、 導電膜 306 a、 306 bの成膜工程に係る原材料の使用量を低 減することができる。 また、 局所的に形成した導電膜 306 a, 306 bを、 レジス卜マスクを用いて加工することで、 さらに細密な形状のソース配線 30 8、 配線 309を形成することができる。
なお、 導電膜 306 a, 306 bを特に細密な形状にする必要がなく、 成膜 時の形状のまま用いる場合は、 レジス卜マスク 392 a、 392 bを用いた導 電膜 306 a, 306 bの加工工程は特に設けなくてもよい。
次に、 島状に分離した複数の導電膜 306 a、 306 bをマスクとして N型 半導体膜 305をエッチングする （図〗 0 (B)、 図 1 3 (A))。 以上の工程に よって、 N型半導体膜 305と導電膜 306 aまたは 306 bとが積層して成 るソース配線 308、 配線 309が形成される。
N型半導体膜 305のエッチングに続いて、 半導体膜 303もエッチングす る （図 1 0 (C))o 半導体膜 303のエッチングの際、 導電膜 306 a, 30 6 bに加えて、 先に形成した保護膜 304もマスクとして機能する。 保護膜 3 04に下部においてエッチングされずに残った半導体膜 303は T FTの活性 層として機能する。
次に、 ソース配線 308、 配線 309の上方に絶縁膜 31 0を形成する （図 1 0 (D))。 絶縁膜 3 1 0としては、 窒化珪素膜や酸化珪素膜等を用いる。 次に、 絶縁膜 31 0を貫通して配線 309に至るコンタク卜ホール 351を 形成する （図 1 0 (E) 図 Ί 3 (B))。 本宾施の形態では、 コンタクトホール 351は、 宾施の形態 5に示したような方法を用いて形成する。
次に、 画素電極 3 Ί 1を形成する （図 1 0 (F)、 図 1 3 (C))。 画素電極は I TO (indium Tin Oxide )等の透明性導電膜を成膜後、 当該透明性導電 膜上にスピンコート法を用いてレジス卜マスク^形成し、 さらに当該レジス卜 マスクをマスクとしてエッチングし、 形成する。 以上のようにして、 画素電極駆動用 TF丁、 容量および画素電極が形成され た T FTアレイ基板を形成する。 なお、 図 9 (A) 〜図 1 0 (F) は、 図 1 1 (A) 〜図 1 3 (C) の上面図における A— A' 部における断面図である。 次に、 上記のようにして作成した T FTアレイ基板をセル組みする工程につ いて、 図 1 4 (A) を用いて説明する。 T FTアレイ基板 901に配向膜 90 3 aを形成した後、 配向膜にラビング処理を施す。
次に、 基板 907上に遮光膜 906、 対向電極 905、 配向膜 903 bが形 成された対向基板 902を作製する。 なお、 必要に応じて、 カラーフィルター を形成してもよい。 また、 配向膜 903 bにはラビング処理を施す。
次に、 シール剤を用いて対向基板 902と T FTアレイ基板 901を貼り合 わせた後、 不要な部分をせん断する。 さらに対向基板 902と T FTアレイ基 板 901との間に、 液晶材料 908を注入した後、 封止する。 なお、 対向基板 902と T FTアレイ基板 901 とは、 スぺーサー 904によってギャップを 保持している。 さらに F PC、 偏光板、 位相差板を取り付ける。 以上のように して、 本発明を適用した液晶表示装置を製造する。 なお、 液晶材料 908を基 板 907又は対向基板 902上に滴下した後、 双方の基板を貼り合わせる方法 を用いて液晶表示装置を製造してもよい。
図 1 4 (B) は本発明を適用して製造した液晶表示装置の上面図である。 画 秦部 1 001 に隣接して接続配線群 1 002が設けられ、 前記接続配線群 1 0 02によって外部入出力端子群 1 003と接続されている。 また 1 007は対 向基板である。 画素部 1 001では、 各接続配線群 1 002ょリ延在する配線 群がマトリクス状に交差して画素を形成している。 シール剤 1 004は、 T F Tアレイ基板〗 0 0 6上の画素部 1 0 0 1の外側、 且つ外部入力端子群〗 0 0 3よりも内側の部分に形成する。 液晶表示装置には、 フレキシブルプリント配 線板 (FPC : Flexible Printed Circuit) 1 0 0 5が外部入出力端子群 1 0 0 3に接続しておリ、 接続配線群〗 0 0 2によりそれぞれの信号線に接続 している。 外部入出力端子群 1 0 0 3は接続配線群と同じ導電性膜から形成さ れる。 フレキシブルプリン卜配線板 1 0 0 5はポリイミドなどの有機樹脂フィ ル厶に銅配線が形成されておリ、 異方性導電性接着剤で外部入出力端子群 1 0 0 3と接続する。
なお、 本実施の形態では、 導電膜 3 0 6 a , 3 0 6 bの加工工程において、 実施の形態 1で示したような局所的なレジス卜膜の形成や実施の形態 2で示し たような局所的なプラズマ処理等を用いているが、 これ以外の工程においても 局所的なレジス卜膜の形成、 局所的なプラズマ処理を適用して構わない。 これ により、 さらに低コス卜な表示装置の製造が実現できる。
また、 本実施の形態では、 液晶表示装置の製造方法について説明したが、 こ れに限らず、 本実施の形態における T F Tアレイ基板までの製造方法を適用し たエレクトロルミネセンス表示装置などを製造してもよい。 その場合、 回路構 成などは適宜変更すればよい。
(実施の形態 7 )
本実施の形態では、 舆施の形態 6で説明したのと異なる積層構造を有する T F Tを用いた本発明の表示装置の製造方法について図 1 8 ( A )〜図 1 9 ( E ) の断面図、 および図 2 0 ( A ) 〜國 2 2 ( B ) の上面図を用いて説明する。 な お、 ここに示すものは、 本発明の一実施形態であり、 本発明の表示装置の作製 方法は本実施形態のものには限定されない。 T FTの構造についても、 図 1 8
(A) 〜図 22 (B) に示すのものには限定されない。
本実施の形態における表示装置の製造方法は、 実施の形態 6で説明したもの と同様に、 レジス卜膜を必要な部分にのみ局所的に形成することでレジスト材 料の使用量を大幅に低減し、 また、 大気圧若しくは大気圧近傍で成膜やエッチ ング、 7ッシングなどの処理を局所的に行う工程を有する。 このため、 従来技 術を用いた表示装置の製造方法と比較して原材料費 ·設備費 ·工程時間を低減 でき、 製造コストを低くすることができる。 このような、 製造コストの低い表 示装置の作製方法は、 特に、 第 5世代 （〗 000 X 1 200mm2) 以上の基 板サイズの大型表示装置において有効である。
基板 600上にゲー卜電極 60 1 a、 容量電極 60 1 b、 ゲー卜配線 650 a、 容量電極 650 bを形成する。 基板 600としては、 ガラスやプラスチッ ク等を材料とした基板サイズ 1 000 X 1 200mm2の透明な基板を用いる。 また、 ゲー卜電極 60 1 a、 容量電極 60 1 b、 ゲー卜配線 650 a、 容量電 極 650 bをとは、 ネオジゥ厶 （N d) 等を含有したアルミニウム （A I ) と モリブデン （M o) とを順に基板全面に成膜して導電膜を形成後、 当該導電膜 上にレジス卜マスクを形成し、 さらに当該レジス卜マスクをマスクとして当該 導電膜をエッチングすることによって形成する。 また、 レジス卜マスクは、 ス ピンコート法を用いてレジス卜膜を形成した後、 これをフォ卜リソグラフィに よって加工し、 形成する。 また、 ゲ一卜電極 60 1 a、 容量電極 60 1 b、 ゲ 一卜配線 650 a, 容量電極 650 bの材料としては、 ネオジゥ厶 （N d) 等 を含有したアルミニウム （A I ) の他、 クロム （C r) 等の導電材料を用いて もよい。 この他、チタン（T i )と A I と T iが順に積層した積層膜でもよい。 なお基板 6 0 0は上記以外のサイズでもよい。
上記のように基板全面に導電膜を成膜する以外に、 実施の形態 2又は実施の 形態 3で示した装置を用いて、 大気圧下で局所的に導電膜を成膜することで、 ゲー卜電極 6 0 1 a、 容量電極 6 0 1 b、 ゲー卜配線 6 5 0 a、 容量電極 6 5 0 bを形成してもよい。
図 2 0 ( A ) は、 ゲート電極 6 0 1 aおよび容量電極 6 0 〗 b等を形成した 基板の一部分の上面図である。 図 2 0 ( A) において、 ゲー卜電極 6 0 1 aと ゲ一卜配線 6 5 0 aとは一体となって形成されている。 また容量電極 6 0 1 b と容量配線 6 5 0 bも一体となって形成されている。
次に、 ゲー卜電極 6 0 1 aおよび容量電極 6 0〗 b、 ゲー卜配線 6 5 0 a , 容量電極 6 5 0 bをを覆う絶縁膜 6 0 2を形成する。 絶縁膜 6 0 2としては、 窒化珪素膜や酸化珪素膜等の絶縁膜、 若しくは窒化珪素膜や酸化珪素膜等を積 層した膜を用いる。 絶縁膜 6 0 2のうちゲート電極 6 0 1 aの上方部はゲート 絶縁膜として機能する。
次に、 絶縁膜 6 0 2の上に半導体膜 6 0 3を形成する （図 1 8 ( A ))。 半導 体膜 6 0 3は、 非晶質珪素膜等を基板全体に成膜して形成する。 なお、 半導体 膜 6 0 3には N型若しくは P型を付与する不純物は特に添加しなくてもよい。 なお、 半導体膜 6 0 3の形成に關して、 上記のように基板全体に成膜する以 外に、 実施の形態 2で示したようなプラズマ処理装置を用いて、 大気圧若しく は大気圧近傍の圧力下で、 T F Tを形成する必要のある部分に局所的に形成す る手法を用いてもよい。 次に、 N型半導体膜 604を半導体膜 603上に成膜した後 （図 1 8 (B)、 図 20 (B))、 N型半導体膜 604の上にレジス卜マスク 605を形成し、 当 該レジス卜マスク 605をマスクとして N型半導体膜 604および半導体膜 6 03をエッチングする (図 1 8 (C)、 図 20 (C))。 ここでレジス卜マスクの 形成は、 実施の形態〗で示したような液滴噴出法を用いて行う。 これによリ、 レジス卜溶液の使用量およびフォ卜リソダラフィに係る工程数を大きく低減で きる。 また、 エッチングば、 実施の形態 2に示した装置を用いて、 大気圧又は 大気圧近傍下で局所的に行う。 なお、 本実施の形態では、 燐が添加された非晶 質珪素膜を N型半導体膜 604として用いる。
次に、 N型半導体膜 604と導電膜 606 aまたは 606 bとが積層して成 るソース配線 608および配線 609を形成する。 なお、 配線 609は、 T F Tと画素電極とを接続するために設けられる。 以下、 ソース配線 608、 配線 609の形成方法について説明する。
本実施の形態において、導電膜 606 a, 606 bとしては、モリブデン（M 0)、 アルミニウム （A 1 )、 モリブデン （M o) が順に積層した膜を用いる。 これに限らず、 例えば、 Mo以外にチタン (T ！ ) 等を用いてもよい。
宾施の形態 3で示した方法を用いて、島状に分離した複数の導電膜 606 a, 606 bをプラズマ処理装置 690を用いて局所的に成膜する （國 1 8 (E), 図 21 (A))。 なお、 島状に分離した導電膜 606 aはソース配線として機能 するように形成されるように成膜するものとし、 導電膜 606 bは T FTと画 素電極とを接続する配線 609として機能するように形成されるように成膜す るものとする。次に、導電膜 606 a、 606 b上にレジス卜マスク 692 a、 692 bを形成し、当該レジス卜マスク 692をマスクとして導電膜 606 a、 606 bをエッチングする。 ここでレジ 卜マスクの形成は、 実施の形態 1で 示したような液滴噴出装置 69 1を用いて行う。 また、 エッチングは、 実施の 形態 2に示した装置を用いて、 大気圧又は大気圧近傍下で局所的に行う。 この ように、 局所的な成膜によって導電膜 606 a、 606 bを形成することによ つて、 導電膜 606 a、 606 bの成膜工程に係る原材料の使用量を低減する ことができる。 また、 局所的に形成した導電膜 606 a、 606 bを、 レジス 卜マスク 692 a、 692 bを用いて加工することで、 さらに細密な形状のソ ース配線 608、配線 609を形成することができる（図 1 8(E)、図 1 9(A)、 図 21 (B)、 図 21 (C))。
次に、 導電膜 606 a、 606 bをマスクとして N型半導体膜 604をエツ チングして、 T FTのソース領域とドレイン領域とを分離する。
なお、 N型半導体膜 604のエッチング時、 半導体膜 603の一部もエッチ ングされる (図 1 9 (B))。
次に、 ソース配線 608、 配線 609の上方に絶縁膜 6 1 0を形成する （図 1 9 (C))。 絶縁膜 6 1 0としては、 窒化珪素膜や酸化珪素膜等を用いる。 次に、 絶縁膜 61 0を貫通して配線 609に至るコン夕ク卜ホール 651を 形成する （図 1 9 (D)、 図 22 (A))。 本案例では、 コンタクトホール 65 1 は、実施の形態 5に示したような方法を用いて形成する。なお、これに限らず、 実施の形態 6に示したような方法を用いて形成しても構わない。
次に、 画素電極 6 1 Ίを形成する （図 1 9 (E)、 図 22 (B))。 画素電極は I TO (indium Tin Oxide)等の透明性導電膜を成膜後、 当該透明性導電 膜上にスピンコー卜法を用いてレジス卜マスクを形成し、 さらに当該レジス卜 マスクをマスクとして当該透明性導電膜をエッチングすることによって形成す る。
以上のようにして、 画素電極駆動用 T F T、 容量および画素電極が形成され た T F Tアレイ基板を形成する。 なお、 図 1 8 ( A) 〜図 1 9 ( E ) は、 図 2 0 (A ) 〜図 2 2 ( B ) において破線 A— A ' 部で表されている部分の断面図 に相当する。
上記のようにして作製した T F Tアレイ基板をセル組みする工程については、 実施の形態 6で示した方法と同様にして行えばよく、 本形態では、 記載を省略 する。
(実施の形態 8 )
実施の形態 6、 7では、 ゲート電極 3 0 1 a、 6 0 1 a容量電極 3 0 1 b、 6 0 1 b等の形成工程において、 スピンコート法を用いて成膜したレジス卜膜 をフ才トリソグラフィによって加工したものをレジス卜マスクとして用いてい る。 しかし、 これに限らず実施の形態 1で示したような装置を用いて、 導電膜 上に局所的に形成したレジストマスクを形成してもよい。 これにより、 レジス 卜溶液の使用量およびフォトリソグラフィに係る工程数を大きく低減できる。 また、 ゲート電極 3 0 1 a , 6 0 1 a容量電極 3 0 1 , 6 0 1 bをよリ細 密な形状にするために、 局所的にレジス卜膜を形成後、 当該レジス卜膜をフォ トリソグラフィによって所望の形状に加工したレジス卜マスクを用いて導電膜 をエッチングし、 加工してもよい。 この場合でも、 レジス卜溶液の使用量は大. きく低減する。 その他の工程については、 実施の形態 6、 7に示したのと同様の方法を用い て行えばよい。
(実施の形態 9 )
実施の形態 6、 実施の形態 7および実施の形態 8では、 画素電極の形成工程 において、 スピンコート法を用いて成膜したレジス卜膜をフォトリソグラフィ によって加工したものをレジス卜マスクとして用いている。 しかし、 これに限 らず実施の形態 1で示した装置を用いて、 透明性導電膜上に局所的にレジス卜 膜を形成した後、 当該レジス卜膜をそのままの形状でレジス卜マスクとして用 いてもよい。 これによリ、 レジス卜溶液の使用量およびフォトリソグラフィに 係る工程数を大きく低減できる。
また、 実施の形態 1 に示した装置を用いて基板全面にレジス卜膜を成膜した 後、 これをフォ卜リソグラフィによって加工してレジス卜マスクを形成しても 構わない。この場合、このように基板全面に、レジス卜膜を形成する場合でも、 スピンコー卜法と比較すれば、 レジス卜溶液の使用量を大きく低減できる。 (実施の形態 1 0 )
本実施の形態では、 大気圧又は大気圧近傍下でプラズマ処理を行うことを特 徴としたプラズマ処理装置について、 図 1 7を用いて説明する。
國 1 7 ( A ) は、 大気圧又は大気圧近傍下 （5〜8 0 0 ΐ ο r r ) において プラズマ処理を行う処理室 4 0 1の断面図を示す。 処理室 4 0 1内には、 電源 4 0 2に接続された針状の電極 4 0 3と、 該第 1の電極 4 0 3と対向した接地 電極 4 0 7が設けられている。 接地電極 4 0 7上には、 所望のサイズのガラス 基板、 プラスチック基板等の被処理物 4 0 6がセットされている。 また処理室 4 0 1内は、 ガス供給手段 4 0 9からバルブ 4 0 8を介して反応ガスが供給さ れ、 排気口 4 0 5から排気ガスが排出される。 なお排気ガスは、 フィルタを通 過させることで、 混入したゴミを除去して精製し、 再利用を図ってもよい。 こ のように再利用を行うことにより、ガスの利用効率を向上させることができる。 また、 図示していないが、 処理室 4 0 1内には必要に応じてランプなどの加熱 手段を設けてもよい。
処理室 4 0 1内に反応ガスが供給されると、 処理室 4 0 1内の雰囲気は置換 される。この状態で、針状の電極 4 0 3に高周波電圧（5 0 k H z〜1 M H z、 好ましくは 1 0 0〜1 0 0 0 k H 2 ) を印加すると、 プラズマが発生する。 そ して、 このプラズマにより生成されるイオン、 ラジカルなどの化学的に活性な 励起種を含む反応性ガス等によリ、 被処理物 4 0 6の表面に所定のプラズマ処 理を行うことができる。 なお針状の電極 4 0 3と被処理物 4 0 6の一方又は両 者が相対的に移動して所定の表面処理が行われる。
大気圧又は大気圧近傍下で動作するプラズマ処理装置を用いる本発明は、 減 圧装置に必要である真空引きが必要なく、複雑な真空系を配置する必要がなく、 真空引きや大気開放の時間も必要ない。 特に大型基板を用いる場合には、 必然 的にチャンバ一も大型化し、 チャンバ一内を減圧状態にすると処理時間もかか つてしまうため、 大気圧又は大気圧近傍下で動作させる本装置は有効でぁリ、 製造コス卜の低減が可能となる。
また、 図 1 7 ( B ) に示すように、 複数の針状の電極 4 0 3を線状に配置し てもよい。 そして、 複数の電極 4 0 3のうち、 電圧を印加する針状の電極 4 0 3を適宜選択することで、局所的な選択加工を行うことができる。このように、 線状に配置された複数のプラズマ処理手段を用いることで、 タク卜タイムの点 で有利となり、 好ましくは、 基板の一辺と同じ長さとなるように線状に複数の プラズマ処理手段を配置すると、一回の走査で処理を終わらせることができる。 なお走査方向は、 基板の一辺と平行な方向に限らず、 斜め方向に走査してもよ い。
(実施の形態 1 1 )
本実施の形態では、 本発明を適用して作製した電子機器について図 1 5を用 いて説明する。 本発明によリ非常に低い製造コス卜で大型の表示装置を製造で きるため、 当該表示装置を搭載した電子機器も大型でぁリながら非常に低価格 なものを供給できる。 また、 大型の電子機器のみならず、 大型のガラス基板上 に、 複数の小型の T F Tアレイ基板を一括して製造する方法を用いて製造する 携帯電話などの小型の電子機器にも適用可能である。
図 1 5は大型液晶テレビの図であり、 筐体 5 5 0 1、 表示部 5 5 0 3、 音声 出力部 5 5 0 4を含む。 本発明は表示部 5 5 0 3に用いることができ、 これを 有する表示装置に適用が可能である。

Claims

請求の範囲
1 . 5-800 torr の圧力下において、プラズマ発生用の電極を有するプラズマ処 理手段を用いて基板上に局所的に導電膜を成膜することで配線を形成する工程を 含むことを特徴とする表示装置の作製方法。
2. 5 -800 torr の圧力下において、複数のプラズマ発生用の電極を有するブラ ズマ処理手段を用いて基板上に局所的に導電膜を成膜することで配線を形成する 工程を含むことを特徴とする表示装置の作製方法。
3.第 1のプラズマ処理手段を用いて、 5~ 800 torr の圧力下において基板上に 局所的に導電膜を成膜し、
前記導電膜上にレジストマスクを形成し、
第 2のプラズマ処理手段を用いて、 5〜800 torr の圧力下において前記レジス トマスクをマスクとして前記導電膜を局所的にエッチングすることで配線を形成する 工程を含むことを特徴とする表示装置の作製方法。
4.複数の電極を有する第 1のプラズマ処理手段を用いて、 5~ 800 torr の圧力 下において基板上に局所的に導電膜を成膜し、
前記導電膜上にレジストマスクを形成し、
第 2のプラズマ処理手段を用いて、 5〜800 torr の圧力下において前記レジス 卜マスクをマスクとして前記導電膜を局所的にエッチングすることで配線を形成する ことを特徴とする表示装置の作製方法。
5.第 1のプラズマ処理手段を用いて、 5〜800 torr の圧力下において基板上に 局所的に導電膜を成膜し、 前記導電膜上にレジス卜マスクを形成し、
複数の電極を有する第 2のプラズマ処理手段を用いて、 5〜800 torrの圧力下 において前記レジストマスクをマスクとして前記導電膜を局所的にエッチングすること で配線を形成する工程を含むことを特徴とする表示装置の作製方法。
6.請求項 1乃至 5において、前記基板は 1 000 X 1 200mm2以上の大きさである ことを特徴とする表示装置の作製方法。
7.請求項 1乃至 5において、前記プラズマ処理手段は前記基板上を一方向に走査 することを特徵とする表示装置の作製方法。
8.請求項 1乃至 5において、前記プラズマ処理手段は前記基板上を行方向および 列方向に交互に走査することを特徴とする表示装置の作製方法。
9.請求項 3乃至 5において、前記レジストマスクは液滴噴出手段を用いて形成する ことを特徴とする表示装置の作製方法。
1 0.薄膜トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜に反応ガスを局所的に吹き付け開口部を形成する工程を含むことを 特徴とする表示装置の作製方法。
1 1 .薄膜トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜上にレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜をエッチングする工程とを有し、 前記レジストマスクは、液滴嘖出手段を用いて局所的に形成したレジス卜膜をフォ トリソグラフィによって加工して形成され、
前記絶縁膜のエッチングは、 5〜800 torr の圧力下において、プラズマ処理手 段を用いてエッチングされる工程を含むことを特徴とする表示装置の作製方法。
PCT/JP2004/000895 2003-02-05 2004-01-30 表示装置の製造方法 WO2004070819A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP04706798.8A EP1592052A4 (en) 2003-02-05 2004-01-30 PROCESS FOR DISPLAY PRODUCTION
JP2004564056A JP4907088B2 (ja) 2003-02-05 2004-01-30 表示装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003028132 2003-02-05
JP2003028230 2003-02-05
JP2003-028230 2003-02-05
JP2003-028132 2003-02-05

Publications (1)

Publication Number Publication Date
WO2004070819A1 true WO2004070819A1 (ja) 2004-08-19

Family

ID=32852667

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/000895 WO2004070819A1 (ja) 2003-02-05 2004-01-30 表示装置の製造方法

Country Status (5)

Country Link
US (1) US20040253896A1 (ja)
EP (1) EP1592052A4 (ja)
JP (1) JP4907088B2 (ja)
TW (1) TWI407828B (ja)
WO (1) WO2004070819A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120826A (ja) * 2004-10-21 2006-05-11 Seiko Epson Corp 薄膜トランジスタの製造方法、電気光学装置、及び電子機器
US7176069B2 (en) 2003-02-05 2007-02-13 Semiconductor Energy Laboratory Co., Ltd. Manufacture method of display device
US7189654B2 (en) 2003-02-05 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for wiring
US7399704B2 (en) 2003-10-02 2008-07-15 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of a semiconductor device using liquid repellent film
US7416977B2 (en) 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
US7510905B2 (en) 2004-01-29 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7510893B2 (en) 2003-02-05 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a display device using droplet emitting means
US7858453B2 (en) 2003-02-06 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device utilizing solution ejector
US7922819B2 (en) 2003-02-06 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor manufacturing device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004070809A1 (ja) * 2003-02-06 2006-05-25 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4526951B2 (ja) * 2003-02-06 2010-08-18 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4731913B2 (ja) 2003-04-25 2011-07-27 株式会社半導体エネルギー研究所 パターンの形成方法および半導体装置の製造方法
KR101061888B1 (ko) * 2003-11-14 2011-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제조방법
CN101452893B (zh) * 2003-11-14 2011-04-13 株式会社半导体能源研究所 显示装置及其制造法
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7462514B2 (en) 2004-03-03 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television
US7642038B2 (en) * 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US8158517B2 (en) 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
US7868903B2 (en) 2004-10-14 2011-01-11 Daktronics, Inc. Flexible pixel element fabrication and sealing method
US8001455B2 (en) * 2004-10-14 2011-08-16 Daktronics, Inc. Translation table
US7893948B1 (en) 2004-10-14 2011-02-22 Daktronics, Inc. Flexible pixel hardware and method
US8344410B2 (en) 2004-10-14 2013-01-01 Daktronics, Inc. Flexible pixel element and signal distribution means
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
JP5572307B2 (ja) * 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
CN110956886A (zh) * 2018-01-31 2020-04-03 孝感锐创机械科技有限公司 一种粉尘爆炸的远程控制演示设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340129A (ja) * 1998-05-28 1999-12-10 Seiko Epson Corp パターン製造方法およびパターン製造装置
JP2001068827A (ja) * 1999-08-26 2001-03-16 Dainippon Printing Co Ltd 微細パターン形成装置および微細パターンの形成方法
JP2002151478A (ja) * 2000-11-14 2002-05-24 Sekisui Chem Co Ltd ドライエッチング方法及びその装置
JP2002237480A (ja) * 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 放電プラズマ処理方法
JP2002237463A (ja) * 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 半導体素子の製造方法及び装置
JP2002289864A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 薄膜トランジスタおよびその製造方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US580796A (en) * 1897-04-13 William j
FR2432717A1 (fr) * 1978-04-27 1980-02-29 Commissariat Energie Atomique Procede de fabrication de plaquettes sensibles pour dosimetres a electrons
US4328257A (en) * 1979-11-26 1982-05-04 Electro-Plasma, Inc. System and method for plasma coating
DE3884653T2 (de) * 1987-04-03 1994-02-03 Fujitsu Ltd Verfahren und Vorrichtung zur Gasphasenabscheidung von Diamant.
US5549780A (en) * 1990-10-23 1996-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for plasma processing and apparatus for plasma processing
JP3098345B2 (ja) * 1992-12-28 2000-10-16 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
JPH0737887A (ja) * 1993-07-22 1995-02-07 Mitsubishi Electric Corp 配線形成方法，配線修復方法，及び配線パターン変更方法
US5885661A (en) * 1993-11-24 1999-03-23 Semiconductor Systems, Inc. Droplet jet method for coating flat substrates with resist or similar materials
JP2934153B2 (ja) * 1994-08-05 1999-08-16 ティーディーケイ株式会社 フォトレジスト膜形成方法
US5679167A (en) * 1994-08-18 1997-10-21 Sulzer Metco Ag Plasma gun apparatus for forming dense, uniform coatings on large substrates
US5563095A (en) * 1994-12-01 1996-10-08 Frey; Jeffrey Method for manufacturing semiconductor devices
US5811021A (en) * 1995-02-28 1998-09-22 Hughes Electronics Corporation Plasma assisted chemical transport method and apparatus
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5688415A (en) * 1995-05-30 1997-11-18 Ipec Precision, Inc. Localized plasma assisted chemical etching through a mask
JP3598602B2 (ja) * 1995-08-07 2004-12-08 セイコーエプソン株式会社 プラズマエッチング方法、液晶表示パネルの製造方法、及びプラズマエッチング装置
TW322680B (ja) * 1996-02-29 1997-12-11 Tokyo Ohka Kogyo Co Ltd
JP3162313B2 (ja) * 1997-01-20 2001-04-25 工業技術院長 薄膜製造方法および薄膜製造装置
JP3704883B2 (ja) * 1997-05-01 2005-10-12 コニカミノルタホールディングス株式会社 有機エレクトロルミネセンス素子及びその製造方法
WO1999019900A2 (en) * 1997-10-14 1999-04-22 Patterning Technologies Limited Method of forming an electronic device
US6429400B1 (en) * 1997-12-03 2002-08-06 Matsushita Electric Works Ltd. Plasma processing apparatus and method
JP4003273B2 (ja) * 1998-01-19 2007-11-07 セイコーエプソン株式会社 パターン形成方法および基板製造装置
US6231917B1 (en) * 1998-06-19 2001-05-15 Kabushiki Kaisha Toshiba Method of forming liquid film
US6416583B1 (en) * 1998-06-19 2002-07-09 Tokyo Electron Limited Film forming apparatus and film forming method
JP2000038649A (ja) * 1998-07-23 2000-02-08 Komatsu Ltd 成膜装置及び方法
US6203619B1 (en) * 1998-10-26 2001-03-20 Symetrix Corporation Multiple station apparatus for liquid source fabrication of thin films
EP0997926B1 (en) * 1998-10-26 2006-01-04 Matsushita Electric Works, Ltd. Plasma treatment apparatus and method
US6909477B1 (en) * 1998-11-26 2005-06-21 Lg. Philips Lcd Co., Ltd Liquid crystal display device with an ink-jet color filter and process for fabricating the same
TW455912B (en) * 1999-01-22 2001-09-21 Sony Corp Method and apparatus for film deposition
WO2000070117A1 (en) * 1999-05-14 2000-11-23 The Regents Of The University Of California Low-temperature compatible wide-pressure-range plasma flow device
TW504941B (en) * 1999-07-23 2002-10-01 Semiconductor Energy Lab Method of fabricating an EL display device, and apparatus for forming a thin film
EP1221174A1 (en) * 1999-10-12 2002-07-10 Wisconsin Alumni Research Foundation Method and apparatus for etching and deposition using micro-plasmas
TW471011B (en) * 1999-10-13 2002-01-01 Semiconductor Energy Lab Thin film forming apparatus
JP2001156170A (ja) * 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
TW511298B (en) * 1999-12-15 2002-11-21 Semiconductor Energy Lab EL display device
BR0016643A (pt) * 1999-12-21 2003-01-07 Plastic Logic Ltd Método para formar sobre um substrativo um dispositivo eletrônico, e, circuito lógico e dispositivo de exibição ou de memória.
AU779878B2 (en) * 1999-12-21 2005-02-17 Flexenable Limited Forming interconnects
EP1243034A1 (en) * 1999-12-21 2002-09-25 Plastic Logic Limited Solution processed devices
JP5060695B2 (ja) * 1999-12-21 2012-10-31 プラスティック ロジック リミテッド 電子素子配列から電子回路を構成する方法および該方法により形成される電子回路
JP2001279494A (ja) * 2000-03-31 2001-10-10 Tdk Corp 導電体の形成方法、並びに半導体素子及び磁気ヘッドの製造方法
JP2001308082A (ja) * 2000-04-20 2001-11-02 Nec Corp 液体有機原料の気化方法及び絶縁膜の成長方法
JP2002062665A (ja) * 2000-08-16 2002-02-28 Koninkl Philips Electronics Nv 金属膜の製造方法、該金属膜を有する薄膜デバイス、及び該薄膜デバイスを備えた液晶表示装置
JP2002107744A (ja) * 2000-09-27 2002-04-10 Koninkl Philips Electronics Nv 電極形成方法、画素電極形成方法、及び液晶表示装置
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
KR20030063380A (ko) * 2000-11-14 2003-07-28 세끼쑤이 케미컬 가부시기가이샤 상압 플라즈마 처리 방법 및 그 장치
JP2002155371A (ja) * 2000-11-15 2002-05-31 Sekisui Chem Co Ltd 半導体素子の製造方法及びその装置
JP2002221616A (ja) * 2000-11-21 2002-08-09 Seiko Epson Corp カラーフィルタの製造方法及び製造装置、液晶装置の製造方法及び製造装置、ｅｌ装置の製造方法及び製造装置、インクジェットヘッドの制御装置、材料の吐出方法及び材料の吐出装置、並びに電子機器
JP2002176178A (ja) * 2000-12-07 2002-06-21 Seiko Epson Corp 表示装置及びその製造方法
US20040209190A1 (en) * 2000-12-22 2004-10-21 Yoshiaki Mori Pattern forming method and apparatus used for semiconductor device, electric circuit, display module, and light emitting device
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP2002359347A (ja) * 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003084123A (ja) * 2001-06-29 2003-03-19 Seiko Epson Corp カラーフィルタ基板、カラーフィルタ基板の製造方法、液晶表示装置、電気光学装置、電気光学装置の製造方法及び電子機器
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6808749B2 (en) * 2001-10-10 2004-10-26 Seiko Epson Corporation Thin film forming method, solution and apparatus for use in the method, and electronic device fabricating method
JP3890973B2 (ja) * 2001-12-20 2007-03-07 セイコーエプソン株式会社 ヘッドユニット
US6821379B2 (en) * 2001-12-21 2004-11-23 The Procter & Gamble Company Portable apparatus and method for treating a workpiece
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7056416B2 (en) * 2002-02-15 2006-06-06 Matsushita Electric Industrial Co., Ltd. Atmospheric pressure plasma processing method and apparatus
US6782928B2 (en) * 2002-03-15 2004-08-31 Lg.Philips Lcd Co., Ltd. Liquid crystal dispensing apparatus having confirming function for remaining amount of liquid crystal and method for measuring the same
KR101069333B1 (ko) * 2003-02-05 2011-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조방법
JP4437544B2 (ja) * 2003-02-05 2010-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1592049A1 (en) * 2003-02-05 2005-11-02 Sel Semiconductor Energy Laboratory Co., Ltd. Process for manufacturing display
JP4593287B2 (ja) * 2003-02-06 2010-12-08 株式会社半導体エネルギー研究所 半導体製造装置
JPWO2004070809A1 (ja) * 2003-02-06 2006-05-25 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4526951B2 (ja) * 2003-02-06 2010-08-18 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101193015B1 (ko) * 2003-02-06 2012-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 플라즈마 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340129A (ja) * 1998-05-28 1999-12-10 Seiko Epson Corp パターン製造方法およびパターン製造装置
JP2001068827A (ja) * 1999-08-26 2001-03-16 Dainippon Printing Co Ltd 微細パターン形成装置および微細パターンの形成方法
JP2002237480A (ja) * 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 放電プラズマ処理方法
JP2002237463A (ja) * 2000-07-28 2002-08-23 Sekisui Chem Co Ltd 半導体素子の製造方法及び装置
JP2002151478A (ja) * 2000-11-14 2002-05-24 Sekisui Chem Co Ltd ドライエッチング方法及びその装置
JP2002289864A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 薄膜トランジスタおよびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1592052A4 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7510893B2 (en) 2003-02-05 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a display device using droplet emitting means
US7176069B2 (en) 2003-02-05 2007-02-13 Semiconductor Energy Laboratory Co., Ltd. Manufacture method of display device
US7189654B2 (en) 2003-02-05 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for wiring
US8460857B2 (en) 2003-02-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for wiring
US8053174B2 (en) 2003-02-05 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for wiring
US7736955B2 (en) 2003-02-05 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Manufacture method of display device by using droplet discharge method
US7858453B2 (en) 2003-02-06 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device utilizing solution ejector
US7922819B2 (en) 2003-02-06 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor manufacturing device
US8569119B2 (en) 2003-02-06 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device and display device
US7399704B2 (en) 2003-10-02 2008-07-15 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of a semiconductor device using liquid repellent film
US7655499B2 (en) 2004-01-29 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7510905B2 (en) 2004-01-29 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7416977B2 (en) 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
JP2006120826A (ja) * 2004-10-21 2006-05-11 Seiko Epson Corp 薄膜トランジスタの製造方法、電気光学装置、及び電子機器

Also Published As

Publication number Publication date
JPWO2004070819A1 (ja) 2006-05-25
JP4907088B2 (ja) 2012-03-28
EP1592052A1 (en) 2005-11-02
EP1592052A4 (en) 2014-04-23
US20040253896A1 (en) 2004-12-16
TWI407828B (zh) 2013-09-01
TW200421929A (en) 2004-10-16

Similar Documents

Publication Publication Date Title
WO2004070819A1 (ja) 表示装置の製造方法
US8569119B2 (en) Method for producing semiconductor device and display device
KR101032338B1 (ko) 표시장치의 제작방법
TWI389315B (zh) 製作薄膜電子元件的線上製程
CN100525584C (zh) 图案的形成装置及形成方法、器件的制造方法
US7510893B2 (en) Method of manufacturing a display device using droplet emitting means
KR101131531B1 (ko) 표시장치의 제작 방법
CN101770127B (zh) 像素构造、有源矩阵基板、有源矩阵基板的制造方法、电光学装置以及电子设备
CN100472731C (zh) 半导体制造装置
US20060099759A1 (en) Pattern formation method and pattern formation apparatus, method for manufacturing device, electro-optical device, electronic device, and method for manufacturing active matrix substrate
KR20060066148A (ko) 배선 형성 방법, 배선 형성 장치, 도전막 배선, 전기 광학장치, 전자 기기, 및 비접촉형 카드 매체
JP3966294B2 (ja) パターンの形成方法及びデバイスの製造方法
CN100569515C (zh) 器件及其制造方法、光电装置及电子机器
CN1740886B (zh) 有源矩阵基板及制造方法、电光学装置及电子机器
JP2003316279A (ja) デバイスの製造方法、デバイス及び電子機器
CN100392827C (zh) 显示装置的制造方法
CN100456448C (zh) 有源矩阵基板及其制造方法、以及电光学装置及电子设备
JP2008249997A (ja) 液晶表示装置およびその製造方法
EP2177644A1 (en) Coating of masked substrates
US20100092658A1 (en) Coating of masked substrates
WO2007069334A1 (ja) フラットパネルディスプレイの製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2004564056

Country of ref document: JP

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004706798

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 20048032524

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 2004706798

Country of ref document: EP