Nothing Special   »   [go: up one dir, main page]

KR20100133317A - 배선기판의 제조방법 - Google Patents

배선기판의 제조방법 Download PDF

Info

Publication number
KR20100133317A
KR20100133317A KR1020100055592A KR20100055592A KR20100133317A KR 20100133317 A KR20100133317 A KR 20100133317A KR 1020100055592 A KR1020100055592 A KR 1020100055592A KR 20100055592 A KR20100055592 A KR 20100055592A KR 20100133317 A KR20100133317 A KR 20100133317A
Authority
KR
South Korea
Prior art keywords
film
plating film
wiring board
plating
support plate
Prior art date
Application number
KR1020100055592A
Other languages
English (en)
Other versions
KR101985020B1 (ko
Inventor
코타로 코다니
Original Assignee
신코 덴키 코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신코 덴키 코교 가부시키가이샤 filed Critical 신코 덴키 코교 가부시키가이샤
Publication of KR20100133317A publication Critical patent/KR20100133317A/ko
Application granted granted Critical
Publication of KR101985020B1 publication Critical patent/KR101985020B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/068—Apparatus for etching printed circuits
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/003—3D structures, e.g. superposed patterned layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C25D5/14—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium two or more layers being of nickel or chromium, e.g. duplex or triplex layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0391—Using different types of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

다양한 부품을 탑재하는 배선기판의 신뢰성을 향상시킨다.
층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20J)에 있어서, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면과 동일면에서 노출되고, 전극패드마다 노출면의 재질이 상이하다. 배선기판(20J)에는 반도체칩(21) 및 리드(23)가 탑재되고, 반도체칩(21)의 메인면에 형성되어 있는 외부 접속단자(22)와 전극패드(4a)가 전기적으로 접속되고, 리드(23)에 형성되어 있는 접속부(23b)와 전극패드(6a)가 전기적으로 접속되고, 반도체칩(21)의 이면에 리드(23)가 접착하여 배치된다.

Description

배선기판의 제조방법{METHOD OF MANUFACTURING WIRING SUBSTRATE}
본 발명은 배선기판의 제조기술에 관한 것으로, 특히, 반도체 패키지의 배선기판에 적용하여 유효한 기술에 관한 것이다.
예를 들면, 서브트랙티브법(subtractive method)에 의해 배선기판 상에 전극패드를 형성하는 경우, 동박 표면에 개구부를 구비하는 레지스트 패턴을 형성하고, 당해 개구부로부터 노출되는 동박을 에칭한 후, 레지스트 패턴을 박리함으로써, 잔존한 동박으로 구성되는 전극패드가 형성된다.
또한, 예를 들면, 세미어디티브법(semi-additive method)에 의해 배선기판 상에 전극패드를 형성하는 경우, 우선, 무전해 도금법에 의해 기판 최 표면측의 절연층 상에 시드(seed)막을 형성한 후, 당해 시드막 표면에 개구부를 구비하는 레지스트 패턴을 형성한다. 이어서, 당해 개구부로부터 노출되는 시드막 상에 전해 도금에 의해 전극패드를 형성한 후, 레지스트 패턴을 박리하고, 에칭에 의해 불필요한 시드막을 제거하는 것에 의해, 전해 도금막으로 구성되는 전극패드가 형성된다.
이와 같이, 다양한 방법에 의해, 배선기판 상에 전극패드를 형성할 수 있다. 한편, 전극패드를 구비하는 배선기판의 구조, 특히, 기판 최 표면측의 절연층으로 노출되는 전극패드를 구비하는 배선기판의 구조에 관하여, 하기와 같은 선행 기술문헌(특허문헌 1~3)이 추출되었다.
일본 특허공개 2005-327780호 공보(특허문헌 1)에는, 모든 하층배선이 베이스 절연막의 요부 깊숙한 곳에 위치하는 반도체 패키지의 배선기판이 개시되어 있다. 이 배선기판에서는 모든 하층배선 상의 에칭하기 쉬운 층이 제거되는 것에 의해, 요부가 형성되어 있다. 당해 노출되어 있는 하층배선의 재질은 모두 동일하고, 동일한 표면처리가 되어 있다고 할 수 있다.
일본 특허공개 2002-198462호 공보(특허문헌 2)에는, 절연층의 요부의 저면으로부터 노출되는 전극을 복수로 구비하는 반도체 패키지의 배선기판이 개시되어 있다. 이 배선기판에서는 모든 전극이 배선기판의 하면측으로부터 소정 두께 에칭하여 제거된다. 당해 노출되어 있는 전극의 재질은 모두 동일하고, 동일한 표면처리가 되어 있다고 할 수 있다.
일본 특허공개 2007-13092호 공보(특허문헌 3)에는, 솔더 레지스트층의 외측의 면으로부터 함몰된 구조의 전극을 복수로 구비하는 배선기판이 개시되어 있다. 이 배선기판에서는 모든 전극이, 그 위의 전극 높이 조정층이 에칭되는 것에 의해 함몰된 구조로 되어 있다. 당해 노출되어 있는 전극의 재질은 모두 동일하고, 동일한 표면처리가 되어 있다고 할 수 있다.
일본 특허공개 2005-327780호 공보(명세서 단락 [0030], [0062], 도 1) 일본 특허공개 2002-198462호 공보(명세서 단락 [0111], 도 2, 도 15) 일본 특허공개 2007-13092호 공보(명세서 단락 [0062]~[0066], 도 3)
도 63에 절연층(103)으로부터 노출되는 복수의 전극패드(102)를 구비하는 배선기판(101)을 구비한 반도체 패키지를 나타낸다. 도 63에 나타내는 배선기판(101)에서는 상기 특허문헌 1~3에 기재의 배선기판과 마찬가지로, 복수의 전극패드(102)의 각각의 탑재면이, 절연층(103)에 형성되어 있는 동일 함몰 깊이의 요부(104)로부터 노출되어 있다. 또, 배선기판(101)은 외부 접속단자가 되기도 하는 배선층(105)과, 배선층(105)을 덮는 솔더 레지스트(106)와, 절연층(103)에 형성되어 전극패드(102)와 배선층(105)을 전기적으로 접속시키는 비아(VIA)(107)를 포함하여 구성되어 있다.
배선기판(101)의 전극패드(102)는, 예를 들면, 노출되어 있는 측으로부터 Au 도금막, Ni 도금막, Cu 도금막이 차례로 형성되어 있다. 이 경우, 전극패드(102)는 Au 도금에 의해 표면처리되어 있다고 할 수 있다.
예를 들면, 배선기판(101)의 전극패드(102)측에서 반도체칩이 탑재되는 경우, 전극패드(102)와 반도체칩의 외부 접속단자(예를 들면, 전극 범프)가 전기적으로 접속된다. 또한, 배선기판(101) 상에는 반도체칩 이외에, 반도체칩의 방열을 돕는 방열판(예를 들면, 리드(lid)이나 다른 배선기판, 나아가 칩커패시터 등의 부품이 탑재되는 경우가 있다.
배선기판(101)에 다양한 부품을 탑재에 즈음하여, 전극패드(102)와의 접속에 있어서 전기적 특성을 향상시키고자하는 경우나, 산화 등의 부식을 방지하여 신뢰성을 향상시키고자하는 경우 등의 요구가 있다. 이러한 요구에 대해, 노출면의 재질이 동일한 전극패드(102)를 구비하는 배선기판(101) 상에 반도체칩, 방열판, 다른 배선기판, 전자 부품 등 다양한 부품을 탑재하는 경우, 탑재에 관한 자유도(degree of freedom)가 부족하기 때문에, 반도체 패키지 전체적인 전기적 특성의 저하나 신뢰성의 저하가 사료된다.
또한, 반도체장치의 고기능화, 소형화에 동반하여, 반도체칩을 탑재하는 반도체 패키지(배선기판)도 소형화, 박형화가 요구되고, 그 배선이나 전극패드도 미세화, 협소화가 요구되고 있다. 이러한 요구에 대해, 배선기판(101) 상에 반도체칩, 방열판, 다른 배선기판, 전자 부품 등 다양한 부품을 탑재하는 경우, 단일 재질의 전극패드의 경우, 탑재에 관한 자유도가 부족한 것으로 사료된다.
배선기판(101) 상에 반도체칩, 방열판 등 다양한 부품을 탑재하기 위해서는 배선기판(101)의 복수의 전극패드(102)에, 다양한 부품의 크기가 상이한 외부 접속단자를 접속시키는 경우가 있다. 이 경우, 외부 접속단자에 사용되는, 예를 들면, 땜납 등의 접속재의 양(量) 제어만에 의해, 배선기판(101)에 반도체칩, 방열판 등이 탑재된다. 예를 들면, 반도체 패키지의 박형화에 관하여, 배선기판(101)의 전극패드(102)와 같이, 모든 탑재면이 최 표면으로부터 동일한 깊이에 위치하는 경우, 탑재용 땜납량에 의해 각종 부품의 접속 높이를 조정해야 하기 때문에, 탑재에 관한 자유도가 적다. 이 때문에, 다양한 부품에 의해 접속하기 위한 땜납량이 상이하기 때문에, 당해 접속부의 신뢰성이 저하도 사료된다.
본 발명의 목적은 배선기판의 신뢰성을 향상시킬 수 있는 기술을 제공함에 있다. 본 발명의 상기 및 기타의 목적과 신규적인 특징은 본 명세서의 기술 및 첨부 도면에 의해 명백하다.
본 발명의 일 실시형태에 따른 배선기판의 제조방법은, (a) 지지판의 제 1면 상에 제 1 개구부를 구비하는 제 1 레지스트층을 형성하고, 전해 도금법에 의해 상기 제 1 레지스트 개구부에 제 1 도금막을 형성하고, 상기 제 1 레지스트층을 제거하고; (b) 상기 지지판의 제 2면 상에 개구부를 구비하는 제 2 레지스트층을 형성하고, 전해 도금법에 의해 상기 제 2 개구부에 제 2 도금막을 형성하고, 상기 제 2 레지스트층을 제거하고; (c) 상기 제 1 및 제 2 도금막과 전기적으로 접속된 배선층과 절연층을 형성하고; (d) 상기 지지판을 제거하고, 상기 제 1 및 제 2 도금막을 노출시키는 공정을 포함한다.
본 발명의 일 실시형태에 의하면, 배선기판의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 2는 도 1에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 3은 도 2에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 4는 도 3에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 5는 도 4에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 6은 도 5에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 7은 도 6에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 8은 도 7에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 9는 도 8에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 10은 도 9에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 11은 도 10에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 12는 본 발명의 제 1 실시형태의 변형예에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 13은 본 발명의 제 2 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 14는 도 13에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 15는 도 14에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 16은 도 15에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 17은 도 16에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 18은 도 17에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 19는 본 발명의 제 3 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 20은 도 19에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 21은 도 20에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 22는 도 21에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 23은 도 22에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 24는 도 23에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 25는 도 24에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 26은 도 25에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 27은 도 26에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 28은 도 27에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 29는 도 28에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 30은 도 27의 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 31은 본 발명의 제 4 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 32는 도 31에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 33은 도 32에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 34는 도 33에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 36은 도 34에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 36은 본 발명의 제 5 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 37은 도 36에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 38은 도 37에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 39는 도 38에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 40은 도 39에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 41은 도 40에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 42는 본 발명의 제 6 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 43은 도 42에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 44는 도 43에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 45는 도 44에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 46은 도 45에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 47은 도 46에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 48은 본 발명의 제 7 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 49는 도 48에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 50은 도 49에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 51은 도 50에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 52는 도 51에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 53은 도 52에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 54는 본 발명의 제 8 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 55는 도 54에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 56은 도 55에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 57은 도 56에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 58은 도 57에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 59는 도 58에 이어지는 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 60은 본 발명의 제 9 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 61은 본 발명의 제 10 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 62는 본 발명의 제 11 실시형태에 따른 제조공정 중의 반도체 패키지의 모식적인 단면도.
도 63은 종래의 반도체 패키지의 모식적인 단면도.
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부품에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 본 발명에 있어서의 배선기판은 반도체 패키지, 인터포저, 실장 기판 등에 적용할 수 있고, 특히, 반도체 패키지에 적용하는 것이 바람직하다. 이하의 실시형태에서는 반도체 패키지로서 배선기판을 채용한 경우에 대해 설명한다.
(제 1 실시형태) 본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 우선, 도 1에 나타내는 바와 같이, 지지판(1) 상에 지지판(1)과 재질이 상이하고, 도전성을 갖는 급전층(7)을 형성한다. 지지판(1)은, 예를 들면, 500㎛ 정도 두께의 Cu(동)박(foil)이다. 급전층(7)은, 예를 들면, 도금법에 의해 형성한 1~5㎛ 정도 두께의 Ni(니켈) 도금막이다. 또, 지지판(1)으로서, Cu박 이외에 각종 금속박을 사용할 수 있다.
또, 급전층(7)은 도전성을 갖는 것이면, Al(알루미늄)막 등이어도 좋고, 또한, 예를 들면, 스퍼터법 등에 의해 형성되어도 좋다. 본 실시형태에서는 후공정에서, 급전층(7)을 도금 도통부(Conduction Plate)로서 사용하여 전해 도금법을 진행하기 때문에, 급전층(7)은 도전성을 갖는 것으로 사용하고 있다. 또한, 지지판(1)의 두께는 제조공정 중의 지지판(1)에 휨이 발생하지 않는 정도이면 된다. 지지판(1)의 두께가 너무 얇아서 휨이 발생하면, 예를 들면, 위치 맞춤에 편차가 발생하여 제조 수율이 저하되기 때문이다.
다음으로, 도 2에 나타내는 바와 같이, 급전층(7)을 덮도록 지지판(1) 상에 레지스트층(2)(도금 레지스트층)을 형성한 후, 급전층(7)을 노출시키는 개구부(2a)를 레지스트층(2)에 형성한다. 레지스트층(2)은, 예를 들면, 소정 두께의 드라이 필름 레지스트 또는 액상 레지스트에 의해 형성한다. 예를 들면, 급전층(7) 상에 드라이 필름 레지스트를 형성한 후, 당해 드라이 필름 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해, 개구부(2a)를 구비하는 레지스트층(2)이 급전층(7) 상에 형성된다.
다음으로, 도 3에 나타내는 바와 같이, 급전층(7)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 급전층(7) 상에 급전층(7)과 재질이 상이한 도금막(4)을 형성한다. 상기 도금막(4)은 전극패드를 구성하는 것에 포함된다. 또, 지지판(1)에 도전성을 갖는 각종 금속박을 사용한 경우, 급전층(7) 이외에 지지판(1)도 도금 도통부로서 기능을 한다.
도금막(4)은, 예를 들면, 10~20㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는 급전층(7)으로서 Ni 도금막을 형성하고 있으므로, 도금막(4)은 그와 상이한 재질인 Cu 도금막을 형성하고 있다. 후공정에서, Ni 도금막으로 구성되는 급전층(7)은 에칭에 의해 제거되지만, 그때 도금막(4)은 잔존시켜 놓으므로, 도금막(4)에는 Ni 도금막과 에칭 레이트가 상이한 재질인 Cu 도금막을 형성하고 있다.
다음으로, 도 4에 나타내는 바와 같이, 레지스트층(2)을 제거한다.
다음으로, 도 5에 나타내는 바와 같이, 급전층(7)을 덮도록 지지판(1) 상에 레지스트층(5)(도금 레지스트층)을 형성한 후, 급전층(7)을 노출시키는 개구부(5a)를 레지스트층(5)에 형성한다. 여기서의 레지스트층(5)은 지지판(1) 상에 형성되어 있는 도금막(4)을 덮도록 하여, 레지스트층(2)과 동일하게 하여 형성된다. 일례로서, 개구부(5a)가 틀이나 테 형상으로 형성되어도 좋다.
다음으로, 도 6에 나타내는 바와 같이, 급전층(7)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 급전층(7) 상에 급전층(7) 및 도금막(4)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다. 또, 지지판(1)에 도전성을 갖는 각종 금속박을 사용한 경우, 급전층(7) 이외에 지지판(1)도 도금 도통부로서 기능을 한다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 급전층(7)으로서 Ni 도금막, 및 도금막(4)으로서 Cu 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다.
후공정에서, Ni 도금막으로 구성되는 급전층(7)은 에칭에 의해 제거되지만, 그때 도금막(6)은 잔존시켜 놓으므로, 에칭 스토퍼로서, 도금막(6)의 지지판(1)측에는 에칭 레이트가 상이한 재질인 Au 도금막을 형성하고 있다. 또, 상기한 바와 같이, 급전층(7)의 에칭 때에는 도금막(4)도 잔존시켜 놓으므로, 도금막(4)으로서, 급전층(7)의 Ni 도금막과 에칭 레이트가 상이한 재질인 Cu 도금막을 형성하고 있다.
본 실시형태에서는 도금막(6)을 형성할 때에, 도금막(4)과도 재질이 상이한 도금막(6)을 형성하고 있다. 도금막(4)으로서 Cu 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 Au 도금막을 형성하고 있다. 후공정에서는 이들 도금막(4, 6)은 배선기판의 전극패드로서 사용된다. 이에 의해, 예를 들면, 배선기판 상에 탑재되는 다양한 부품의 외부 접속단자에 대응하는 재질이 상이한 표면처리가 시행된 전극패드를 형성할 수 있게 된다.
또, 급전층(7)과 에칭 레이트가 상이한 재질인 도금막이 형성되어 있으면, 그 이후에 형성되는 도금막의 재질은 전극패드로서 구성할 수 있는 것이면, 급전층(7)과 동일한 재질이어도 좋다. 본 실시형태의 도금막(6)은 급전층(7)의 재질을 Ni 도금막으로 하고 있으므로, 급전층(7)과 에칭 레이트가 상이한 재질인 Au 도금막을 지지판(1)측에 형성하고, 그 이후는 Ni 도금막, Cu 도금막을 형성하는 것에 의해 구성되는 적층막으로 하고 있다.
다음으로, 도 7에 나타내는 바와 같이, 레지스트층(5)을 제거한다.
다음으로, 도 8에 나타내는 바와 같이, 도금막(4) 및 도금막(6)과 전기적으로 접속된 배선층을 형성한다. 이 배선층은, 예를 들면, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하여 구성되는 빌드업 배선층이다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
우선, 지지판(1) 상에 형성되어 있는 도금막(4) 및 도금막(6)을 덮도록 층간 절연층(14)을 형성한 후, 도금막(4) 및 도금막(6)에 도달하는 비아(VIA)홀을 형성하고, 당해 비아홀을 개재하여 도금막(4) 및 도금막(6)과 전기적으로 접속되는 배선(11)을 형성한다.
층간 절연층(14)은, 예를 들면, 에폭시계 수지나 폴리이미드계 수지 등의 수지 필름으로 형성한다. 또한, 상기 비아홀은, 예를 들면, 도금막(4) 및 도금막(6)을 스토퍼로서 사용한 레이저나 드라이 에칭에 의해, 도금막(4) 및 도금막(6)에 도달하여 층간 절연층(14)에 형성되는 개구부이다.
또한, 배선(11)은, 예를 들면, 세미어디티브법에 의해 형성된다. 우선, 상기 비아홀 내 및 층간 절연층(14) 상에 무전해 도금 등에 의해 시드층(미도시)을 형성한 후, 배선(11)이 형성되는 영역에 개구부가 마련된 레지스트층(미도시)을 형성한다. 그 다음, 상기 시드층을 도금 도통부에 사용한 전해 도금법에 의해, 상기 레지스트층의 개구부 내에, 예를 들면, Cu 도금막을 형성한다. 그 다음, 상기 레지스트층을 박리한 후, 상기 Cu 도금막을 마스크로 하여 상기 시드층을 에칭한다. 이에 의해, 비아홀 내에 형성된 비아와 층간 절연층(14) 상에 형성된 배선 패턴 및 상기 Cu 도금막으로 구성되는 배선(11)이 형성된다.
이어서, 층간 절연층(14) 및 배선(11)의 형성 공정과 동일한 공정을 반복하는 것에 의해, 층간 절연층(14) 상에 형성되어 있는 배선(11)을 덮도록 층간 절연층(15)을 형성한 후, 배선(11)에 도달하는 비아홀을 형성하고, 당해 비아홀을 개재하여 배선(11)과 전기적으로 접속되는 배선(12)을 형성한다.
이어서, 층간 절연층(14) 및 배선(11)의 형성 공정과 동일한 공정을 반복하는 것에 의해, 층간 절연층(15) 상에 형성되어 있는 배선(12)을 덮도록 층간 절연층(16)을 형성한 후, 배선(12)에 도달하는 비아홀을 형성하고, 당해 비아홀을 개재하여 배선(12)과 전기적으로 접속되는 배선(13)을 형성한다. 이에 의해, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하여 구성되는 배선층(빌드업 배선층)이 형성된다.
이어서, 층간 절연층(16) 상에 배선(13)의 표면을 노출시키는 개구부를 구비하는 솔더 레지스트(17)를 형성한다. 솔더 레지스트(17)는, 예를 들면, 층간 절연층(16) 상에 필름 형태의 레지스트를 형성한 후, 당해 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해 형성된다. 또, 솔더 레지스트(17)로부터 노출되어 있는 부분의 배선(13)은 전극패드로서 사용되고, 솔더 레지스트(17)에 의해, 외부 접속단자와의 접속시의 쇼트(단락)가 방지 및 보호된다.
이어서, 노출되어 있는 배선(13)에 대하여 보호 등을 위한 표면처리를 한다. 도시되지 않지만, 노출되어 있는 배선(13) 상에는 OSP(Organic Solder Preservative)막, 무전해 Ni/Pd/Au 도금막, 또는 무전해 Ni/Au 도금막이 형성된다. Au막이 배선기판의 외부에 노출되도록 무전해 Ni/Pd/Au 도금막 또는 무전해 Ni/Au 도금막이 노출된 배선(13) 상에 형성된다.
다음으로, 도 9에 나타내는 바와 같이, 지지판(1)을 제거한다. 지지판(1)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1)을 제거한다. 급전층(7)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭 때에, Ni 도금막으로 구성되는 급전층(7)은 제거되지 않는다.
다음으로, 도 10에 나타내는 바와 같이, 급전층(7)을 제거한다. 급전층(7)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 급전층(7)을 제거한다. 도금막(4)에 급전층(7)의 Ni 도금막과 에칭 레이트가 상이한 Cu 도금막이 형성되어 있으므로, 급전층(7)의 제거 때에 도금막(4)은 제거되지 않고 잔존한다. 또한, 도금막(6)의 노출측에 급전층(7)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 급전층(7)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 이들 도금막(4, 6)의 노출면이 층간 절연층(14)의 표면과 동일면(플랫)으로 되어 있다.
또, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또한, 전극패드의 노출면을 보호하는 등의 필요가 있을 경우, 도금막(4) 상에, 예를 들면, OSP막을 형성해도 좋다. 이에 의해, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20J)이 형성된다. 배선기판(20J)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(4a)가 형성되어 있다. 또한, 배선기판(20J)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(6a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조). 배선기판(20J)에서는, 층간 절연층(14)으로부터 노출되어 있는 전극패드(4a)와 전극패드(6a)의 재질이 상이하게 표면처리되어 있고, 전극패드(4a)의 재질은 Cu(Cu 도금막)이고, 전극패드(6a)의 재질은 Au(Au 도금막)이다.
본 배선기판(20J)은 일반적인 배선기판이 구비하는 코어기판 대신에, 지지판(1)을 사용하여 형성된 코어레스 기판이다. 본 실시형태에서는, 지지판(1)에 대한 표면처리, 즉 복수회의 패터닝과 복수회의 도금을 하는 것에 의해, 지지판(1)이 제거된 배선기판(20J)(코어레스 기판) 표면의 도금막(4, 6) 노출면을 상이한 재질로 형성할 수 있다.
또한, 본 실시형태에서는 급전층(7)을 도금 도통부로 하고 있으므로, 일반적인 배선기판과 같이 별도로 도금 도통부(버스라인(Bus line))를 형성할 필요가 없고(버스레스(Busless)화), 나중에 버스를 제거 또는 절단하는 공정을 삭감할 수 있어, 비용도 줄일 수 있다. 또한, 전극패드(6a)의 도금막(6) 형성 때에 전극패드(4a)(도금막(4))부에 도금이 부착되지 않도록 마스크를 할 필요가 없으므로, 도금 마스크재에 의한 도금액의 오염을 방지할 수도 있다. 또한, 버스 형성을 위한 배선을 확보할 필요도 없으므로, 전극패드(4a) 6a의 파인 피치화를 꾀할 수 있다.
다음으로, 도 11에 나타내는 바와 같이, 배선기판(20J) 상에 반도체칩(21)을 탑재한다. 반도체칩(21)의 메인면(소자형성면)에는 내부소자와 전기적으로 접속되어 있는 골드 범프나 솔더 범프 등의 외부 접속단자(22)가 형성되어 있다. 이 외부 접속단자(22)와 배선기판(20J)의 전극패드(4a)가 전기적으로 접속되어, 배선기판(20J) 상에 반도체칩(21)이 플립 칩 실장된다. 언더필수지가 상기 배선기판(20J)과 상기 반도체칩(21)의 사이에 마련되어도 좋다.
이어서, 배선기판(20J) 상에 방열 기능을 갖는 도전성 리드(23)(예를 들면, 구리나 알루미늄 등의 금속으로 구성됨)를 탑재한다. 이 리드(23)는 방열판으로서 사용하지만, 방열 기능 이외에, 기준 전위(GND)와 접속하여 회로 동작의 안정화나 외부 노이즈 차단용으로 사용해도 좋다. 반도체칩(21)의 이면(메인면과 반대인 면)과 커버부(23a)가 그리스(24)를 개재하여 접촉되고, 또한, 커버부(23a)의 외주에서 프레임 형태로 돌기되어 있는 접속부(23b)와 배선기판(20J)의 전극패드(6a)가, 예를 들면, 땜납(25)을 개재하여 전기적으로 접속되어, 배선기판(20J) 상에 리드(23)가 접합되어 있다. 이에 의해, 반도체칩(21)과 리드(23)는 반도체칩(21)의 이면에 그리스(24)를 개재하여 리드(23)가 접착하여 탑재되고, 리드(23)에 의해 반도체칩(21)이 커버되어 있다. 리드(23)가 방열판으로 사용될 때에 전극패드(6a)는 GND에 전기적으로 접촉될 필요가 없고, 이 경우에는 리드(23)는 전극패드(6a)에 기계적으로 접속되어 있다.
이와 같이, 배선기판(20J)에는, 반도체칩(21)이나 리드(23)가 탑재되어 있다. 반도체칩(21)은 반도체칩(21)의 메인면에 형성되어 있는 외부 접속단자(22)와 전극패드(4a)가 전기적으로 접속되어 배선기판(20J)에 탑재되어 있다. 또한, 리드(23)는 반도체칩(21)을 덮도록, 리드(23)에 형성되어 있는 접속부(23b)와 전극패드(6a)가 전기적으로 접속되어 배선기판(20J)에 탑재되어 있다.
이상에 의하여, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20J)을 구비하는 반도체 패키지(30J)가 형성된다. 반도체장치의 고기능화, 소형화에 동반하여, 반도체칩을 탑재하는 반도체 패키지도 소형화, 박형화가 요구되고 있다. 이 배선기판(20J)은, 소정 두께를 갖는 코어기판 대신에, 후공정에서 제거되는 지지판(1)을 사용하여 형성된 코어레스 기판이므로, 박형화(예를 들면, 170~200㎛ 정도)할 수 있다. 따라서, 반도체 패키지(30J)를 소형화, 박형화할 수 있다.
또한, 본 실시형태에 따른 배선기판(20J)에서는, 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질로 표면처리된 전극패드(4a, 6a)에 사용할 수 있다. 본 실시형태에서는, 반도체칩(21)과의 접속에는, 전기신호의 전달성을 양호하게 하기 위하여, 전극패드(4a)의 노출면의 재질에, 예를 들면, Cu를 사용하고 있다. 또한, 리드(23)와의 접속에 사용하는 전극패드(6a)의 노출면의 재질에 산화를 방지하고, 땜납의 접속성을 향상하기 위하여, 예를 들면, Au를 사용하고 있다. 이와 같이, 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30J)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
또, 본 실시형태에서는 Cu박 지지판(1) 상에 Ni 도금막 급전층(7)을 형성하고, 당해 급전층(7)을 도금 도통부로서 사용하였지만, 도전성 지지판(1)으로서 Ni박을 사용한 경우에는, 급전층(7)을 형성하지 않고 배선기판(20J)을 형성할 수 있다. 상기한 제조공정과 동일하게 하여, Ni박 지지판(1) 상에 개구부(2a)를 구비하는 레지스트층(2)을 직접 형성하고, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 도금막(4)을 형성한 후, 레지스트층(2)을 제거한다.
이어서, Ni박 지지판(1) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성하고, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 지지판(1) 상에 지지판(1) 및 도금막(4)과 재질이 상이한 도금막(6)을 형성한 후, 레지스트층(5)을 제거한다. 그 다음, 도 12에 나타내는 바와 같이, 도금막(4) 및 도금막(6)과 전기적으로 접속되고, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하여 구성되는 배선층(빌드업 배선층)이 형성된다. 그 다음, Ni박 지지판(1)을, 예를 들면, 에칭에 의해 제거한 후, 도 10, 도 11에 나타낸 제조공정을 거치는 것에 의해, 상기한 배선기판(20J)을 구비하는 반도체 패키지(30J)를 형성할 수 있다.
(제 2 실시형태) 상기 제 1 실시형태에서는, 전극패드마다 노출면의 재질을 상이하게 하기 위하여, 도 10에 나타내는 바와 같이, 영역(A)에 있어서 반도체칩(21)과 접속되는 전극패드(4a)의 표면에 Cu 도금막을 노출시키고, 영역(B)에 있어서 리드(23)와 접속되는 전극패드(6a)의 표면에 Au 도금막을 노출시키는 경우에 대해 설명했다. 본 실시형태에서는, 도 17에 나타내는 바와 같이, 영역(A)에 있어서 반도체칩(21)과 접속되는 전극패드(6a)의 표면에 Au 도금막을 노출시키고, 영역(B)에 있어서 리드(23)와 접속되는 전극패드(4a)의 표면에 Cu 도금막을 노출시키는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 상기 제 1 실시형태에서 도 1, 도 2를 참조하여 설명한 제조공정 후, 도 13에 나타내는 바와 같이, 급전층(7)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 급전층(7) 상에 급전층(7)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 급전층(7)으로서 Ni 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(2)을 제거한 후, 도 14에 나타내는 바와 같이, 지지판(1) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 그 다음, 급전층(7)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 급전층(7) 상에 급전층(7)과 재질이 상이한 도금막(4)(Cu 도금막)을 형성한다. 상기 도금막(4)은 전극패드를 구성하는 것에 포함된다.
이어서, 레지스트층(5)을 제거한 후, 도 15에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
다음으로, 도 16에 나타내는 바와 같이, 지지판(1)을 제거한다. 지지판(1)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1)을 제거한다. 급전층(7)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭 때에, Ni 도금막으로 구성되는 급전층(7)은 제거되지 않는다.
다음으로, 도 17에 나타내는 바와 같이, 급전층(7)을 제거한다. 급전층(7)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 급전층(7)을 제거한다. 도금막(4)에 급전층(7)의 Ni 도금막과 에칭 레이트가 상이한 Cu 도금막이 형성되어 있으므로, 급전층(7)의 제거 때에 도금막(4)은 제거되지 않고 잔존한다. 또한, 도금막(6)의 노출측에 급전층(7)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 급전층(7)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 이에 의해, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20K)이 형성된다. 배선기판(20K)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(6a)가 형성되어 있다. 또한, 배선기판(20K)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(4a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조). 배선기판(20K)에서는, 층간 절연층(14)으로부터 노출되어 있는 전극패드(4a)와 전극패드(6a)의 재질이 상이하게 되어 있고, 전극패드(4a)의 재질은 Cu(Cu 도금막)이고, 전극패드(6a)의 재질은 Au(Au 도금막)이다.
다음으로, 상기 제 1 실시형태에서 도 11을 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 18에 나타내는 바와 같이, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20K)을 구비하는 반도체 패키지(30K)가 형성된다.
본 실시형태에 따른 배선기판(20K)에서는, 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 본 실시형태에서는, 반도체칩(21)과의 접속에 사용하는 전극패드(6a)의 노출면의 재질에 산화를 방지하고, 땜납의 접속성을 향상하기 위하여, 예를 들면, Au를 사용하고 있다. 또한, 리드(23)와의 접속에는 열전달성을 양호하게 하기 위하여, 전극패드(4a)의 노출면의 재질에 예를 들면, Cu를 사용하고 있다. 이와 같이, 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30K)의 신뢰성 등을 향상시킬 수 있다. 또, 상기 제 1 실시형태의 변형예(도 12 참조)와 동일하게, 지지판(1)과 전극패드(4a, 6a)의 도금막의 재질을 상이하게 하는 것은, 본 실시형태에도 적용할 수 있다. 즉, 도전성 지지판(1)으로서 Ni박을 사용한 경우에는, 급전층(7)을 형성하지 않고 배선기판(20K)을 형성할 수 있다.
(제 3 실시형태) 상기 제 1 실시형태에서는, 전극패드마다 노출면의 재질을 상이하게 한 배선기판(20J)으로서, 도 10에 나타내는 바와 같이, 영역(A)에 있어서 반도체칩(21)과 접속되는 전극패드(4a)로서 Cu 도금막을 노출시키고, 영역(B)에 있어서 리드(23)와 접속되는 전극패드(6a)로서 Au 도금막을 노출시키는 경우에 대해 설명했다. 본 실시형태에서는, 도 27에 나타내는 바와 같이, 배선기판(20A)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 하고, 배선기판(20A)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 하고 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 우선, 도 19에 나타내는 바와 같이, 도전성 지지판(1) 상에 개구부(2a)를 구비하는 레지스트층(2)을 형성한다. 도전성 지지판(1)은, 예를 들면, 500㎛ 정도 두께의 Cu(동)박이다. 레지스트층(2)은, 예를 들면, 소정 두께의 드라이 필름 레지스트 또는 액상 레지스트에 의해 형성한다. 예를 들면, 지지판(1) 상에 드라이 필름 레지스트를 형성한 후, 당해 드라이 필름 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해 개구부(2a)를 구비하는 레지스트층(2)이 지지판(1) 상에 형성된다.
또, 지지판(1)은 도전성을 갖는 것이면, Al(알루미늄)박 등이어도 좋다. 본 실시형태에서는, 후공정에서, 지지판(1)을 도금 도통부로서 사용하여 전해 도금법을 진행하기 때문이다. 또한, 지지판(1)의 두께는 제조공정 중의 지지판(1)에 휨이 발생하지 않는 정도이면 된다. 지지판(1)의 두께가 너무 얇아서 휨이 발생하면, 예를 들면, 위치 맞춤에 편차가 발생하고, 제조 수율이 저하되기 때문이다. 본 실시형태에서는, 후공정에서, 지지판(1)을 Cu박으로 하고 그것을 에칭에 의해 제거하므로, 지지판(1)의 두께는, 휨이 발생하지 않고, 에칭 시간이 짧은 두께가 바람직하다.
다음으로, 도 20에 나타내는 바와 같이, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 깊이 조정막(3)을 형성한다. 깊이 조정막(3)은, 예를 들면, 10~20㎛ 정도 두께의 Ni(니켈) 도금막이다. 본 실시형태에서는, 지지판(1)으로서 Cu박을 사용하고 있으므로, 깊이 조정막(3)은 그와 상이한 재질인 Ni 도금막을 사용하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1)은 에칭에 의해 제거되지만, 그때 깊이 조정막(3)은 잔존시켜 놓으므로, 깊이 조정막(3)에는 Cu박과 에칭 레이트가 상이한 재질인 Ni 도금막을 사용하고 있다.
이어서, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 깊이 조정막(3) 상에 깊이 조정막(3)과 재질이 상이한 도금막(4)을 형성한다. 상기 도금막(4)은 깊이 조정막(3)과 상이하고, 전극패드를 구성하는 것에 포함된다.
도금막(4)은, 예를 들면, 10~20㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는, 깊이 조정막(3)으로서 Ni 도금막을 형성하고 있으므로, 도금막(4)은 그와 상이한 재질인 Cu 도금막을 형성하고 있다. 후공정에서, Ni 도금막으로 구성되는 깊이 조정막(3)은 에칭에 의해 제거되지만, 그때 도금막(4)은 잔존시켜 놓으므로, 도금막(4)에는 Ni 도금막과 에칭 레이트가 상이한 재질인 Cu 도금막을 형성하고 있다.
또, 도금막(4)은, 예를 들면, Ni 도금막으로 구성되는 깊이 조정막(3)과 상이한 재질이면, Au(금) 도금막, Pd(파라듐) 도금막 등이어도 좋고, Cu 도금막, Au 도금막, Pd 도금막을 포함하는 적층막이어도 좋다. 또한, 깊이 조정막(3)의 에칭 때에 도금막(4)이 잔존하면 되므로, 예를 들면, Ni 도금막으로 구성되는 깊이 조정막(3) 상에 깊이 조정막(3)과 상이한 재질인 Cu 도금막(이 경우, 에칭 스토퍼가 됨)을 형성한 후, 그 위에 깊이 조정막(3)과 동일한 재질인 Ni 도금막을 형성한 적층막으로 하여도 좋다.
다음으로, 도 21에 나타내는 바와 같이, 레지스트층(2)을 제거한다.
다음으로, 도 22에 나타내는 바와 같이, 지지판(1) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 여기서의 레지스트층(5)은, 지지판(1) 상에 형성되어 있는 깊이 조정막(3) 및 도금막(4)을 덮도록 하여, 레지스트층(2)과 동일하게 하여 형성된다.
다음으로, 도 23에 나타내는 바와 같이, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는, 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)/Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 지지판(1)으로서 Cu박을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1)은 에칭에 의해 제거되지만, 그때 도금막(6)은 잔존시켜 놓으므로, 에칭 스토퍼로서, 도금막(6)의 지지판(1)측에는 에칭 레이트가 상이한 재질인 Au 도금막을 형성하고 있다.
여기서, 본 실시형태에서는, 도금막(6)을 형성할 때, 도금막(4)과도 재질이 상이한 도금막(6)을 형성하고 있다. 도금막(4)으로서 Cu 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 Au 도금막을 형성하고 있다. 후공정에는, 이들 도금막(4, 6)은 배선기판의 전극패드로서 사용된다. 이에 의해, 예를 들면, 배선기판 상에 탑재되는 다양한 부품의 외부 접속단자에 대응되는 재질이 상이한 전극패드를 형성할 수 있게 된다.
다음으로, 도 24에 나타내는 바와 같이, 레지스트층(5)을 제거한다.
다음으로, 도 25에 나타내는 바와 같이, 도금막(4) 및 도금막(6)과 전기적으로 접속된 배선층을 형성한다. 이 배선층은, 예를 들면, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하여 구성되는 빌드업 배선층이다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
우선, 지지판(1) 상에 형성되어 있는 깊이 조정막(3)/도금막(4), 및 도금막(6)을 덮도록 층간 절연층(14)을 형성한 후, 깊이 조정막(3)/도금막(4), 및 도금막(6)에 도달하는 비아(VIA)홀을 형성하고, 당해 비아홀을 개재하여 도금막(4) 및 도금막(6)과 전기적으로 접속되는 배선(11)을 형성한다.
층간 절연층(14)은, 예를 들면, 에폭시계 수지나 폴리이미드계 수지 등의 수지 필름으로 형성한다. 또한, 상기 비아홀은, 예를 들면, 도금막(4) 및 도금막(6)을 스토퍼로서 사용한 레이저나 드라이 에칭에 의해, 도금막(4) 및 도금막(6)에 도달하여 층간 절연층(14)에 형성되는 개구부이다.
또한, 배선(11)은, 예를 들면, 세미어디티브법에 의해 형성된다. 우선, 상기 비아홀 내 및 층간 절연층(14) 상에 무전해 도금 등에 의해 시드층(미도시)을 형성한 후, 배선(11)이 형성되는 영역에 개구부가 마련된 레지스트층(미도시)을 형성한다. 그 다음, 상기 시드층을 도금 도통부에 사용한 전해 도금법에 의해, 상기 레지스트층의 개구부 내에, 예를 들면, Cu 도금막을 형성한다. 그 다음, 상기 레지스트층을 박리한 후, 상기 Cu 도금막을 마스크로 하여 상기 시드층을 에칭한다. 이에 의해, 상기 Cu 도금막으로 구성되는 배선(11)이 형성된다.
이어서, 층간 절연층(14) 및 배선(11)의 형성 공정과 동일한 공정을 반복하는 것에 의해, 층간 절연층(14) 상에 형성되어 있는 배선(11)을 덮도록 층간 절연층(15)을 형성한 후, 배선(11)에 도달하는 비아홀을 형성하고, 당해 비아홀을 개재하여 배선(11)과 전기적으로 접속되는 배선(12)을 형성한다.
이어서, 층간 절연층(14) 및 배선(11)의 형성 공정과 동일한 공정을 반복하는 것에 의해, 층간 절연층(15) 상에 형성되어 있는 배선(12)을 덮도록 층간 절연층(16)을 형성한 후, 배선(12)에 도달하는 비아홀을 형성하고, 당해 비아홀을 개재하여 배선(12)과 전기적으로 접속되는 배선(13)을 형성한다. 이에 의해, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하여 구성되는 배선층(빌드업 배선층)이 형성된다.
이어서, 층간 절연층(16) 상에 배선(13)의 표면을 노출시키는 개구부를 구비하는 솔더 레지스트(17)를 형성한다. 솔더 레지스트(17)는, 예를 들면, 층간 절연층(16) 상에 필름 형태의 레지스트를 형성한 후, 당해 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해 형성된다. 또, 솔더 레지스트(17)로부터 노출되어 있는 부분의 배선(13)은 전극패드로서 사용되고, 솔더 레지스트(17)에 의해, 외부 접속단자와의 접속시의 쇼트(단락)가 방지 및 보호된다.
이어서, 노출되어 있는 배선(13)에 대하여 보호 등을 위한 표면처리를 한다. 도시하지 않지만, 노출되어 있는 배선(13) 상에는, OSP(Organic Solder Preservative)막, 무전해 Ni/Pd/Au 도금막, 또는 무전해 Ni/Au 도금막이 형성된다.
다음으로, 도 26에 나타내는 바와 같이, 지지판(1)을 제거한다. 지지판(1)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1)을 제거한다. 또, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
깊이 조정막(3)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 깊이 조정막(3) 및 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 깊이 조정막(3)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
또한, 도금막(6)의 지지판(1)측에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 이에 의해, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
다음으로, 도 27에 나타내는 바와 같이, 깊이 조정막(3)을 제거하는 것에 의해, 도금막(4) 상에 요부(18)를 형성한다. 또, 전극패드의 노출면을 보호하는 등의 필요가 있을 경우, 도금막(4) 상에, 예를 들면, OSP막을 형성해도 좋다.
깊이 조정막(3)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 깊이 조정막(3)을 제거한다. 도금막(6)의 노출측에 깊이 조정막(3)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 깊이 조정막(3)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 또, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다.
층간 절연층(14)에 형성된 요부(18)의 저면에는 도금막(4)이 노출되어 있다. 요부(18)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(3)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(3)의 두께를 10~20㎛ 정도로 한 경우, 요부(18)의 깊이도 10~20㎛ 정도가 된다. 또, 깊이 조정막(3)의 두께를 너무 얇게 한 경우, 요부(18)가 형성되지 않고, 도금막(4)의 노출면을 층간 절연층(14)의 표면과 실질적으로 동일면(플랫)으로 할 수도 있다.
이와 같이 하여, 반도체 패키지의 배선기판(20A)이 형성된다. 도 30은 배선기판(20A)을 모식적으로 나타내는 평면도이다. 또, 상기 도 30의 X-X선에 대응하여, 이상에서 설명한 도 19~도 27, 후술되는 도 28~도 29에 제조공정 중의 반도체 패키지의 단면이 도시되어 있다.
본 실시형태에서는, 도 30에 있어서, 부호 A가 나타내는 영역을 칩 탑재 영역으로 하고, 부호 B가 나타내는 영역을 리드 탑재 영역으로 하고 있다. 배선기판(20A)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(4a)가 형성되어 있다. 또한, 배선기판(20A)의 중앙부에 인접한 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(6a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
본 배선기판(20A)은 일반적인 배선기판이 구비하는 코어기판 대신에, 지지판(1)을 사용하여 형성된 코어레스 기판이다. 본 실시형태에서는 지지판(1)에 대한 표면처리, 즉 복수회의 패터닝과 복수회의 도금을 하는 것에 의해, 지지판(1)이 제거된 배선기판(20A)(코어레스 기판) 표면의 도금막(4, 6) 노출면에, 서로 다른 임의의 단차를 형성할 수 있다.
서로 다른 임의의 단차에 대해 설명한다. 본 실시형태에서는 층간 절연층(14)으로부터 도금막(6)의 노출면까지의 깊이가 없고, 도금막(6)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타내지만, 이러한 경우를 포함하여 층간 절연층(14)으로부터의 도금막(6)의 노출면의 깊이를 단차(깊이가 있음)로 설명하고 있다.
배선기판(20A)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20A)의 영역(A)은 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20A)의 영역(B)은 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면이고, 플랫한 형태로 형성되어 있다. 이들 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20A)에 상이한 단차를 형성할 수 있다.
또한, 본 실시형태에서는 지지판(1)을 도금 도통부로 하고 있으므로, 별도로 도금 도통부(버스라인(Bus line))를 형성할 필요가 없고(버스레스화), 나중에 버스를 제거 또는 절단하는 공정을 삭감할 수 있어, 비용도 줄일 수 있다. 또한, 전극패드(6a)의 도금막(6) 형성 때에 전극패드(4a)(도금막(4))부에 도금이 부착되지 않도록 마스크를 할 필요가 없으므로, 도금 마스크재에 의한 도금액의 오염을 방지할 수도 있다. 또한, 버스 형성을 위한 배선을 확보할 필요도 없으므로, 전극패드(4a, 6a)의 파인 피치화를 꾀할 수 있다.
다음으로, 도 28에 나타내는 바와 같이, 배선기판(20A) 상에 반도체칩(21)을 탑재한다. 반도체칩(21)의 메인면(소자형성면)에는 내부소자와 전기적으로 접속되어 있는 골드 범프나 솔더 범프 등의 외부 접속단자(22)가 형성되어 있다. 이 외부 접속단자(22)와 배선기판(20A)의 전극패드(4a)가 전기적으로 접속되어, 배선기판(20A) 상에 반도체칩(21)이 플립 칩 실장된다.
다음으로, 도 29에 나타내는 바와 같이, 배선기판(20A) 상에 방열 기능을 갖는 도전성 리드(23)를 탑재한다. 이 리드(23)는 방열판으로서 사용하지만, 방열 기능 이외에, 기준 전위(GND)와 접속하여 회로 동작의 안정화나, 외부 노이즈의 차단용으로 사용해도 좋다.
도 29에 나타내는 리드(23)는 평면 직사각형 모양의 커버부(23a)와, 커버부(23a)의 외주에서 프레임 형태로 돌기되어 있는 접속부(23b)를 포함한 사각형으로 되어 있다. 반도체칩(21)의 이면(메인면과 반대인 면)과 커버부(23a)가 그리스(24)를 개재하여 접촉되고, 또한, 접속부(23b)와 배선기판(20A)의 전극패드(6a)가, 예를 들면, 땜납(25)을 개재하여 전기적으로 접속되어, 배선기판(20A) 상에 리드(23)가 접합되어 있다. 이에 의해, 반도체칩(21)과 리드(23)는 반도체칩(21)의 이면에 그리스(24)를 개재하여 리드(23)가 접착하여 탑재되고, 사각형으로 되어 있는 리드(23)의 내부에서 반도체칩(21)이 커버되어 있다.
이와 같이, 배선기판(20A)에는 반도체칩(21)이나 리드(23)가 탑재되어 있다. 반도체칩(21)은 반도체칩(21)의 메인면에 형성되어 있는 외부 접속단자(22)와 전극패드(4a)가 전기적으로 접속되어 배선기판(20A)에 탑재되어 있다. 또한, 사각형의 리드(23)는 반도체칩(21)을 덮도록, 리드(23)에 형성되어 있는 접속부(23b)와 전극패드(6a)가 전기적으로 접속되어 배선기판(20A)에 탑재되어 있다.
이상에 의하여, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20A)을 구비하는 반도체 패키지(30A)가 형성된다. 반도체장치의 고기능화, 소형화에 동반하여, 반도체칩을 탑재하는 반도체 패키지도 소형화, 박형화가 요구되고 있다. 이 배선기판(20A)은 소정 두께를 갖는 코어기판 대신에, 후공정에서 제거되는 지지판(1)을 사용하여 형성된 코어레스 기판이므로, 박형화(예를 들면, 170~200㎛ 정도)할 수 있다. 따라서, 반도체 패키지(30A)를 소형화, 박형화할 수 있다.
반도체 패키지의 박형화의 관점에서, 배선기판에 다양한 부품을 탑재하는 경우, 도 63을 참조하여 설명한 바와 같이, 배선기판(101)의 전극패드(102)의 모든 탑재면(노출면)이 최 표면으로부터 동일한 깊이에 위치하는 경우, 탑재용의 땜납(접속재)의 양에 의해 부품의 접속 높이를 조정해야 한다.
하지만, 본 실시형태에서는, 땜납량의 조정 이외에, 전극패드의 탑재면(노출면)의 깊이 제어를 더하는 것에 의해, 배선기판의 부품 탑재 자유도를 높이고 있다. 구체적으로, 예를 들면, 도 29에 나타내는 바와 같이, 전극패드(4a, 6a)가 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있으므로, 배선기판(20A) 상에 다양한 부품(반도체칩(21) 및 리드(23))을 탑재할 수 있는 자유도를 높일 수 있다.
이에 의해, 반도체 패키지(30A)의 박형화에 있어서는 배선기판(20A)에 탑재하는 다양한 부품의 높이 조정을 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어에 중점을 두고, 배선기판(20A)과 다양한 부품의 접속에 있어서는, 땜납(접속재)의 양 제어에 중점을 둘 수도 있다. 따라서, 배선기판(20A)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30A)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에서는 다양한 부품(반도체칩(21) 및 리드(23))에 의해, 전극패드(4a)의 깊이가 전극패드(6a)의 깊이보다 깊고, 전극패드(4a)의 노출면의 면적을 전극패드(6a)의 노출면의 면적보다 작게 하고 있다. 이와 같이, 배선기판(20A)에 탑재하는 다양한 부품에 의해, 전극패드(4a, 6a)의 깊이, 면적을 조정하는 것에 의해, 전극패드(4a, 6a), 외부 접속단자(22), 접속부(23b)에 대한 응력이나 변형이 완화되고, 반도체 패키지(30A)의 신뢰성을 향상시킬 수 있다.
또한, 반도체칩(21)의 외부 접속단자(22)의 높이와 전극패드(4a)의 깊이를 조정함으로써, 전극패드(4a) 상의 요부(18)에 외부 접속단자(22)를 삽입 고정하여, 배선기판(20A)과 반도체칩(21)을 접속시킬 수 있으므로, 반도체 패키지(30A)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 따른 배선기판(20A)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용해도 좋다. 본 실시형태에서는 반도체칩(21)과의 접속에는 전기신호의 전달성을 양호하게 하기 위하여, 전극패드(4a)의 노출면의 재질에, 예를 들면, Cu를 사용하고 있다. 또한, 리드(23)와의 접속에 사용하는 전극패드(6a)의 노출면의 재질에 산화를 방지하고, 땜납의 접속성을 높이기 위하여, 예를 들면, Au를 사용하고 있다. 이와 같이, 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30A)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 4 실시형태) 상기 제 3 실시형태에서는, 도 27에 나타내는 바와 같이 배선기판(20A)의 외주부의 영역(B)에서는, 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타냈다. 본 실시형태에서는, 도 34에 나타내는 바와 같이 배선기판(20B)의 외주부의 영역(B)에서는, 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(42)의 저면과 동일면으로 되어 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 상기 제 3 실시형태에서 도 19~도 22를 참조하여 설명한 제조공정 후, 도 31에 나타내는 바와 같이, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 지지판(1) 상에 지지판(1)과 재질이 동일한 깊이 조정막(41)을 형성한다. 깊이 조정막(41)은, 예를 들면, 5㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는, 지지판(1)으로서 Cu박을 사용하므로, 깊이 조정막(41)은 그와 동일한 재질의 Cu 도금막을 사용하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1)은 에칭에 의해 제거되지만, 그 에칭 때에 깊이 조정막(41)도 제거하므로, 깊이 조정막(41)에는 Cu박과 동일한 재질인 Cu 도금막을 사용하고 있다.
이어서, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 깊이 조정막(41) 상에 깊이 조정막(41)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 깊이 조정막(41)과 상이하고, 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 깊이 조정막(41)으로서 Cu 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1) 및 Cu 도금막으로 구성되는 깊이 조정막(41)은 에칭에 의해 제거되지만, 그 에칭 때에 도금막(6)은 잔존시켜 놓으므로, 에칭 스토퍼로서, 도금막(6)의 지지판(1)측에는 에칭 레이트가 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(5)을 제거한 후, 도 32에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
다음으로, 도 33에 나타내는 바와 같이, 지지판(1) 및 깊이 조정막(41)을 제거한다. 지지판(1)에 Cu박 및 깊이 조정막(41)에 Cu 도금막을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1) 및 깊이 조정막(41)을 제거한다. 또, 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
깊이 조정막(3)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 깊이 조정막(3) 및 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 깊이 조정막(3)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
또한, 도금막(6)의 지지판(1)측에 지지판(1)의 Cu박 및 깊이 조정막(41)의 Cu 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 지지판(1) 및 깊이 조정막(41)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 깊이 조정막(41)을 제거하는 것에 의해, 도금막(6) 상에 요부(42)가 형성되고, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
이와 같이, 층간 절연층(14)에 형성된 요부(42)의 저면에서는 도금막(6)이 노출되어 있다. 요부(42)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(41)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(41)의 두께를 5㎛ 정도로 한 경우, 요부(42)의 깊이도 5㎛ 정도가 된다.
다음으로, 도 34에 나타내는 바와 같이, 깊이 조정막(3)을 제거하는 것에 의해, 도금막(4) 상에 요부(18)를 형성한다. 깊이 조정막(3)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 깊이 조정막(3)을 제거한다. 도금막(6)의 노출측에 깊이 조정막(3)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 깊이 조정막(3)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 또, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다.
이와 같이, 층간 절연층(14)에 형성된 요부(18)의 저면에서는 도금막(4)이 노출되어 있다. 요부(18)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(3)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(3)의 두께를 10~20㎛ 정도로 한 경우, 요부(18)의 깊이도 10~20㎛ 정도가 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20B)이 형성된다. 배선기판(20B)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(4a)가 형성되어 있다. 또한, 배선기판(20B)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(6a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
배선기판(20B)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20B)의 영역(A)은 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20B)의 영역(B)은 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(42)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 이들 전극패드(4a, 6a)의 노출면의 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20B)에 상이한 단차를 형성할 수 있다.
다음으로, 상기 제 3 실시형태에서 도 28, 도 29를 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 35에 나타내는 바와 같이 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20B)을 구비하는 반도체 패키지(30B)가 형성된다.
본 실시형태에 따른 반도체 패키지(30B)는 층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20B)을 구비하고, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 이에 의해, 배선기판(20B)에 다양한 부품을 탑재하는 자유도가, 접속재의 양 제어 이외에, 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어가 더해지는 것에 의해 향상된다. 따라서, 배선기판(20B)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30B)의 신뢰성을 향상시킬 수 있다.
또한, 배선기판(20B)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30B)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 5 실시형태) 상기 제 3 실시형태에서는, 도 27에 나타내는 바와 같이, 배선기판(20A)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20A)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타냈다. 본 실시형태에서는 도 40에 나타내는 바와 같이, 배선기판(20C)의 외주부의 영역(B)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20C)의 중앙부의 영역(A)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 상기 제 3 실시형태에서 도 19를 참조하여 설명한 제조공정 후, 도 36에 나타내는 바와 같이, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 지지판(1)으로서 Cu박을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1)은 에칭에 의해 제거되지만, 그때 도금막(6)은 잔존시켜 놓으므로, 에칭 스토퍼로서, 도금막(6)의 지지판(1)측에는 에칭 레이트가 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(2)을 제거한 후, 도 37에 나타내는 바와 같이, 지지판(1) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 그 다음, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 깊이 조정막(3)(Ni 도금막)을 형성한다. 그 다음, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 깊이 조정막(3) 상에 깊이 조정막(3)과 재질이 상이한 도금막(4)(Cu 도금막)을 형성한다. 상기 도금막(4)은 깊이 조정막(3)과 상이하고, 전극패드를 구성하는 것에 포함된다.
이어서, 레지스트층(5)을 제거한 후, 도 38에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
다음으로, 도 39에 나타내는 바와 같이, 지지판(1)을 제거한다. 지지판(1)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1)을 제거한다. 또, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
깊이 조정막(3)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 깊이 조정막(3) 및 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 깊이 조정막(3)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
또한, 도금막(6)의 지지판(1)측에, 지지판(1)의 Cu박과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 이에 의해, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
다음으로, 도 40에 나타내는 바와 같이, 깊이 조정막(3)을 제거하는 것에 의해, 도금막(4) 상에 요부(18)를 형성한다. 깊이 조정막(3)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 깊이 조정막(3)을 제거한다. 도금막(6)의 노출측에 깊이 조정막(3)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 깊이 조정막(3)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 또, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다.
층간 절연층(14)에 형성된 요부(18)의 저면에서는 도금막(4)이 노출되어 있다. 요부(18)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(3)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(3)의 두께를 10~20㎛ 정도로 한 경우, 요부(18)의 깊이도 10~20㎛ 정도가 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20C)이 형성된다. 배선기판(20C)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(6a)가 형성되어 있다. 또한, 배선기판(20C)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(4a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
배선기판(20C)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20C)의 영역(B)은 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20C)의 영역(A)은 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면이고, 플랫한 형태로 형성되어 있다. 이들 전극패드(4a, 6a)의 노출면의 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20C)에 상이한 단차를 형성할 수 있다.
다음으로, 상기 제 3 실시형태에서 도 28, 도 29를 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 41에 나타내는 바와 같이, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20C)을 구비하는 반도체 패키지(30C)가 형성된다.
본 실시형태에 따른 반도체 패키지(30C)는 층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20C)을 구비하고, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 이에 의해, 배선기판(20C)에 다양한 부품을 탑재하는 자유도가, 접속재의 양 제어 이외에, 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어가 더해지는 것에 의해 향상된다. 따라서, 배선기판(20C)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30C)의 신뢰성을 향상시킬 수 있다.
또한, 배선기판(20C)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30C)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 6 실시형태) 상기 제 3 실시형태에서는, 도 27에 나타내는 바와 같이, 배선기판(20A)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20A)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타냈다. 본 실시형태에서는 도 46에 나타내는 바와 같이, 배선기판(20D)의 외주부의 영역(B)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20D)의 중앙부의 영역(A)에서는 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(42)의 저면과 동일면으로 되어 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 상기 제 3 실시형태에서 도 19를 참조하여 설명한 제조공정 후, 도 42에 나타내는 바와 같이, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 지지판(1) 상에 지지판(1)과 재질이 동일한 깊이 조정막(41)을 형성한다. 깊이 조정막(41)은, 예를 들면, 5㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는 지지판(1)으로서 Cu박을 사용하므로, 깊이 조정막(41)은 그와 동일한 재질의 Cu 도금막을 사용하고 있다. 후공정에서, Cu박으로 구성되는 지지판(1)은 에칭에 의해 제거되지만, 그 에칭 때에 깊이 조정막(41)도 제거하므로, 깊이 조정막(41)에는 Cu박과 동일한 재질인 Cu 도금막을 사용하고 있다.
이어서, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 깊이 조정막(41) 상에 깊이 조정막(41)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 깊이 조정막(41)과 상이하고, 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 지지판(1)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 깊이 조정막(41)으로서 Cu 도금막을 형성하고 있으므로, 도금막(6)의 지지판(1)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(2)을 제거한 후, 도 43에 나타내는 바와 같이, 지지판(1) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 그 다음, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 지지판(1) 상에 지지판(1)과 재질이 상이한 깊이 조정막(3)(Ni 도금막)을 형성한다. 그 다음, 지지판(1)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 깊이 조정막(3) 상에 깊이 조정막(3)과 재질이 상이한 도금막(4)(Cu 도금막)을 형성한다. 상기 도금막(4)은 깊이 조정막(3)과 상이하고, 전극패드를 구성하는 것에 포함된다.
이어서, 레지스트층(5)을 제거한 후, 도 44에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
다음으로, 도 45에 나타내는 바와 같이, 지지판(1) 및 깊이 조정막(41)을 제거한다. 지지판(1)에 Cu박 및 깊이 조정막(41)에 Cu 도금막을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(1) 및 깊이 조정막(41)을 제거한다. 또, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
깊이 조정막(3)에 지지판(1)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(1)의 제거 때에 깊이 조정막(3) 및 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 깊이 조정막(3)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
또한, 도금막(6)의 지지판(1)측에 지지판(1)의 Cu박 및 깊이 조정막(41)의 Cu 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 지지판(1) 및 깊이 조정막(41)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 깊이 조정막(41)을 제거하는 것에 의해, 도금막(6) 상에 요부(42)가 형성되고, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
이와 같이, 층간 절연층(14)에 형성된 요부(42)의 저면에서는 도금막(6)이 노출되어 있다. 요부(42)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(41)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(41)의 두께를 5㎛ 정도로 한 경우, 요부(42)의 깊이도 5㎛ 정도가 된다.
다음으로, 도 46에 나타내는 바와 같이, 깊이 조정막(3)을 제거하는 것에 의해, 도금막(4) 상에 요부(18)를 형성한다. 깊이 조정막(3)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 깊이 조정막(3)을 제거한다. 도금막(6)의 노출측에 깊이 조정막(3)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 깊이 조정막(3)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다.
이와 같이, 층간 절연층(14)에 형성된 요부(18)의 저면에서는 도금막(4)이 노출되어 있다. 요부(18)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(3)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(3)의 두께를 10~20㎛ 정도로 한 경우, 요부(18)의 깊이도 10~20㎛ 정도가 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20D)이 형성된다. 배선기판(20D)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(6a)가 형성되어 있다. 또한, 배선기판(20D)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(4a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
배선기판(20D)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20D)의 영역(A)은 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(42)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20D)의 영역(B)은 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 이들 전극패드(4a, 6a)의 노출면의 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20D)에 상이한 단차를 형성할 수 있다.
다음으로, 상기 제 3 실시형태에서 도 28, 도 29를 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 47에 나타내는 바와 같이, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20D)을 구비하는 반도체 패키지(30D)가 형성된다.
본 실시형태에 따른 반도체 패키지(30D)는 층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20D)을 구비하고, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 이에 의해, 배선기판(20D)에 다양한 부품을 탑재하는 자유도가, 접속재의 양 제어 이외에, 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어가 더해지는 것에 의해 향상된다. 따라서, 배선기판(20D)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30D)의 신뢰성을 향상시킬 수 있다.
또한, 배선기판(20D)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30D)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 7 실시형태) 상기 제 3 실시형태에서는, 도 27에 나타내는 바와 같이, 배선기판(20A)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20A)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타냈다. 본 실시형태에서는, 도 52에 나타내는 바와 같이, 배선기판(20E)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(54)의 저면과 동일면으로 되어 있고, 배선기판(20E)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 우선, 도 48에 나타내는 바와 같이, 도전성 지지판(51)을 준비한 후, 지지판(51)을 도금 도통부로서 사용한 전해 도금법에 의해, 지지판(51)의 한쪽 면에 급전층(52)을 형성한다. 지지판(51)은, 예를 들면, 500㎛ 정도 두께의 Cu박이다. 또한, 급전층(52)은, 예를 들면, 1~5㎛ 정도 두께의 Ni 도금막이다.
이어서, 급전층(52) 상에 개구부(2a)를 구비하는 레지스트층(2)을 형성한다. 레지스트층(2)은, 예를 들면, 소정 두께의 드라이 필름 레지스트 또는 액상 레지스트에 의해 형성한다. 예를 들면, 급전층(52) 상에 드라이 필름 레지스트를 형성한 후, 당해 드라이 필름 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해, 개구부(2a)를 구비하는 레지스트층(2)이 급전층(52) 상에 형성된다.
이어서, 지지판(51) 및 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해 레지스트층(2)의 개구부(2a)의 급전층(52) 상에 급전층(52)과 재질이 상이한 도금막(4)을 형성한다. 상기 도금막(4)은 전극패드를 구성하는 것에 포함된다.
도금막(4)은, 예를 들면, 10~20㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는 급전층(52)으로서 Ni 도금막을 형성하고 있으므로, 도금막(4)은 그와 상이한 재질인 Cu 도금막을 형성하고 있다. 후공정에서, Ni 도금막으로 구성되는 급전층(52)은 에칭에 의해 제거되지만, 그때 도금막(4)은 잔존시켜 놓으므로, 도금막(4)에는 Ni 도금막과 에칭 레이트가 상이한 재질인 Cu 도금막을 형성하고 있다.
이어서, 레지스트층(2)을 제거한 후, 도 49에 나타내는 바와 같이, 급전층(52) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 그 다음, 지지판(51) 및 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 급전층(52) 상에 급전층(52)과 재질이 동일한 깊이 조정막(53)(Ni 도금막)을 형성한다. 그 다음, 지지판(51) 및 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부 51의 깊이 조정막(53) 상에 깊이 조정막(53)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 깊이 조정막(53)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 또, 깊이 조정막(53)으로서 Ni 도금막을 형성하고 있으므로, 도금막(6)의 급전층(52)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(5)을 제거한 후, 도 50에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 즉, 도금막(4, 6)과 전기적으로 접속된 배선층과 절연층을 적층하여 배선기판 본체를 형성한다.
다음으로, 도 51에 나타내는 바와 같이, 지지판(51)을 제거한다. 지지판(51)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(51)을 제거한다. 급전층(52)에 지지판(51)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(51)의 제거 때에 급전층(52)은 제거되지 않고 잔존한다.
다음으로, 도 52에 나타내는 바와 같이, 급전층(52) 및 깊이 조정막(53)을 제거한다. 급전층(52) 및 깊이 조정막(53)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 급전층(52) 및 깊이 조정막(53)을 제거한다. 또, 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다. 또, 배선기판 본체의 지지판 제거면에 도금막(4, 6)을 노출시키게 된다.
도금막(4)에 급전층(52)의 Ni 도금막과 에칭 레이트가 상이한 Cu 도금막이 형성되어 있으므로, 급전층(52)의 제거 때에 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 도금막(4)의 표면(노출면)은 층간 절연층(14)의 표면(최 표면)과 동일평면이 되도록 노출된다.
또한, 도금막(6)의 급전층(52)측에 급전층(52) 및 깊이 조정막(53)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 급전층(52) 및 깊이 조정막(53)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 깊이 조정막(53)을 제거하는 것에 의해, 도금막(6) 상에 요부(54)가 형성되고, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
층간 절연층(14)에 형성된 요부(54)의 저면에서는 도금막(6)이 노출되어 있다. 요부(54)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(53)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(53)의 두께를 10㎛ 정도로 한 경우, 요부(54)의 깊이도 10㎛ 정도가 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20E)이 형성된다. 배선기판(20E)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(4a)가 형성되어 있다. 또한, 배선기판(20E)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(6a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
배선기판(20E)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20E)의 영역(B)은 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(54)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20E)의 영역(A)은 전극패드(4a)의 노출면이 층간 절연층(14)의 표면과 동일면이고, 플랫한 형태로 형성되어 있다. 이들 전극패드(4a, 6a)의 노출면의 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20E)에 상이한 단차를 형성할 수 있다.
다음으로, 상기 제 3 실시형태에서 도 28, 도 29를 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 53에 나타내는 바와 같이, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20E)을 구비하는 반도체 패키지(30E)가 형성된다.
본 실시형태에 따른 반도체 패키지(30E)는 층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20E)을 구비하고, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 이에 의해, 배선기판(20E)에 다양한 부품을 탑재하는 자유도가, 접속재의 양 제어 이외에, 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어가 더해지는 것에 의해 향상된다. 따라서, 배선기판(20E)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30E)의 신뢰성을 향상시킬 수 있다.
또한, 배선기판(20E)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30E)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
또, 본 실시형태에서는 지지판(51)으로서 Cu박 및 급전층(52)으로서 Ni 도금막을 사용한 경우에 대해 설명했지만, 지지판(51)으로서 Ni박을 사용한 경우이어도 좋다. 이 경우, Ni박 지지판(51), Ni 도금막 급전층(52), Ni 도금막 깊이 조정막(53)을, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 제거하면, 도 52에 나타낸 상태가 된다. 또, 지지판(51)으로서 Ni박을 사용한 경우, Ni 도금막 급전층(52)은 형성하지 않아도 좋다.
(제 8 실시형태) 상기 제 3 실시형태에서는, 도 27에 나타내는 바와 같이, 배선기판(20A)의 중앙부의 영역(A)에서는 전극패드(4a)의 노출면이 층간 절연층(14)에 형성된 요부(18)의 저면과 동일면으로 되어 있고, 배선기판(20A)의 외주부의 영역(B)에서는 전극패드(6a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우를 나타냈다. 본 실시형태에서는, 도 58에 나타내는 바와 같이, 배선기판(20F)의 중앙부의 영역(A)에서는 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(54)의 저면과 동일면으로 되어 있고, 배선기판(20F)의 외주부의 영역(B)에서는 전극패드(4a)의 노출면이 층간 절연층(14)의 표면과 동일면으로 되어 있는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 반도체 패키지의 제조방법에 대해 도면을 참조하여 설명한다. 우선, 도 54에 나타내는 바와 같이, 도전성 지지판(51)을 준비한 후, 지지판(51)을 도금 도통부로서 사용한 전해 도금법에 의해, 지지판(51)의 한쪽 면에 급전층(52)을 형성한다. 지지판(51)은, 예를 들면, 500㎛ 정도 두께의 Cu박이다. 또한, 급전층(52)은, 예를 들면, 1~5㎛ 정도 두께의 Ni 도금막이다.
이어서, 급전층(52) 상에 개구부(2a)를 구비하는 레지스트층(2)을 형성한다. 레지스트층(2)은, 예를 들면, 소정 두께의 드라이 필름 레지스트 또는 액상 레지스트에 의해 형성한다. 예를 들면, 급전층(52) 상에 드라이 필름 레지스트를 형성한 후, 당해 드라이 필름 레지스트에 대하여 노광 및 현상을 진행하는 것에 의해 개구부(2a)를 구비하는 레지스트층(2)이 급전층(52) 상에 형성된다.
이어서, 지지판(51) 및 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 급전층(52) 상에 급전층(52)과 재질이 동일한 깊이 조정막(53)을 형성한다. 그 다음, 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(2)의 개구부(2a)의 깊이 조정막(53) 상에 깊이 조정막(53)과 재질이 상이한 도금막(6)을 형성한다. 상기 도금막(6)은 전극패드를 구성하는 것에 포함된다.
도금막(6)은 단층막이어도 좋지만, 본 실시형태에서는 깊이 조정막(53)측으로부터 차례로 형성된 Au 도금막(6e)/Ni 도금막(6f)/Cu 도금막(6g)(Au 도금막(6e)과 Ni 도금막(6f) 사이에 Pd 도금막을 형성해도 좋다)의 적층막으로 하고 있다. 또, 깊이 조정막(53)으로서 Ni 도금막을 형성하고 있으므로, 도금막(6)의 급전층(52)측에는 그와 상이한 재질인 Au 도금막을 형성하고 있다.
이어서, 레지스트층(2)을 제거한 후, 도 55에 나타내는 바와 같이, 급전층(52) 상에 개구부(5a)를 구비하는 레지스트층(5)을 형성한다. 그 다음, 지지판(51) 및 급전층(52)을 도금 도통부로서 사용한 전해 도금법에 의해, 레지스트층(5)의 개구부(5a)의 급전층(52) 상에 급전층(52)과 재질이 상이한 도금막(4)을 형성한다. 상기 도금막(4)은 전극패드를 구성하는 것에 포함된다.
도금막(4)은, 예를 들면, 10~20㎛ 정도 두께의 Cu 도금막이다. 본 실시형태에서는 급전층(52)으로서 Ni 도금막을 형성하고 있으므로, 도금막(4)은 그와 상이한 재질인 Cu 도금막을 형성하고 있다. 후공정에서, Ni 도금막으로 구성되는 급전층(52)은 에칭에 의해 제거되지만, 그때 도금막(4)은 잔존시켜 놓으므로, 도금막(4)에는 Ni 도금막과 에칭 레이트가 상이한 재질인 Cu 도금막을 형성하고 있다.
이어서, 레지스트층(5)을 제거한 후, 도 56에 나타내는 바와 같이, 도금막(4) 및 도금막(6)을 덮도록, 배선(11, 12, 13) 및 층간 절연층(14, 15, 16)을 포함하는 배선층(빌드업 배선층)을 형성한다. 이에 의해, 배선층과 절연층을 적층한 배선기판 본체를 형성한다.
다음으로, 도 57에 나타내는 바와 같이, 지지판(51)을 제거한다. 지지판(51)에 Cu박을 사용한 경우, 예를 들면, 염화암모늄 구리를 포함하는 에칭액을 사용한 에칭에 의해 지지판(51)을 제거한다. 급전층(52)에 지지판(51)의 Cu박과 에칭 레이트가 상이한 Ni 도금막이 형성되어 있으므로, 지지판(51)의 제거 때에 급전층(52)은 제거되지 않고 잔존한다.
다음으로, 도 58에 나타내는 바와 같이, 급전층(52) 및 깊이 조정막(53)을 제거한다. 급전층(52) 및 깊이 조정막(53)에 Ni 도금막을 사용한 경우, 예를 들면, 초산과 과산화수소수를 포함하는 에칭액을 사용한 에칭에 의해 급전층(52) 및 깊이 조정막(53)을 제거한다. 또, 에칭 때에, 에폭시계 수지나 폴리이미드계 수지 등의 층간 절연층(14)은 제거되지 않는다.
도금막(4)에 급전층(52)의 Ni 도금막과 에칭 레이트가 상이한 Cu 도금막이 형성되어 있으므로, 급전층(52)의 제거 때에 도금막(4)은 제거되지 않고 잔존한다. 이에 의해, 도금막(4)의 표면(노출면)은 층간 절연층(14)의 표면(최 표면)과 동일평면이 되도록 노출된다.
또한, 도금막(6)의 급전층(52)측에 급전층(52) 및 깊이 조정막(53)의 Ni 도금막과 에칭 레이트가 상이한 Au 도금막이 형성되어 있으므로, 급전층(52) 및 깊이 조정막(53)의 제거 때에 도금막(6)은 제거되지 않고 잔존한다. 깊이 조정막(53)을 제거하는 것에 의해, 도금막(6) 상에 요부(54)가 형성되고, 도금막(6)의 표면(노출면)은 층간 절연층(14)으로부터 노출된다.
층간 절연층(14)에 형성된 요부(54)의 저면에서는 도금막(6)이 노출되어 있다. 요부(54)의 깊이(층간 절연층(14)의 표면으로부터의 깊이)는 깊이 조정막(53)의 두께와 동일한 정도이다. 예를 들면, 깊이 조정막(53)의 두께를 10㎛ 정도로 한 경우, 요부(54)의 깊이도 10㎛ 정도가 된다.
이와 같이 하여, 반도체 패키지의 배선기판(20F)이 형성된다. 배선기판(20F)의 중앙부의 영역(A)에는, 탑재되는 반도체칩의 외부 접속단자와 접속되기 위한 전극패드(6a)가 형성되어 있다. 또한, 배선기판(20F)의 외주부의 영역(B)에는, 탑재되는 리드(방열판)의 접속부와 접속되기 위한 전극패드(4a)가 영역(A)을 둘러싸고 프레임 형태로 형성되어 있다(예를 들면, 도 30의 전극패드(6a) 참조).
배선기판(20F)은 도금막(4)으로 구성되는 전극패드(4a) 및 도금막(6)으로 구성되는 전극패드(6a)를 구비하고 있고, 전극패드(4a) 및 전극패드(6a)는 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 배선기판(20F)의 영역(A)은 전극패드(6a)의 노출면이 층간 절연층(14)에 형성된 요부(54)의 저면과 동일면이고, 포켓 모양으로 형성되어 있다. 또한, 배선기판(20F)의 영역(B)은 전극패드(4a)의 노출면이 층간 절연층(14)의 표면과 동일면이고, 플랫한 형태로 형성되어 있다. 이들 전극패드(4a, 6a)의 노출면의 깊이의 차이에 의해, 전극패드(4a)와 전극패드(6a) 형성 부분의 배선기판(20F)에 상이한 단차를 형성할 수 있다.
다음으로, 상기 제 3 실시형태에서 도 28, 도 29를 참조하여 설명한 제조공정을 진행하는 것에 의해, 도 59에 나타내는 바와 같이, 반도체칩(21) 및 리드(23)가 탑재된 배선기판(20F)을 구비하는 반도체 패키지(30F)가 형성된다.
본 실시형태에 따른 반도체 패키지(30F)는 층간 절연층(14)으로부터 노출되는 전극패드(4a, 6a)를 구비하는 배선기판(20F)을 구비하고, 전극패드(4a, 6a)는 각각 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있다. 이에 의해, 배선기판(20F)에 다양한 부품을 탑재하는 자유도가, 접속재의 양 제어 이외에, 전극패드(4a, 6a)의 탑재면(노출면)의 깊이 제어가 더해지는 것에 의해 향상된다. 따라서, 배선기판(20F)과 다양한 부품의 접속 강도를 높일 수 있으므로, 반도체 패키지(30F)의 신뢰성을 향상시킬 수 있다.
또한, 배선기판(20F)에서는 다양한 부품(반도체칩(21), 리드(23))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30F)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 9 실시형태) 상기 제 3 실시형태에서는 도 29에 나타내는 바와 같이, 전극패드(4a, 6a)가 형성되어 있는 면측의 배선기판(20A) 상에 다양한 부품(반도체칩(21), 리드(23))을 탑재한 경우에 대해 설명했다. 본 실시형태에서는 도 60에 나타내는 바와 같이, 전극패드(4a, 6a)가 형성되어 있는 면측의 배선기판(20G) 상에 다양한 부품(칩커패시터(61), 땜납볼(62))을 탑재하고, 그 반대면의 배선기판(20G) 상에 반도체칩(64)을 탑재하는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
본 실시형태에 따른 배선기판(20G)은 상기 제 3 실시형태에서 도 19~도 27을 참조하여 설명한 제조공정에 의해 형성할 수 있다. 이들의 제조공정을 거쳐 배선기판(20G)의 전극패드(4a) 및 전극패드(6a)는 표면 절연층(14)의 표면으로부터의 깊이가 상이하게 노출된다. 또한, 전극패드(4a, 6a)가 형성되어 있는 면(이하, "제 1면"이라고 한다)측과 반대면(이하, "제 2면"이라고 한다)에서는, 솔더 레지스트(17)의 표면으로부터 노출된 배선(13)을 전극패드로서 구성하고 있다.
도 60에 나타내는 바와 같이, 배선기판(20G)의 제 1면 상에는 칩커패시터(61)가 탑재되어 있다. 상기 칩커패시터(61)에는 외부 접속단자(63)가 형성되어 있다. 상기 외부 접속단자(63)와 배선기판(20G)의 전극패드(4a)가 땜납(66)을 개재하여 전기적으로 접속되어, 배선기판(20G) 상에 칩커패시터(61)가 실장된다.
또한, 배선기판(20G)의 제 1면 상에는 배선기판(20G)의 외부 접속단자로서 땜납볼(62)이 탑재되어 있다. 이 땜납볼(62)과 배선기판(20G)의 전극패드(6a)가 전기적으로 접속되어, 배선기판(20G) 상에 땜납볼(62)이 실장된다.
또한, 배선기판(20G)의 제 2면 상에는 반도체칩(64)이 탑재되어 있다. 반도체칩(64)의 메인면(소자형성면)에는 내부소자와 전기적으로 접속되어 있는 골드 범프나 솔더 범프 등의 외부 접속단자(65)가 형성되어 있다. 상기 외부 접속단자(65)와 배선기판(20G)의 전극패드(배선(13))가 전기적으로 접속되어, 배선기판(20G) 상에 반도체칩(64)이 플립 칩 실장된다.
이상에 의하여, 반도체칩(64), 칩커패시터(61) 및 땜납볼(62)이 탑재된 배선기판(20G)을 구비하는 반도체 패키지(30G)가 형성된다. 상기 제 3 실시형태에서는 전극패드(4a, 6a)가 형성되어 있는 면 상에 반도체칩(21)을 탑재했지만(도 29 참조), 본 실시형태에서는 전극패드(4a, 6a)가 형성되어 있는 면(제 1면) 상에 반도체칩(64)을 탑재하지 않고, 다른 부품(칩커패시터(61), 땜납볼(62))을 탑재하고 있다.
본 실시형태의 배선기판(20G)에서는, 전극패드(4a, 6a)가 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있으므로, 배선기판(20G) 상에 다양한 부품(칩커패시터(61), 땜납볼(62))을 탑재할 수 있는 자유도를 높일 수 있다. 또, 칩커패시터(61) 대신에, 칩 저항 등의 다른 전기 부품을 탑재해도 좋다. 또한, 배선기판(20G) 대신에, 상기 제 1~제 8 실시형태에 나타낸 어느 한 구조의 배선기판을 적용할 수도 있다.
또한, 배선기판(20G)에서는, 다양한 부품(칩커패시터(61), 땜납볼(62))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30G)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 10 실시형태) 상기 제 3 실시형태에서는, 도 29에 나타내는 바와 같이, 전극패드(4a, 6a)가 형성되어 있는 면측의 배선기판(20A) 상에 반도체칩(21), 리드(23)를 탑재한 경우에 대해 설명했다. 본 실시형태에서는 다른 부품(칩커패시터)을 탑재하는 경우에 대해 설명한다. 또, 상기 실시형태와 중복되는 설명은 생략하는 경우가 있다.
도 61에 나타내는 배선기판(20H)은 상기 제 3 실시형태에서 도 19~도 27을 참조하여 설명한 제조공정에 의해 형성할 수 있다. 이들의 제조공정을 거쳐 배선기판(20H)의 전극패드(4a) 및 전극패드(6a)는 표면 절연층(14)의 표면으로부터의 깊이가 상이하게 노출된다. 상기 배선기판(20H)의 전극패드(4a)와 반도체칩(21)의 외부 접속단자(22)가 전기적으로 접속되어 배선기판(20H) 상에 반도체칩(21)이 탑재된다. 또한, 배선기판(20H)의 전극패드(6a)와 칩커패시터(61)의 외부 접속단자(63)가 땜납(66)에 의해 전기적으로 접속되어 배선기판(20H) 상에 칩커패시터(61)가 탑재된다.
이와 같이, 반도체칩(21) 및 칩커패시터(61)가 탑재된 배선기판(20H)을 구비하는 반도체 패키지(30H)가 형성된다. 본 실시형태의 배선기판(20H)에서는 전극패드(4a, 6a)가 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있으므로, 배선기판(20H) 상에 다양한 부품을 탑재할 수 있는 자유도를 높일 수 있다. 또, 칩커패시터(61) 대신에, 칩 저항 등의 다른 전기부품을 탑재해도 좋다. 또한, 배선기판(20H) 대신에, 상기 제 1 ~제 8 실시형태에 나타낸 어느 한 구조의 배선기판을 적용할 수도 있다.
또한, 배선기판(20H)에서는 다양한 부품(반도체칩(21), 칩커패시터(61))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30H)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
(제 11 실시형태) 도 62에 나타내는 배선기판(20I)은 상기 제 5 실시형태에서 도 36~도 40을 참조하여 설명한 제조공정에 의해 형성할 수 있다. 이들의 제조공정을 거쳐 배선기판(20I)의 전극패드(4a) 및 전극패드(6a)는 표면 절연층(14)의 표면으로부터의 깊이가 상이하게 노출된다. 이 배선기판(20I)의 전극패드(6a)와 반도체칩(21)의 외부 접속단자(22)가 전기적으로 접속되어 배선기판(20I) 상에 반도체칩(21)이 탑재된다. 또한, 배선기판(20I)의 전극패드(4a)와 POP(Package On Package)기판(71)의 외부 접속단자(80)가 전기적으로 접속되어 배선기판(20I) 상에 POP기판(71)이 탑재된다.
또, POP기판(71)은, 예를 들면, 코어기판(72)의 양면에 형성된 배선(73, 74)과, 코어기판(72)을 관통하여 배선(73)과 배선(74)을 전기적으로 접속시키는 스루홀(through hole)(75)과, 배선(73, 74)을 덮도록 코어기판(72) 상에 형성된 솔더 레지스트 (76, 77)를 구비하는 배선기판이다. 이 POP기판(71)에는 반도체칩(78)이 탑재되어 있고, 반도체칩(78)의 골드 범프나 솔더 범프 등의 외부 접속단자(79)와 솔더 레지스트(76)로부터 노출된 배선(73)이 전기적으로 접속되어 있다. 또한, POP기판(71)의 외부 접속단자(80)가, 반도체칩(78)이 탑재된 면과 반대면의 배선(74)에 형성되어 있다.
이와 같이, 반도체칩(21) 및 POP기판(71)이 탑재된 배선기판(20I)을 구비하는 반도체 패키지(30I)가 형성된다. 본 실시형태의 배선기판(20I)에서는 전극패드(4a, 6a)가 층간 절연층(14)의 표면으로부터의 깊이가 상이하게 노출되어 있으므로, 배선기판(20I) 상에 다양한 부품을 탑재할 수 있는 자유도를 높일 수 있다. 또, 배선기판(20I) 대신에, 상기 제 1~제 8 실시형태에 나타낸 어느 한 구조의 배선기판을 적용할 수도 있다.
또한, 배선기판(20I)에서는 다양한 부품(반도체칩(21), POP기판(71))을 탑재할 수 있고, 다양한 부품에 대응시킨 재질을 전극패드(4a, 6a)에 사용할 수 있다. 전극패드(4a, 6a)의 노출면의 재질을 탑재하는 부품에 대응시켜 상이하게 하는 것에 의해, 반도체 패키지(30I)의 전기적 특성, 신뢰성을 향상시킬 수 있다.
이상으로, 본 발명자에 의한 발명을 실시형태에 따라 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위 내에서 다양한 변경이 가능한 것은, 당업자에게 있어 자명하다.
예를 들면, 상기 제 1 실시형태에서는 전극패드(4a)(도금막(4))를 형성한 후, 전극패드(6a)(도금막(6))를 형성한 경우에 대해 설명했지만, 전극패드(4a, 6a)는 어느 것을 먼저 형성해도 좋다. 상기한 기타 실시형태에 있어서도, 마찬가지로 전극패드(4a, 6a)는 어느 것을 먼저 형성해도 좋다.
또한, 예를 들면, 상기 제 3 실시형태에서는, 도 30에 나타내는 바와 같이, 전극패드(4a)의 평면형상은 원형, 및 전극패드(6a)의 평면형상은 프레임 형태로 한 경우에 대해 설명했지만, 탑재되는 다양한 부품에 따라, 원형이나 직사각형(반도체칩이나 칩커패시터 탑재용), 프레임 형태(커버 탑재용) 등 각종 형상의 것들이 포함된다. 상기한 기타 실시형태에 있어서도, 마찬가지이다.
또한, 전극패드(4a, 6a)의 최 표면층에 노출되는 도금막으로서는 Cu 도금막이나 Au 도금막 대신에, Sn(주석) 도금막이나, Sn-Pb(납) 등의 땜납 도금막 등, 각종 금속을 사용할 수 있다.
본 발명은 배선기판, 특히, 반도체 패키지의 배선기판의 제조업에 폭넓게 이용될 수 있다.
1: 지지판
2: 레지스트층
2a: 개구부
3: 깊이 조정막
4: 도금막
4a: 전극패드
5: 레지스트층
5a: 개구부
6: 도금막
6a: 전극패드
6e: Au 도금막
6f: Ni 도금막
6g: Cu 도금막
11, 12, 13: 배선
14, 15, 16: 층간 절연층
17: 솔더 레지스트
18: 요부(凹部)
20A~20K: 배선기판
21: 반도체칩
22: 외부 접속단자
23: 리드
23a: 커버부
23b: 접속부
24: 그리스(grease)
25: 땜납(solder)
30A~30K: 반도체 패키지
41: 깊이 조정막
42: 요부
51: 지지판
52: 급전층
53: 깊이 조정막
54: 요부
61: 칩커패시터
62: 땜납볼
63: 외부 접속단자
64: 반도체칩
65: 외부 접속단자
66: 땜납
71: POP기판
72: 코어기판
73, 74: 배선
75: 스루홀(through hole)
76, 77: 솔더 레지스트
78: 칩
79, 80: 외부 접속단자
101: 배선기판
102: 전극패드
103: 절연층
104: 요부
105: 배선층
106: 솔더 레지스트
107: 비아(VIA)

Claims (14)

  1. 배선기판의 제조방법에 있어서,
    (a) 지지판의 제 1면 상에 제 1 개구부를 구비하는 제 1 레지스트층을 형성하고, 전해 도금법에 의해 상기 제 1 레지스트 개구부에 제 1 도금막을 형성하고, 상기 제 1 레지스트층을 제거하고;
    (b) 상기 지지판의 제 2면 상에 개구부를 구비하는 제 2 레지스트층을 형성하고, 전해 도금법에 의해 상기 제 2 개구부에 제 2 도금막을 형성하고, 상기 제 2 레지스트층을 제거하고;
    (c) 상기 제 1 및 제 2 도금막과 전기적으로 접속된 배선층과 절연층을 형성하고;
    (d) 상기 지지판을 제거하고, 상기 제 1 및 제 2 도금막을 노출시키는 공정을 포함하는 배선기판의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 도금막의 재질은 상기 제 2 도금막의 재질과 상이한 것을 특징으로 하는 배선기판의 제조방법.
  3. 제 1항에 있어서,
    상기 지지판은 Ni로 구성되고, 상기 제 1 도금막은 Cu로 구성되고, 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  4. 제 1항에 있어서,
    상기 지지판 상에는 급전층이 형성되어 있고,
    상기 (a)공정 및 상기 (b)공정에서는, 상기 전해 도금법은 상기 급전층을 도금 급전판으로서 사용하는 것을 특징으로 하는 배선기판의 제조방법.
  5. 제 4항에 있어서,
    상기 지지판은 Cu로 구성되고, 상기 급전층은 Ni로 구성되고, 상기 제 1 도금막은 Cu로 구성되고, 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  6. 제 4항에 있어서,
    상기 (a)공정 또는 상기 (b)공정에서는, 상기 지지판과 상기 제 1 또는 제 2 도금막 사이에 깊이 조정막을 형성하고,
    상기 (d)공정에서는, 상기 지지판을 제거한 후, 상기 깊이 조정막을 제거하는 것을 특징으로 하는 배선기판의 제조방법.
  7. 제 6항에 있어서, 상기 지지판은 Cu로 구성되고, 상기 급전층은 Ni로 구성되고, 상기 제 1 도금막은 Cu로 구성되고, 상기 깊이 조정막은 Ni로 구성되고, 상기 깊이 조정막 상의 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  8. 제 1항에 있어서,
    상기 (a)공정 또는 상기 (b)공정에서는, 상기 지지판과 상기 제 1 또는 제 2 도금막 사이에 깊이 조정막을 형성하고,
    상기 (d)공정에서는, 상기 지지판을 제거한 후, 상기 깊이 조정막을 제거하는 것을 특징으로 하는 배선기판의 제조방법.
  9. 제 8항에 있어서,
    상기 지지판은 Cu로 구성되고, 상기 깊이 조정막은 Ni로 구성되고, 상기 깊이 조정막 상의 상기 제 1 도금막은 Cu로 구성되고, 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  10. 제 8항이 있어서,
    상기 지지판은 Ni로 구성되고, 상기 깊이 조정막은 Ni로 구성되고, 상기 제 1 도금막은 Cu로 구성되고, 상기 깊이 조정막 상의 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  11. 제 1항에 있어서,
    상기 (a)공정에서는, 상기 지지판과 상기 제 1 도금막 사이에 제 1 깊이 조정막을 형성하고,
    상기 (b)공정에서는, 상기 지지판과 상기 제 2 도금막 사이에 제 2 깊이 조정막을 형성하고,
    상기 (d)공정에서는, 상기 지지판 및 상기 제 2 깊이 조정막을 제거한 후, 상기 제 1 깊이 조정막을 제거하는 것을 특징으로 하는 배선기판의 제조방법.
  12. 제 11항에 있어서,
    상기 지지판은 Cu로 구성되고, 상기 제 1 깊이 조정막은 Ni로 구성되고, 상기 제 1 깊이 조정막 상의 상기 제 1 도금막은 Cu로 구성되고, 상기 제 2 깊이 조정막은 Cu로 구성되고, 상기 제 2 깊이 조정막 상의 상기 제 2 도금막은 Au/Pd/Ni/Cu 또는 Au/Ni/Cu로 구성되는 것을 특징으로 하는 배선기판의 제조방법.
  13. 제 1항에 있어서,
    상기 (d)공정 후에, 상기 제 1 및 상기 제 2 도금막의 각각에는 상이한 부품이 전기적으로 접속되는 것을 특징으로 하는 배선기판의 제조방법.
  14. 제 1항에 있어서,
    상기 제 1 도금막 및 상기 제 2 도금막이 패드로서 형성되는 것을 특징으로 하는 배선기판의 제조방법.
KR1020100055592A 2009-06-11 2010-06-11 배선기판의 제조방법 KR101985020B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-140529 2009-06-11
JP2009140529A JP5231340B2 (ja) 2009-06-11 2009-06-11 配線基板の製造方法

Publications (2)

Publication Number Publication Date
KR20100133317A true KR20100133317A (ko) 2010-12-21
KR101985020B1 KR101985020B1 (ko) 2019-05-31

Family

ID=43305482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100055592A KR101985020B1 (ko) 2009-06-11 2010-06-11 배선기판의 제조방법

Country Status (4)

Country Link
US (1) US8790504B2 (ko)
JP (1) JP5231340B2 (ko)
KR (1) KR101985020B1 (ko)
TW (1) TWI523591B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
JP6234132B2 (ja) * 2013-09-19 2017-11-22 新光電気工業株式会社 配線基板の製造方法
JP6516399B2 (ja) * 2013-10-25 2019-05-22 セイコーインスツル株式会社 電子デバイス
US9673119B2 (en) * 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
TWI554174B (zh) 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
CN104966709B (zh) 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
US10204889B2 (en) 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10314171B1 (en) * 2017-12-29 2019-06-04 Intel Corporation Package assembly with hermetic cavity
JP7063718B2 (ja) * 2018-05-17 2022-05-09 エイブリック株式会社 プリモールド基板とその製造方法および中空型半導体装置とその製造方法
CN111405774B (zh) * 2020-03-18 2021-05-28 盐城维信电子有限公司 一种线路板及其制造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
KR20220033636A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지
JP2023064346A (ja) 2021-10-26 2023-05-11 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2023164038A (ja) * 2022-04-28 2023-11-10 Ｔｏｐｐａｎホールディングス株式会社 配線基板、半導体装置及び配線基板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198462A (ja) 2000-10-18 2002-07-12 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2005327780A (ja) 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
JP2007013092A (ja) 2005-05-31 2007-01-18 Shinko Electric Ind Co Ltd 配線基板の製造方法および半導体装置の製造方法
KR20070100355A (ko) * 2005-12-14 2007-10-10 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
JP2008141109A (ja) * 2006-12-05 2008-06-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2008270346A (ja) * 2007-04-17 2008-11-06 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体装置の製造方法及び配線基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US7501328B2 (en) * 2003-05-07 2009-03-10 Microfabrica Inc. Methods for electrochemically fabricating structures using adhered masks, incorporating dielectric sheets, and/or seed layers that are partially removed via planarization
JP2005235982A (ja) 2004-02-19 2005-09-02 Dainippon Printing Co Ltd 配線基板の製造方法と配線基板、および半導体パッケージ
TWI292684B (en) * 2006-02-09 2008-01-11 Phoenix Prec Technology Corp Method for fabricating circuit board with conductive structure
JP5258045B2 (ja) * 2006-06-30 2013-08-07 日本電気株式会社 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法
KR20090022877A (ko) * 2007-08-31 2009-03-04 주식회사 탑 엔지니어링 박막 금속 전도선의 제조 방법
KR100896810B1 (ko) * 2007-10-16 2009-05-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198462A (ja) 2000-10-18 2002-07-12 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2005327780A (ja) 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
JP2007013092A (ja) 2005-05-31 2007-01-18 Shinko Electric Ind Co Ltd 配線基板の製造方法および半導体装置の製造方法
KR20070100355A (ko) * 2005-12-14 2007-10-10 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
JP2008141109A (ja) * 2006-12-05 2008-06-19 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2008270346A (ja) * 2007-04-17 2008-11-06 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体装置の製造方法及び配線基板

Also Published As

Publication number Publication date
JP5231340B2 (ja) 2013-07-10
US8790504B2 (en) 2014-07-29
TWI523591B (zh) 2016-02-21
TW201108894A (en) 2011-03-01
US20100314254A1 (en) 2010-12-16
JP2010287742A (ja) 2010-12-24
KR101985020B1 (ko) 2019-05-31

Similar Documents

Publication Publication Date Title
KR101610969B1 (ko) 배선기판 및 그 제조방법
KR20100133317A (ko) 배선기판의 제조방법
KR101095161B1 (ko) 전자부품 내장형 인쇄회로기판
US7923367B2 (en) Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
EP2798675B1 (en) Method for a substrate core layer
KR101131288B1 (ko) 인쇄회로기판 및 그 제조방법
KR20070065789A (ko) 회로판 및 그 제조방법
US20130008705A1 (en) Coreless package substrate and fabrication method thereof
JP2003031719A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JP6550260B2 (ja) 配線基板及び配線基板の製造方法
JP2003318327A (ja) プリント配線板および積層パッケージ
JP2011014944A (ja) 電子部品実装構造体の製造方法
JP3691995B2 (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JP4588046B2 (ja) 回路装置およびその製造方法
KR101134519B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
KR100894178B1 (ko) 인쇄회로기판 제조방법
JP5574132B2 (ja) 配線基板および半導体パッケージ
CN112750796A (zh) 半导体装置以及半导体装置的制造方法
CN113784529B (zh) 电路板及其制作方法
KR101115476B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
KR101543031B1 (ko) 인쇄회로기판 및 그 제조 방법
JP3692810B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2010157777A (ja) 回路装置およびその製造方法
KR20110131048A (ko) 매립형 인쇄회로기판 및 그 제조방법
JP2001257290A (ja) 電子部品の製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100611

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20150403

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20100611

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20160822

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20170224

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20160822

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20170329

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20170224

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20190325

Appeal identifier: 2017101001504

Request date: 20170329

J301 Trial decision

Free format text: TRIAL NUMBER: 2017101001504; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20170329

Effective date: 20190325

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20190325

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20170329

Decision date: 20190325

Appeal identifier: 2017101001504

PS0901 Examination by remand of revocation
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

Patent event date: 20190405

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20190326

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190527

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190527

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220415

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230418

Start annual number: 5

End annual number: 5