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JP6234132B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は配線基板の製造方法に関する。
配線基板における配線層のシード層を、無電解めっき、電解めっき、真空蒸着、スパッタ法により形成することが知られている（特許文献２、特許文献３参照）。
配線基板における配線導体を形成するための均一で薄い金属層を形成する手法として、無電解めっきによる方法に代わり、スパッタリングや真空蒸着やイオンプレーティング等の方法が知られている（特許文献１参照）。
多層配線基板、いわゆるビルドアップ多層配線基板における多層の導体回路の形成方法として、基板に形成した樹脂絶縁層表面に粗化層を形成し、その粗化層表面に、無電解めっき用触媒核を付与して無電解めっき膜を形成する。その後、めっきレジストを設けて電解めっき処理を施してからそのめっきレジストを除去し、その後、めっきレジスト下の無電解めっき膜をエッチング処理する。このようにして、基板の両面に対して同時に導体回路をビルドアップする方法が知られている（特許文献４参照）。
特許第４３２８１９６号公報 特開２０１０−１０６３９号公報 特開２００８−２１８５４０号公報 特開２０００−２９４９２６号公報
基板の両面に対して同時に導体回路である配線層をビルドアップする従来の方法では、同じプロセスにより両面に配線層を積層していくため、両面の配線層とも同じ構造となる。
しかしながら、例えば、配線基板の一方の面に半導体チップを搭載し、他方の面に別の配線基板を接続するような場合、半導体チップ搭載側の配線層は微細であることが要求されるが、別の配線基板を接続する側の配線層は微細であることは要求されないことが多い。
一般に微細な配線層を形成するにはコストがかかるが、従来のように、同じプロセスにより両面に微細な配線層を積層するようにすると、微細であることが要求されない側の配線層のコストが無駄となる。
本発明の目的は、基板の両面に対して同時に配線層を形成する方法において、大きなプロセスの変更を伴うことなく、基板の一方の面には微細な配線が形成可能な構造、他方の面には微細な配線には対応していないが安価である構造を形成することができる配線基板の製造方法を提供することにある。
実施形態の一観点によれば、コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、前記第２の保護層を剥離する第３の工程と、前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程とを有することを特徴とする配線基板の製造方法配線基板の製造方法が提供される。
実施形態の一観点によれば、コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、前記第２の保護層を剥離する第３の工程と、前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程とを有することを特徴とする配線基板の製造方法が提供される。
開示の配線基板の製造方法によれば、基板の両面に対して同時に配線層を形成する方法において、大きなプロセスの変更を伴うことなく、基板の一方の面には微細な配線が形成可能な構造、他方の面には微細な配線には対応していないが安価である構造を形成することができる。
図１は、第１実施形態による配線基板を示す図である。 図２は、第１実施形態による配線基板の製造方法を示す工程断面図（その１）である。 図３は、第１実施形態による配線基板の製造方法を示す工程断面図（その２）である。 図４は、第１実施形態による配線基板の製造方法を示す工程断面図（その３）である。 図５は、第１実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。 図６は、第１実施形態による配線基板の製造方法を示す工程断面図（その４）である。 図７は、第１実施形態による配線基板の製造方法を示す工程断面図（その５）である。 図８は、第１実施形態による配線基板の製造方法を示す工程断面図（その６）である。 図９は、第１実施形態による配線基板の製造方法を示す工程断面図（その７）である。 図１０は、第１実施形態による配線基板の製造方法を示す工程断面図（その８）である。 図１１は、第１実施形態による配線基板の製造方法を示す工程断面図（その９）である。 図１２は、第１実施形態による配線基板の製造方法を示す工程断面図（その１０）である。 図１３は、第２実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。 図１４は、第２実施形態による配線基板の製造方法を示す工程断面図（その１）である。 図１５は、第２実施形態による配線基板の製造方法を示す工程断面図（その２）である。 図１６は、第２実施形態による配線基板の製造方法を示す工程断面図（その３）である。 図１７は、第２実施形態による配線基板の製造方法を示す工程断面図（その４）である。 図１８は、第２実施形態による配線基板の製造方法を示す工程断面図（その５）である。 図１９は、第２実施形態による配線基板の製造方法を示す工程断面図（その６）である。 図２０は、第２実施形態による配線基板の製造方法を示す工程断面図（その７）である。
［第１実施形態］
（配線基板）
第１実施形態による配線基板について図１を用いて説明する。図１は本実施形態による配線基板に半導体チップを搭載した状態の断面図である。
本実施形態の配線基板１０は、図１に示すように、樹脂により形成されたコア基板１２を有する。コア基板１２は、例えば、約１００〜４００μｍ厚である。
コア基板１２を形成する樹脂としては、紙フェノール基板、紙エポキシ基板、ガラエポキシ基板、ガラスコンポジット基板、フレキシブル材等を使用することができる。
コア基板１２には複数の貫通電極１４が形成されている。貫通電極１４は、例えば、中心に樹脂１４ａが充填され、樹脂１４ａの周囲及び両端に導電層１４ｂ、１４ｃ、１４ｄが形成されている。貫通電極１４は、例えば、約１００〜２００μｍ径である。
樹脂１４ａは、例えば、ＵＶ硬化インク、熱硬化性樹脂、導電性樹脂、金属により形成されている。樹脂１４ａは、例えば、約８０〜１８０μｍ径である。
導電層１４ｂ、１４ｃ、１４ｄは、例えば、銅により形成されている。導電層１４ｂ、１４ｃ、１４ｄは、それぞれ、例えば、約５〜１５μｍ厚である。
コア基板１２の上側の面には、絶縁層１６と配線層１８が交互に積層され、コア基板１２の下側の面には、絶縁層１７と配線層１９とが交互に積層されている。
絶縁層１６、１７は、例えば、エポキシ、ポリイミド等を使用することができる。絶縁層１６、１７は、例えば、約２０〜７０μｍ厚である。
配線層１８、１９は、例えば、銅により形成されている。配線層１８、１９は、例えば、約５〜１５μｍ厚である。
本実施形態の配線基板１０は、上側の面に半導体チップ２８が搭載され、下側の面を介して他の配線基板（図示せず）に搭載される。
配線基板１０の上側の面の配線層１８は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、配線基板１０の下側の面の配線層１９は、他の配線基板（図示せず）に接続するので、上側の面の配線層１８ほど微細ではない。
このように、本実施形態の配線基板１０は、上側の面と下側の面とで、配線層１８、１９の微細度が異なる。
コア基板１２の上下両面の最外層の絶縁層１６、１７と配線層１８、１９は、ソルダレジスト層２０、２１により被覆されている。ソルダレジスト層２０には、配線層１８に達する開口２０ａが形成されている。ソルダレジスト層２１には、配線層１９に達する開口２１ａが形成されている。ソルダレジスト層２０、２１は、例えば、約１０〜３０μｍ厚である。
配線基板１０の上側の面のソルダレジスト層２０の開口２０ａには、半導体チップ２８に接続するためのバンプ（接続端子）２２が形成されている。配線基板１０の下側の面のソルダレジスト層２１の開口２１ａには、他の配線基板（図示せず）に接続するためのバンプ（接続端子）２４が形成されている。バンプ（接続端子）２２及びバンプ（接続端子）２４は、例えば、はんだにより形成されている。
配線基板１０の上側の面には半導体チップ２８が搭載され、バンプ（接続端子）２２により電気的に接続されている。配線基板１０と半導体チップ２８との間にはアンダーフィル樹脂２６が充填されている。
（配線基板の製造方法）
第１実施形態による配線基板の製造方法について図２乃至図１２を用いて説明する。図２乃至４及び図６乃至図１２は第１実施形態による配線基板の製造方法を示す工程断面図である。図５は第１実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。
まず、配線基板のコア基板となる銅張積層板３０を用意する（図２（ａ））。銅張積層板３０は、コア基板３２の両面に導電層３４、３６が張り付けられた積層板である。
コア基板３２は、例えば、ガラス繊維から作ったガラスクロスに、エポキシ等の樹脂を主成分とするワニスを含浸させたものである。コア基板３２は、例えば、約２００μｍ厚である。
導電層３４、３６は、例えば、銅により形成されている。導電層３４、３６は、例えば、約１０〜２０μｍ厚である。
次に、銅張積層板３０に、例えば、ドリル加工により、貫通電極用の開口３８を形成する（図２（ｂ））。開口３８は、例えば、約１００〜２００μｍ径である。
続いて、開口３８が形成された銅張積層板３０に対して、デスミア処理を行う。ドリル加工により銅張積層板３０に開口３８を形成すると、開口３８の内壁にドリル加工により溶けた樹脂（スミア）が残るので、このスミアをデスミア処理により除去する。
デスミア処理として、ウエットデスミア処理又はドライデスミア処理が可能である。
ウエットデスミア処理では、例えば、過マンガン酸カリウム溶液等の薬液に、６０℃〜８０℃の処理温度で、１０〜３０分間、被処理物を浸漬させる。
ドライデスミア処理では、プラズマ装置（図示せず）に、例えば、酸素（Ｏ２）と四フッ化炭素（ＣＦ４）の混合ガスを導入してプラズマを発生させ、１〜１０分間、被処理物をプラズマ中に曝す。
次に、開口３８が形成された銅張積層板３０に導電層４０を形成する。銅張積層板３０の上面及び下面上並びに開口３８の内壁に、無電解めっきの後に電解めっきを施すことにより導電層４０を形成する（図２（ｃ））。導電層４０は、例えば、無電解銅めっき及び電解銅めっきによる銅層である。導電層４０は、例えば、約０．５〜１．５μｍ厚である。
次に、導電層４０が形成された銅張積層板３０の開口３８内に樹脂４２を充填する（図３（ａ））。樹脂４２は、例えば、ＵＶ硬化インク、熱硬化性樹脂、導電性樹脂、金属等である。
銅張積層板３０の開口３８内の導電層４０及び樹脂４２が、コア基板３２の上面と下面とを電気的に接続する貫通電極４３となる。
続いて、樹脂４２が充填された銅張積層板３０に対して、デスミア処理を行う。このデスミア処理により、貫通電極４３の樹脂４２上面及び下面を粗化する。
デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。
次に、樹脂４２が充填された銅張積層板３０に導電層４６を形成する。銅張積層板３０の上面及び下面上に、無電解めっきの後に電解めっきを施すことにより導電層４６を形成する（図３（ｂ））。導電層４６は、例えば、無電解銅めっき及び電解銅めっきによる銅層である。導電層４６は、例えば、約０．５〜１．５μｍ厚である。
次に、銅張積層板３０の上面及び下面の導電層４６上に、感光性樹脂フィルム４８を貼り付ける。感光性樹脂フィルム４８は、例えば、光硬化性レジスト、化学増幅型レジスト等のフィルムである。感光性樹脂フィルム４８は、例えば、約１０〜２５μｍ厚である。
続いて、感光性樹脂フィルム４８を露光、現像することにより、所定の形状にパターニングする（図３（ｃ））。
次に、パターニングされた感光性樹脂フィルム４８をマスクとして、導電層４６、４０及び導電層３４、３６をエッチングして、所定の形状にパターニングする（図４（ａ））。
次に、感光性樹脂フィルム４８を除去する。このようにしてコア基板３２の上面及び下面に、所定の形状にパターニングされた導電層３４、３６、４０、４６が形成される（図４（ｂ））。
パターニングされた導電層３４、４０、４６のうちのコア基板３２の上面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、上面側の最下層の配線層５０となる。
パターニングされた導電層３６、４０、４６のうちのコア基板３２の下面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、下面側の最下層の配線層５１となる。
次に、図５に示すように、保護層５２に絶縁層５４と保護フィルム５６とが積層された三層構造の層間絶縁材料５８を用意する。層間絶縁材料５８は、ロール５９に巻かれて提供されている。
保護層５２は、例えば、ＰＥＴ（ポリエチレンテレフタラート：Polyethylene terephthalate）である。絶縁層５４は、例えば、ＡＢＦ（Ajinomoto Build-Up Film）である。保護フィルム５６は、例えば、ＯＲＰ（延伸ポリプロピレン：oriented polypropylene）である。
本実施形態では、絶縁層５４の厚さの異なる複数種類の層間絶縁材料５８を用意する。保護層５２は、例えば、約３０〜４０μｍ厚である。絶縁層５４は、例えば、約２０〜７０μｍ厚である。保護フィルム５６は、例えば、約１０〜２０μｍ厚である。
次に、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層５４と保護層５２とを仮付けする。絶縁層５４は、例えば、約４０μｍ厚である。また、コア基板３２の上面に、絶縁層５４と保護層５２とを仮付けする。絶縁層５４は、例えば、約４０μｍ厚である（図６（ａ））。
なお、コア基板３２の下面とコア基板３２の上面への絶縁層５４と保護層５２の仮付けは、片面ずつ行ってもよいし、両面同時に行ってもよい。
続いて、図６（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層５０上に絶縁層６４と保護層６６とが積層され、下面側の配線層５１上に絶縁層６０と保護層６２とが積層される（図６（ｂ））。
次に、上面側の絶縁層６４と保護層６６に、例えば、レーザ加工により、配線層５０に達する開口６８を形成する（図７（ａ））。開口６８はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
このように保護層６６上からレーザ加工により保護層６６と絶縁層６４に開口６８を形成すると、保護層６６を剥がしてからレーザ加工により絶縁層６４に開口６８を形成する場合よりも、小さな径の開口６８を形成することができる。
同様に、下面側の絶縁層６０と保護層６２に、例えば、レーザ加工により、配線層５１に達する開口７０を形成する（図７（ａ））。開口７０はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
このように保護層６２上からレーザ加工により保護層６２と絶縁層６０に開口７０を形成すると、保護層６２を剥がしてからレーザ加工により絶縁層６０に開口７０を形成する場合よりも、小さな径の開口７０を形成することができる。
次に、下面側の保護層６２を剥離する（図７（ｂ））。例えば、自動フィルムピーラーを用いて保護層６２を剥離する。または、作業者が手により保護層６２を剥離する。
続いて、デスミア処理を行う。デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。
これにより、レーザ加工により生じたスミア（樹脂残渣）を除去すると共に、下面側の絶縁層６０の表面、及び開口７０の内壁を粗化する。また、上面側の開口６８の内壁を粗化する。上面側の絶縁層６４の表面は、保護層６６で覆われているので粗化されない。
なお、上記実施形態では、上面側の絶縁層６４と保護層６６に開口６８を形成し、下面側の絶縁層６０と保護層６２に開口７０を形成した後に、下面側の保護層６２を剥離している。
しかしながら、下面側の保護層６２を剥離した後に、上面側の絶縁層６４と保護層６６に開口６８を形成し、下面側の絶縁層６０に開口７０を形成するようにしてもよい。
次に、無電解めっきにより導電層７２、７４を形成する（図８（ａ））。上面側の保護層６６上と開口６８内壁に導電層７２を形成し、下面側の絶縁層６０上と開口７０内壁に導電層７４を形成する。導電層７２、７４は、例えば、無電解銅めっきによる銅層である。導電層７２、７４は、例えば、約０．５〜１．５μｍ厚である。
次に、上面側の保護層６６を剥離して絶縁層６４を露出させる（図８（ｂ））。例えば、自動フィルムピーラーを用いて保護層６６を剥離する。または、作業者が手により保護層６６を剥離する。保護層６６と共に、保護層６６上に形成された導電層７２も剥離されるが、開口６８内壁の導電層７２は剥離されない。
次に、上面側の絶縁層６４上及び開口６８内壁の導電層７２上に、例えば、スパッタリング技術により、シード層７６を形成する（図９（ａ））。下面側には、シード層である導電層７４があるので、更にシード層を形成することはない。スパッタリング技術により、上面側の微細な段差をシード層７６で良好に被覆することができる。シード層７６は、例えば、銅をターゲットとしたスパッタリング技術による銅層である。シード層７６は、例えば、約０．１〜０．５μｍ厚である。
なお、シード層７６を形成する方法としては上記のスパッタリング技術に限らない。真空蒸着やイオンプレーティング等の他のドライプロセスによりシード層７６を形成してもよい。
次に、上面側及び下面側に、感光性ドライフィルムレジストのレジスト層７８、８０をそれぞれ積層する。ドライフィルムレジスト層７８、８０は、例えば、約１０〜２５μｍ厚である。
続いて、レジスト層７８、８０に対して、２層目の配線層を形成するための所定のパターンを露光し、その後、現像する。これにより、レジスト層７８、８０が所定のパターンにパターニングされる（図９（ｂ））。
次に、電解めっきにより、上面側及び下面側に、導電層８２、８４を形成する（図１０（ａ））。パターニングされたレジスト層７８、８０をマスクとして、上面側はシード層７６を給電層として導電層８２が電解めっきされ、下面側は導電層７４を給電層として導電層８４が電解めっきされる。導電層８２、８４は、例えば、電解銅めっきによる銅層である。導電層８２、８４は、例えば、約５〜１５μｍ厚である。
下面側は、粗化された導電層７４を給電層として導電層８４が電解めっきされる。導電層７４は粗化されているので、微細なパターンの導電層８４の形成には適していない。
一方、上面側は、スパッタリングにより形成されたシード層７６を給電層として導電層８２を電解めっきするので、微細なパターンの導電層８２を形成することができる。
次に、上面側及び下面側のレジスト層７８、８０を剥離する（図１０（ｂ））。
次に、レジスト層７８、８０の剥離により、絶縁層６０、６４上に露出したシード層７６、導電層７４を、例えば、フラッシュエッチングにより、除去する（図１１（ａ））。
その結果、上述したセミアディティブ工法により、コア基板３２の上面側及び下面側に、それぞれ、２層目の配線層８６、８８が形成される（図１１（ａ））。
上面側の配線層８６は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、下面側の配線層８８は、他の配線基板（図示せず）に接続するので、上面側の配線層８６ほど微細ではない。
次に、上面側及び下面側に３層目の配線層を形成するために、図５に示す三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、上面側に、絶縁層９０と保護層９２とを仮付けする。絶縁層９０は、例えば、約３０μｍ厚である。また、下面側に、絶縁層９４と保護層９６とを仮付けする。絶縁層９４は、例えば、約３０μｍ厚である（図１１（ｂ））。
続いて、図１１（ｂ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層８６上に絶縁層９０と保護層９２とが積層され、下面側の配線層８８上に絶縁層９４と保護層９６とが積層される（図１２（ｂ））。
次に、上面側の絶縁層９０と保護層９２に、例えば、レーザ加工により、配線層８６に達する開口９８を形成する（図１２（ｂ））。開口９８はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
同様に、下面側の絶縁層９４と保護層９６に、例えば、レーザ加工により、配線層８８に達する開口１００を形成する（図１２（ｂ））。開口１００はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
図１２（ｂ）の工程は、図７（ａ）の工程に対応する。図１２（ｂ）の工程以降、図７（ｂ）から図１１（ａ）と同様の工程を繰り返し、３層目の配線層を形成する。
以降、上記した工程を繰り返し、必要に応じて、上述したセミアディティブ工法により、４層目、５層目、・・・の配線層を形成する。
このようにして、基板の両面に対して同時に配線層を形成するプロセスを大きく変更することなく、配線基板の、半導体チップが搭載される側の面と、他の配線基板に接続される側の面とで、微細度の異なる配線層を形成することができる。
［第２実施形態］
（配線基板の製造方法）
第２実施形態による配線基板の製造方法について図１３乃至図２０を用いて説明する。図１３は第２実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。図１４乃至図２０は第２実施形態による配線基板の製造方法を示す工程断面図である。
本実施形態では、第１実施形態と同様に、上側の面と下側の面とで、配線層の微細度が異なる配線基板を製造する。
まず、第１実施形態と同様にして、図２（ａ）乃至図４（ｃ）の工程を順次実行し、コア基板３２の上面及び下面に、所定の形状にパターニングされた導電層３４、３６、４０、４６を形成する。
パターニングされた導電層３４、４０、４６のうちのコア基板３２の上面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、上面側の最下層の配線層５０となる。
パターニングされた導電層３６、４０、４６のうちのコア基板３２の下面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、下面側の最下層の配線層５１となる。
次に、図１３に示すように、保護層１０２に転写銅層１０４と絶縁層１０６と保護フィルム１０８とが積層された四層構造の転写銅層付き層間絶縁材料１１０を用意する。転写銅付き層間絶縁材料１１０は、ロール１１１に巻かれて提供されている。
保護層１０２は、例えば、ＰＥＴ（ポリエチレンテレフタラート：Polyethylene terephthalate）である。絶縁層１０６は、例えば、ＡＢＦ（Ajinomoto Build-Up Film）である。保護フィルム１０８は、例えば、ＯＲＰ（延伸ポリプロピレン：oriented polypropylene）である。
保護層１０２は、例えば、約３０〜４０μｍ厚である。転写銅層１０４は、例えば、約０．５〜１．５μｍ厚である。絶縁層１０６は、例えば、約２０〜５０μｍ厚である。保護フィルム１０８は、例えば、約１０〜２０μｍ厚である。
また、図５に示すように、保護層５２に絶縁層５４と保護フィルム５６とが積層された三層構造の層間絶縁材料５８を用意する。層間絶縁材料５８は、ロール５９に巻かれて提供されている。
次に、図５に示す、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層５４と保護層５２とを仮付けする（図１４（ａ））。絶縁層５４は、例えば、約４０μｍ厚である。
また、図１３に示す、四層構造の層間絶縁材料１１０から保護フィルム１０８を剥がして、コア基板３２の上面に、絶縁層１０６と転写銅層１０４と保護層１０２とを仮付けする（図１４（ａ））。絶縁層１０６は、例えば、約４０μｍ厚である。
なお、コア基板３２の下面への絶縁層５４と保護層５２の仮付けと、コア基板３２の上面への絶縁層１０６と転写銅層１０４と保護層１０２の仮付けは、片面ずつ行ってもよいし、両面同時に行ってもよい。
続いて、図１４（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層５０上に絶縁層１１６と転写銅層１１８と保護層１２０とが積層され、下面側の配線層５１上に絶縁層１１２と保護層１１４とが積層される（図１４（ｂ））。
次に、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に、例えば、レーザ加工により、配線層５０に達する開口１２２を形成する（図１５（ａ））。開口１２２はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
このように保護層１２０上からレーザ加工により保護層１２０と転写銅層１１８と絶縁層１１６に開口１２２を形成すると、保護層１２０を剥がしてからレーザ加工により転写銅層１１８と絶縁層１１６に開口１２２を形成する場合よりも、小さな径の開口１２２を形成することができる。
同様に、下面側の絶縁層１１２と保護層１１４に、例えば、レーザ加工により、配線層５１に達する開口１２４を形成する（図１５（ａ））。開口１２４はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
このように保護層１１２上からレーザ加工により保護層１１４と絶縁層１１３に開口１２４を形成すると、保護層１１２を剥がしてからレーザ加工により絶縁層１１３に開口１２４を形成する場合よりも、小さな径の開口１２４を形成することができる。
次に、下面側の保護層１１４を剥離する（図１５（ｂ））。例えば、自動フィルムピーラーを用いて保護層１１４を剥離する。または、作業者が手により保護層１１４を剥離する。
続いて、デスミア処理を行う。デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。
これにより、レーザ加工により生じたスミア（樹脂残渣）を除去すると共に、下面側の絶縁層１１２の表面、及び開口１２４の内壁を粗化する。また、上面側の開口１２２の内壁を粗化する。上面側の絶縁層１１６の表面は、転写銅層１１８と保護層１２０で覆われているので粗化されない。
なお、上記実施形態では、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に開口１２２を形成し、下面側の絶縁層１１２と保護層１１４に開口１２４を形成した後に、下面側の保護層１１４を剥離している。
しかしながら、下面側の保護層１１４を剥離した後に、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に開口１２２を形成し、下面側の絶縁層１１２に開口１２４を形成するようにしてもよい。
次に、無電解めっきにより導電層１２６、１２８を形成する（図１６（ａ））。上面側の保護層１２０上と開口１２２内壁に導電層１２６を形成し、下面側の絶縁層１１２上と開口１２４内壁に導電層１２８を形成する。導電層１２６、１２８は、例えば、無電解銅めっきによる銅層である。導電層１２６、１２８は、例えば、約０．５〜１．５μｍ厚である。
次に、上面側の保護層１２０を剥離して転写銅層１１８を露出させる（図１６（ｂ））。例えば、自動フィルムピーラーを用いて保護層１２０を剥離する。または、作業者が手により保護層１２０を剥離する。
保護層１２０と共に、保護層１２０上及び保護層１２０の側面である開口１２２内壁に形成された導電層１２６も剥離されるが、絶縁層１１６の側面である開口１２２内壁に形成された導電層１２６は剥離されない。その結果、上面側には、転写銅層１１８と、開口１２２内壁に形成された導電層１２６とが残存する（図１６（ｂ））。
次に、上面側及び下面側に、感光性ドライフィルムレジストのレジスト層１２９、１３０をそれぞれ積層する。レジスト層１２９、１３０は、例えば、約１０〜２５μｍ厚である。
続いて、レジスト層１２９、１３０に対して、２層目の配線層を形成するための所定のパターンを露光し、その後、現像する。これにより、レジスト層１２９、１３０が所定のパターンにパターニングされる（図１７（ａ））。
次に、電解めっきにより、上面側及び下面側に、導電層１３２、１３４を形成する（図１７（ｂ））。パターニングされたレジスト層１２９、１３０をマスクとして、上面側は転写銅層１１８と導電層１２６を給電層として導電層１３２が電解めっきされ、下面側は導電層１２８を給電層として導電層１３４が電解めっきされる。導電層１３２、１３４は、例えば、電解銅めっきによる銅層である。導電層１３２、１３４は、例えば、約５〜１５μｍ厚である。
下面側は、粗化された導電層１２８を給電層として導電層１３４が電解めっきされる。導電層１２８は粗化されているので、微細なパターンの導電層１３４の形成には適していない。
一方、上面側は、転写銅層１１８を給電層として導電層１３２を電解めっきする。転写銅層１１８は、四層構造の層間絶縁材料１１０として提供されるものであるので、微細なパターンの導電層１３２を形成することができる。
次に、上面側及び下面側のレジスト層１２９、１３０を剥離する（図１８（ａ））。
次に、レジスト層１２９、１３０の剥離により、絶縁層１１６、１１２上に露出した転写銅層１１８、導電層１２８を、例えば、フラッシュエッチングにより、除去する（図１８（ｂ））。
その結果、上述したセミアディティブ工法により、コア基板３２の上面側及び下面側に、それぞれ、２層目の配線層１３６、１３８が形成される（図１８（ｂ））。上面側の配線層１３６は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、下面側の配線層１３８は、他の配線基板（図示せず）に接続するので、上面側の配線層１３６ほど微細ではない。
次に、上面側及び下面側に３層目の配線層を形成するために、図５に示す、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層１４０と保護層１４２とを仮付けする（図１９（ａ））。絶縁層１４０は、例えば、約３０μｍ厚である。
また、図１３に示す、四層構造の層間絶縁材料１１０から保護フィルム１０８を剥がして、コア基板３２の上面に、絶縁層１４４と転写銅層１４６と保護層１４８とを仮付けする（図１９（ａ））。絶縁層１４４は、例えば、約３０μｍ厚である。
続いて、図１９（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層１３６上に絶縁層１４４と転写銅層１４６と保護層１４８とが積層され、下面側の配線層１３８上に絶縁層１４０と保護層１４２とが積層される（図１９（ｂ））。
次に、上面側の絶縁層１４４と転写銅層１４６と保護層１４８に、例えば、レーザ加工により、配線層１３６に達する開口１５０を形成する（図２０）。開口１５０はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。同様に、下面側の絶縁層１４０と保護層１４２に、例えば、レーザ加工により、配線層１３８に達する開口１５２を形成する（図２０）。開口１５２はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。
図２０の工程は、図１５（ａ）の工程に対応する。
以降、上記した工程を繰り返し、必要に応じて、上述したセミアディティブ工法により、４層目、５層目、・・・の配線層を形成する。
このようにして、基板の両面に対して同時に配線層を形成するプロセスを大きく変更することなく、配線基板の、半導体チップが搭載される側の面と、他の配線基板に接続される側の面とで、微細度の異なる配線層を形成することができる。
［変形実施形態］
上記実施形態は一例であって、必要に応じて種々の変形が可能である。
例えば、上記実施形態では、セミアディティブ工法により配線層を形成したが、フルアディティブ工法や、サブトラクティブ工法により配線層を形成してもよい。
また、配線基板としては、両面にパターンがある両面基板、絶縁層と配線層を積み重ねた多層配線基板、半導体チップと回路基板の間を中継するインターポーザ等のあらゆる種類の配線基板であってもよい。
また、配線基板としては、樹脂からなる絶縁層やコア基板を用いたビルドアップ基板に限らず、他の態様の各種配線基板であってもよい。
また、上記実施形態は、配線基板がはんだバンプを介してマザーボード等の他の基板と接続されているが、配線基板を他のマザーボード等に他の基板に接続する方法としては、ピン接触や、ワイヤボンディング等の他の方法でもよい。
以上、好適な実施形態について詳述したが、これら特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形や変更が可能である。
１０…配線基板
１２…コア基板
１４…貫通電極
１４ａ、１４ｂ、１４ｃ、１４ｄ…導電層
１６、１７…絶縁層
１８、１９…配線層
２０、２１…ソルダレジスト層
２０ａ、２１ａ…開口
２２…バンプ（接続端子）
２４…バンプ（接続端子）
２６…アンダーフィル樹脂
２８…半導体チップ
３０…銅張積層板
３２…コア基板
３４、３６…導電層
３８…開口
４０…導電層
４２…樹脂
４３…貫通電極
４６…導電層
４８…感光性樹脂フィルム
５０、５１…配線層
５２…保護層
５４…絶縁層
５６…保護フィルム
５８…層間絶縁材料
５９…ロール
６０…絶縁層
６２…保護層
６４…絶縁層
６６…保護層
６８、７０…開口
７２、７４…導電層
７６…シード層
７８、８０…レジスト層
８２、８４…導電層
８６、８８…配線層
９０…絶縁層
９２…保護層
９４…絶縁層
９６…保護層
９８、１００…開口
１０２…保護層
１０４…転写銅層
１０６…絶縁層
１０８…保護フィルム
１１０…転写銅層付き層間絶縁材料
１１１…ロール
１１２…絶縁層
１１４…保護層
１１６…絶縁層
１１８…転写銅層
１２０…保護層
１２２、１２４…開口
１２６、１２８…導電層
１２９、１３０…レジスト層
１３２、１３４…導電層
１３６、１３８…配線層
１４０…絶縁層
１４２…保護層
１４４…絶縁層
１４６…転写銅層
１４８…保護層
１５０、１５２…開口

Claims (12)

  1. コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
    前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、
    前記第２の保護層を剥離する第３の工程と、
    前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
    前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、
    前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、
    ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、
    電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程と
    を有することを特徴とする配線基板の製造方法。
  2. コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
    前記第２の保護層を剥離する第２の工程と、
    前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層に第２の開口を形成する第３の工程と、
    前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
    前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、
    前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、
    ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、
    電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程と
    を有することを特徴とする配線基板の製造方法。
  3. 請求項１記載の配線基板の製造方法において、
    前記第２の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
    前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
    ことを特徴とする配線基板の製造方法。
  4. 請求項２記載の配線基板の製造方法において、 前記第３の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
    前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
    ことを特徴とする配線基板の製造方法。
  5. 請求項１乃至４のいずれか１項に記載の配線基板の製造方法において、
    前記第１の配線層が形成される前記コア基板の一方の面は、半導体チップが搭載される側の面である
    ことを特徴とする配線基板の製造方法。
  6. 請求項１乃至５のいずれか１項に記載の配線基板の製造方法において、
    前記第８の工程の後、前記第１の工程乃至前記第８の工程を繰り返す
    ことを特徴とする配線基板の製造方法。
  7. コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
    前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、
    前記第２の保護層を剥離する第３の工程と、
    前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
    前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、
    前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、
    電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程と
    を有することを特徴とする配線基板の製造方法。
  8. コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
    前記第２の保護層を剥離する第２の工程と、
    前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層に第２の開口を形成する第３の工程と、
    前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
    前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、
    前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、
    電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程と
    を有することを特徴とする配線基板の製造方法。
  9. 請求項７記載の配線基板の製造方法において、
    前記第２の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
    前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
    ことを特徴とする配線基板の製造方法。
  10. 請求項８記載の配線基板の製造方法において、
    前記第３の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
    前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
    ことを特徴とする配線基板の製造方法。
  11. 請求項７乃至１０のいずれか１項に記載の配線基板の製造方法において、
    前記第１の配線層が形成される前記コア基板の一方の面は、半導体チップが搭載される側の面である
    ことを特徴とする配線基板の製造方法。
  12. 請求項７乃至１１のいずれか１項に記載の配線基板の製造方法において、
    前記第７の工程の後、前記第１の工程乃至前記第７の工程を繰り返す
    ことを特徴とする配線基板の製造方法。
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Publication number Priority date Publication date Assignee Title
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JP2002241440A (ja) * 2001-02-19 2002-08-28 Toppan Printing Co Ltd アルカリ可溶性重合体及び感光性樹脂組成物
JP2004055618A (ja) * 2002-07-16 2004-02-19 Kanegafuchi Chem Ind Co Ltd 多層プリント配線板の製造方法
JP4328196B2 (ja) 2003-12-24 2009-09-09 京セラ株式会社 配線基板及びその製造方法並びに電気装置
JP2006108165A (ja) * 2004-09-30 2006-04-20 Sumitomo Bakelite Co Ltd 樹脂組成物、積層体、配線板および配線板の製造方法
JP2008218540A (ja) 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 配線基板の製造方法
TWI455671B (zh) * 2007-10-23 2014-10-01 Ube Industries 印刷電路板之製造方法
CN101836511B (zh) * 2007-10-26 2013-04-03 纳幕尔杜邦公司 非对称的介电薄膜
JP5322531B2 (ja) 2008-05-27 2013-10-23 新光電気工業株式会社 配線基板の製造方法
JP5231340B2 (ja) * 2009-06-11 2013-07-10 新光電気工業株式会社 配線基板の製造方法
JP5539150B2 (ja) * 2010-10-25 2014-07-02 矢崎総業株式会社 配線基板の製造方法
JP2013172137A (ja) * 2012-02-23 2013-09-02 Kyocer Slc Technologies Corp 配線基板およびそれを用いたプローブカード
JP5479551B2 (ja) * 2012-09-14 2014-04-23 新光電気工業株式会社 配線基板の製造方法

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