Nothing Special   »   [go: up one dir, main page]

KR20090074508A - 적층 웨이퍼 레벨 패키지 - Google Patents

적층 웨이퍼 레벨 패키지 Download PDF

Info

Publication number
KR20090074508A
KR20090074508A KR1020080000317A KR20080000317A KR20090074508A KR 20090074508 A KR20090074508 A KR 20090074508A KR 1020080000317 A KR1020080000317 A KR 1020080000317A KR 20080000317 A KR20080000317 A KR 20080000317A KR 20090074508 A KR20090074508 A KR 20090074508A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
bonding pad
disposed
electrically connected
insulating layer
Prior art date
Application number
KR1020080000317A
Other languages
English (en)
Other versions
KR100910233B1 (ko
Inventor
김종훈
서민석
양승택
이승현
강태민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000317A priority Critical patent/KR100910233B1/ko
Priority to US12/048,695 priority patent/US20090166836A1/en
Priority to CN2012102104932A priority patent/CN102709271A/zh
Priority to CN2008101903838A priority patent/CN101477980B/zh
Publication of KR20090074508A publication Critical patent/KR20090074508A/ko
Application granted granted Critical
Publication of KR100910233B1 publication Critical patent/KR100910233B1/ko
Priority to US13/158,813 priority patent/US20110233795A1/en
Priority to US13/569,562 priority patent/US20120299199A1/en
Priority to US13/569,600 priority patent/US8847377B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

적층 웨이퍼 레벨 패키지가 개시되어 있다. 적층 웨이퍼 레벨 패키지는 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩과 나란하게 배치되며, 제1 본딩 패드와 동일한 방향을 향하는 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들 상에 배치되며, 상기 제1 및 제2 반도체 칩들 사이로 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제2 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결된 재배선 구조물을 포함한다.

Description

적층 웨이퍼 레벨 패키지{STACKED WAFER LEVEL PACKAGE}
본 발명은 적층 웨이퍼 레벨 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
최근에는 반도체 패키지에 저장되는 데이터의 양 및 반도체 패키지로부터 데이터의 처리 속도를 보다 향상시키기 위하여 복수개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지들에 포함된 복수개의 반도체 칩들을 전기적으로 연결하기 위해서는 도전성 와이어 또는 반도체 칩을 관통하는 관통 전극을 필요로 한다.
도전성 와이어를 이용하여 적층 반도체 패키지의 반도체 칩들을 전기적으로 연결할 경우 도전성 와이어에 의하여 적층 반도체 패키지의 크기가 크게 증가 된다.
또한, 관통 전극을 이용하여 반도체 칩들을 전기적으로 연결할 경우, 반도체 칩에 비아홀을 형성해야 하기 때문에 적층 반도체 패키지의 제조 공정이 복잡해지 고 불량률이 크게 증가 되는 문제점을 갖는다.
본 발명은 도전성 와이어 또는 관통 전극 및 기판을 사용하지 않고 복수개의 반도체 칩을 적층한 적층 웨이퍼 레벨 패키지를 제공한다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩과 나란하게 배치되며, 제1 본딩 패드와 동일한 방향을 향하는 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들 상에 배치되며, 상기 제1 및 제2 반도체 칩들 사이로 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제2 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제1 및 제2 반도체 칩들 및 상기 제3 반도체 칩 사이에 개재된 접착 부재를 더 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제3 반도체 칩이 삽입되는 관통공을 갖는 플레이트 형상의 몰딩 부재를 더 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류이다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 중앙 부분에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 에지 부분에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 실질적으로 동일 평면상에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 및 제2 반도체 칩을 덮고, 상기 제1 내지 제3 본딩 패드들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제2 본딩 패드와 전기적으로 접속된 제2 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제3 본딩 패드와 전기적으로 접속된 제3 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지는 상기 제1 내지 제3 재배선들과 전기적으로 접속되는 솔더볼을 포함한다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 수납부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재, 상기 수납부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제1 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제2 연결 전극에 전기적으로 연결된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제1 본딩 패드, 상기 제1 연결 전극 및 상기 제2 연결 전극과 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 절연 부재의 두께는 상기 제1 반도체 칩의 두께와 실질적으로 동일하다.
적층 웨이퍼 레벨 패키지의 상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩의 중앙에 배치된다.
적층 웨이퍼 레벨 패키지의 상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩들의 에지에 배치된다.
본 발명에 따른 적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 제1 및 제2 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 연결 전극과 전기적으로 접속된 제2 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 제2 연결 전극과 전기적으로 접속된 제3 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류이다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 관통부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재, 상기 관통부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 주 변 영역에 대응하는 상기 절연 부재를 관통하는 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩 및 상기 제1 본딩 패드 및 상기 연결 전극과 전기적으로 연결된 재배선 구조물을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 절연 부재는 제1 절연 부재 및 상기 제2 절연 부재를 포함하고, 상기 제1 및 제2 절연 부재들은 플랙시블하다.
적층 웨이퍼 레벨 패키지의 상기 재배선 구조물은 상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선, 상기 제1 절연막 패턴 상에 배치되며, 상기 연결 전극과 전기적으로 접속된 제2 재배선 및 상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제2 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함한다.
적층 웨이퍼 레벨 패키지의 상기 제1 및 제2 반도체 칩들은 이종 반도체 칩이다.
적층 웨이퍼 레벨 패키지의 상기 제2 반도체 칩의 사이즈는 상기 제1 반도체 칩의 사이즈보다 크고 상기 제2 반도체 칩은 상기 제1 반도체 칩을 덮는다.
본 발명에 따르면, 적층 된 복수개의 반도체 칩들 중 하부에 배치된 반도체 칩을 상부에 배치된 반도체 칩을 지지하는 기판으로 이용 및 도전성 와이어 또는 관통 전극 없이 적층 된 반도체 칩들을 전기적으로 연결하여 부피, 두께 및 무게 등을 감소시키는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 웨이퍼 레벨 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 웨이퍼 레벨 패키지(100)는 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 재배선 구조물(150)을 포함한다. 이에 더하여, 적층 웨이퍼 레벨 패키지(100)는 접착 부재(140) 및 몰딩 부재(170)를 포함할 수 있다.
본 실시예에 의한 제1 및 제2 반도체 칩(110,120)들은 제3 반도체 칩(130)을 서포트 하는 기판으로서 역할한다. 본 실시예에서, 제1 및 제2 반도체 칩(110,120)들이 제3 반도체 칩(130)을 서포트 하는 기판 역할을 하기 때문에 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 제1 내지 제3 반도체 칩(110,120,130)들을 서포트하기 위한 기판을 필요로 하지 않는다. 이로써, 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)의 두께 및/또는 부피를 크게 감소 시킬 수 있다.
구체적으로, 제3 반도체 칩(130)을 지지하는 기판으로서 역할하는 제1 반도체 칩(110)은, 예를 들어, 직육면체 플레이트 형상을 갖는다.
제1 반도체 칩(110)은 회로부(미도시) 및 제1 본딩 패드(115)를 포함한다.
회로부(미도시)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(115)는 제1 반도체 칩(110)의 표면에 배치되며, 제1 본딩 패드(115)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(115)는 제1 반도체 칩(110)의 상면 중앙 또는 제1 반도체 칩(110)의 상면 에지에 배치될 수 있다.
제3 반도체 칩(130)을 지지하는 기판으로서 역할하는 제2 반도체 칩(120)은 제1 반도체 칩(110)과 나란하게 배치된다. 제3 반도체 칩(130)을 서포트 하는 기판으로서 역할하는 제2 반도체 칩(120)은, 예를 들어, 직육면체 플레이트 형상을 갖는다.
제2 반도체 칩(120)은 회로부(미도시) 및 제2 본딩 패드(125)를 포함한다.
회로부(미도시)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(125)는 제2 반도체 칩(120)의 표면에 배치되며, 제2 본딩 패드(125)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(125)는 제2 반도체 칩(120)의 상면 중앙 또는 제2 반도체 칩(120)의 상면 에지에 배치될 수 있다.
본 실시예에서, 제3 반도체 칩(130)의 기판으로서 역할하는 제1 및 제2 반도체 칩(110,120)들은, 예를 들어, 동일한 종류일 수 있다. 이와 다르게, 제3 반도체 칩(130)의 기판으로서 역할하는 제1 및 제2 반도체 칩(110,120)들은 서로 다른 종류일 수 있다.
본 실시예에서, 제1 반도체 칩(110)의 제1 본딩 패드(115) 및 제2 반도체 칩(120)의 제2 본딩 패드(125)는 동일한 방향을 향해 배치된다. 또한, 제1 반도체 칩(110)의 제1 본딩 패드(115) 및 제2 반도체 칩(120)의 제2 본딩 패드(125)는 실질적으로 동일한 평면상에 배치된다.
제3 반도체 칩(130)은 제1 및 제2 반도체 칩(110,120)들의 후면에 배치된다. 제3 반도체 칩(130)은 회로부(미도시) 및 제3 본딩 패드(135)들을 포함한다.
제3 반도체 칩(130)의 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본 실시예에서, 제3 본딩 패드(135)는 회로부와 전기적으로 연결되며, 제3 본딩 패드(135)는 제1 및 제2 반도체 칩(110,120)들에 배치된 제1 및 제2 본딩 패드(115,125)들과 동일한 방향을 향해 배치되며, 제3 본딩 패드(135)들은 제1 및 제2 반도체 칩(110,120)들의 사이에 배치된다.
몰딩 부재(170)는 제3 반도체 칩(130)의 측면과 결합 된다. 구체적으로, 몰딩 부재(170)는 제3 반도체 칩(130)의 주변을 둘러싸며 제3 반도체 칩(130)을 수용하는 개구(172)가 형성된 플레이트 형상을 갖는다. 개구(172)에 제3 반도체 칩(130)이 삽입된 몰딩 부재(170)는 제1 및 제2 반도체 칩(110,120)들과 부착된다.
한편, 접착 부재(140)는 제1 및 제2 반도체 칩(110,120)들 및 제3 반도체 칩(130) 사이에 개재되고 이로 인해 제1 반도체 칩(110)과 제3 반도체 칩(130) 및 제2 반도체 칩(120)과 제3 반도체 칩(130)들은 각각 부착된다.
본 실시예에서, 제1 내지 제3 반도체 칩(110,120,130)들은 모두 동종 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(110,120,130)들 중 적어도 하나는 이종 반도체 칩일 수 있다.
재배선 구조물(150)은 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 각각 연결된다.
재배선 구조물(150)은 제1 절연막 패턴(152), 제1 재배선(154), 제2 재배선(156), 제3 재배선(158) 및 제2 절연막 패턴(159)을 포함한다.
제1 절연막 패턴(152)은 제1 반도체 칩(110), 제2 반도체 칩(120) 및 제1 및 제2 반도체 칩(110,120)들의 사이에 노출된 제3 반도체 칩(130)을 덮는다. 본 실시예에서, 제1 절연막 패턴(152)은 유기물을 포함하는 유기막일 수 있다.
제1 절연막 패턴(152)은 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)를 각각 노출하는 개구들을 갖는다.
제1 재배선(154)은 제1 절연막 패턴(152) 상에 배치된다. 제1 재배선(154)은 제1 반도체 칩(110)의 제1 본딩 패드(115)와 전기적으로 연결된다.
제2 재배선(156)은 제1 절연막 패턴(152) 상에 배치된다. 제2 재배선(154)은 제2 반도체 칩(120)의 제2 본딩 패드(125)와 전기적으로 연결된다.
제3 재배선(158)은 제1 절연막 패턴(152) 상에 배치된다. 제3 재배선(158)은 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 연결된다.
제2 재배선 패턴(159)은 제1 절연막 패턴(152) 상에 배치된다. 제2 절연막 패턴(159)은 유기물을 포함하는 유기막일 수 있고, 제2 절연막 패턴(159)은 제1 내지 제3 재배선(154,156,158)들의 일부를 노출하는 개구들을 포함한다.
한편, 재배선 구조물(150)은 솔더볼(180)을 더 포함할 수 있다. 솔더볼(180)은 제2 절연막 패턴(159)에 형성된 각 개구들에 의하여 노출된 제1 내지 제3 재배선(154,156,158)들의 일부에 접속된다.
본 실시예에서, 재배선 구조물(150)의 제1 재배선(154), 제2 재배선(156) 및 제3 재배선(158)들은 상호 전기적으로 연결될 수 있다.
본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 제3 반도체 패키지(130)의 하부에 배치된 제1 및 제2 반도체 패키지(110,120)들이 제3 반도체 패키지(130)를 지지하는 기판 역할을 하여 적층 웨이퍼 레벨 패키지(100)의 부피, 두께 및 무게를 감소시킬 뿐만 아니라 조립 공정수 감소 및 생산 코스트를 크게 감소 시킨다.
또한, 본 실시예에 의한 적층 웨이퍼 레벨 패키지(100)는 도전성 와이어 또는 관통 전극 없이 재배선을 이용하여 제1 내지 제3 반도체 패키지(110,120,130)들의 제1 내지 제3 본딩 패드(115,125,135)들을 전기적으로 연결하여 적층 웨이퍼 레벨 패키지(100)의 부피 및 두께를 추가적으로 감소시킬 수 있다.
이하, 도 1에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 첨부된 도 2 내지 도 9들을 참조하여 설명하기로 한다.
도 2는 캐리어 기판상에 제3 반도체 칩을 배치한 것을 도시한 단면도이다.
도 2를 참조하면, 캐리어 기판(carrier substrate; 101) 상에는, 예를 들어, 제3 반도체 칩(130)이 배치된다. 본 실시예에서, 캐리어 기판(101)은, 예를 들어, 더미 웨이퍼(dummy wafer)일 수 있다. 이와 다르게, 캐리어 기판(101)은 합성 수지 기판, 금속 기판, 유리 기판 등 다양한 기판을 포함할 수 있다.
복수개의 제3 반도체 칩(130)들은 캐리어 기판(101) 상에 소정 간격 이격 되어 배치된다. 각 제3 반도체 칩(130)은 회로부(미도시) 및 제3 본딩 패드(135)를 포함하며, 제3 본딩 패드(135)는, 예를 들어, 캐리어 기판(101)과 접촉되는 제3 반도체 칩(130)의 하면(131)과 대향 하는 상면(132)의 중앙 부분에 배치된다.
도 3은 도 2에 도시된 캐리어 기판상에 예비 몰딩 부재를 형성한 것을 도시한 단면도이다.
도 3을 참조하면, 캐리어 기판(101) 상에 제3 반도체 칩(130)이 배치된 후, 상호 소정 간격 이격 된 제3 반도체 칩(130)들의 사이 공간에는 예비 몰딩 부재(171)가 배치된다.
본 실시예에서, 예비 몰딩 부재(171)는 유기물을 포함하며, 예비 몰딩 부재(171)는 유동성을 갖는 유기물을 제3 반도체 칩(130)들의 사이 공간에 배치한 후, 유기물을 경화시켜 제조될 수 있다.
본 실시예에서, 비록 예비 몰딩 부재(171)는 상호 소정 간격 이격 된 제3 반도체 칩(130)들 사이에 형성되지만 이와 다르게 제3 반도체 칩(130)들 사이에 예비 몰딩 부재(171)를 형성하지 않아도 무방하다.
도 4는 도 3에 도시된 제3 반도체 칩 상에 제1 및 제2 반도체 칩들을 배치한 것을 도시한 단면도이다.
제2 반도체 칩(120)은 제3 반도체 칩(130)의 상면(132) 상에 배치된다. 본 실시예에서, 제2 반도체 칩(120)은, 예를 들어, 제3 반도체 칩(130)의 제3 본딩 패드(135)의 우측에 배치된다.
제2 반도체 칩(120)은 하면(121) 및 상면(122)을 갖는다. 제2 반도체 칩(120)의 하면(121)은 제3 반도체 칩(130)의 상면(132)에 배치된다.
제2 반도체 칩(120)은 제2 본딩 패드(125)를 포함하며, 제2 반도체 칩(120)의 제2 본딩 패드(125)는 제2 반도체 칩(120)의 상면(122) 상에 배치된다.
한편, 제1 반도체 칩(110)은 제3 반도체 칩(130)의 상면(132) 상에 배치된다. 본 실시예에서, 제1 반도체 칩(110)은, 예를 들어, 제3 반도체 칩(130)의 제3 본딩 패드(135)의 좌측에 배치된다.
제1 반도체 칩(110)은 하면(111) 및 상면(112)을 갖는다. 제1 반도체 칩(110)의 하면(111)은 제3 반도체 칩(130)의 상면(132)과 접촉된다.
제1 반도체 칩(110)은 제1 본딩 패드(115)를 포함한다. 제1 반도체 칩(110)의 제1 본딩 패드(115)는 제1 반도체 칩(110)의 상면(112) 상에 배치된다.
본 실시예에서, 제1 및 제2 반도체 칩(110,120)은 접착 부재를 이용하여 제3 반도체 칩(130)에 부착되고, 제3 본딩 패드(135)는 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 사이에 배치된다.
도 5 내지 도 7들은 도 4에 도시된 제1 내지 제3 반도체 칩들에 재배선 구조물을 형성한 것을 도시한 단면도들이다.
도 5를 참조하면, 도 4에 도시된 제1 내지 제3 반도체 칩(110,120,130)들 상에 제1 절연막(미도시)을 형성된다. 본 실시예에서, 제1 절연막은 유기물을 포함할 수 있다.
제1 절연막은 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 패터닝 되어 제1 반도체 칩(110)의 제1 본딩 패드(115), 제2 반도체 칩(120)의 제2 본딩 패드(125) 및 제3 반도체 칩(130)의 제3 본딩 패드(135)를 노출하는 개구들을 갖는 제1 절연막 패턴(152)이 제1 내지 제3 반도체 칩(110,120,130)들 상에 형성된다.
도 6을 참조하면, 제1 내지 제3 반도체 칩(110,120,130)들 상에 제1 절연막 패턴(152)이 형성된 후, 제1 절연막 패턴(152)의 전면적에 걸쳐 씨드 금속막(미도시)이 형성된다.
씨드 금속막으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다. 씨드 금속막은 스퍼터링 공정 또는 화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
씨드 금속막이 제1 절연막 패턴(152) 상에 형성된 후, 씨드 금속막 상에는 후술 될 제1 내지 제3 재배선들을 형성하기 위한 개구를 갖는 도금 마스크(미도시)가 형성된다. 도금 마스크는, 예를 들어, 포토레지스트 패턴을 포함할 수 있다.
도금 마스크를 이용하여 씨드 금속막 상에는 제1 내지 제3 재배선(154,156,158)들이 배치된다. 제1 내지 제3 재배선(154,156,158)들로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제1 재배선(154)은 제1 절연막 패턴(152) 상에 배치되며, 제1 재배선(154)은 제1 반도체 칩(110)의 제1 본딩 패드(115)와 전기적으로 연결된다.
제2 재배선(156)은 제1 절연막 패턴(152) 상에 배치되며, 제2 재배선(156)은 제2 반도체 칩(120)의 제2 본딩 패드(125)와 전기적으로 연결된다.
제3 재배선(158)은 제1 절연막 패턴(152) 상에 배치되며, 제3 재배선(158)은 제3 반도체 칩(130)의 제3 본딩 패드(135)와 전기적으로 연결된다.
도 7을 참조하면, 제1 내지 제3 재배선(154,156,158)이 제1 절연막 패턴(152) 상에 배치된 후, 제1 절연막 패턴(152) 상에는 제2 절연막(미도시)이 형성된다. 제2 절연막은, 예를 들어, 유기물을 포함할 수 있다.
제2 절연막은 포토레지스트 패턴에 의하여 패터닝 되고, 이로 인해 각 제1 내지 제3 재배선(154,156,158)들의 일부를 노출하는 개구들을 갖는 제2 절연막 패턴(159)이 제1 절연막 패턴(152) 상에 형성된다.
제1 절연막 패턴(152) 상에 제2 절연막 패턴(159)이 형성된 후, 제2 절연막 패턴(159)의 개구들에 의하여 노출된 각 제1 내지 제3 재배선(154,156,158)들에는 솔더볼(180)이 배치되어 재배선 구조물(150)이 제조된다.
도 8은 도 7의 캐리어 기판을 제거한 것을 도시한 단면도이다.
도 8을 참조하면, 재배선 구조물(150)이 제조된 후, 제3 반도체 칩(130)과 부착된 캐리어 기판(101)은 제3 반도체 칩(130)으로부터 분리된다.
도 9는 도 8로부터 적층 웨이퍼 레벨 패키지를 개별화한 것을 도시한 단면도이다.
도 9를 참조하면, 각 제1 내지 제3 반도체 칩(110,120,130)들을 절단하여 적 층 웨이퍼 레벨 패키지(100)가 제조된다.
도 10은 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 10을 참조하면, 적층 웨이퍼 레벨 패키지(200)는 절연 부재(210), 제1 반도체 칩(220), 제2 반도체 칩(230), 제3 반도체 칩(240) 및 재배선 구조물(250)을 포함한다.
절연 부재(210)는 칩 영역(chip region, CR) 및 칩 영역(CR)의 주변에 배치된 주변 영역(peripheral region, PR)을 갖고, 절연 부재(210)의 칩 영역(CR)에는 절연 부재(210)를 관통하는 관통부(211)가 형성된다.
본 실시예에서, 절연 부재(210)는, 예를 들어, 유기물을 포함할 수 있다.
제1 반도체 칩(220)은 절연 부재(210)의 관통부(211)에 결합 되며, 제1 반도체 칩(220)은 제1 본딩 패드(225)를 갖는다. 제1 본딩 패드(225)는 제1 반도체 칩(220)의 회로부와 전기적으로 연결되며, 제1 본딩 패드(225)는, 예를 들어, 제1 반도체 칩(220)의 상면(221) 중앙에 배치된다. 본 실시예에서, 제1 반도체 칩(220)의 두께는, 예를 들어, 절연 부재(210)의 두께와 실질적으로 동일할 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(220)의 상면(221)과 대향 하는 하면(222)과 접촉된다. 제2 반도체 칩(230)은 제2 본딩 패드(235)를 포함하며, 제2 본딩 패드(235)는 제1 반도체 칩(220)으로부터 노출된다. 본 실시예에서, 제2 반도체 칩(230)의 제2 본딩 패드(235)는 제2 반도체 칩(230)의 중앙에 배치될 수 있다. 이와 다르게, 제2 반도체 칩(230)의 제2 본딩 패드(235)는 제2 반도체 칩(230)의 에지에 배치될 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(220)의 하면(222)과 마주하는 상면(231) 및 상면(231)과 대향 하는 하면(232)을 갖는다.
한편, 제2 반도체 칩(230)의 상면(231)은 절연 부재(210)와 마주하며, 제2 반도체 칩(230)의 제2 본딩 패드(235)와 대응하는 절연 부재(210)에는 제2 본딩 패드(235)를 노출하는 제1 관통부(212)가 형성된다.
제1 관통부(212)에는 제1 연결 전극(213)이 배치되고, 제1 연결 전극(213)은 제2 본딩 패드(235)와 전기적으로 연결된다. 제1 연결 전극(213)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
제3 반도체 칩(240)은 제1 반도체 칩(220)의 하면(222)과 접촉된다. 제3 반도체 칩(240)은 제3 본딩 패드(245)를 포함하며, 제3 본딩 패드(245)는 제1 반도체 칩(220)으로부터 노출된다. 본 실시예에서, 제3 반도체 칩(240)의 제3 본딩 패드(245)는 제3 반도체 칩(240)의 중앙에 배치될 수 있다. 이와 다르게, 제3 반도체 칩(240)의 제3 본딩 패드(245)는 제3 반도체 칩(240)의 에지에 배치될 수 있다.
제3 반도체 칩(240)은 제1 반도체 칩(220)의 하면(222)과 마주하는 상면(241) 및 상면(241)과 대향 하는 하면(242)을 갖는다.
본 실시예에서, 제1 내지 제3 반도체 칩(220,230,240)들은 동종 반도체 칩일 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩(220,230,240)들 중 적어도 하나는 이종 반도체 칩일 수 있다.
한편, 제3 반도체 칩(240)의 상면(241)은 절연 부재(210)와 마주하며, 제3 반도체 칩(240)의 제3 본딩 패드(245)와 대응하는 절연 부재(210)에는 제3 본딩 패드(245)를 노출하는 제2 관통부(214)가 형성된다.
제2 관통부(214)에는 제2 연결 전극(215)이 배치되고, 제2 연결 전극(215)은 제3 본딩 패드(245)와 전기적으로 연결된다. 제2 연결 전극(215)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
한편, 제2 및 제3 반도체 칩(230,240)들 사이에 형성된 공간에도 절연 부재(216)가 배치될 수 있다.
재배선 구조물(250)은 제1 절연막 패턴(252), 제1 재배선(254), 제2 재배선(256), 제3 재배선(258) 및 제2 절연막 패턴(259)을 포함한다.
제1 절연막 패턴(252)은 제1 반도체 칩(220)의 제1 면(221) 및 절연 부재(210)를 덮는다. 제1 절연막 패턴(252)은 유기막 패턴일 수 있고, 제1 절연막 패턴(252)은 제1 반도체 칩(220)의 제1 본딩 패드(225) 및 절연 부재(210)에 배치된 제1 및 제2 연결 전극(213,215)들을 각각 노출하는 개구들을 갖는다.
제1 절연막 패턴(252) 상에는 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)을 포함한다. 제1 내지 제3 재배선(254,256,258)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
제1 재배선(254)은 제1 반도체 칩(220)의 제1 본딩 패드(225)와 전기적으로 연결되고, 제2 재배선(256)은 제1 연결 전극(213)과 전기적으로 연결되고, 제3 재배선(258)은 제2 연결 전극(215)과 전기적으로 연결된다.
제2 절연막 패턴(259)은 제1 절연막 패턴(252) 상에 배치된다. 제2 절연막 패턴(259)은 유기막을 포함하며, 제2 절연막 패턴(259)은 제1 내지 제3 재배선(254,256,258)들의 일부를 노출하는 개구들을 포함한다.
본 실시예에서, 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)들은 상호 전기적으로 연결될 수 있다.
솔더볼(280)들은 제2 절연막 패턴(259)에 의하여 노출된 제1 내지 제3 재배선(254,256,258)들에 전기적으로 연결된다.
도 11 내지 도 13들은 도 10에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.
도 11을 참조하면, 캐리어 기판(미도시) 상에는 제2 반도체 칩(230) 및 제3 반도체 칩(240)이 배치된다. 본 실시예에서, 캐리어 기판(미도시)은 더미 웨이퍼(dummy wafer)일 수 있다.
캐리어 기판상에 배치된 제2 반도체 칩(230) 및 제3 반도체 칩(240)은 상호 이격되어 배치된다. 본 실시예에서, 제2 반도체 칩(230)의 상면(231)에는 제2 본딩 패드(235)가 형성되고, 제3 반도체 칩(240)의 상면(241)에는 제3 본딩 패드(245)가 형성된다.
캐리어 기판상에 제2 및 제3 반도체 칩(230,240)들이 배치된 후, 제2 및 제3 반도체 칩(230,240)들 상에는 예비 절연 부재(205)가 형성된다. 예비 절연 부재(205)는 유동성 유기물을 제2 및 제3 반도체 칩(230,240) 상에 도포한 후 유동성 유기물을 경화시켜 제조될 수 있다.
도 12를 참조하면, 캐리어 기판상에 제2 및 제3 반도체 칩(230,240)들을 덮 는 예비 절연 부재(205)가 제조된 후, 제2 반도체 칩(230)의 제2 본딩 패드(235) 및 제3 반도체 칩(240)의 제3 본딩 패드(245)의 사이에 대응하는 예비 절연 부재(205)에는 제1 반도체 칩(220)을 수납하기에 적합한 수납홈(211)이 형성된다.
한편, 예비 절연 부재(205)에는 제2 반도체 칩(230)의 제2 본딩 패드(235)를 노출하는 제1 관통부(212) 및 제3 반도체 칩(240)의 제3 본딩 패드(245)를 노출하는 제2 관통부(214)가 형성되고, 이로 인해 제2 및 제3 반도체 칩(230,240)들을 덮는 절연 부재(210)가 제조된다.
제1 관통부(212)가 형성된 후, 제1 관통부(212) 내에는 제1 연결 전극(213)이 형성된다. 또한, 제2 관통부(214)가 형성된 후, 제2 관통부(214) 내에는 제2 연결 전극(215)이 형성된다.
도 13을 참조하면, 절연 부재(210)의 수납부(211) 내에는 제1 반도체 칩(220)이 배치되고, 제1 반도체 칩(220)의 제1 본딩 패드(225)는 외부에 대하여 노출된다.
도 10을 다시 참조하면, 절연 부재(210)의 수납부(211) 내에 제1 반도체 칩(220)이 결합 된 후, 절연 부재(210) 및 제2 반도체 칩(220) 상에는 제1 절연막(미도시)이 형성된다.
제1 절연막이 형성된 후, 제1 절연막은 패터닝 되어 제1 반도체 칩(220)의 제1 본딩 패드(225) 및 절연 부재(210)의 제1 및 제2 연결 전극(213,215)들을 각각 노출하는 개구들을 갖는 제1 절연막 패턴(252)이 형성된다.
제1 절연막 패턴(252) 상에는, 예를 들어, 도금 공정에 의하여 제1 본딩 패 드(225)와 전기적으로 연결된 제1 재배선(254), 제1 연결 전극(213)과 전기적으로 연결된 제2 재배선(256) 및 제2 연결 전극(215)과 전기적으로 연결된 제3 재배선(258)이 함께 형성된다.
본 실시예에서, 제1 재배선(254), 제2 재배선(256) 및 제3 재배선(258)은 각각 전기적으로 연결될 수 있다.
이어서, 제1 절연막 패턴(252) 상에는 제2 절연막(미도시)이 형성되고, 제2 절연막은 패터닝 되어, 제1 절연막 패턴(252) 상에는 제1 내지 제3 재배선(254,256,258)들의 일부를 노출하는 개구들을 갖는 제2 절연막 패턴(259)이 형성된다.
제2 절연막 패턴(259)이 형성된 후, 제2 절연막 패턴(259)의 각 개구들에 의하여 노출된 제1 내지 제3 재배선(254,256,258)들에는 솔더볼(280)이 전기적으로 어탯치된다.
도 14는 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 14를 참조하면, 적층 웨이퍼 레벨 패키지(300)는 절연 부재(310), 제1 반도체 칩(320), 제2 반도체 칩(330) 및 재배선 구조물(350)을 포함한다.
절연 부재(310)는 칩 영역(CR) 및 칩 영역(CR)의 주변에 배치된 주변 영역(PR)을 갖고, 절연 부재(310)의 칩 영역(CR)에는 절연 부재(310)를 관통하는 관통부(311)가 형성된다.
본 실시예에서, 절연 부재(310)는, 예를 들어, 유기물을 포함할 수 있다.
제1 반도체 칩(320)은 절연 부재(310)의 관통부(311)에 결합 되며, 제1 반도체 칩(320)은 제1 본딩 패드(325)를 갖는다. 제1 본딩 패드(325)는 제1 반도체 칩(320)의 회로부와 전기적으로 연결되며, 제1 본딩 패드(325)는, 예를 들어, 제1 반도체 칩(320)의 상면(321) 중앙에 배치된다. 본 실시예에서, 제1 반도체 칩(320)의 두께는, 예를 들어, 절연 부재(310)의 두께와 실질적으로 동일할 수 있다.
제2 반도체 칩(330)은 제1 반도체 칩(320)의 상면(321)과 대향 하는 하면(322)과 접촉된다. 제2 반도체 칩(330)은 제2 본딩 패드(335)를 포함하며, 제2 본딩 패드(335)는 제1 반도체 칩(320)으로부터 노출된다. 본 실시예에서, 제2 반도체 칩(330)의 제2 본딩 패드(335)는 제2 반도체 칩(330)의 에지에 배치된다.
본 실시예에서, 제2 반도체 칩(330)은 제1 사이즈를 갖고, 제1 반도체 칩(320)은 제1 사이즈보다 작은 제2 사이즈를 갖는다. 예를 들어, 제2 반도체 칩(330)은 제1 반도체 칩(320)을 덮고, 제2 반도체 칩(330)의 제2 본딩 패드(335)는 제1 반도체 칩(320)으로부터 노출된다.
절연 부재(310) 중 제2 반도체 칩(330)의 제2 본딩 패드(335)와 대응하는 부분에는 관통부(312)가 형성되고, 관통부(312) 내에는 연결 전극(313)이 배치된다.
각 연결 전극(313)은 각 제2 본딩 패드(335)와 전기적으로 연결된다. 연결 전극(313)으로 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
본 실시예에서, 제1 및 제2 반도체 칩(320,330)들은 동종 반도체 칩일 수 있다. 이와 다르게, 제1 및 제2 반도체 칩(320,330)들은 이종 반도체 칩일 수 있다.
재배선 구조물(350)은 제1 절연막 패턴(352), 제1 재배선(354), 제2 재배 선(356) 및 제2 절연막 패턴(359)을 포함한다.
제1 절연막 패턴(352)은 제1 반도체 칩(320)의 제1 면(321) 및 절연 부재(310)를 덮는다. 제1 절연막 패턴(352)은 유기막 패턴일 수 있고, 제1 절연막 패턴(352)은 제1 반도체 칩(320)의 제1 본딩 패드(325) 및 절연 부재(310)에 배치된 연결 전극(313)을 각각 노출하는 개구들을 갖는다.
제1 절연막 패턴(352) 상에는 제1 재배선(354) 및 제2 재배선(356)이 배치된다. 제1 및 제2 재배선(354,356)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
제1 재배선(354)은 제1 반도체 칩(320)의 제1 본딩 패드(325)와 전기적으로 연결되고, 제2 재배선(356)은 연결 전극(313)과 전기적으로 연결된다.
제2 절연막 패턴(359)은 제1 절연막 패턴(352) 상에 배치된다. 제2 절연막 패턴(359)은 유기막을 포함하며, 제2 절연막 패턴(359)은 제1 및 제2 재배선(354,356)들의 일부를 노출하는 개구들을 포함한다.
본 실시예에서, 제1 재배선(354), 제2 재배선(356)들은 상호 전기적으로 연결될 수 있다.
솔더볼(380)들은 제2 절연막 패턴(359)에 의하여 노출된 제1 및 제2 재배선(354,356)들에 전기적으로 연결된다.
본 실시예에서, 비록 절연 부재(310)는 유기물을 포함하지만 이와 다르게, 도 15에 도시된 바와 같이 절연 부재(310)는 복층으로 이루어진 제1 절연 부재(316) 및 제2 절연 부재(317)를 포함할 수 있다. 본 실시예에서, 제1 및 제2 절 연 부재(316,317)들은 플랙시블 기판일 수 있다.
한편, 제1 및 제2 절연 부재(316,317)들은 제2 재배선(356) 및 제2 반도체 칩(330)의 제2 본딩 패드(335)를 전기적으로 연결하는 연결 부재(318)를 더 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 적층 된 복수개의 반도체 칩들 중 하부에 배치된 반도체 칩을 상부에 배치된 반도체 칩을 지지하는 기판으로 이용 및 도전성 와이어 또는 관통 전극 없이 적층 된 반도체 칩들을 전기적으로 연결하여 부피, 두께 및 무게 등을 감소시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 2는 캐리어 기판상에 제3 반도체 칩을 배치한 것을 도시한 단면도이다.
도 3은 도 2에 도시된 캐리어 기판상에 예비 몰딩 부재를 형성한 것을 도시한 단면도이다.
도 4는 도 3에 도시된 제3 반도체 칩 상에 제1 및 제2 반도체 칩들을 배치한 것을 도시한 단면도이다.
도 5 내지 도 7들은 도 4에 도시된 제1 내지 제3 반도체 칩들에 재배선 구조물을 형성한 것을 도시한 단면도들이다.
도 8은 도 7의 캐리어 기판을 제거한 것을 도시한 단면도이다.
도 9는 도 8로부터 적층 웨이퍼 레벨 패키지를 개별화한 것을 도시한 단면도이다.
도 10은 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 11 내지 도 13들은 도 10에 도시된 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 의한 적층 웨이퍼 레벨 패키지를 도시 한 단면도이다.

Claims (21)

  1. 제1 본딩 패드를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩과 나란하게 배치되며, 제1 본딩 패드와 동일한 방향을 향하는 제2 본딩 패드를 갖는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들 상에 배치되며, 상기 제1 및 제2 반도체 칩들 사이로 노출된 제3 본딩 패드를 갖는 제3 반도체 칩; 및
    상기 제1 본딩 패드, 상기 제2 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결된 재배선 구조물을 포함하는 적층 웨이퍼 레벨 패키지.
  2. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들 및 상기 제3 반도체 칩 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  3. 제1항에 있어서,
    상기 제3 반도체 칩이 삽입되는 관통공을 갖는 플레이트 형상의 몰딩 부재를 더 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  4. 제1항에 있어서,
    상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류인 것을 특징으 로 하는 적층 웨이퍼 레벨 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 중앙 부분에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드들은 상기 각 제1 및 제2 반도체 칩들의 에지 부분에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  7. 제1항에 있어서,
    상기 제1 본딩 패드 및 상기 제2 본딩 패드는 실질적으로 동일 평면상에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  8. 제1항에 있어서,
    상기 재배선 구조물은
    상기 제1 및 제2 반도체 칩을 덮고, 상기 제1 내지 제3 본딩 패드들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제2 본딩 패드와 전기적으로 접속된 제2 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제3 본딩 패드와 전기적으로 접속된 제3 재배선; 및
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  9. 제8항에 있어서,
    상기 제1 내지 제3 재배선들과 전기적으로 접속되는 솔더볼을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  10. 제8항에 있어서,
    상기 제1 내지 제3 재배선들 중 적어도 2 개는 전기적으로 연결된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  11. 수납부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재;
    상기 수납부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부 재를 관통하는 제1 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며, 상기 주변 영역에 대응하는 상기 절연부재를 관통하는 제2 연결 전극에 전기적으로 연결된 제3 본딩 패드를 갖는 제3 반도체 칩; 및
    상기 제1 본딩 패드, 상기 제1 연결 전극 및 상기 제2 연결 전극과 전기적으로 연결된 재배선 구조물을 포함하는 적층 웨이퍼 레벨 패키지.
  12. 제11항에 있어서,
    상기 절연 부재의 두께는 상기 제1 반도체 칩의 두께와 실질적으로 동일한 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  13. 제11항에 있어서,
    상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩의 중앙에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  14. 제11항에 있어서,
    상기 제2 및 제3 본딩 패드들은 상기 제2 및 제3 반도체 칩들의 에지에 배치된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  15. 제11항에 있어서,
    상기 재배선 구조물은
    상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 제1 및 제2 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 연결 전극과 전기적으로 접속된 제2 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제2 연결 전극과 전기적으로 접속된 제3 재배선; 및
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제3 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  16. 제11항에 있어서,
    상기 제1 내지 제3 반도체 칩들 중 적어도 하나는 다른 종류인 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  17. 관통부를 갖는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 절연 부재;
    상기 관통부에 결합 되며 제1 본딩 패드를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며 상기 주변 영역에 대응하는 상기 절연 부재를 관통하는 연결 전극에 전기적으로 연결된 제2 본딩 패드를 갖는 제2 반도체 칩; 및
    상기 제1 본딩 패드 및 상기 연결 전극과 전기적으로 연결된 재배선 구조물을 포함하는 적층 웨이퍼 레벨 패키지.
  18. 제17항에 있어서,
    상기 재배선 구조물은
    상기 제1 반도체 칩 및 상기 절연 부재를 덮고, 상기 제1 본딩 패드, 상기 연결 전극들을 노출하는 제1 개구들을 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 본딩 패드와 전기적으로 접속된 제1 재배선;
    상기 제1 절연막 패턴 상에 배치되며, 상기 연결 전극과 전기적으로 접속된 제2 재배선; 및
    상기 제1 절연막 패턴 상에 배치되며, 상기 제1 내지 제2 재배선들의 일부를 노출하는 제2 개구들을 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  19. 제17항에 있어서,
    상기 제1 및 제2 반도체 칩들은 이종 반도체 칩인 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  20. 제17항에 있어서,
    상기 제2 반도체 칩의 사이즈는 상기 제1 반도체 칩의 사이즈보다 크고 상기 제2 반도체 칩은 상기 제1 반도체 칩을 덮는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  21. 제20항에 있어서,
    상기 제1 및 제2 재배선들은 전기적으로 연결된 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
KR1020080000317A 2008-01-02 2008-01-02 적층 웨이퍼 레벨 패키지 KR100910233B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020080000317A KR100910233B1 (ko) 2008-01-02 2008-01-02 적층 웨이퍼 레벨 패키지
US12/048,695 US20090166836A1 (en) 2008-01-02 2008-03-14 Stacked wafer level package having a reduced size
CN2012102104932A CN102709271A (zh) 2008-01-02 2008-12-31 具有减小尺寸的堆叠晶片水平封装
CN2008101903838A CN101477980B (zh) 2008-01-02 2008-12-31 具有减小尺寸的堆叠晶片水平封装
US13/158,813 US20110233795A1 (en) 2008-01-02 2011-06-13 Stacked wafer level package having a reduced size
US13/569,562 US20120299199A1 (en) 2008-01-02 2012-08-08 Stacked wafer level package having a reduced size
US13/569,600 US8847377B2 (en) 2008-01-02 2012-08-08 Stacked wafer level package having a reduced size

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000317A KR100910233B1 (ko) 2008-01-02 2008-01-02 적층 웨이퍼 레벨 패키지

Publications (2)

Publication Number Publication Date
KR20090074508A true KR20090074508A (ko) 2009-07-07
KR100910233B1 KR100910233B1 (ko) 2009-07-31

Family

ID=40797142

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000317A KR100910233B1 (ko) 2008-01-02 2008-01-02 적층 웨이퍼 레벨 패키지

Country Status (3)

Country Link
US (3) US20090166836A1 (ko)
KR (1) KR100910233B1 (ko)
CN (2) CN102709271A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034758A (ko) * 2015-09-21 2017-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 팬아웃 패키지 및 그 제조 방법
KR20180021955A (ko) * 2016-08-22 2018-03-06 에스케이하이닉스 주식회사 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
US10128213B2 (en) 2015-09-21 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
US12142597B2 (en) 2022-12-12 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and the methods of manufacturing

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897433B2 (en) * 2009-02-18 2011-03-01 Advanced Micro Devices, Inc. Semiconductor chip with reinforcement layer and method of making the same
US8058108B2 (en) * 2010-03-10 2011-11-15 Ati Technologies Ulc Methods of forming semiconductor chip underfill anchors
KR102352237B1 (ko) 2014-10-23 2022-01-18 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
TW569403B (en) * 2001-04-12 2004-01-01 Siliconware Precision Industries Co Ltd Multi-chip module and its manufacturing method
WO2002039583A1 (en) * 2000-11-09 2002-05-16 Koninklijke Philips Electronics N.V. Electronic device, semiconductor device comprising such a device and method of manufacturing such a device
JP4182189B2 (ja) * 2001-12-07 2008-11-19 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
KR20040061608A (ko) * 2002-12-31 2004-07-07 주식회사 하이닉스반도체 적층 패키지의 제조 방법
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
KR20040094165A (ko) * 2003-05-02 2004-11-09 주식회사 하이닉스반도체 열 방출 스택 패키지
US7126219B2 (en) * 2003-10-09 2006-10-24 Kingpak Technology Inc. Small memory card
TWI225670B (en) * 2003-12-09 2004-12-21 Advanced Semiconductor Eng Packaging method of multi-chip module
CN100533728C (zh) * 2004-02-02 2009-08-26 金士顿科技公司 集成的多芯片芯片级封装
JP4496825B2 (ja) * 2004-04-05 2010-07-07 ソニー株式会社 半導体装置およびその製造方法
KR100713931B1 (ko) * 2006-03-29 2007-05-07 주식회사 하이닉스반도체 고속 및 고성능의 반도체 패키지

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034758A (ko) * 2015-09-21 2017-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 팬아웃 패키지 및 그 제조 방법
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US10128213B2 (en) 2015-09-21 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
US10269674B2 (en) 2015-09-21 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US11532594B2 (en) 2015-09-21 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and the methods of manufacturing
US11532529B2 (en) 2015-09-21 2022-12-20 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US11538788B2 (en) 2015-09-21 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
US12080615B2 (en) 2015-09-21 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
KR20180021955A (ko) * 2016-08-22 2018-03-06 에스케이하이닉스 주식회사 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
US12142597B2 (en) 2022-12-12 2024-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and the methods of manufacturing

Also Published As

Publication number Publication date
US20110233795A1 (en) 2011-09-29
CN101477980B (zh) 2012-08-08
US20120299199A1 (en) 2012-11-29
CN101477980A (zh) 2009-07-08
US20090166836A1 (en) 2009-07-02
KR100910233B1 (ko) 2009-07-31
CN102709271A (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
US11637070B2 (en) Method of fabricating a semiconductor package
US8174109B2 (en) Electronic device and method of manufacturing same
KR100910233B1 (ko) 적층 웨이퍼 레벨 패키지
KR101718011B1 (ko) 반도체 패키지 및 그 제조방법
US8859912B2 (en) Coreless package substrate and fabrication method thereof
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US9881859B2 (en) Substrate block for PoP package
KR20110123204A (ko) 칩 유닛 및 이의 제조방법과 이를 갖는 스택 패키지
KR20090034081A (ko) 적층형 반도체 패키지 장치 및 이의 제작 방법
US20180358328A1 (en) Semiconductor package and method of manufacturing the same
US9299650B1 (en) Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
KR20170045451A (ko) 반도체 패키지, 반도체 패키지의 제조방법, 및 반도체 모듈
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
TWI491008B (zh) 晶片結構及多晶片堆疊封裝
KR20140007659A (ko) 멀티-칩 패키지 및 그의 제조 방법
KR101123805B1 (ko) 스택 패키지 및 그 제조방법
KR20170093277A (ko) 센서 패키지 및 이의 제조 방법
US8847377B2 (en) Stacked wafer level package having a reduced size
TWI723414B (zh) 電子封裝件及其製法
US10115704B2 (en) Semiconductor device
KR100743653B1 (ko) 적층 반도체 패키지 및 그 제조 방법
KR102687751B1 (ko) 브리지 다이를 포함한 반도체 패키지
KR101819558B1 (ko) 반도체 패키지 및 그 제조방법
TW202008473A (zh) 封裝堆疊結構及其製法暨封裝結構
KR20180004062A (ko) 센서 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee