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CN101477980B - 具有减小尺寸的堆叠晶片水平封装 - Google Patents

具有减小尺寸的堆叠晶片水平封装 Download PDF

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CN101477980B CN2008101903838A CN200810190383A CN101477980B CN 101477980 B CN101477980 B CN 101477980B CN 2008101903838 A CN2008101903838 A CN 2008101903838A CN 200810190383 A CN200810190383 A CN 200810190383A CN 101477980 B CN101477980 B CN 101477980B
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徐敏硕
梁胜宅
李升铉
姜泰敏
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Abstract

本发明公开了一种具有减小尺寸的堆叠晶片水平封装。堆叠晶片水平封装包括具有第一结合垫的第一半导体芯片和具有第二结合垫的第二半导体芯片。半导体芯片的结合垫二者面向相同方向。第二半导体芯片布置成与第一半导体芯片平行。第三半导体芯片布置于用作支撑基板的第一和第二半导体芯片上方。第三半导体芯片具有在附着时在第一和第二半导体芯片之间露出的第三结合垫。最后，重新分配结构电连接到第一、第二和第三结合垫。

Description

具有减小尺寸的堆叠晶片水平封装
技术领域
本发明总体上涉及晶片水平封装。
背景技术
近来，随着半导体制作技术的发展，已经发展出使用适于短时间内处理更多数据的半导体器件的各种类型半导体封装。
为了改善数据半导体封装的存储容量和数据处理速度，最近已经发展出一种其中多个半导体芯片被堆叠的堆叠半导体封装。
需要穿过半导体芯片的导电布线或者穿通电极，以电连接包含在该堆叠半导体封装内的多个半导体芯片。
当堆叠半导体封装的半导体芯片使用导电布线来电连接时，堆叠半导体封装的尺寸由于使用了导电布线而大幅增加。
当半导体芯片使用穿通电极来电连接时，由于孔洞形成于半导体芯片内，制作工艺变得更加复杂且生产次品率显著增加。
发明内容
本发明的实施例涉及堆叠晶片水平封装，其中多个半导体芯片被堆叠而不使用导电布线或穿通电极以及基板。
在一个实施例中，堆叠晶片水平封装包括：第一半导体芯片，具有第一结合垫；第二半导体芯片，布置成与该第一半导体芯片平行且具有第二结合垫，该第一结合垫和第二结合垫朝向相同方向；第三半导体芯片，布置于第一和第二半导体芯片上方，并具有在第一和第二半导体芯片之间露出的第三结合垫；以及重新分配结构，与该第一结合垫、第二结合垫和第三结合垫电连接。
该堆叠晶片水平封装还可包括夹置于该第一和第二半导体芯片与该第三半导体芯片之间的粘合构件。
该堆叠晶片水平封装还可包括具有收纳部以围绕该第三半导体芯片的成形构件，该第三半导体芯片插入到该收纳部内。
该第一至第三半导体芯片的至少之一可以是与其余不同类型的半导体芯片。
该第一和第二结合垫分别布置在该第一和第二半导体芯片的表面的中心区域。
备选地，该第一和第二结合垫可分别布置在该第一和第二半导体芯片的表面的边缘区域。
该第一和第二结合垫布置于大致上同一平面上。
该重新分配包括：第一绝缘层图案，覆盖第一、第二和第三半导体芯片并具有用于露出该第一至第三结合垫的第一开口；第一重新分配，布置于该第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该第二结合垫电连接；第三重新分配，布置于该第一绝缘层图案上方并与该第三结合垫电连接；以及第二绝缘层图案，布置于该第一绝缘层图案，并具有用于露出第一至第三结合垫的一部分的第二开口。
该重新分配还可包括与该第一至第三结合垫电连接的焊球。
该第一至第三结合垫的至少两个相互电连接。
在另一实施例中，堆叠晶片水平封装包括：绝缘构件，包括具有收纳部的芯片区域以及布置该芯片区域外围的外围区域；第一半导体芯片，结合到该收纳部并具有第一结合垫；第二半导体芯片，布置在第一半导体芯片上方并具有电连接到第一连接电极的第二结合垫，该第一连接电极贯穿该绝缘构件的与外围区域相对应的一部分；第三半导体芯片，布置在第一半导体芯片上方并具有电连接到第二连接电极的第三结合垫，该第二连接电极贯穿该绝缘构件的与外围区域相对应的一部分；以及重新分配结构，与该第一结合垫、第一连接电极和第二连接电极电连接。
该绝缘构件的厚度与该第一半导体芯片的厚度大致上相同。
该第二和第三结合垫分别布置在该第二和第三半导体芯片的表面的中心区域。
备选地，该第二和第三结合垫可分别布置在该第二和第三半导体芯片的表面的边缘区域。
该重新分配包括：第一绝缘层图案，覆盖该第一半导体芯片和该绝缘构件，并具有用于露出该第一结合垫以及该第一和第二连接电极的第一开口；第一重新分配，布置于该第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该第一连接电极电连接；第三重新分配，布置于该第一绝缘层图案上方并与该第二连接电极电连接；以及第二绝缘层图案，布置于该第一绝缘层图案上方，并具有用于露出第一至第三结合垫的一部分的第二开口。
该第一至第三半导体芯片的至少之一是与其余不同类型的半导体芯片。
在另一实施例中，堆叠晶片水平封装包括：绝缘构件，包括具有穿通部分的芯片区域以及布置于芯片区域外围的外围区域；第一半导体芯片，结合到该穿通部分并具有第一结合垫；第二半导体芯片，布置在该第一半导体芯片上并具有电连接到连接电极的第二结合垫，该连接电极贯穿该绝缘构件的与外围区域相对应的一部分；以及重新分配结构，与该第一结合垫和该连接电极电连接。
该绝缘构件包括第一绝缘构件和第二绝缘构件，且第一和第二绝缘构件是挠性的。
该重新分配包括：第一绝缘层图案，覆盖该第一半导体芯片和该绝缘构件，并具有用于露出该第一结合垫和该连接电极的第一开口；第一重新分配，布置于该第一绝缘层图案上方并与该第一结合垫电连接；第二重新分配，布置于该第一绝缘层图案上方并与该连接电极电连接；以及第二绝缘层图案，布置于该第一绝缘层图案上方，并具有用于露出第一和第二结合垫的一部分的第二开口。
该第一和第二半导体芯片是相互不同类型的半导体芯片。
该第二半导体芯片的尺寸大于该第一半导体芯片的尺寸，且该第二半导体芯片覆盖该第一半导体芯片。
该第一和第二重新分配相互电连接。
附图说明
图1为说明本发明实施例的堆叠晶片水平封装的截面图。
图2为说明置于载体基板上方的第三半导体芯片的截面图。
图3为说明形成于图2所示载体基板上方的初级成形构件的截面图。
图4为说明置于图3所示第三半导体芯片上方的第一和第二半导体芯片的截面图。
图5至图7为说明在图4所示第一至第三半导体芯片中形成的重新分配结构的截面图。
图8为说明图7的载体基板被除去的截面图。
图9为说明堆叠晶片水平封装从图8的结构分离的截面图。
图10为说明本发明另一实施例的堆叠晶片水平封装的截面图。
图11至图13为说明用于制作图10所示堆叠晶片水平封装的方法的步骤的截面图。
图14为说明本发明另一实施例的堆叠晶片水平封装的截面图。
图15为说明本发明再一实施例的堆叠晶片水平封装的截面图。
具体实施方式
图1为说明本发明实施例的堆叠晶片水平封装的截面图。
参考图1，堆叠晶片水平封装100包括第一半导体芯片110、第二半导体芯片120、第三半导体芯片130和重新分配结构(未示出)。此外，堆叠晶片水平封装100还可包括粘合构件140和成形构件170。
本发明实施例的第一和第二半导体芯片110和120作为用于支撑第三半导体芯片130的基板。在本实施例中，由于第一和第二半导体芯片110和120作为用于支撑第三半导体芯片130的基板，本发明实施例的堆叠晶片水平封装100不需要单独的基板用于支撑第一至第三半导体芯片110、120和130。相应地，本发明实施例的堆叠晶片水平封装100的厚度和/或体积可以显著减小。
具体而言，作为用于支撑第三半导体芯片130的基板的第一半导体芯片110可具有长方体板形状。
第一半导体芯片110包括电路部分(未示出)和第一结合垫115。
该电路部分(未示出)包括例如存储数据用的数据存储部分(未示出)和处理数据用的数据处理部(未示出)。
第一结合垫115置于第一半导体芯片110的表面上并电连接到该电路部分(未示出)。在本实施例中，第一结合垫115可置于第一半导体芯片110表面的中心部分或者置于第一半导体芯片110表面的边缘。
作为用于支撑第三半导体芯片130的基板的第二半导体芯片120置为与第一半导体芯片110共面。作为用于支撑第三半导体芯片130的基板的第二半导体芯片120可具有长方体板状。
第二半导体芯片120包括电路部分(未示出)和第二结合垫125。
该电路部分(未示出)包括例如存储数据用的数据存储部分(未示出)和处理数据用的数据处理部(未示出)。
第二结合垫125置于第二半导体芯片120的表面上并电连接到该电路部分(未示出)。在本实施例中，第二结合垫125可置于第二半导体芯片120表面的中心部分或者置于第二半导体芯片120上表面的边缘。
在本实施例中，作为用于支撑第三半导体芯片130的基板的第一和第二半导体芯片110和120可以是相同类型的。然而，第一和第二半导体芯片110和120可以是不同类型的。
在本实施例中，第一半导体芯片110的第一结合垫115和第二半导体芯片120的第二结合垫125形成为在各半导体芯片上分别面向同一方向。此外，第一半导体芯片110的第一结合垫115和第二半导体芯片120的第二结合垫125置于大致上同一平面上。
第三半导体芯片130置于第一和第二半导体芯片110和120的分别与第一结合垫115和第二结合垫125相对的表面上。第三半导体芯片130包括电路部分(未示出)和第三结合垫135。
第三半导体芯片130的电路部分(未示出)包括例如存储数据用的数据存储部分(未示出)和处理数据用的数据处理部(未示出)。
在本实施例中，第三结合垫135电连接到该电路部分。第三结合垫135形成为面向与半导体芯片110和120的第一和第二结合垫115和125方向相同方向。第三结合垫135布置成位于第一和第二半导体芯片110和120之间。
成形构件170覆盖第三半导体芯片130的侧面。具体而言，成形构件170形成为围绕第三半导体芯片130的周边(perimeter)。成形构件170形成为具有用于收纳第三半导体芯片130的开口172。具有收纳第三半导体芯片130的开口172的成形构件170附着到第一和第二半导体芯片110和120。
具体而言，粘合构件140夹置于第一半导体芯片110和第三半导体芯片130之间以及第二半导体芯片120和第三半导体芯片130之间。因此，第一半导体芯片110和第三半导体芯片130相互附着且第二半导体芯片120和第三半导体芯片130相互附着。
在本实施例中，第一至第三半导体芯片110、120和130可以是相同类型的半导体芯片。然而，第一至第三半导体芯片110、120和130的至少一个可以是与其余不同类型的半导体芯片。
重新分配结构150电连接到第一半导体芯片110的第一结合垫115、第二半导体芯片120的第二结合垫125和第三半导体芯片130的第三结合垫135。
重新分配结构150包括第一绝缘层图案152、第一重新分配154、第二重新分配156、第三重新分配158和第二绝缘层图案159。
第一绝缘层图案152覆盖第一半导体芯片110、第二半导体芯片120以及在第一半导体芯片110和第二半导体芯片120之间露出的第三半导体芯片130的一部分。在本实施例中，第一绝缘层图案152可以是包含有机物的有机层。
第一绝缘层图案152具有用于露出第一半导体芯片110的第一结合垫115、第二半导体芯片120的第二结合垫125和第三半导体芯片130的第三结合垫135的开口。
第一重新分配154置于第一绝缘层图案152上方且可以与第一半导体芯片110的第一结合垫115电连接。
第二重新分配156置于第一绝缘层图案152上方且可以与第二半导体芯片120的第二结合垫125电连接。
第三重新分配158置于第一绝缘层图案152上方且可以与第三半导体芯片130的第三结合垫135电连接。
第二绝缘层图案159置于第一绝缘层图案152和第一至第三重新分配154、156和158上方。第二绝缘层图案159可以是包含有机物的有机层。第二绝缘层图案159包含开口以露出第一至第三重新分配154、156和158的一部分。
重新分配结构150还可包括焊球180。焊球180连接到通过第二绝缘层图案159中形成的开口而露出的第一至第三重新分配154、156和158的一部分。
在本实施例中，重新分配结构150的第一至第三重新分配154、156和158可以相互电连接。
在本发明实施例的堆叠晶片水平封装100中，第一和第二半导体芯片110和120附着到第三半导体芯片130以作为用于支撑第三半导体芯片130的基板，且因此堆叠晶片水平封装100的体积、厚度和重量减小，同时组装工艺和生产成本显著降低。
此外，在本发明实施例的堆叠晶片水平封装100中，第一至第三半导体芯片110、120和130的第一至第三结合垫115、125和135使用重新分配结构150来电连接而不使用导电布线或者穿通电极，因此堆叠晶片水平封装100的体积和厚度可以进一步减小。
下面将参考图2至图9描述制作图1所示堆叠晶片水平封装的方法。
图2为说明置于载体基板上方的第三半导体芯片的截面图。
参考图2，第三半导体芯片130置于载体基板101上。在本发明实施例中，载体基板101可以是虚设(dummy)晶片。备选地，载体基板101可包括各种基板，例如合成树脂基板、金属基板、玻璃基板等。
多个第三半导体芯片130按照预定间距置于载体基板101上方。每个第三半导体芯片130包括电路部分(未示出)。第三结合垫135可置于第三半导体芯片130的上表面132的中心部分，该上表面132与接触载体基板101的下表面131相对。
图3为说明形成于图2所示载体基板上方的初级成形构件的截面图。
参考图3，在第三半导体芯片130的下表面131置于载体基板101上后，初级成形构件171置于第三半导体芯片130的两侧上从而填充在按照预定间距隔开的第三半导体芯片130之间的空间内并包围第三半导体芯片130的周边。
在本实施例中，初级成形构件171包含有机物且可以通过下述方式来制作：将该有机物以流体状物质置于第三半导体芯片130之间的空间内并随后固化该有机物。备选地，初级成形构件171可包括诸如环氧树脂的成形材料。
在本发明的该实施例中，初级成形构件171形成于按照预定间距隔开的第三半导体芯片130之间的空间内，不过初级成形构件171也可以不形成于第三半导体芯片130之间。
图4为说明置于图3所示第三半导体芯片上方的第一和第二半导体芯片的截面图。
第二半导体芯片120置于第三半导体芯片130的上表面132上。在本发明的该实施例中，第二半导体芯片120可以置于第三结合垫135的一侧。如图4所示，第二半导体芯片120置于第三半导体芯片130的第三结合垫135的右侧。
第二半导体芯片120具有下表面121和上表面122。第二半导体芯片120的下表面121置于第三半导体芯片130的上表面132和一部分的初级成形构件171上。
第二半导体芯片120包括第二结合垫125，第二结合垫125置于第二半导体芯片120的上表面122上。
此外，第一半导体芯片110置于第三半导体芯片130的上表面132上。在本发明的该实施例中，第一半导体芯片110可以置于第三结合垫135的与第二半导体芯片120相对的一侧。如图4所示，第一半导体芯片110置于第三半导体芯片130的第三结合垫135的左侧。
第一半导体芯片110具有下表面111和上表面112。第一半导体芯片110的下表面111置于第三半导体芯片130的上表面132和一部分的初级成形构件171上。
第一半导体芯片110包括第一结合垫115，第一结合垫115置于第一半导体芯片110的上表面112上。
根据本发明的该实施例，第一和第二半导体芯片110和120使用粘合构件附着到第三半导体芯片130。第三结合垫135在分别设置于第三结合垫135两侧的第一和第二半导体芯片110和120之间露出到外部。
图5至图7为说明在图4所示第一至第三半导体芯片中形成重新分配结构的截面图。
参考图5，第一绝缘层(未示出)形成于图4所示的第一至第三半导体芯片110、120和130上方。在本发明的该实施例中，该第一绝缘层可以是有机层。
第一绝缘层通过使用光致抗蚀剂图案(未示出)作为蚀刻掩模而图案化。使用光致抗蚀剂图案作为蚀刻掩模，第一绝缘层图案152在第一至第三半导体芯片110、120和130上方形成为具有用于露出第一半导体芯片110的第一结合垫115、第二半导体芯片120的第二结合垫125和第三半导体芯片130的第三结合垫135的开口。
参考图6，在第一绝缘层图案152形成于第一至第三半导体芯片110、120和130上方后，籽金属(seed metal)层(未示出)形成于第一绝缘层图案152的整个区域上方。
该籽金属层可以由例如钛、镍、钒或铜的材料形成。籽金属层可以通过溅射工艺或者化学气相沉积工艺形成于第一绝缘层图案152上方。
在籽金属层形成于第一绝缘层图案152上方后，形成具有用于形成下述第一至第三重新分配的开口的电镀掩模(未示出)。该电镀掩模可以是光致抗蚀剂掩模。
第一至第三重新分配154、156和158使用该电镀掩模而形成于籽金属层上方。第一至第三重新分配154、156和158可以由铜形成。
第一重新分配154置于第一绝缘层图案152上方，并通过该绝缘层图案152内用于露出第一结合垫115的开口而电连接到第一半导体芯片110的第一结合垫115。
第二重新分配156置于第一绝缘层图案152上方，并通过该绝缘层图案152内用于露出第二结合垫125的开口而电连接到第二半导体芯片120的第二结合垫125。
第三重新分配158置于第一绝缘层图案152上方，并通过该绝缘层图案152内用于露出第三结合垫135的开口而电连接到第三半导体芯片130的第三结合垫135。
根据本发明的该实施例，第一至第三重新分配154、156和158中的至少两个可以相互电连接。
参考图7，在第一至第三重新分配154、156和158形成于第一绝缘层图案152上方后，第二绝缘层图案159形成于第一绝缘层图案152和第一至第三重新分配154、156和158上方。第二绝缘层图案159可包含有机物。
第二绝缘层图案159使用置于第二绝缘层图案159上的光致抗蚀剂图案来图案化。相应地，第二绝缘层图案159在第一绝缘层图案152上方形成为具有用于露出一部分的第一至第三重新分配154、156和158的开口。
在第二绝缘层图案159形成于第一绝缘层图案152上方后，焊球180电连接到通过第二绝缘层图案159的开口而露出的第一至第三重新分配154、156和158。结果，重新分配结构150完全制成。
图8为说明图7的载体基板被除去的截面图。
参考图8，在重新分配结构150制成后，附着到第三半导体芯片130的载体基板101从第三半导体芯片130除去。
图9为说明如何从图8的结构分离得到单个堆叠晶片水平封装的截面图。
参考图9，每组第一至第三半导体芯片110、120和130被切割相互分开，由此完成本发明实施例的堆叠晶片水平封装100的制作。
图10为说明本发明另一实施例的堆叠晶片水平封装的截面图。
参考图10，堆叠晶片水平封装200包括绝缘构件210、第一半导体芯片220、第二半导体芯片230、第三半导体芯片240和重新分配结构250。
绝缘构件210具有芯片区域CR和布置于芯片区域CR外围区域的外围区域PR。绝缘构件210的芯片区域CR的开口是通过穿通部分211来形成开口的，该穿通部分211贯穿绝缘构件210。
在本发明的该实施例中，绝缘构件210可包含有机物或环氧树脂。
第一半导体芯片220结合到绝缘构件210的收纳槽211内。第一半导体芯片220具有第一结合垫225。第一结合垫225电连接到第一半导体芯片220的电路部分(未示出)，且可置于第一半导体芯片220的上表面221的中心部分。在本发明的该实施例中，第一半导体芯片220的厚度与绝缘构件210的厚度大致上相同。
第二半导体芯片230接触第一半导体芯片220的与上表面221相对的下表面222。第二半导体芯片230包括第二结合垫235且相对于第一半导体芯片220露出。在本实施例中，第二半导体芯片230的第二结合垫235可置于第二半导体芯片230表面的中心部分或者第二半导体芯片230表面的边缘。
第二半导体芯片230具有面向第一半导体芯片220的下表面222的上表面231以及与该上表面231相对的下表面232。
此外，第二半导体芯片230的上表面231与绝缘构件210相对。第一穿通部分212形成于与第二半导体芯片230的第二结合垫235相对应的绝缘构件的一部分内，用于露出第二结合垫235。
第一连接电极213置于第一穿通部分212内并电连接到第二结合垫235。第一连接电极213可由包含铜的材料形成。
第三半导体芯片240接触第一半导体芯片220的下表面222。第三半导体芯片240包括第三结合垫245且相对于第一半导体芯片220露出。在本实施例中，第三半导体芯片240的第三结合垫245可置于第三半导体芯片240表面的中心部分或者第三半导体芯片240表面的边缘。
第三半导体芯片240具有面向第一半导体芯片220的下表面222的上表面241以及与该上表面241相对的下表面242。
在本发明的该实施例中，第一至第三半导体芯片220、230和240可以是相同类型的半导体芯片。然而，第一至第三半导体芯片220、230和240的至少一个可以是与其余不同类型的半导体芯片。
此外，第三半导体芯片240的上表面241与绝缘构件210相对。第二穿通部分214形成于与第三半导体芯片240的第三结合垫245相对应的绝缘构件的一部分内，用于露出第三结合垫245。
第二连接电极215置于第二穿通部分214内并电连接到第三结合垫245。第二连接电极215可由包含铜的材料形成。
此外，绝缘构件216可置于第二和第三半导体芯片230和240之间形成的空间内。
重新分配结构250包括第一绝缘层图案252、第一重新分配254、第二重新分配256、第三重新分配258和第二绝缘层图案259。
第一绝缘层图案252覆盖第一半导体芯片220的上表面221和绝缘构件210。第一绝缘层图案252可以是有机物图案，并具有用于露出第一半导体芯片220的第一结合垫225以及置于绝缘构件210内的第一和第二连接电极213和215的开口。
第一绝缘层图案252包括形成于其上的第一重新分配254、第二重新分配256和第三重新分配258。第一至第三重新分配254、256和258可形成为包含铜。
第一重新分配254电连接到第一半导体芯片220的第一结合垫225。第二重新分配256通过第一连接电极213电连接到第二半导体芯片230的第二结合垫235。第三重新分配258通过第二连接电极215电连接到第三半导体芯片240的第三结合垫245。
第二绝缘层图案259置于第一绝缘层图案252上方并覆盖第一至第三重新分配254、256和258的一部分。第二绝缘层图案259包含有机层且包含开口以露出第一至第三重新分配254、256和258的一部分。
在本实施例中，第一重新分配254、第二重新分配256和第三重新分配258可以相互电连接。
焊球280形成并电连接到通过第二绝缘层图案259露出的第一至第三重新分配254、256和258。
图11至图13为说明用于制作图10所示堆叠晶片水平封装的方法的步骤的截面图。
参考图11，第二半导体芯片230和第三半导体芯片240置于载体基板(未示出)上方。在本实施例中，载体基板(未示出)可以是虚设晶片。
第二半导体芯片230和第三半导体芯片240在载体基板上方按照预定间距相互分隔。在本实施例中，第二结合垫235形成于第二半导体芯片230的上表面231上，第三结合垫245形成于第三半导体芯片240的上表面241上，其中第三结合垫245面向与第二结合垫235相同方向。
在第二和第三半导体芯片230和240置于载体基板上方后，初级绝缘构件205形成于第二和第三半导体芯片230和240上方。初级绝缘构件205可以通过下述方式来制作：将有机物以流体状物质置于第二和第三半导体芯片230和240上方并随后固化该流体有机物。
参考图12，在初级绝缘构件205被制作用于覆盖第二和第三半导体芯片230和240之后，适于收纳第一半导体芯片220的收纳槽211形成于初级绝缘构件205的一部分内。收纳槽211形成为位于第二半导体芯片230的第二结合垫235和第三半导体芯片240的第三结合垫245之间。
此外，初级绝缘构件205形成为包括第一穿通部分212以露出第二半导体芯片230的第二结合垫235和第二穿通部分214以露出第三半导体芯片240的第三结合垫245。接着，制作其中形成有收纳槽211的覆盖第二和第三半导体芯片230和240的该绝缘构件。
在第一穿通部分212形成后，第一连接电极213形成于第一穿通部分212内。在第二穿通部分214形成后，第二连接电极215形成于第二穿通部分214内。
参考图13，第一半导体芯片220置于绝缘构件210的收纳槽(下文中称为收纳部)211内，使得第一半导体芯片220的第一结合垫225露出到外部。也就是说，第一半导体芯片220按照下表面222向下面向收纳槽211的方式置于收纳槽211内。
再次参考图10，在第一半导体芯片220结合到绝缘构件210的收纳槽211内之后，第一绝缘层(未示出)形成于绝缘构件210和第一半导体芯片220上方。
在第一绝缘层形成之后，该第一绝缘层被图案化以形成第一绝缘层图案252，该第一绝缘层图案252具有开口以露出第一半导体芯片220的第一结合垫225和绝缘构件210的第一和第二连接电极213和215。
在第一绝缘层图案252上方，第一重新分配254电连接到第一结合垫225，第二重新分配256电连接到第一连接电极213，且第三重新分配258电连接到第二连接电极215。第一至第三重新分配254、256和258可通过电镀工艺形成。
在本发明的该实施例中，第一重新分配254、第二重新分配256和第三重新分配258可以相互电连接。
随后，第二绝缘层(未示出)形成于第一绝缘层图案252以及第一至第三重新分配254、256和258上方。第二绝缘层在形成之后被图案化。因此，第二绝缘层图案259在第一绝缘层图案252上方形成为具有露出第一至第三重新分配254、256和258的一部分的开口。
在第二绝缘层图案259形成之后，焊球280通过由第二绝缘层图案259的开口所露出的部分而电学附着到第一至第三重新分配254、256和258。
图14为说明本发明另一实施例的堆叠晶片水平封装的截面图。
参考图14，堆叠晶片水平封装300包括绝缘构件310、第一半导体芯片320、第二半导体芯片330和重新分配结构350。
绝缘构件310具有芯片区域CR和布置为邻接芯片区域CR两侧的外围区域PR。绝缘构件310的芯片区域CR形成有贯穿绝缘构件310的穿通部分311。
在本发明的该实施例中，绝缘构件310可包含有机物。
第一半导体芯片320结合到绝缘构件310的穿通部分311内并具有第一结合垫325。第一结合垫325电连接到第一半导体芯片320的电路部分(未示出)。第一结合垫325可置于第一半导体芯片320的上表面321的中心部分。在本实施例中，第一半导体芯片320的厚度与绝缘构件310的厚度大致上相同。
第二半导体芯片330接触第一半导体芯片320的与上表面321相对的下表面322。第二半导体芯片330包括第二结合垫335且相对于第一半导体芯片320露出。在本发明的该实施例中，第二半导体芯片330的第二结合垫335置于第二半导体芯片330的边缘。也就是说，第二结合垫335在被附着到第二半导体芯片330的第一半导体芯片320的任一侧上形成于第二半导体芯片330的表面上。
在本实施例中，第一半导体芯片320具有第一尺寸，第二半导体芯片330具有比第一尺寸大的第二尺寸。例如，比第一半导体芯片320长的第二半导体芯片330延伸超过第一半导体芯片320的两端，使得第二半导体芯片330的第二结合垫335相对于第一半导体芯片320露出。
绝缘构件310的与第二半导体芯片330的第二结合垫335相对应的部分形成有穿通部分312。连接电极313置于穿通部分312内。
连接电极313连接到第二结合垫335。连接电极313可形成为包含铜。
在本发明的该实施例中，第一和第二半导体芯片320和330可以是相同类型的半导体芯片。然而，第一和第二半导体芯片320和330可以是不同类型的半导体芯片。
重新分配结构350包括第一绝缘层图案352、第一重新分配354、第二重新分配356和第二绝缘层图案359。
第一绝缘层图案352覆盖第一半导体芯片320的上表面321和绝缘构件310。第一绝缘层图案352可以是有机物图案。第一绝缘层图案352具有开口以露出第一半导体芯片320的第一结合垫325以及置于绝缘构件310内的连接电极313。
第一绝缘层图案352包括形成于其上的第一重新分配354和第二重新分配356。第一和第二重新分配354和356可形成为包含铜。
第一重新分配354电连接到第一半导体芯片320的第一结合垫325，第二重新分配356通过连接电极313与第二结合垫335电连接。
第二绝缘层图案359置于第一绝缘层图案352以及第一和第二重新分配354和356上方。第二绝缘层图案359包含开口以露出第一和第二重新分配354和356的一部分。
在本实施例中，第一和第二重新分配354和356可以相互电连接。
焊球380电连接到通过第二绝缘层图案359露出的第一和第二重新分配354和356的部分。
在本发明的该实施例中，绝缘构件310可包含有机物，不过绝缘构件310也可以包含堆叠成多层配置的第一绝缘构件316和第二绝缘构件317，如图15所示。在本实施例中，第一和第二绝缘构件316和317可以是挠性基板。
第一和第二绝缘构件316和317还可包含连接构件318，该连接构件318电连接第二重新分配356和第二半导体芯片330的第二结合垫335。
从上述说明显而易见，在本发明中，下半导体芯片作为用于支撑多个堆叠半导体芯片的上半导体芯片的基板。在本发明中，堆叠半导体芯片电连接而不使用导电布线或穿通电极。相应地，本发明的优点在于，堆叠晶片水平封装的体积、厚度和重量可以显著减小。
尽管为了说明的目的已经描述了本发明的具体实施例，但是本领域的技术人员应当理解的是，在不脱离如所附权利要求所揭示的本发明的范围和精神的前提下，可以进行各种修改、添加和置换。
本申请主张2008年1月2日提交的韩国专利申请No.10-2008-0000317的优先权，其全部内容引用结合于此。

Claims (10)

1.一种堆叠晶片水平封装，包括：
第一半导体芯片，具有在第一半导体芯片表面上形成的第一结合垫；
第二半导体芯片，布置成与该第一半导体芯片共面且具有在第二半导体芯片表面上形成的第二结合垫，其中该第一结合垫和第二结合垫都面向相同方向；
第三半导体芯片，布置于第一和第二半导体芯片上方，并具有在第一和第二半导体芯片之间露出的在第三半导体芯片表面上形成的第三结合垫；以及
重新分配结构，与该第一结合垫、第二结合垫和第三结合垫电连接，
该重新分配结构包括：
第一绝缘层图案，覆盖第一、第二和第三半导体芯片并具有用于露出该第一至第三结合垫的第一开口；
第一重新分配层，布置于该第一绝缘层图案上方并通过该第一绝缘层图案的相应第一开口与该第一结合垫电连接；
第二重新分配层，布置于该第一绝缘层图案上方并通过该第一绝缘层图案的相应第一开口与该第二结合垫电连接；
第三重新分配层，布置于该第一绝缘层图案上方并通过该第一绝缘层图案的相应第一开口与该第三结合垫电连接；以及
第二绝缘层图案，布置于该第一绝缘层图案和该第一至第三重新分配上方，并具有用于露出第一至第三重新分配的一部分的第二开口，
其中该第一至第三结合垫的至少两个相互电连接。
2.如权利要求1所述的堆叠晶片水平封装，还包括夹置于该第一和第二半导体芯片与该第三半导体芯片之间的粘合构件。
3.如权利要求1所述的堆叠晶片水平封装，还包括具有收纳部以围绕该第三半导体芯片的成形构件，该第三半导体芯片插入到该收纳部内。
4.如权利要求1所述的堆叠晶片水平封装，其中该第一至第三半导体芯片的至少之一是与其余不同类型的半导体芯片。
5.如权利要求1所述的堆叠晶片水平封装，其中该第一和第二结合垫分别布置在该第一和第二半导体芯片的表面的中心区域。
6.如权利要求1所述的堆叠晶片水平封装，其中该第一和第二结合垫分别布置在该第一和第二半导体芯片的表面的边缘区域。
7.如权利要求1所述的堆叠晶片水平封装，其中该第一和第二结合垫大致上共面地分别布置在该第一和第二半导体芯片上。
8.如权利要求1所述的堆叠晶片水平封装，其中该重新分配结构还包括：
焊球，通过该第一至第三重新分配电连接到该第一至第三结合垫的每一个。
9.如权利要求1所述的堆叠晶片水平封装，其中该第一和第二半导体芯片按照用于露出该第三结合垫的空间形成于该第一和第二半导体芯片之间的方式附着到该第三半导体芯片。
10.如权利要求1所述的堆叠晶片水平封装，其中该第一和第二半导体芯片的与具有该第一和第二结合垫的表面相对的表面附着到该第三半导体芯片。
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