KR20090069714A - 반도체 소자의 ｔｄｄｂ 테스트 패턴 및 이를 이용한ｔｄｄｂ 테스트 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 TDDB 테스트 패턴 및 이를 이용한 TDDB 테스트 방법에 관한 것으로서, 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴에 있어서, 하부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 1 및 제 2 패드와, 상부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 3 및 제 4 패드를 포함한다.
하부 전극, 유전층, 상부 전극, 층간 절연막, TDDB, 패드, 쇼트
Description
본 발명은 TDDB 테스트 진행시 정확히 유전층이 파손되었는지를 확인할 수 있도록 하기 위한 반도체 소자의 TDDB 테스트 패턴 및 이를 이용한 TDDB 테스트 방법에 관한 것이다.
최근 반도체 소자의 고집적화 기술에 의해 로직 회로 내에 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 개발되고 있으며, 로직 회로, 예컨대 CMOS 로직에서 사용되는 아날로그 커패시터는 PIP(Polysilicon-Insulator-Polysilicon)와 MIM(Metal-Insulator-Metal) 형태가 주로 사용되고 있다.
이러한 커패시턴스, 예컨대 MIM 커패시턴스의 경우 TDDB(time dependent dielectric breakdown)를 측정하여 전극 사이의 유전층이 파손되었는지 판단할 수 있도록 하며, 이를 위해 커패시턴스에 TDDB 테스트를 위한 패턴이 형성된다.
종래의 커패시턴스와 TDDB 테스트를 위한 패턴을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이다. 도시된 바와 같이, 종래의 기술에 따른 커패시턴스는 반도체 기판 상에 하부 전극용 도전층, 유전층, 그리고 상부 전극용 도전층을 순차적으로 적층한 후 패턴 공정에 의해 하부 전극(1), 유전층(2), 그리고 상부 전극(3)을 형성한다.
그런 다음, 기판의 결과물 상에 층간 절연막(inter metal dielectric, IMP)(4)을 증착하고, CMP(chemical mechanical polishing) 공정으로 평탄화를 실시하며, 상부 전극(3)을 연결하기 위하여 패턴 공정을 통하여 플러그(5)를 형성하고, 플러그(5)상에 금속 배선(6)을 형성하기 위하여 메탈을 증착한 후 패턴 및 식각 공정을 실시하여 금속 배선(6)을 형성한다. 이 때, 하부 전극(11)을 연결하기 위한 패드(7)와, 금속 배선(6)을 통해 상부 전극(13)과 연결되는 패드(8)를 형성하게 된다.
그러므로, 하부 전극(11) 및 상부 전극(13)에 각각 연결되는 패드(7,8)에 TDDB 테스트를 위한 전압을 인가함으로써 TDDB 특성을 통하여 하부 전극(11)과 상부 전극(13) 사이에 위치하는 유전층(12)의 파손 여부를 판단하게 된다.
상기한 바와 같은 종래의 기술에 의한 반도체 소자의 TDDB 테스트 패턴 및 TDDB 테스트 방법은 하부 전극과 상부 전극이 각각 연결된 패드를 통해서 TDDB를 측정하게 되면, 전극 사이의 유전층이 파손되었는지, 전극이 파손되었는지, 또는 금속 배선 등이 파손되었는 등 파손 부위가 어는 곳인지 정확하게 판단하기 어렵기 때문에 TDDB 후 버티컬 SEM(Vertical-Scanning Electron Microscope)으로 신뢰성 있게 확인해야 하는 문제점을 가지고 있었다.
즉, MIM 커패시턴스의 경우 유전층의 두께가 두껍고, 유전층이 파손되는 전압이 높아서 TDDB시 상당히 많은 시간과 높은 전압에서 TDDB가 이루어지기 때문에 전극이나 금속 배선 등이 유전층보다 먼저 녹는 경우가 발생하게 되므로, TDDB 테스트 후 유전층이 파손되었는지를 정확하게 판단하기 위해서는 SEM의 분석을 통해서만 가능하게 된다. 이로 인해, 테스트 패턴을 이용하여 TDDB 측정 후 추가로 유전층의 손상 여부를 확인하는데 많은 시간이 소요되는 문제점을 가지고 있다.
본 발명은 TDDB 테스트 진행시 정확히 유전층이 파손되었는지를 확인할 수 있도록 한다.
본 발명의 일 실시예로서 반도체 소자의 TDDB 테스트 패턴은 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴에 있어서, 하부 전극에 각각 연결 되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 1 및 제 2 패드와, 상부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 3 및 제 4 패드를 포함한다.
본 발명의 다른 실시예로서 반도체 소자의 TDDB 테스트 방법은 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하는 방법에 있어서, 하부 전극 및 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계; TDDB를 테스트하는 단계에서 TDDB 특성의 불량 여부를 판단하는 단계; 및 TDDB 특성이 불량으로 판단시 하부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트함과 아울러 상부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트하는 단계를 포함한다.
본 발명은 기존 MiM test pattern에 간단하게 확인용 PAD를 연결하여, TDDB 평가 후 metal이 melting 되었는지 dielectric이 breakdown이 되었는지 확인 할 수 있는 방법을 제안한 것이다. 이는 TDDB 후 단자간 저항을 측정하여 dielectric의 breakdown 가부를 확인하는 방법으로, 기존의 SEM 분석을 통한 물리적인 방법과는 달리, 아주 단순하고 짧은 시간 내에 평가할 수 있는 장점이 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 아울러 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세 한 설명을 생략한다.
도 2는 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이다. 도시된 바와 같이, 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴은 유전층(12)을 사이에 두고 하부 전극(11)과 상부 전극(13)이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴으로써, 하부 전극(11)에 각각 연결되는 제 1 및 제 2 패드(17,18)와, 상부 전극(13)에 각각 연결되는 제 3 및 제 4 패드(19,20)를 포함한다.
한편, 본 발명에 따른 테스트 패턴이 형성되는 커패시턴스는 MIM형이나 PIP형에 한정하지 않으나, 본 실시예에서는 MIM형 커패시턴스를 예로 들어 설명하겠으며, 이의 제조를 위해 반도체 기판 상에 하부 전극용 금속층, 유전층, 그리고 상부 전극용 금속층을 순차적으로 증착한 후 패턴 공정으로 하부 전극(11), 유전층(12) 및 상부 전극(13)을 형성한다. 그리고 나서, 이러한 기판의 결과물에 층간 절연막(inter metal dielectric, IMD)(14)을 증착하고, CMP(chemical mechanical polishing) 공정으로 평탄화를 실시한다.
평탄화된 층간 절연막(14)상에 상부 전극(13)까지 도달하는 플러그(15)를 패턴 공정 및 식각 공정에 의해 형성하고, 그 상부에 메탈을 증착한 후 패턴 공정 및 식각 공정을 통하여 금속 배선(16)을 형성한다. 이 때, 하부 전극(11)에 연결되기 위한 제 1 및 제 2 패드(17,18)와, 금속 배선(16)을 통한 상부 전극(13)에 연결되기 위한 제 3 및 제 4 패드(19,20)를 형성하게 된다.
제 1 및 제 2 패드(17,18)는 도전성 재질로 이루어지고, 하부 전극(11)에서 서로 이격되도록 각각 연결되며, TDDB 테스트 및 쇼트 여부를 테스트하기 위한 전압이 인가된다.
제 3 및 제 4 패드(19,20)는 도전성 재질로 이루어지고, 상부 전극(13)에서 서로 이격되도록 각각 연결되며, TDDB 테스트 및 쇼트 여부를 테스트하기 위한 전압이 인가된다.
본 발명에 따른 반도체 소자의 TDDB 테스트 패턴의 작용을 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 설명시 함께 설명하기로 하겠다.
도 3은 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 도시한 흐름도이다. 도시된 바와 같이, 본 발명에 따른 반도체 소자의 TDDB 테스트 방법은 하부 전극 및 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계(S10)와, TDDB 특성의 불량 여부를 판단하는 단계(S20)와, 하부 전극에 마련되는 한 쌍의 패드를 통해서, 그리고 상부 전극에 마련되는 한 쌍의 패드를 통해서 TDDB를 각각 테스트하는 단계(S30)를 포함한다.
먼저, 하부 전극(11) 및 상부 전극(13)에 각각 연결되는 패드(17,18,19,20)를 통해서 TDDB를 테스트하게 된다. 즉, 하부 전극(11)에 연결되는 제 1 및 제 2 패드(17,18) 중 어느 하나의 패드와, 상부 전극(13)에 연결되는 제 3 및 제 4 패드(19,20) 중 어느 하나의 패드에 전기적 스트레스로서 전압을 인가하여 TDDB 특성을 테스트한다(S10).
그리고 나서, TDDB를 테스트하는 단계(S10)에서 산출되는 결과로부터 TDDB 특성의 양호 및 불량을 판단하게 된다(S20).
TDDB 테스트의 불량 여부를 판단하는 단계(20)에서 TDDB 특성이 불량으로 판단되면, 하부 전극(11)에 마련되는 한 쌍의 제 1 및 제 2 패드(17,18)를 통해서 TDDB를 테스트함과 아울러 상부 전극(13)에 마련되는 한 쌍의 제 3 및 제 4 패드(19,20)를 통해서 TDDB를 테스트한다. 이 때, 제 1 및 제 2 패드(17,18)에 대한 TDDB 테스트와, 제 3 및 제 4 패드
이와 같이 제작된 test pattern의 원리는 다음과 같다. 즉 TDDB는 PAD 7과 PAD8을 통하여 진행을 한 후, dielectric의 breakdown 여부는 PAD 9와 PAD7 그리고 PAD10과 PAD 8 사이에 short (단전)가 되었는지 확인을 하면 된다. 이 때 dielectric이 breakdown이 되었다면, PAD9와 PAD7 사이에 전류가 흐르게 되고, 또한 PAD10과 PAD 8 사이에 전류가 흘러야 된다. Dielectric이 breakdown이 되었다면 PAD9와 PAD10 사이에 전류가 흐르지 않게 된다. 본 발명한 test pattern은 TDDB 후 곧바로 PAD9와 PAD10 사이에 전류를 측정함으로써 dielectric의 breakdown 여부를 쉽게 판단 할 수 있는 방법으로, 추가 vertical SEM 분석이 필요 없고 확실하게 모든 sample에 대한 breakdown 여부를 판단할 수 있는 장점이 있다.
이상에서와 같이, 본 발명의 상세한 설명에서 구체적인 실시예에 관해 설명하였으나, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다할 것이다.
도 1은 종래의 기술에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이고,
도 2는 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이고,
도 3은 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 도시한 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 하부 전극 12 : 유전층
13 : 상부 전극 14 : 층간 절연막
15 : 플러그 16 : 금속 배선
17 : 제 1 패드 18 : 제 2 패드
19 : 제 3 패드 20 : 제 4 패드
Claims (2)
- 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴에 있어서,상기 하부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 1 및 제 2 패드와,상기 상부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 3 및 제 4 패드를 포함하는 반도체 소자의 TDDB 테스트 패턴.
- 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하는 방법에 있어서,상기 하부 전극 및 상기 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계;상기 TDDB를 테스트하는 단계에서 TDDB 특성의 불량 여부를 판단하는 단계; 및상기 TDDB 특성이 불량으로 판단시 상기 하부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트함과 아울러 상기 상부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트하는 단계를 포함하는 반도체 소자의 TDDB 테스트 방법.
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| KR1020070137472A KR20090069714A (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자의 ｔｄｄｂ 테스트 패턴 및 이를 이용한ｔｄｄｂ 테스트 방법 |
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Publications (1)
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|---|---|---|---|---|
| KR20110124589A (ko) * | 2010-05-11 | 2011-11-17 | 삼성전자주식회사 | 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 |
| CN104882434A (zh) * | 2014-02-28 | 2015-09-02 | 上海和辉光电有限公司 | 一种电性测试结构及方法 |
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2007
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