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KR20090069714A - Time dependent dielectric breakdown test pattern and method thereof - Google Patents

Time dependent dielectric breakdown test pattern and method thereof Download PDF

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KR20090069714A
KR20090069714A KR1020070137472A KR20070137472A KR20090069714A KR 20090069714 A KR20090069714 A KR 20090069714A KR 1020070137472 A KR1020070137472 A KR 1020070137472A KR 20070137472 A KR20070137472 A KR 20070137472A KR 20090069714 A KR20090069714 A KR 20090069714A
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lower electrode
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이상기
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주식회사 동부하이텍
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Abstract

A time dependent dielectric breakdown test pattern and method thereof are provided to detect breakdown of a dielectric layer by measuring an inter-terminal resistance after TDDB. TDDB(Time Dependent Dielectric Breakdown) of the capacitance in which the bottom electrode and upper electrode are prepared between dielectric layers is tested. The TDDB is tested through a pad connected to the bottom electrode and upper electrode(S10). In the step of testing TDDB, whether the TDDB property is fault or not is determined(S20). When determining the fault of the TDDB, it is tested whether a short is generated or not by a pair of pads which is prepared in the lower electrode and at the same time, it is tested whether a short is generated or not by a pair of pads which is prepared in the upper electrode(S30).

Description

반도체 소자의 ＴＤＤＢ 테스트 패턴 및 이를 이용한 ＴＤＤＢ 테스트 방법{TIME DEPENDENT DIELECTRIC BREAKDOWN TEST PATTERN AND METHOD THEREOF} TVD test pattern of semiconductor device and TVD test method using same {TIME DEPENDENT DIELECTRIC BREAKDOWN TEST PATTERN AND METHOD THEREOF}

본 발명은 TDDB 테스트 진행시 정확히 유전층이 파손되었는지를 확인할 수 있도록 하기 위한 반도체 소자의 TDDB 테스트 패턴 및 이를 이용한 TDDB 테스트 방법에 관한 것이다.The present invention relates to a TDDB test pattern of a semiconductor device and a TDDB test method using the same to ensure whether a dielectric layer is broken correctly during a TDDB test.

최근 반도체 소자의 고집적화 기술에 의해 로직 회로 내에 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 개발되고 있으며, 로직 회로, 예컨대 CMOS 로직에서 사용되는 아날로그 커패시터는 PIP(Polysilicon-Insulator-Polysilicon)와 MIM(Metal-Insulator-Metal) 형태가 주로 사용되고 있다. Recently, due to the high integration technology of semiconductor devices, semiconductor devices in which analog capacitors are integrated together with logic circuits have been developed. Metal-Insulator-Metal) type is mainly used.

이러한 커패시턴스, 예컨대 MIM 커패시턴스의 경우 TDDB(time dependent dielectric breakdown)를 측정하여 전극 사이의 유전층이 파손되었는지 판단할 수 있도록 하며, 이를 위해 커패시턴스에 TDDB 테스트를 위한 패턴이 형성된다.In the case of such a capacitance, for example, MIM capacitance, it is possible to determine whether a dielectric layer between electrodes is broken by measuring time dependent dielectric breakdown (TDDB), and a pattern for TDDB test is formed in the capacitance.

종래의 커패시턴스와 TDDB 테스트를 위한 패턴을 첨부된 도면을 참조하여 설명하면 다음과 같다.The conventional capacitance and the pattern for the TDDB test will be described with reference to the accompanying drawings.

도 1은 종래의 기술에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이다. 도시된 바와 같이, 종래의 기술에 따른 커패시턴스는 반도체 기판 상에 하부 전극용 도전층, 유전층, 그리고 상부 전극용 도전층을 순차적으로 적층한 후 패턴 공정에 의해 하부 전극(1), 유전층(2), 그리고 상부 전극(3)을 형성한다.1 is a diagram illustrating a TDDB test pattern of a semiconductor device according to the related art. As shown in the drawing, the capacitance according to the prior art is sequentially stacked on the semiconductor substrate a lower electrode conductive layer, a dielectric layer, and an upper electrode conductive layer, and then the lower electrode 1 and the dielectric layer 2 by a pattern process. And the upper electrode 3.

그런 다음, 기판의 결과물 상에 층간 절연막(inter metal dielectric, IMP)(4)을 증착하고, CMP(chemical mechanical polishing) 공정으로 평탄화를 실시하며, 상부 전극(3)을 연결하기 위하여 패턴 공정을 통하여 플러그(5)를 형성하고, 플러그(5)상에 금속 배선(6)을 형성하기 위하여 메탈을 증착한 후 패턴 및 식각 공정을 실시하여 금속 배선(6)을 형성한다. 이 때, 하부 전극(11)을 연결하기 위한 패드(7)와, 금속 배선(6)을 통해 상부 전극(13)과 연결되는 패드(8)를 형성하게 된다. Then, an intermetal dielectric (IMP) 4 is deposited on the resultant of the substrate, a planarization is performed by a chemical mechanical polishing (CMP) process, and a pattern process is used to connect the upper electrode 3. The metal wire 6 is formed by forming a plug 5, depositing metal to form the metal wire 6 on the plug 5, and performing a pattern and etching process. In this case, a pad 7 for connecting the lower electrode 11 and a pad 8 connected to the upper electrode 13 through the metal wire 6 are formed.

그러므로, 하부 전극(11) 및 상부 전극(13)에 각각 연결되는 패드(7,8)에 TDDB 테스트를 위한 전압을 인가함으로써 TDDB 특성을 통하여 하부 전극(11)과 상부 전극(13) 사이에 위치하는 유전층(12)의 파손 여부를 판단하게 된다.Therefore, the position between the lower electrode 11 and the upper electrode 13 through the TDDB characteristic by applying a voltage for the TDDB test to the pads 7 and 8 connected to the lower electrode 11 and the upper electrode 13, respectively. It is determined whether the dielectric layer 12 is damaged.

상기한 바와 같은 종래의 기술에 의한 반도체 소자의 TDDB 테스트 패턴 및 TDDB 테스트 방법은 하부 전극과 상부 전극이 각각 연결된 패드를 통해서 TDDB를 측정하게 되면, 전극 사이의 유전층이 파손되었는지, 전극이 파손되었는지, 또는 금속 배선 등이 파손되었는 등 파손 부위가 어는 곳인지 정확하게 판단하기 어렵기 때문에 TDDB 후 버티컬 SEM(Vertical-Scanning Electron Microscope)으로 신뢰성 있게 확인해야 하는 문제점을 가지고 있었다.According to the TDDB test pattern and the TDDB test method of the semiconductor device according to the related art as described above, if the TDDB is measured through a pad to which the lower electrode and the upper electrode are respectively connected, whether the dielectric layer between the electrodes is broken or not, Or, because it is difficult to determine exactly where the damaged part is broken, such as a broken metal wire, etc., there was a problem that the TDDB and the vertical SEM (Vertical-Scanning Electron Microscope) have to be reliably checked.

즉, MIM 커패시턴스의 경우 유전층의 두께가 두껍고, 유전층이 파손되는 전압이 높아서 TDDB시 상당히 많은 시간과 높은 전압에서 TDDB가 이루어지기 때문에 전극이나 금속 배선 등이 유전층보다 먼저 녹는 경우가 발생하게 되므로, TDDB 테스트 후 유전층이 파손되었는지를 정확하게 판단하기 위해서는 SEM의 분석을 통해서만 가능하게 된다. 이로 인해, 테스트 패턴을 이용하여 TDDB 측정 후 추가로 유전층의 손상 여부를 확인하는데 많은 시간이 소요되는 문제점을 가지고 있다.In other words, in the case of MIM capacitance, the thickness of the dielectric layer is high and the voltage at which the dielectric layer is broken is high, so that the TDDB is formed at a considerable time and high voltage during the TDDB, so that the electrode or the metal wiring is melted before the dielectric layer. Only accurate SEM analysis can be used to accurately determine if the dielectric layer has failed after testing. For this reason, there is a problem in that it takes a long time to check whether the dielectric layer is additionally damaged after the TDDB measurement using the test pattern.

본 발명은 TDDB 테스트 진행시 정확히 유전층이 파손되었는지를 확인할 수 있도록 한다.The present invention allows to check whether the dielectric layer is correctly broken during the TDDB test.

본 발명의 일 실시예로서 반도체 소자의 TDDB 테스트 패턴은 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴에 있어서, 하부 전극에 각각 연결 되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 1 및 제 2 패드와, 상부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 3 및 제 4 패드를 포함한다.As an embodiment of the present invention, the TDDB test pattern of the semiconductor device is connected to the lower electrode in a pattern for testing a time dependent dielectric breakdown (TDDB) of capacitance in which a lower electrode and an upper electrode are provided with a dielectric layer interposed therebetween. And first and second pads to which voltage is applied to test the TDDB and the short, and third and fourth pads respectively connected to the upper electrode and to which voltage is applied to the TDDB and the short.

본 발명의 다른 실시예로서 반도체 소자의 TDDB 테스트 방법은 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하는 방법에 있어서, 하부 전극 및 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계; TDDB를 테스트하는 단계에서 TDDB 특성의 불량 여부를 판단하는 단계; 및 TDDB 특성이 불량으로 판단시 하부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트함과 아울러 상부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트하는 단계를 포함한다.In another embodiment of the present invention, a TDDB test method of a semiconductor device is a method for testing a time dependent dielectric breakdown (TDDB) of capacitance having a lower electrode and an upper electrode interposed therebetween, with a lower electrode and an upper electrode, respectively. Testing the TDDB through a connected pad; Determining whether the TDDB characteristic is bad in the testing of the TDDB; And if the TDDB characteristic is determined to be defective, testing whether the short is provided through a pair of pads provided on the lower electrode, and testing whether the short is performed through the pair of pads provided on the upper electrode.

본 발명은 기존 MiM test pattern에 간단하게 확인용 PAD를 연결하여, TDDB 평가 후 metal이 melting 되었는지 dielectric이 breakdown이 되었는지 확인 할 수 있는 방법을 제안한 것이다. 이는 TDDB 후 단자간 저항을 측정하여 dielectric의 breakdown 가부를 확인하는 방법으로, 기존의 SEM 분석을 통한 물리적인 방법과는 달리, 아주 단순하고 짧은 시간 내에 평가할 수 있는 장점이 있다.The present invention simply connects a verification PAD to an existing MiM test pattern, and proposes a method for checking whether a metal is melted or a dielectric breakdown after TDDB evaluation. This is a method to check the dielectric breakdown by measuring the resistance between terminals after TDDB. Unlike the physical method through the SEM analysis, it can be evaluated in a very simple and short time.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 아울러 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세 한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이다. 도시된 바와 같이, 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴은 유전층(12)을 사이에 두고 하부 전극(11)과 상부 전극(13)이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴으로써, 하부 전극(11)에 각각 연결되는 제 1 및 제 2 패드(17,18)와, 상부 전극(13)에 각각 연결되는 제 3 및 제 4 패드(19,20)를 포함한다.2 is a diagram illustrating a TDDB test pattern of a semiconductor device according to the present invention. As shown, the TDDB test pattern of the semiconductor device according to the present invention is to test the time dependent dielectric breakdown (TDDB) of the capacitance provided with the lower electrode 11 and the upper electrode 13 with the dielectric layer 12 therebetween. The pattern includes a first and second pads 17 and 18 connected to the lower electrode 11 and third and fourth pads 19 and 20 respectively connected to the upper electrode 13.

한편, 본 발명에 따른 테스트 패턴이 형성되는 커패시턴스는 MIM형이나 PIP형에 한정하지 않으나, 본 실시예에서는 MIM형 커패시턴스를 예로 들어 설명하겠으며, 이의 제조를 위해 반도체 기판 상에 하부 전극용 금속층, 유전층, 그리고 상부 전극용 금속층을 순차적으로 증착한 후 패턴 공정으로 하부 전극(11), 유전층(12) 및 상부 전극(13)을 형성한다. 그리고 나서, 이러한 기판의 결과물에 층간 절연막(inter metal dielectric, IMD)(14)을 증착하고, CMP(chemical mechanical polishing) 공정으로 평탄화를 실시한다.On the other hand, the capacitance in which the test pattern is formed according to the present invention is not limited to the MIM type or PIP type, in this embodiment will be described by taking the MIM type capacitance as an example, the metal layer for the lower electrode, the dielectric layer on the semiconductor substrate for manufacturing thereof Then, the upper electrode metal layer is sequentially deposited, and then the lower electrode 11, the dielectric layer 12, and the upper electrode 13 are formed by a pattern process. Then, an intermetal dielectric (IMD) 14 is deposited on the resultant of such a substrate and planarized by a chemical mechanical polishing (CMP) process.

평탄화된 층간 절연막(14)상에 상부 전극(13)까지 도달하는 플러그(15)를 패턴 공정 및 식각 공정에 의해 형성하고, 그 상부에 메탈을 증착한 후 패턴 공정 및 식각 공정을 통하여 금속 배선(16)을 형성한다. 이 때, 하부 전극(11)에 연결되기 위한 제 1 및 제 2 패드(17,18)와, 금속 배선(16)을 통한 상부 전극(13)에 연결되기 위한 제 3 및 제 4 패드(19,20)를 형성하게 된다.A plug 15 reaching the upper electrode 13 on the planarized interlayer insulating layer 14 is formed by a pattern process and an etching process, a metal is deposited on the upper part, and then a metal line is formed through a pattern process and an etching process. 16). At this time, the first and second pads 17 and 18 for connecting to the lower electrode 11 and the third and fourth pads 19 for connecting to the upper electrode 13 through the metal wire 16 are formed. 20).

제 1 및 제 2 패드(17,18)는 도전성 재질로 이루어지고, 하부 전극(11)에서 서로 이격되도록 각각 연결되며, TDDB 테스트 및 쇼트 여부를 테스트하기 위한 전압이 인가된다.The first and second pads 17 and 18 are made of a conductive material and are connected to be spaced apart from each other at the lower electrode 11, and a voltage for testing a TDDB test and a short is applied.

제 3 및 제 4 패드(19,20)는 도전성 재질로 이루어지고, 상부 전극(13)에서 서로 이격되도록 각각 연결되며, TDDB 테스트 및 쇼트 여부를 테스트하기 위한 전압이 인가된다.The third and fourth pads 19 and 20 are made of a conductive material, and are connected to be spaced apart from each other at the upper electrode 13, and a voltage for testing a TDDB test and a short is applied.

본 발명에 따른 반도체 소자의 TDDB 테스트 패턴의 작용을 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 설명시 함께 설명하기로 하겠다.The operation of the TDDB test pattern of the semiconductor device according to the present invention will be described together with the TDDB test method of the semiconductor device according to the present invention.

도 3은 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 도시한 흐름도이다. 도시된 바와 같이, 본 발명에 따른 반도체 소자의 TDDB 테스트 방법은 하부 전극 및 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계(S10)와, TDDB 특성의 불량 여부를 판단하는 단계(S20)와, 하부 전극에 마련되는 한 쌍의 패드를 통해서, 그리고 상부 전극에 마련되는 한 쌍의 패드를 통해서 TDDB를 각각 테스트하는 단계(S30)를 포함한다.3 is a flowchart illustrating a TDDB test method of a semiconductor device according to the present invention. As shown, in the TDDB test method of the semiconductor device according to the present invention, the step of testing the TDDB through a pad connected to the lower electrode and the upper electrode (S10), and determining whether the TDDB characteristics are defective (S20) And testing the TDDB through the pair of pads provided in the lower electrode and the pair of pads provided in the upper electrode (S30).

먼저, 하부 전극(11) 및 상부 전극(13)에 각각 연결되는 패드(17,18,19,20)를 통해서 TDDB를 테스트하게 된다. 즉, 하부 전극(11)에 연결되는 제 1 및 제 2 패드(17,18) 중 어느 하나의 패드와, 상부 전극(13)에 연결되는 제 3 및 제 4 패드(19,20) 중 어느 하나의 패드에 전기적 스트레스로서 전압을 인가하여 TDDB 특성을 테스트한다(S10).First, the TDDB is tested through the pads 17, 18, 19, and 20 connected to the lower electrode 11 and the upper electrode 13, respectively. That is, any one of the first and second pads 17 and 18 connected to the lower electrode 11 and any one of the third and fourth pads 19 and 20 connected to the upper electrode 13. The TDDB characteristic is tested by applying a voltage as an electrical stress to the pad (S10).

그리고 나서, TDDB를 테스트하는 단계(S10)에서 산출되는 결과로부터 TDDB 특성의 양호 및 불량을 판단하게 된다(S20).Then, the good and bad of the TDDB characteristics is determined from the result calculated in step S10 of testing the TDDB (S20).

TDDB 테스트의 불량 여부를 판단하는 단계(20)에서 TDDB 특성이 불량으로 판단되면, 하부 전극(11)에 마련되는 한 쌍의 제 1 및 제 2 패드(17,18)를 통해서 TDDB를 테스트함과 아울러 상부 전극(13)에 마련되는 한 쌍의 제 3 및 제 4 패드(19,20)를 통해서 TDDB를 테스트한다. 이 때, 제 1 및 제 2 패드(17,18)에 대한 TDDB 테스트와, 제 3 및 제 4 패드If it is determined that the TDDB characteristic is bad in the step 20 of determining whether the TDDB test is bad, the TDDB is tested through the pair of first and second pads 17 and 18 provided on the lower electrode 11. In addition, the TDDB is tested through a pair of third and fourth pads 19 and 20 provided on the upper electrode 13. At this time, the TDDB test on the first and second pads 17 and 18, and the third and fourth pads.

이와 같이 제작된 test pattern의 원리는 다음과 같다. 즉 TDDB는 PAD 7과 PAD8을 통하여 진행을 한 후, dielectric의 breakdown 여부는 PAD 9와 PAD7 그리고 PAD10과 PAD 8 사이에 short (단전)가 되었는지 확인을 하면 된다. 이 때 dielectric이 breakdown이 되었다면, PAD9와 PAD7 사이에 전류가 흐르게 되고, 또한 PAD10과 PAD 8 사이에 전류가 흘러야 된다. Dielectric이 breakdown이 되었다면 PAD9와 PAD10 사이에 전류가 흐르지 않게 된다. 본 발명한 test pattern은 TDDB 후 곧바로 PAD9와 PAD10 사이에 전류를 측정함으로써 dielectric의 breakdown 여부를 쉽게 판단 할 수 있는 방법으로, 추가 vertical SEM 분석이 필요 없고 확실하게 모든 sample에 대한 breakdown 여부를 판단할 수 있는 장점이 있다. The principle of the test pattern thus produced is as follows. That is, after TDDB proceeds through PAD 7 and PAD8, it is necessary to check whether the dielectric breakdown is short between PAD 9 and PAD7 and between PAD10 and PAD 8. If the dielectric breaks down at this point, a current must flow between PAD9 and PAD7, and a current must flow between PAD10 and PAD8. If the dielectric breaks down, no current flows between PAD9 and PAD10. The test pattern of the present invention is a method that can easily determine whether the dielectric breakdown by measuring the current between PAD9 and PAD10 immediately after the TDDB, and does not require additional vertical SEM analysis and can reliably determine the breakdown for all samples. There is an advantage.

이상에서와 같이, 본 발명의 상세한 설명에서 구체적인 실시예에 관해 설명하였으나, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다할 것이다.As described above, specific embodiments have been described in the detailed description of the present invention, but it is obvious that the technology of the present invention can be easily modified by those skilled in the art, and such modified embodiments are defined in the claims of the present invention. It will be included in the technical spirit described.

도 1은 종래의 기술에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이고,1 is a view showing a TDDB test pattern of a semiconductor device according to the prior art,

도 2는 본 발명에 따른 반도체 소자의 TDDB 테스트 패턴을 도시한 도면이고,2 is a view showing a TDDB test pattern of a semiconductor device according to the present invention,

도 3은 본 발명에 따른 반도체 소자의 TDDB 테스트 방법을 도시한 흐름도이다.3 is a flowchart illustrating a TDDB test method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 하부 전극 12 : 유전층11 lower electrode 12 dielectric layer

13 : 상부 전극 14 : 층간 절연막13 upper electrode 14 interlayer insulating film

15 : 플러그 16 : 금속 배선15 plug 16: metal wiring

17 : 제 1 패드 18 : 제 2 패드17: first pad 18: second pad

19 : 제 3 패드 20 : 제 4 패드19: third pad 20: fourth pad

Claims (2)

유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하기 위한 패턴에 있어서,In the pattern for testing the time dependent dielectric breakdown (TDDB) of the capacitance that the lower electrode and the upper electrode is provided with a dielectric layer interposed therebetween, 상기 하부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 1 및 제 2 패드와,First and second pads connected to the lower electrodes, respectively, to which a voltage is applied to test whether a TDDB and a short are detected; 상기 상부 전극에 각각 연결되며, TDDB 및 쇼트 여부를 테스트하기 위하여 전압이 인가되는 제 3 및 제 4 패드Third and fourth pads connected to the upper electrodes, respectively, to which a voltage is applied to test whether a TDDB and a short are detected. 를 포함하는 반도체 소자의 TDDB 테스트 패턴.TDDB test pattern of the semiconductor device comprising a. 유전층을 사이에 두고 하부 전극과 상부 전극이 마련되는 커패시턴스의 TDDB(time dependent dielectric breakdown)을 테스트하는 방법에 있어서,A method of testing a time dependent dielectric breakdown (TDDB) of capacitance having a lower electrode and an upper electrode interposed therebetween, 상기 하부 전극 및 상기 상부 전극에 각각 연결되는 패드를 통해서 TDDB를 테스트하는 단계;Testing a TDDB through pads connected to the lower electrode and the upper electrode, respectively; 상기 TDDB를 테스트하는 단계에서 TDDB 특성의 불량 여부를 판단하는 단계; 및Determining whether a TDDB characteristic is defective in the testing of the TDDB; And 상기 TDDB 특성이 불량으로 판단시 상기 하부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트함과 아울러 상기 상부 전극에 마련되는 한 쌍의 패드를 통해서 쇼트 여부를 테스트하는 단계When the TDDB characteristic is determined to be poor, testing whether the short is provided through a pair of pads provided on the lower electrode, and testing whether the short is performed through a pair of pads provided on the upper electrode. 를 포함하는 반도체 소자의 TDDB 테스트 방법.TDDB test method of a semiconductor device comprising a.
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KR20110124589A (en) * 2010-05-11 2011-11-17 삼성전자주식회사 Time dependent dielectric breakdown (tddb) test structure of semiconductor device and tddb test method using the same
CN104882434A (en) * 2014-02-28 2015-09-02 上海和辉光电有限公司 Electric property test structure and method

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