KR20060079607A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역의 중앙부가 돌출 되도록 반도체 기판을 소정 두께 식각하여 중앙부가 돌출된 스텝 게이트 영역을 형성하고, 셀 채널 영역에서 게이트 전극의 측벽이 돌출된 활성 영역의 측벽과 접하도록 게이트를 형성함으로써, 게이트 전극의 기울어짐 현상을 해결하고, 게이트 채널 길이의 증가로 문턱 전압(Vt)이 증가하여 문턱 전압을 조절하기 위한 이온 주입량을 감소시켜 리프레쉬 특성을 향상시킬 수 있는 기술이다.
Description
도 1a 내지 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 활성 영역의 중앙부가 돌출 되도록 반도체 기판을 소정 두께 식각하여 중앙부가 돌출된 스텝 게이트 영역을 형성하고, 셀 채널 영역에서 게이트 전극의 측벽이 돌출된 활성 영역의 측벽과 접하도록 게이트를 형성함으로써, 게이트 전극의 기울어짐 현상을 해결하고, 게이트 채널 길이의 증가로 문턱 전압(Vt)이 증가하여 문턱 전압을 조절하기 위한 이온 주입량을 감소시켜 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자 분리 영역으로 예정된 부분의 반도체 기판(10)을 식각하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막(20)으로 트렌치(미도시)를 매립하여 활성 영역을 정의하는 소자 분리 영역을 형성한다.
도 1b를 참조하면, 전체 표면 상부에 감광막(미도시)을 도포하고, 저장 전극 콘택으로 예정된 영역 및 이와 인접 영역을 노출시키기 위한 마스크로 노광 및 현상하여 감광막 패턴(30)을 형성한다. 이때, 감광막(미도시)을 도포하기 전에 반사방지막(25)을 전체 표면 상부에 코팅할 수 있다.
도 1c를 참조하면, 감광막 패턴(30)을 마스크로 저장 전극 콘택으로 예정된 영역 및 그 인접 영역의 반도체 기판을 식각하여 스텝 게이트 영역(40)을 형성한다. 이후, 감광막 패턴(30)을 제거한다.
도 1d를 참조하면, 전체 표면 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(50), 게이트 실리사이드층(60) 및 하드 마스크 질화막(70)을 형성한다.
도 1e를 참조하면, 게이트 마스크(미도시)를 이용한 사진 식각공정으로 하드 마스크 질화막(70), 게이트 실리사이드층(60), 게이트 폴리실리콘층(50) 및 게이트 산화막(미도시)을 패터닝하여 게이트 전극을 형성한다. 이때, 게이트 전극(80)은 스텝 게이트 영역의 단차진 부분을 포함하여 형성된다.
도 1f를 참조하면, 게이트 전극(80)이 단차진 반도체 기판(10) 상에 형성되어 후속 열 공정에 의해 게이트 실리사이드층 패턴(60a)의 열 수축 현상이 발생한다. 이때, 스텝 게이트 전극의 하단부와 상단부의 게이트 실리사이드층 패턴(60a)의 증착 두께 차로 수축 정도가 달라져 게이트 전극의 하단부쪽으로 기울어지는 현 상이 발생한다. 따라서, 이로 인해 랜딩 플러그 콘택( 이하 LPC라 칭함 ) 매립 불량 및 LPC 형성에 어려움이 생기는 문제가 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 활성 영역의 중앙부가 돌출 되도록 반도체 기판을 소정 두께 식각하여 중앙부가 돌출된 스텝 게이트 영역을 형성하고, 셀 채널 영역에서 게이트 전극의 측벽이 돌출된 활성 영역의 측벽과 접하도록 게이트를 형성함으로써, 게이트 전극의 기울어짐 현상을 해결하고, 게이트 채널 길이의 증가로 문턱 전압(Vt)이 증가하여 문턱 전압을 조절하기 위한 이온 주입량을 감소시켜 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 저장 전극 콘택으로 예정된 부분 및 인접한 채널 예정 영역의 반도체 기판을 소정 두께 식각하여 활성 영역의 중앙부가 돌출된 스텝 게이트 영역을 형성하는 단계;
(b) 웰 이온 주입 및 셀 채널 이온 주입을 수행하여 웰 및 셀 채널 영역을 형성하는 단계; 및
(c) 상기 반도체 기판 상부에 게이트를 형성하되, 상기 채널 영역에서 게이트의 측벽이 상기 돌출한 활성 영역의 측벽과 접하도록 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 소자 분리 영역으로 예정된 부분의 반도체 기판(110)을 소정 두께 식각하여 트렌치(미도시)를 형성한다. 이후, 소자 분리막(120)으로 트렌치(미도시)를 매립하여 활성 영역을 정의하는 소자 분리 영역을 형성한다.
도 2b를 참조하면, 소자 분리막(120)을 포함하는 반도체 기판(110) 상부에 감광막(미도시)을 도포하고, 저장 전극 콘택으로 예정된 영역 및 인접한 채널 예정 영역을 노출시키기 위한 마스크로 노광 및 현상하여 감광막 패턴(130)을 형성한다. 이때, 반도체 기판(110)의 상부에 감광막(미도시)을 도포하기 전에 전체 표면 상부에 반사방지막(미도시)을 코팅할 수 있다.
도 2c를 참조하면, 감광막 패턴(130)을 마스크로 저장 전극 콘택으로 예정된 영역 및 인접한 채널 예정 영역의 반도체 기판(110)을 소정두께 식각하여 활성 영역의 중앙부가 돌출된 스텝 게이트 영역(140)을 형성한다.
도 2d를 참조하면, 감광막 패턴(130)을 마스크로 노출된 반도체 기판(110)에 웰 이온 주입 및 셀 채널 이온 주입을 수행하여 웰 및 셀 채널 영역을 형성한다. 이후, 감광막 패턴(130)을 제거한다.
도 2e를 참조하면, 반도체 기판(110) 상부에 게이트를 형성하되, 채널 영역 에서 게이트의 측벽이 돌출한 활성 영역의 측벽과 접하도록 게이트를 형성한다. 여기서, 게이트는 게이트 산화막(미도시), 게이트 폴리실리콘층(150), 게이트 실리사이드층(160) 및 하드 마스크 질화막(170)을 포함하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은 스텝 게이트 구조와 동일한 형태를 유지하면서 게이트 전극의 기울어지는 현상을 감소시킴으로써 LPC 매립 및 형성의 어려움을 해결할 수 있는 효과가 있다. 또한, 게이트 채널 길이가 증가하여 문턱 전압이 증가함에 따라 셀 이온 주입 및 C-HALO 주입 공정의 이온 주입량을 감소시켜 소자의 리프레쉬 특성을 향상시킬 수 있는 효과가 있다.
Claims (1)
- (a) 저장 전극 콘택으로 예정된 부분 및 인접한 채널 예정 영역의 반도체 기판을 소정 두께 식각하여 활성 영역의 중앙부가 돌출된 스텝 게이트 영역을 형성하는 단계;(b) 웰 이온 주입 및 셀 채널 이온 주입을 수행하여 웰 및 셀 채널 영역을 형성하는 단계; 및(c) 상기 반도체 기판 상부에 게이트를 형성하되, 상기 채널 영역에서 게이트의 측벽이 상기 돌출한 활성 영역의 측벽과 접하도록 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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