KR20060079608A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저장 전극 콘택으로 예정된 영역의 일부와 비트 라인 콘택으로 예정된 영역의 반도체 기판을 식각하고 스텝 게이트 영역을 형성하여 게이트 채널의 길이를 유동적으로 조절함으로써 저장 전극 콘택으로 예정된 영역의 표면적을 넓히고 게이트 채널 길이의 문제를 해결할 수 있는 기술이다.
Description
도 1a 내지 1e는 종래 기술에 따라 반도체 소자의 제조 방법을 도시하는 단면들.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 저장 전극 콘택으로 예정된 영역의 일부와 비트 라인 콘택으로 예정된 영역의 반도체 기판을 식각하고 스텝 게이트 영역을 형성하여 게이트 채널의 길이를 유동적으로 조절함으로써 저장 전극 콘택으로 예정된 영역의 표면적을 넓히고 게이트 채널 길이의 문제를 해결할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 소자 분리 영역으로 예정된 부분에 STI( shallow trench isolation ) 방법으로 트렌치(미도시)를 형성한다. 이후, 소 자 분리막(20)으로 트렌치(미도시)를 매립한다.
도 1b를 참조하면, 전체 표면 상부에 게이트 산화막(50), 게이트 폴리실리콘층(60), 게이트 실리사이드층(70) 및 하드 마스크층(80)을 형성한다.
도 1c를 참조하면, 하드 마스크층(80), 게이트 실리사이드층(70), 게이트 폴리실리콘층(60) 및 게이트 산화막(50)을 순차적으로 식각하여 게이트를 형성한다.
그러나, 상술한 종래 기술에 따른 반도체 소자의 제조 방법에서는 반도체 소자의 크기가 줄어들기에 활성 영역의 면적도 감소한다. 따라서, 저장 전극 콘택으로 예정된 부분의 면적도 역시 제한적일 수 밖에 없다.
또한, 반도체 소자의 집적화로 인하여 비트 라인 콘택과 저장 전극 콘택의 채널 길이는 감소된다. 따라서, 이러한 채널 길이의 감소로 생긴 punch-through 현상을 방지할 필요가 있고, 비트 라인 콘택과 저장 전극 콘택간의 채널 길이를 효과적으로 증가해야하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 본 발명은 저장 전극 콘택으로 예정된 영역의 일부와 비트 라인 콘택으로 예정된 영역의 반도체 기판을 식각하고 스텝 게이트 영역을 형성하여 게이트 채널의 길이를 유동적으로 조절함으로써 저장 전극 콘택으로 예정된 영역의 표면적을 넓히고 게이트 채널 길이의 문제를 해결할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반 도체 소자의 제조 방법은,
(a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
(b) 저장 전극 콘택 예정 영역의 일부 및 이와 인접한 소자 분리막의 일부와 비트 라인 콘택 예정 영역 및 이와 인접한 활성 영역을 노출시키는 감광막 패턴을 형성하는 단계;
(c) 상기 감광막 패턴을 마스크로 소정 두께의 반도체 기판 및 소자 분리막을 식각하는 단계; 및
(d) 식각된 부분과 이와 인접한 단차진 부분을 포함한 영역에 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 소자 분리 예정 영역(미도시)의 반도체 기판(110)을 소정 두께 식각하여 트렌치(미도시)를 형성한다. 이후, 활성 영역을 정의하는 소자 분리막(120)으로 트렌치(미도시)를 매립한다.
다음으로, 반도체 기판의 활성 영역 상에 웰 영역을 형성하기 위한 이온 주입 공정을 수행하여 웰 영역(미도시)을 형성한다.
도 2b를 참조하면, 소자 분리막(120)을 포함하는 반도체 기판(110) 상부 반 사방지막(125)을 코팅한다. 이후, 반사방지막(125) 상부에 감광막(미도시)을 도포한다.
다음으로, 저장 전극 콘택 예정영역 및 인접 소자 분리막의 일부와 비트 라인 콘택으로 예정된 영역 및 인접 활성 영역을 노출시키는 감광막 패턴(130)을 형성한다.
도 2c를 참조하면, 감광막 패턴(130)을 마스크로 반도체 기판(110)을 소정 두께 식각하여 스텝 게이트 영역을 형성한다. 이후, 감광막 패턴(130)을 제거한다.
여기서, 식각된 반도체 기판(110)의 깊이는 10 ~ 100 Å인 것이 바람직하다. 식각된 반도체 기판은 수직한 형태 또는 소정 각도의 경사도를 갖는 형태로 식각할 수 있다. 또한, 스텝 게이트 영역은 소정의 길이를 갖도록 조절할 수 있다,
도 2d를 참조하면, 전체 표면 상부에서 남아 있는 반사방지막(125)을 제거하고, 기판 표면에 남아 있는 산화막을 제거하기 위하여 light etch treatment( 이하 LET이라 칭함 )를 수행한다. 여기서, LET은 웨이퍼 표면의 오염이나 자연 산화막을 제거하기 위해서 O2, Ar 또는 N2의 플라즈마( Plasma )로 처리하는 공정이다.
도 2e 및 2f를 참조하면, 전체 표면 상부에 게이트 산화막(150), 게이트 폴리실리콘층(160), 게이트 실리사이드층(170) 및 하드 마스크층(180)을 형성하고, 패터닝하여 게이트를 형성한다. 이때, 게이트는 게이트 영역의 식각된 부분과 이와 인접한 단차진 부분을 포함한 영역에 형성하는 것이 바람직하다.
도 2g를 참조하면, 비트 라인 콘택과 저장 전극 콘택간의 쇼트( short )를 방지하기 위해 열 산화막 및 질화막을 형성한다. 이후, 게이트 사이의 반도체 기판에 이온을 주입하는 이온 주입 공정을 수행하고, 게이트 측벽에 스페이서를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 활성 영역 상의 게이트 길이를 증가시키기 위한 스텝 게이트 영역을 형성하고 비트 라인 콘택으로 예정된 영역을 식각하여 게이트 채널의 길이를 유동적으로 조절함으로써 랜딩 플러그 콘택으로 예정된 영역의 표면적을 넓히고 게이트 채널 길이의 문제를 해결할 수 있는 효과가 있다.
Claims (2)
- (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;(b) 저장 전극 콘택 예정영역의 일부 및 이와 인접한 소자 분리막의 일부와 비트 라인 콘택 예정 영역 및 이와 인접한 활성 영역을 노출시키는 감광막 패턴을 형성하는 단계;(c) 상기 감광막 패턴을 마스크로 소정 두께의 반도체 기판 및 소자 분리막을 식각하는 단계; 및(d) 식각된 부분과 이와 인접한 단차진 부분을 포함한 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계의 식각된 반도체 기판의 깊이는 10 ~ 100Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| WO2022142313A1 (zh) * | 2020-12-30 | 2022-07-07 | 长鑫存储技术有限公司 | 存储节点接触结构的形成方法及半导体结构 |
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