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KR20050086476A - 반도체 인터커넥트 구조 상의 금속층 증착 방법 - Google Patents

반도체 인터커넥트 구조 상의 금속층 증착 방법 Download PDF

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KR20050086476A
KR20050086476A KR1020057008286A KR20057008286A KR20050086476A KR 20050086476 A KR20050086476 A KR 20050086476A KR 1020057008286 A KR1020057008286 A KR 1020057008286A KR 20057008286 A KR20057008286 A KR 20057008286A KR 20050086476 A KR20050086476 A KR 20050086476A
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KR
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layer
depositing
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liner layer
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산드라 말호트라
앤드류 시몬
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

반도체 웨이퍼에 대한 인터커넥트 구조 상의 금속층을 증착하는 방법을 개시한다. 본 방법에서, 금속 도체는 유전체층으로 피복된다. 유전체층은 패턴되어 금속 도체를 노출한다. 그 후 라이너층이 패턴에 증착된다. 그 후 라이너층은 아르곤 스퍼터 에칭되어 라이너층이 제거되고 금속 도체가 노출된다. 아르곤 스퍼터 에칭의 공정에서, 라이너층은 패턴의 측벽에 재증착된다. 마지막으로, 추가층이 패턴에 증착되어 재증착된 라이너층을 피복한다.

Description

반도체 인터커넥트 구조 상의 금속층 증착 방법{A METHOD FOR DEPOSITING A METAL LAYER ON A SEMICONDUCTOR INTERCONNECT STRUCTURE}
본 출원은 이것과 동일자 출원인 제목이 "캐핑층(capping layer)을 갖는 반도체 인터커넥트 구조 상의 금속층 증착 방법"인 미국 특허 출원번호 10/318,606과 관련이 있다.
본 발명은 반도체 공정에 관련된 것이고 더 구체적으로 구리 금속을 이용하는 향상된 인터커넥트 구조를 포함하는 반도체 웨이퍼 공정에 관한 것이다.
구리 금속을 이용한 향상된 인터커넥트 구조(advanced interconnect structure)는 기능적 성능에 관한 다수의 기술적 도전을 제공한다. 이중 최우선은 전자 이동(electromigration) 및 응력 이동(stress migration) 아래에서 양호한 신뢰성뿐만 아니라 열 순환에서도 안정적인 낮은 접촉 저항을 획득하는 것이다.
전자 이동은 구리와 같은 도전체를 통한 전류의 흐름에 반응하여, 도전체 내의 이온이 움직이는 것이고, 궁극적으로 도전체의 단선 회로(open-circuit) 고장에 이를 수 있다.
특히, 구리 금속선 및 인터커넥트에서 전자 이동을 방지하거나 제한하기 위해, 다양한 선행 기술방식이 개발되어 왔다. 따라서, 본 명세서에서 문헌으로 포함되는 Hsiao 등의 미국 특허 6,191,029에서는 트렌치 내에 배리어 금속층(barrier metal layer)을 증착하고, 구리 같은 전도성 금속을 증착해서 트렌치를 충진하고, 상기 트렌치에 오목부(concavity)를 형성하기 위해 구리의 일부를 에칭하고 탑(top) 배리어 층과 유전체의 순서로 오목부를 충진하는 것을 포함하는 금속 인터커넥트를 제작하는 방법이 개시되어 있다. 구리 상의 오목부 탑 배리어층은 전자 이동 저항을 개선시킨다.
본 명세서에서 참조문헌으로 포함된 Chen 등의 미국 특허 6,200,890에서는 전자 이동과 전류누설을 방지하기 위해, 구리선 형성 후 유전체층의 일부를 에칭하여 유전체층 표면으로부터 구리선을 돌출시켜 돌출된 구리선 상에 탑 배리어층을 형성하는 것을 포함하는 금속 인터커넥트 제작하는 방법이 개시되어있다.
본 명세서에서 참조문헌으로 포함된 Nogami 등의 미국 특허 6,214,731에서는 트렌치 내에 배리어 금속층을 증착하고, 배리어 금속층을 실란(silane)으로 처리해 실리콘층을 형성하고, 트렌치를 충진하기 위해 실리콘층 위에 구리를 증착함으로써, 구리와 실리콘이 반응하여 배리어 금속층 및 증착된 구리 사이에 구리 실리사이드층(copper silicide layer)을 형성하는 것을 포함하는 금속 인터커넥트 제조를 위한 방법을 개시한다. 구리 실리사이드층은 계면 결함 밀도 및 전자 이동 저항을 개선시킨다.
전자 이동의 공지된 문제를 해결하기 위해 다양한 선행 기술 방식이 존재함에도 불구하고, 선행 기술은 전자 이동 문제에 대하여 통상적으로 채택된 금속층 증착 단계들에 의한 기여를 인식하는 것으로 보이지 않는다. 특히, 이러한 도전을 실현하는 데에 실패함으로써 유기 유전체막의 채택을 매우 어렵게 하여 왔다. 그래서, 유기 유전체 내의 트렌치 및 비아(via)와 같은 인터커넥트 구조에서 보이는 측벽 및 언더컷의 프로파일은 금속 충진 이전의 그러한 트렌치 및 비아의 고집적 라이너(liear) 및 시드층(seed layer) 커버리지(coverage)를 달성하는데 있어서 이전에 없던 어려움을 준다. 유기 유전체막과 관련된 다른 문제는 이른바 TDDB(time dependent dielectric breakdown)로, 예를 들어, 구리가 불완전한 측벽을 뚫고 유전체를 못 쓰게 하는 것이다. 따라서, 전자 이동 저항을 향상시키고 응력 이동을 저감시켜서 TDDB를 피하는 금속 인터커넥트(특히, 구리 인터커넥트) 제작 방법에 대한 요구는 계속 있어 왔다.
그중에서도, 현재 알려진 금속 배리어 방식은 패턴된 유전체의 아르곤 스퍼터 세척을 포함한다. 역으로, 본 발명자에 알려진 전자 이동 및 TDDB 문제에 대한 현존하는 모든 해결안은, 순차적인 금속층 증착들 사이의 스퍼터링 단계에 대한 어떠한 고려도 없이 금속층 증착 또는 금속층들의 순서에 관련 있다. 실제로, 증착 설비 업체는 실딩(shielding)의 단락에 관한 우려 때문에 금속층의 아르곤 스퍼터링에 반대한다. 반대하는 다른 이유로서는 금속 물질이 스퍼터 챔버의 돔에 코팅되고, 이는 접착력이 나빠서 결국에는 박리 됨에 따라 후속 웨이퍼 위로 떨어지게 되므로 과도한 외부 물질로 인한 수율이 감소가 일어나기 때문이기도 하다.
본 발명의 특성은 신규하며, 특히 본 발명의 특징적 구성이 첨부된 청구범위로 설명된다. 도면은 오직 설명의 목적이고 축적에 맞게 도시되지 않았다. 그러나, 본 발명 자체로, 구성 및 동작 방법에 대하여, 첨부된 도면과 함께 상세한 설명을 참조해 가장 잘 이해될 수 있다.
도 1a 내지 도 1d는 금속층을 증착하기 위한 본 발명에 따른 공정의 제1 실시예를 나타내는 반도체 웨이퍼의 단면도이다.
도 2a 내지 도 2d는 금속층을 증착하기 위한 본 발명에 따른 공정의 제2 실시예를 나타내는 반도체 웨이퍼의 단면도이다.
본 발명의 제1 관점에 따르면, 반도체 웨이퍼에 대한 인터커넥트 구조 상에 금속층 증착에 대한 방법이 제공되는데, 상기 방법은 (a) 유전체층으로 피복된 금속 도전체를 포함하는 인터커넥트 구조를 제공하는 단계, (b) 상기 금속 도전체가 노출되는 개구(opening)를 형성하기 위해 상기 유전체층을 패터닝하는 단계, (c) 벽 및 개구의 바닥 상에 라이너층(liner layer)을 증착하는 단계, (d) 상기 금속 도전체를 노출시키기 위해 상기 라이너층을 스퍼터 에칭하고, 최소한 부분적으로 상기 개구의 측벽 상에 상기 라이너층을 재증착하는 단계(redepositing) 및 (e) 상기 개구의 벽에 최소한 하나의 추가층을 증착하고, 상기 재증착된 라이너층을 피복하는 단계를 포함한다.
본 발명의 제2 관점에 관해서, 반도체 웨이퍼에 대한 인터커넥트 구조 상에 금속층 증착에 대한 방법에 관한 것인데, 상기 방법은 (a) 캐핑층(capping layer) 및 유전체층으로 피복된 금속 도전체를 포함하는 인터커넥트 구조를 제공하는 단계, (b) 상기 금속 도전체가 노출되는 개구(opening)를 형성하기 위해 상기 유전체층 및 상기 캐핑층을 패터닝하는 단계, (c) 벽 및 개구의 바닥 상에 라이너층을 증착하는 단계, (d) 상기 금속 도전체를 노출시키기 위해 상기 라이너층을 스퍼터 에칭하고, 최소한 부분적으로 상기 개구의 측벽 상에 상기 라이너층을 재증착하는 단계 및 (e) 상기 개구의 벽에 최소 하나의 추가층을 증착하고, 상기 재증착된 라이너층을 피복하는 단계를 포함한다.
도면을 좀 더 자세히 참조하고, 특별히 도 1a 내지 도 1d를 참조하여, 본 발명에 따른 제1 실시예가 설명된다. 먼저 도 1a에는 반도체 웨이퍼(10)의 두 개의 레벨(level)이 도시되어 있다. 제1 레벨은 ILD(interlevel dielectric) 층(12)을 포함한다. 명확화를 위해, 하부 실리콘은 도시되지 않았다. 다음 레벨에서, ILD(18)이 통상의 기술을 이용해서 ILD(12) 상에 증착된다.
임의의 유전체가 ILD(12, 18)에 대해 이용될 수 있다. 그러나, 현재 서브 마이크론 고집적 회로에서 ILD(12, 18)이 바람직하게 유기 유전체층으로 구성되고, 더 바람직하게는 low-k 유기 유전체층(즉 약 3.0 이하로 정의되는 낮은 유전 상수를 갖는 유기 유전체)을 요구한다. 그러한 low-k 유기 유전체의 바람직한 하나의 예는 SiLK[Dow Chemical로부터 입수할 수 있는 폴리 (아릴렌 에테르)(poly (arylene ether))]이다. ILD(12, 18)의 구성은 유기 low-k 유전체에 한정되지 않는다. 오히려, 이들은 ILD로 유용하다고 당업자에 알려진 임의 유전체를 포함한다. 금속 도체선(14)은 구리, 텅스텐 또는 알루미늄을 포함한다. 금속 도체선(14)이 제1 금속 레벨이면, 텅스텐이 더 바람직하고 구리는 후속 레벨에 바람직하다.
도 1b에서는 회로 패턴(20)이 바람직하게는 통상의 리소그래피 및 에칭 기술(예컨대, RIE(reactive ion etching))을 이용하여 ILD(18) 위 및 이를 통과하여 패턴닝된다. 예를 들어, 회로 패턴은 금속 전도선(14)에 금속 전도성 인터커넥트를 형성하기 위하여, 트렌치(20a) 및 비아(20b)와 같은 인터커넥트 구조를 포함한다. 도시된 인터커넥트 구조는 더블 다마신(double damascene) 구조이나, 이 특정 구조가 반드시 본 발명에 필요한 것은 아니다. 회로 패턴은 제조된 다중 레벨 반도체 집적 회로의 소정의 디자인 요구조건에 따라 통상적으로 그러한 반도체 웨이퍼에 디자인될 수 있는, 선(트렌치 구조), 비아(인터커넥트) 및 패드와 같은 다른 구조, FET와 같은 디바이스의 임의의 원하는 패턴을 포함할 수 있다. VLSI(very large scale integration) 기술은 서브 마이크론 차원의 개별적 특성을 갖는 5 또는 6 (또는 그 이상도 가능한) 레벨의 집적 및 인터커넥트된 회로 요소의 패턴을 포함할 수 있다.
도 1b에서도 도시되었듯이, 라이너층(또는 층)(24)이 회로 개구(20) 내에 증착된다. 바람직하게는, TaN, Ta, Ti, Ti(Si)N 또는 W의 라이너층(24)이 통상적으로(예컨대, 화학적 기상 증착(CVD), 플라즈마 기상 증착(PVD) 또는 다른 공정에 의해) 증착된다.
본 발명을 따르면, (도 1b에 도시된 아르곤 스퍼터 에치와 같은) 스퍼터 에치가 금속 전도선(14) 상의 라이너층(24)을 제거하기 위해 사용된다. 아르곤은 설명의 목적이지 한정의 의도로 도시한 것은 아니며, Ar, He, Ne, Xe, N2, H2, NH3, N2H2 또는 이들의 혼합물과 같은 임의의 순수 가스가 스퍼터 에치 공정을 위해 이용될 수 있다. 원한다면, 금속 전도선(14)은 도 1c에 도시된 금속 전도선(14)을 에치 백(etch back)하기 위해 스퍼터 에치될 수도 있다. 금속 전도선을 에치 백하는 것은 선택사항이다. 라이너층(24)이 아르곤 스퍼터 에칭되면, 라이너층(24)의 일부가 회로 패턴(20)의 측벽, 더 구체적으로는 도 1c에 도시된 대로 비아(20b)에 재증착(22)되는 사실을 본 발명자는 발견하였다. 그러한 재증착은 회로 패턴(20)의 바닥 근처, 구체적으로 비아(20b)에 (특히 Cu가 비아/트렌치 금속일 때, 과도 Cu 확산 배리어 재료로서 유용한) 일부 과도 재료가 제공되어, 후에 발생할 수 있는 전자 이동 및 TDDB 문제를 완화한다.
증착 공정의 정상적인 결과로서, ILD(18) 탑 위와 트렌치(20a) 내의 라이너층(24)의 수평 부분은 비아(20b) 바닥에서의 라이너층(24)의 수평 부분보다 대개 두껍다. 따라서, 스퍼터 에칭후, ILD(18) 탑 위와 트렌치(20a)의 라이너층(24)의 수평 부분은 어느 정도 얇아져도, 부분적으로 남아있을 수 있거나, 또는 완전히 에치될 수도 있다. 도 1c는 부분적으로 남아 있는 라이너층(24)의 그러한 수평 부분을 나타낸다.
스퍼터 에칭은 웨이퍼가 진공 챔버 내에 두 개의 전기적으로 바이어스된 전극 사이에 있고 적절한 가스가 진공 챔버에 유입되어 웨이퍼의 표면에 충격을 주는 플라즈마를 생성함으로써 이루어지는 공정이다. 이온화된 가스 입자는 웨이퍼 표면을 에칭한다. 스퍼터 에칭하는 동안 Ar 가스를 이용해, 본 발명자는 다음과 같은 아르곤 스퍼터 에칭의 바람직한 동작 조건을 발견하였다(그 동작조건은 20 sccm 아르곤 가스 유량, 20 ℃ 온도, 400KHz 및 750 W의 상부 전극 바이어스, 13.56 MHz 및 400W의 테이블 바이어스 및 약 0.6 mTorr의 공정 압력이다). 이러한 동작 조건은 근사치이며, 당업자라면 이러한 조건이 스퍼터 에치 챔버의 제조자에 따라 변경될 것이라는 것을 인식할 수 있을 것이다.
도 1d에서, 웨이퍼가 스퍼터 에치 챔버로부터 제거된 후, 증착 챔버에 다시 배치되어 추가층(또는 층들)(26)이 회로 개구(20)에 증착될 수 있다. 바람직하게, TaN, Ta, Ti, Ti(Si)N, W 또는 Cu의 추가층(26)은 통상적으로 (예를 들어, 화학적 기상 증착(CVD), 플라즈마 기상 증착(PVD) 또는 다른 공정으로) 증착된다. 구리가 금속 전도선(14)의 재료라면, 구리 시드층(도시되지 않음)은 추가층(26)의 탑 위에 증착될 수 있다. 바람직한 실시예에서, 라이너층(24)은 TaN, 추가층(26)은 Ta이고 다음에 구리 시드층이 따른다.
추가층(26)의 증착은 반도체 웨이퍼(10)가 대기 또는 대기의 부분압에 노출되는 선택사항인 에어브레이크(airbreak) 뒤에 올 수 있다. 게다가, 에어브레이크는 스퍼터 에칭 전 또는 후에 올 수 있다. 이는 웨이퍼가 대기에 노출되지 않고 진공 상태로 증착 설비 사이를 이동할 수 있는 통상의 클러스터된 공정과 반대이다. 그러한 에어브레이크는 라이너층(24) 및 추가층(26) 사이의 접착력을 증대시키는데 바람직할 수 있다.
충진 금속(fill metallurgy)(28)은 통상으로 증착된 후 화학적-기계적 연마(CMP) 등과 같은 평탄화 공정으로 도1d에 도시된 구조에 이른다. 충진 금속(28)이 구리이면, 웨이퍼는 증착 챔버에서 제거되고, 통상적으로 구리 충진 금속(28)은 플레이팅(plate) 된다. 충진 금속(28)이 W이나 Al이면, W 또는 Al은 동일한 챔버에서 증착될 수 있거나, 더 통상적인 방식을 따르면서 W이나 Al 충진 금속(28)을 다루도록 특별히 설정된 챔버로 이동된다.
도 2a 내지 도 2d에서 본 발명에 따른 공정의 제2 실시예가 기술된다. 도 2a는 전술한 도 1a와 캐핑층(capping layer)(16)이 ILD(12) 및 ILD(18) 사이에 있는 것을 제외하고는 다양한 층에 대해 이용될 수 있는 재료를 포함하여 동일하다. 캐핑층(16)은 반도체 웨이퍼(10)의 다음 레벨의 공정 중에 산화, 수분 및 오염으로부터 금속 전도선(14)을 보호한다. 또한, 캐핑층(16)은 전도선(14)의 ILD(18)로의 원하지 않는 확산을 방지하는데 도움이 된다. 캐핑층(16)은 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 수소처리된 실리콘 카바이드, 실리콘 다이옥사이드, 유기 실리케이트 유리 및 다른 low-k 재료와 같은 임의의 적절한 캐핑 재료로 이루어질 수 있다.
도 2b에 도시된 캐핑층(16)은 전도선(14) 뿐만 아니라 ILD(12)를 피복한다. 그러나 캐핑층(16)은 금속선(14)만 피복하고 ILD(12)는 피복하지 않는 선택적 금속 캡(예를 들어, CoWP, Ta 또는 W)으로도 구성될 수 있다.
도 2b에서는 바람직하게는 도 1b에 대해 설명한 대로 통상의 리소그래피 및 에치 기술을 이용하여 회로 패턴(20)이 ILD(18) 및 캐핑층(16) 위 및 이를 통과하여 패턴닝 되어 트렌치(20a) 및 비아(20b)를 형성한다. 회로 패턴(20)은 현재 노출된 금속 전도선(14)을 갖는다.
도 2c에서, TaN, Ta, Ti, Ti(Si)N 또는 W의 라이너층(24)은 통상적으로 증착된다. 반도체 웨이퍼(10')는 이전에 논의된 가스들 중의 하나(또는 이들의 혼합)를 다시 이용하여 스퍼터 에칭된다. 아르곤은 설명의 목적이 한정의 의도로 도시한 것은 아니다. 동작 파라미터는 이전에 논의한 것과 유사하다. 본 발명의 실시예에서, 라이너층(24)은 스퍼터 에치되어 도 2c에 도시된 구조가 된다. 다시, 원하면, 스퍼터 에칭은 금속 전도선(14)를 에치백하기 위해 라이너층(24)을 지나서 계속될 수 있다. 라이너층(24)는 비아(20b)의 측벽상으로 재증착(22)된다.
다시, 증착 공정의 정상적인 결과로서 ILD(18) 탑 위 및 트렌치(20a)의 라이너층(24)의 수평 부분은 비아(20b) 바닥에서의 라이너층(24)의 수평 부분보다 대개 두껍다. 따라서, 스퍼터 에칭 후, ILD(18) 탑 위와 트렌치(20a)의 라이너층(24)의 수평 부분은 어느 정도 얇아져도, 부분적으로 남아 있을 수 있거나 또는 완전히 에치될 수도 있다. 도 2c는 부분적으로 남아 있는 라이너층(24)의 그러한 수평 부분을 나타낸다.
그래서, 도 2d에 도시되어 있듯이, TaN, Ta, Ti, Ti(Si)N, W 또는 Cu의 추가층(26)이 통상적으로 증착된다. 웨이퍼가 증착 챔버로부터 제거된 후 충진 금속(28)(도금된 구리가 선호되나 W 또는 Al도 수용가능함)이 증착된다. 구리가 충진 금속(28)로 이용되면, 주로 이전에 구리 시드층이 증착될 것이다. 반도체 웨이퍼(10')는 화학적-기계적 연마나 유사 공정으로 평탄화되어 도 2d에 도시된 구조에 이른다.
다시, 추가층(26)의 증착은 반도체 웨이퍼(10)이 대기 또는 대기의 부분압에 노출되는 선택사항인 에어브레이크(airbreak) 뒤에 올 수 있다. 다시, 이것은 스퍼터 에칭 단계 전 또는 후에 올 수 있다.
본 개시에 관한 당업자에게는 본 발명의 사상을 벗어나지 않고 본 명세서에 상세히 기술된 실시예들 외의 본 발명의 다른 변형이 이루어질 수 있음이 명백하다. 따라서, 그러한 변형들이 첨부된 청구항들로만 정의되는 본 발명의 범주임이 인식된다.

Claims (20)

  1. 반도체 웨이퍼에 대한 인터커넥트 구조 상에 금속층을 증착하는 방법에 있어서,
    유전체층으로 피복된 금속 도전체를 포함하는 인터커넥트 구조를 제공하는 단계;
    상기 금속 도전체가 노출되는 개구를 형성하기 위해 상기 유전체층을 패터닝하는 단계;
    상기 개구의 벽 및 바닥 상에 라이너층(liner layer)을 증착하는 단계;
    상기 금속 도전체를 노출시키기 위해 상기 라이너층을 스퍼터 에칭하고, 상기 개구의 측벽 상에 상기 라이너층을 최소한 부분적으로 재증착하는 단계; 및
    상기 개구의 벽 상에 최소한 하나의 추가층을 증착하고, 상기 재증착된 라이너층을 피복하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 라이너층은 TaN, Ta, Ti, Ti(Si)N 및 W을 포함하는 그룹으로부터 선택되고, 상기 추가층은 TaN, Ta, Ti, Ti(Si)N, W 및 Cu을 포함하는 그룹으로부터 선택되는 방법.
  3. 제1항에 있어서,
    상기 개구를 구리로 충진하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 개구는 비아(via) 또는 트렌치(trench)인 방법.
  5. 제1항에 있어서,
    상기 금속 도전체는 구리, 텅스텐 및 알루미늄을 포함하는 그룹으로부터 선택되는 방법.
  6. 제1항에 있어서,
    상기 스퍼터 에칭용 가스는 Ar, He, Ne, Xe, N2, H2, NH3, N2H2 또는 이들의 혼합물을 포함하는 그룹으로부터 선택되는 방법.
  7. 제1항에 있어서,
    상기 스퍼터 에칭하는 단계에서 상기 스퍼터 에칭은 상기 금속 도전체 탑(top) 표면 상에서 멈추는 방법.
  8. 제1항에 있어서,
    상기 스퍼터 에칭하는 단계에서 상기 스퍼터 에칭은 최소한 부분적으로 상기 금속 도전체를 스퍼터 에칭한 후에 멈추는 방법.
  9. 제1항에 있어서,
    상기 라이너층을 증착하는 단계 및 최소한 하나의 추가층을 증착하는 단계 사이에서 상기 웨이퍼가 에어브레이크(airbreak)에 노출되는 방법.
  10. 반도체 웨이퍼에 대한 인터커넥트 구조 상에 금속층 증착하는 방법에 있어서,
    캐핑층(capping layer) 및 유전체층으로 피복된 금속 도전체를 포함하는 인터커넥트 구조를 제공하는 단계;
    상기 금속 도전체가 노출되는 개구를 형성하기 위해 상기 유전체층 및 캐핑층을 패터닝하는 단계;
    상기 개구의 벽 및 바닥 상에 라이너층을 증착하는 단계;
    상기 금속 도전체를 노출시키기 위해 상기 라이너층을 스퍼터 에칭하고, 상기 개구의 측벽에 상기 라이너층을 최소한 부분적으로 재증착하는 단계; 및
    상기 개구의 벽에 최소한 하나의 추가층을 증착하고, 상기 재증착된 라이너층을 피복하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 캐핑층은 실리콘 나이트라이드(silicon nitride), 실리콘 카바이드(silicon carbide), 실리콘 옥시카바이드(silicon oxycarbide), 수소처리된 실리콘 카바이드(hydrogenated silicon carbide), 실리콘 다이옥사이드(silicon dioxide), 유기 실리케이트 유리(organosilicate glass) 및 다른 low-k 재료를 포함하는 그룹으로부터 선택되는 방법.
  12. 제10항에 있어서,
    상기 캐핑층은 상기 유전체층보다 두께가 더 얇은 방법.
  13. 제10항에 있어서,
    상기 라이너층은 TaN, Ta, Ti, Ti(Si)N 및 W을 포함하는 그룹으로부터 선택되고, 상기 추가층은 TaN, Ta, Ti, Ti(Si)N, W 및 Cu을 포함하는 그룹으로부터 선택되는 방법.
  14. 제10항에 있어서,
    상기 개구를 구리로 충진하는 단계를 더 포함하는 방법.
  15. 제10항에 있어서,
    상기 개구는 비아 또는 트렌치인 방법.
  16. 제10항에 있어서,
    상기 금속 도전체는 구리, 텅스텐 및 알루미늄을 포함하는 그룹으로부터 선택되는 방법.
  17. 제10항에 있어서,
    스퍼터 에칭용 가스는 Ar, He, Ne, Xe, N2, H2, NH3, N2H2 또는 이들의 혼합물을 포함하는 그룹으로부터 선택되는 방법.
  18. 제10항에 있어서,
    상기 스퍼터 에칭하는 단계에서 상기 스퍼터 에칭은 상기 금속 도전체 탑 표면 상에서 멈추는 방법.
  19. 제10항에 있어서,
    상기 스퍼터 에칭하는 단계에서 상기 스퍼터 에칭은 최소한 부분적으로 상기 금속 도전체를 스퍼터 에칭한 후에 멈추는 방법.
  20. 제10항에 있어서,
    상기 라이너층을 증착하는 단계 및 최소 하나의 추가층을 증착하는 단계 사이에 상기 웨이퍼가 에어브레이크(airbreak)에 노출되는 방법.
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