KR20030082420A - 고주파 디바이스 및 통신 장치 - Google Patents

Abstract

압전기판상에 인터디지털 트랜스듀서 전극(IDT 전극), 반사기 등이 형성된다. 제 1 입출력단자에는 불평형형 입출력단자가 접속된다. 평형형 입출력단자의 한쪽의 제 1 단자와 평형형 입출력단자의 다른쪽의 제 2 단자의 사이에는 제 1 인덕터가 접속된다. 또한, 평형형 입출력단자의 제 1 단자와 제 2 입출력단자의 사이에 제 2 인덕터가 접속되고, 평형형 입출력단자의 다른쪽의 제 2 단자는 제 3 입출력단자에 접속된다.

Description

고주파 디바이스 및 통신 장치{HIGH-FREQUENCY DEVICE AND COMMUNICATION APPARATUS}

본 발명은 예컨대, 휴대전화 등에 이용되는 탄성표면파 필터 및 복합전자부품에 관한 것이다.

최근, 이동통신의 발전에 따라, 통신 디바이스에 사용되는 부품의 고성능화, 소형화가 기대되고 있다. 또한, 잡음방지 특성의 개선을 목적으로 하여 IC 등의 반도체 부품의 평형화가 진전되고 있으며, RF 단에 사용되는 필터에서도 평형화가 요구되고 있다. 종래 이동통신기기 등의 RF 단의 필터로서는 탄성표면파 필터가 광범위하게 사용되고 있다. 종모드형(longitudinal-mode)의 탄성표면파 필터는 인터디지털 트랜스듀서(Interdigital transducer: IDT) 전극의 구조에 의하여 평형/불평형 변환이 용이하게 실현될 수 있어, 이러한 종모드형의 표면탄성파 필터를 이용하고 평형형 입출력단자를 갖는 RF 단의 필터는 낮은 손실, 높은 감쇄, 양호한 평형특성이 기대되고 있다.

이하, 종래의 평형형 입출력단자를 갖는 종모드형의 탄성표면파 필터에 대하여 설명한다.

도 9의 (a)에 종래의 평형형 입출력단자를 갖는 종모드형의 탄성표면파 필터의 구성(일본공개공보 평6-204871호를 참조)을 나타낸다. 도 9의 (a)에서, 탄성표면파 필터(901)는 압전기판(911)상에 형성된 제 1, 제 2, 제 3 인터디지털 트랜스듀서 전극(이하, IDT 전극이라 함)(902, 903, 904)과, 제 1, 제 2 반사기 전극(905, 906)으로 구성된다. 제 1 IDT 전극(902)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(902a)은 불평형형 입출력단자(909)에 접속되고, 제 1 IDT 전극(902)의 다른쪽 그룹의 전극 손가락모양부분(902b)은 접지되어 있다. 또, 제 2 IDT 전극(903)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(903a)은 평형형 입출력단자의 한쪽의 제 1 단자(907)에 접속되고, 다른쪽 그룹의 전극 손가락모양부분(903b)은 접지되어 있다. 또, 제 3의 IDT 전극(904)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(904a)은 평형형 입출력단자의 다른쪽의 제 2 단자(908)에 접속되고, 다른쪽 그룹의 전극 손가락모양부분(904b)은 접지되어 있다.

이상의 구성에 의하여, 불평형형 및 평형형 입출력단자를 갖는 탄성표면파 필터를 얻을 수 있다. 실제로, 불평형형 입출력단자(909) 및 평형형 입출력단자(907, 908)는 압전기판상에 형성되며, IDT 전극(902, 903)도 압전기판상에 형성된다. 그러나, 이러한 예에서의 입출력단자는 압전기판(911)으로부터 분리된 것처럼 하여 개략적으로 도시하고 있다.

도 9의 (b)에서, 탄성표면파 필터(901)는 평형형 입출력단자, 즉 제 1, 제 2 단자(907, 908)의 사이에 임피던스 정합을 위한 제 1 인덕터(910)가 접속되어 있다. 이러한 구성에 의하여, 평형형 입출력단자로서 제공된 제 1, 제 2 단자(907, 908) 사이의 임피던스 정합이 달성된다.

이와 같은 필터에 대하여는, 양호한 평형 특성을 얻기 위하여, 표면탄성파 필터를 구성하는 IDT 전극(902, 903, 904)과 제 1 및 제 2 반사기 전극(905, 906)이 불평형형 입출력단자(909)에 접속된 전극 손가락모양부분(902a)에 대하여 대칭인 상태에 가깝도록 설계 및 레이아웃한다. 일본공개공보 평6-204871호의 개시내용 전체를 본 명세서에서 인용하는 것으로 한다.

도 10의 (a), (b) 및 (c)는 도 9에 도시된 종래의 표면탄성파 필터의 특성을 나타내는 도면이다. 188MHz 대역에서 동작하는 필터를 예로 들었다. 도 10의 (a)는 통과 특성을, 도 10의 (b)는 통과대역(1805MHz 에서 1880MHz 까지)에서의 진폭 평형 특성을, 도 10의 (c)는 상기 통과대역에서의 위상 평형 특성을 나타낸다. 여기에서, 진폭 평형 특성은 평형형 입출력단자의 제 1 단자(907)와 불평형평 입출력단자(909)와의 신호진폭과, 평형형 입출력단자의 제 2 단자(908)와 불평형형 입출력단자(909)와의 신호진폭과의 진폭차를 나타내는 것이다. 이 진폭차의 값이 0이면 진폭 평형 특성의 열화가 없는 것이다.

위상 평형 특성은 평형형 입출력단자의 제 1 단자(907)와 불평형 입출력단자(909)와의 신호의 위상과, 평형형 입출력단자의 제 2 단자(908)와 불평형형 입출력단자(909)와의 신호의 위상과의 위상차가 180°로부터 편이된 것을 나타낸다. 이 위상차의 값이 0이면 위상 평형 특성에서의 열화가 없는 것이다.

도 10의 (b)와 (c)에 도시된 평형 특성은 제 2 단자(908)로부터 제 1단자(907)를 본 경우의 특성들이다. 역으로 본 경우는 상기 도 10의 (b) 또는 (c)의 그래프에서의 표시를 중앙 수평라인에 대하여 상하 반전한 것이 된다.

그러나, 상술한 표면탄성파 필터는 대칭 구조인 것에 관계없이 통과대역에서의 진폭 평형 특성은 -0.3dB ∼ +1.4dB, 위상 평형 특성은 -14°∼ -1°, 중요한 전기적 특성의 하나인 평형 특성의 열화가 크다고 하는 과제가 있다.

이것은 평형 특성의 열화가 구조적인 것에만 기인하는 것이 아니라 기생성분(parasitic components)에 의한 입출력 IDT 전극간의 결합(coupling)에도 기인하는 것이다.

예를 들어, 도 9에 도시된 탄성표면파 필터(901)에서, 불평형형 입출력단자(909)로부터 본 평형형 입출력단자의 제 1 단자(907)까지의 범위에 있는 전극 손가락모양부분의 개수가, 불평형형 입출력단자(909)로부터 본 평형형 입출력단자의 제 2 단자(908)까지의 범위에 있는 전극 손가락모양부분의 개수와 서로 상이하다. 따라서, 대응하는 전극 손가락모양부분들간의 기생성분의 합도 달라지게 된다. 이에 의하여 IDT 전극들간의 결합의 불평형이 생기게 된다.

주파수 대역, 예컨대 800-900MHz 대역에서, 평형 특성의 열화는 쉽게 발생하지 않는다. 그러나, 고주파에서 이용하기 위한 시스템의 경우, 고주파, 예컨대 1800MHz에서의 신호의 송수신은 상기 언급한 바와 같이 수행된다. 동작 주파수가 커짐에 따라, 평형 특성에서의 열화의 영향도 커지기 때문에, 이러한 문제를 고려한 설계가 필요하게 된다.

그러나, 불평형형 입출력단자(909)로부터 본 평형형 입출력단자의 제 1 단자(907)까지의 범위에 있는 전극 손가락모양부분의 개수를, 불평형형 입출력단자(909)로부터 본 평형형 입출력단자의 제 2 단자(908)까지의 범위에 있는 전극 손가락모양부분의 개수와 동일하도록 필터를 설계하는 경우에도, IDT 전극(903, 904)은 서로 이상적인 대칭 형태로 구성될 수 없기 때문에, IDT 전극간의 결합은 평형하지 않게 된다.

또한, 평형 특성의 열화는 표면탄성파 필터뿐만 아니라 대칭적 레이아웃의 설계를 쉽게 할 수 있도록 된 실린드리컬 필터 및 유전체 필터 등의 평형형 필터에서도 발생할 수 있고, 이러한 문제를 효과적으로 해결하기 위한 요구가 있다.

본 발명은 상기와 같은 문제를 고려한 것이고, 본 발명의 목적은 평형형 입출력단자를 가지며 고주파 대역에서 동작하는 고주파 소자를 사용하고 평형 특성이 향상된 고주파 디바이스와, 이러한 고주파 디바이스를 이용하는 통신 장치를 제공하는 것이다.

도 1의 (a)는 본 발명의 제 1 실시예로서의 표면탄성파 필터의 구성을 나타내는 도면.

도 1의 (b)는 본 발명의 제 1 실시예로서의 평형형 필터 디바이스의 구성을 나타내는 도면.

도 2의 (a), (b), (c)는 본 발명의 제 1 실시예의 평형형 필터 디바이스의 특성도로서, (a)는 통과 특성을 나타내고, (b)는 진폭 평형 특성을 나타내며, (c) 위상 평형 특성을 나타내는 도면.

도 3은 제 1 실시예로서 탄성표면파 필터의 제 1 구성예를 나타내는 도면.

도 4는 제 1 실시예로서 탄성표면파 필터의 제 2 구성예를 나타내는 도면.

도 5는 본 발명의 제 2 실시예로서의 평형형 필터 디바이스의 구성을 나타내는 도면.

도 6은 본 발명의 제 3 실시예로서의 평형형 필터 디바이스의 구성을 나타내는 도면.

도 7은 본 발명의 제 4 실시예로서의 평형형 필터 디바이스의 구성을 나타내는 단면도.

도 8은 본 발명의 제 4 실시예로서의 평형형 필터 디바이스의 구성을 나타내는 분해 사시도.

도 9의 (a), (b)는 종래의 탄성표면파 필터의 전극 구성을 나타내는 도면.

도 10의 (a), (b) 및 (c)는 종래의 탄성표면파 필터의 특성도로서, (a)는 통과 특성을 나타내고, (b)는 진폭 평형 특성을 나타내면, (c)는 위상 평형 특성을 나타내는 도면.

도 11은 본 발명의 제 5 실시예로서의 복합전자부품을 나타내는 블록도.

도 12는 본 발명의 제 5 실시예로서의 복합전자부품을 나타내는 분해 사시도.

도 13의 (a)는 본 발명의 제 5 실시예로서의 복합전자부품(표면)을 나타내는 도면이고, (b)는 제 5 실시예로서의 복합전자부품(이면)을 나타내는 도면.

도 14는 본 발명의 제 5 실시예로서의 복합전자부품의 회로도.

도 15는 본 발명의 제 1 내지 제 4 실시예의 평형형 필터 디바이스의 다른 구성예를 나타내는 도면.

도 16은 본 발명의 고주파 소자의 다른 예를 나타내는 도면.

도 17은 본 발명의 고주파 소자를 사용하는 통신 장치를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

101 : 탄성표면파 필터 102, 130, 104 : IDT 전극

105, 106 : 반사기 전극107, 108 : 표면탄성파 공진기

109 : 불평형형 입출력단자110, 111 : 평형형 입출력단자

112 : 제 1 인덕터113 : 제 1 입출력단자

114 : 제 2 입출력단자115 : 제 3 입출력단자

116 : 제 2 인덕터

본원의 제 1 발명은, 적어도 한쌍의 평형형 단자를 갖는 고주파 소자와;

상기 고주파 소자의 단자에 접속되는 외부 입출력 단자를 구비하며, 상기 평형형 단자쌍과 이 평형형 단자쌍에 접속된 상기 외부 입출력 단자의 사이의 임피던스 값이 상이한 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 2 발명은, 제 1 발명에 있어서 상기 임피던스 값의 차가 상기 평형형 단자쌍의 다른쪽에 비하여 위상이 앞선 상기 평형형 단자쌍의 한쪽의 임피던스 값이 상기 평형형 단자쌍의 다른쪽의 임피던스 값보다 큰 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 3 발명은 제 2 발명에 있어서, 적어도 상기 평형형 단자쌍의 한쪽과 상기 평형형 단자쌍의 한쪽에 접속된 외부 입출력 단자의 사이에 제공되는 제 1 리액턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 4 발명은 제 3 발명에 있어서, 상기 평형형 단자쌍의 다른쪽과 상기 평형형 단자쌍의 다른쪽에 접속된 외부 입출력 단자의 사이에 제공되는 제 2 리액턴스 소자를 추가로 구비하며, 상기 제 2 리액턴스 소자는 상기 제 1 리액턴스 소자와 임피던스 값이 상이한 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 5 발명은 제 3 발명 또는 제 4 발명에 있어서, 상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자 중 적어도 하나의 소자는 상기 고주파 소자가 상기 고주파 디바이스에 와이어 본딩에 의하여 실장될 때 이용되는 배선의 인덕턴스 성분으로서 구현되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 6 발명은 제 4 발명에 있어서, 상기 제 1 리액턴스 소자의 임피던스값과 상기 제 2 리액턴스 소자의 임피던스값간의 차를 종단 임피던스에 대하여 규격화함으로써 얻어진 값이 0.2 보다 크지 않은 것을 특징으로 하는 고주파 디바이스이다.

본원의 7 발명은 제 3 발명 또는 제 4 발명에 있어서, 표면층 전극, 내층 전극 및 비아홀 전극을 갖는 다층체 기판을 추가로 구비하며, 상기 표면층 전극은 하나의 주요 기판상에 제공되고, 상기 내층 전극은 상기 다층체 기판에 제공되는 적어도 하나의 층상에 위치하며, 상기 비아홀 전극은 상기 표면층 전극과 내층 전극을 서로 접속시키고, 상기 외부 입출력단자는 상기 표면탄성파 전극으로 구현되며,

상기 고주파 디바이스는 상기 기판의 다른 주요 기판상에 실장되고,

상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자의 적어도 하나는 상기 내층 전극에 기초하여 인덕턴스 성분에 의하여 제공되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 8 발명은 제 2 발명에 있어서, 상기 평형형 단자쌍 중 적어도 한쪽 단자와, 이 평형형 단자쌍 중 한쪽 단자에 접속된 외부 입출력단자 사이에 일단이 접속되고 타단이 접지된 제 1 서셉턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 9 발명은 제 8 발명에 있어서, 상기 평형형 단자쌍 중 다른쪽 단자와, 이 평형형 단자쌍 중 다른쪽 단자에 접속된 외부 입출력단자 사이에 일단이 접속되고 타단이 접지되어 있으며, 상기 제 1 서셉턴스 소자와 어드미턴스값이 상이한 제 2 서셉턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 10 발명은 제 9 발명에 있어서, 상기 제 1 서셉턴스 소자의 어드미턴스값과 상기 제 2 서셉턴스 소자의 어드미턴스값간의 차를 종단 임피던스에 대하여 규격화한 값이 5와 같거나 큰 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 11 발명은 제 4 발명에 있어서, 다층체를 형성하는 복수개의 유전체층과;

상기 유전체층들 사이에 제공되는 층간 전극과;

상기 복수개의 유전체층의 일부를 연결하기 위하여 제공되며 상기 층간 전극들의 모두 또는 일부를 접속시키는 비아홀 도전체를 추가로 구비하며,

상기 층간 전극과 상기 비아홀 도전체는 복수개의 스트립 라인과 복수개의 커패시터를 형성하고,

상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자는 상기 복수개의 스트립 라인, 상기 복수개의 커패시터 및 상기 비아홀 도전체에 의하여 형성되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 12 발명은 제 4 발명에 있어서, 다층체를 형성하는 복수개의 유전체층과;

상기 유전체층들 사이에 제공되는 층간 전극과;

상기 복수개의 유전체층의 일부를 연결하기 위하여 제공되며 상기 층간 전극들의 모두 또는 일부를 접속시키는 비아홀 도전체를 추가로 구비하며,

상기 층간 전극과 상기 비아홀 도전체는 복수개의 스트립 라인과 복수개의 커패시터를 형성하고,

상기 제 1 서셉턴스 소자와 상기 제 2 서셉턴스 소자는 상기 복수개의 스트립 라인, 상기 복수개의 커패시터 및 상기 비아홀 도전체에 의하여 형성되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 13 발명은 제 1 발명에 있어서, 상기 고주파 소자는 고주파 필터를 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 14 발명은 제 13 발명에 있어서, 상기 고주파 필터는 표면탄성파 필터를 구비하며,

상기 표면탄성파 필터는, 압전기판과;

상기 압전기판상에 제공되는 적어도 하나의 인터디지털 트랜스듀서를 포함하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 15 발명은 제 14 발명에 있어서, 상기 압전기판상에 형성되며, 상기 평형형 단자쌍과 상기 인터디지털 트랜스듀서 전극 사이에 각각 제공되고, 그 모양이나 길이가 서로 상이한 제 1 및 제 2 납전극을 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 16 발명은 제 14 발명에 있어서, 상기 인터디지털 트랜스듀서는 제 1, 제 2 및 제 3의 적어도 3개의 인터디지털 트랜스듀서 전극을 구비하며;

상기 표면탄성파 필터는 적어도 한쌍의 상기 인터디지털 트랜스듀서 전극을 이용하는 평형형 표면탄성파 필터를 구비하고;

상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 불평형형 입출력 단자에 접속되고, 상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되며;

상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 1 단자에 접속되고, 상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되며;

상기 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 2 단자에 접속되고, 상기 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 17 발명은 제 14 발명에 있어서, 상기 인터디지털 트랜스듀서 전극은 제 1, 제 2 및 제 3의 적어도 3개의 인터디지털 트랜스듀서 전극을 구비하며;

상기 표면탄성파 필터는 적어도 한쌍의 상기 인터디지털 트랜스듀서 전극을 이용하는 평형형 표면탄성파 필터를 구비하고;

상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 1 단자에 접속되고, 상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 2 단자에 접속되며;

상기 제 2 및 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분들은 공용의 불평형형 입출력단자에 접속되고, 상기 제 2 및 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분들은 접지되는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 18 발명은 제 16 발명 또는 제 17 발명에 있어서, 상기 제 2 전극 손가락모양부분으로 된 한쪽 그룹의 전극 손가락모양부분과 상기 제 1 단자 사이에 접속되는 제 1 공진기와;

상기 제 3 전극 손가락모양부분으로 된 한쪽 그룹과 상기 제 2 단자 사이에 접속되는 제 2 공진기를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 19 발명은 제 18 발명에 있어서, 상기 제 1 공진기와 상기 제 2 공진기는 모양이 서로 상이한 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 20 발명은 제 1 발명에 있어서, 상기 평형형 단자쌍 중 하나의 단자와 상기 평형형 단자쌍 중 다른 단자를 서로 접속시키는 인덕터를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스이다.

본원의 제 21 발명은 송신 수단과 수신 수단 중에서 적어도 하나를 구비하는 통신 장치에 있어서, 상기 송신 수단 또는 수신 수단은 제 1 발명 내지 제 4 발명, 제 6 발명, 제 8 발명 제 17 발명 내지 제 20 발명 중 어느 한 항에 따른 고주파 디바이스를 이용하는 것을 특징으로 하는 통신 장치이다.

제 1 인덕터가 다층체의 표면층상에 부품으로서 장착될 수 있다.

또, 제 1 인덕터는 다층체의 내면층에 형성된 비아홀 도체와 복수 개의 스트립 라인으로 구성될 수 있다.

[실시예]

본 발명의 실시예를 도면을 참조하여 설명한다.

(제 1 실시예)

본 발명의 제 1 실시예에 따른 평형형 필터 디바이스를 도 1의 (a)를 참조하여 설명한다. 도 1의 (a)는 제 1 실시예에 따른 평형형 입출력단자를 갖는 표면탄성파 필터의 구성을 나타내며, 도 1의 (b)는 도 1의 (a)에 도시된 표면탄성파 필터를 갖는 평형형 필터 디바이스의 구성을 나타낸다.

도 1의 (a)에서, 제 1 실시예의 표면탄성파 필터(101)는 압전기판(117)상에 형성되는 전극 손가락모양부분의 그룹쌍으로 구성되는 제 1, 제 2, 제 3 IDT 전극(102, 103, 104)과, 제 1, 제 2 반사기 전극(105, 106)과, 제 1, 제 2 표면탄성파 공진기(107, 108)를 구비한다.

제 1 및 제 2 표면탄성파 공진기(107, 108)는 필터 특성에 감쇄 특성을 제공하고 정합을 위하여 이용된다. 제 1 및 제 2 표면탄성파 공진기(107, 108)의 형상은 동일하다.

제 1 IDT 전극(102)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(102a)은 불평형형 입출력단자(109)에 접속되고, 다른쪽 그룹의 전극 손가락모양부분(102b)은 접지되어 있다. 제 2 IDT 전극(103)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(103a)은 제 1 표면탄성파 공진기(107)에 접속되고 다른쪽 그룹의 전극 손가락모양부분(103b)은 접지되어 있다. 제 3 IDT 전극(104)의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분(104a)은 제 2 탄성표면파 공진기(108)에 접속되고 다른쪽 그룹의 전극 손가락모양부분(104b)은 접지되어 있다.

또한, 제 1 탄성표면파 공진기(107)는 평형형 입출력단자의 한쪽의 제 1 단자(110)에 접속되고, 제 2 탄성표면파 공진기(108)는 평형형 입출력단자의 다른쪽의 제 2 단자(111)에 접속된다. 불평형형 및 평형형 입출력단자를 갖는 표면탄성파 필터는 상기 기술된 것과 같이 구성된다. 이러한 필터의 구성은 도 9의 (a)에 도시된 종래의 탄성표면파 필터(901)의 구성과 동일하지만, 제 1 및 제 2 표면탄성파 공진기(107, 108)가 제공되어 있다는 점이 다르다. 실제로, 불평형형 입출력단자(109)와 평형형 입출력단자(110, 111)는 압전기판상에 형성되고 이 압전기판상에 IDT 전극(102, 103)도 형성된다. 그러나, 제 1 실시예에서의 입출력단자는 압전기판(117)으로부터 분리된 것처럼 하여 개략적으로 도시하고 있다.

도 1의 (b)에 도시된 평형형 필터 디바이스(120)에서, 표면탄성파 필터(101)의 불평형형 입출력 단자(109)는 제 1 입출력단자(113)에 접속되어 있다.

평형형 입출력단자의 한쪽의 제 1 단자(110)와 제 2 입출력단자(114)의 사이에 리액턴스 소자로서 기능하는 제 2 인덕터(116)가 접속되고, 평형형 입출력단자의 다른쪽의 제 2 단자(111)는 제 3 입출력단자(115)에 접속된다.

또한, 평형형 입출력단자의 한쪽의 제 1 단자(110)와 제 2 인덕터(116)의 사이의 접점(121)과, 제 2 단자(111)와 제 3 입출력단자(115)의 사이의 접점(122)에 임피던스 정합을 위한 제 1 인덕터(112)가 접속된다.

도 2의 (a), (b) 및 (c)는 도 1의 (b)에 도시된 평형형 필터 디바이스(120)의 특성예를 나타낸다. 도 2의 (a)는 통과 특성을 나타내며, 도 2의 (b)는 통과대역에서의 진폭 평형 특성을 나타내고, 도 2의 (c)는 통과대역에서의 위상 평형 특성을 나타낸다. 도 2의 (a), (b) 및 (c)에 도시된 바와 같이, 리액턴스 소자로서 기능하는 제 2 인덕터(116)가 평형형 입출력단자인 제 1 단자(110)에 접속되어, 통과대역에서 진폭 평형 특성이 -0.7dB ∼ +1.5dB, 위상 평형 특성이 -7.1°∼ +4.4°이 될 수 있다. 따라서, 도 10에 도시된 표면탄성파 필터의 위상 평형 특성에 비하여, 통과 특성 및 진폭 평형 특성을 거의 열화시키지 않고, 위상 평형 특성을 개선하는 것이 가능하게 된다. 도 2의 (b)의 진폭 평형 특성은 확대하여 표시하고 있다. 실제로, 진폭 평형 특성은 열화가 거의 없다.

도 2의 (b), (c)에 도시한 평형 특성은 제 3 입출력단자(115)로부터 제 2 입출력단자(114)를 본 경우의 특성을 나타내고 있다. 구체적으로는, 위상 평형 특성이 0°로부터 마이너스측으로 열화하고 있다. 즉, 평형형 입출력단자의 제 1 단자(110)에서의 위상이 앞서기 때문에, 제 2 인덕터(116)가 기준으로 한 제 3 입출력단자(115)측이 아닌 제 2 입출력단자(114)측에 접속하는 것에 의하여 위상 평형 특성이 개선되어 있다.

여기에서, 접속된 제 2 인덕터(116)의 임피던스는 실질적으로 13.5Ω이고, 종단 임피던스에 대하여 규격화한 경우의 값은 0.18이다.

제 1 실시예에서는 종래의 디바이스에서 특성이 마이너스측으로 열화하고 있는 경우를 예로 하였지만, 종래의 디바이스에서 특성이 플러스측으로 열화하고 있는 경우는, 기준으로 한 제 3 입출력단자(115)측에 인덕터를 접속함으로써 위상 평형 특성을 개선하는 것이 가능하게 된다. 즉, 제 2 인덕터(116)는 평형형 입출력단자의 제 1 단자(110) 또는 제 2 단자(111)와 제 2 입출력단자(114) 또는 제 3 입출력단자(115)의 사이에 제공되며, 평형형 입출력단자의 제 1 단자(110) 또는 제 2 단자(111)는 단일 상태에서 표면탄성파 필터(101)의 위상 평형 특성을 측정할 때 제 1 및 제 2 단자(110, 111)의 다른쪽 단자로부터 측정한 경우 위상이 앞서 있으며, 제 2 입출력단자(114) 또는 제 3 입출력단자(115)는 위상이 앞서 있는 단자가 접속된 것이다. 즉, 평형형 입출력단자의 한쪽(110 또는 111)에 비하여 위상이 앞서 있는 평형형 입출력단자의 다른쪽(110 또는 111)의 임피던스 값은 그 한쪽의 임피던스 값보다 크게 된다.

제 1 실시예는 종단 임피던스에 대하여 규격화된 제 2 인덕터(116)의 값이 0.18인 경우에 대하여 설명하였다. 그러나, 제 2 인덕터의 값이 0.2보다 크지 않은 경우에도 동일한 효과를 얻을 수 있다.

제 1 실시예의 표면탄성파 필터는 도 1의 (a)에 도시된 것과 같이 구성되지만, 도 3에 도시된 표면탄성파 필터(301)는 도 1의 (a)에 도시된 제 1 및 제 2 탄성표면파 필터(107, 108)를 이용하지 않고(도 9에 도시된 종래의 표면탄성파 필터와 동일하게 구성) 구성될 수 있다.

또한, 도 4에 도시된 표면탄성파 필터(401)는 그룹쌍으로 된 전극 손가락모양부분을 각각 갖는 제 1, 제 2, 제 3 IDT 전극(402, 403, 404)과, 제 1, 제 2 반사기 전극(405, 406)으로 구성될 수 있으며, 이러한 전극들은 압전기판(410)상에 형성되고, 제 1 IDT 전극(402)의 한쪽의 전극 손가락모양부분(402a)은 평형형 입출력단자의 한쪽의 제 1 단자(407)에 접속되고, 제 1 IDT 전극(402)의 다른쪽의 전극 손가락모양부분(402b)은 평형형 입출력단자의 다른쪽의 제 2 단자(408)에 접속되며, 제 2 및 제 3 IDT 전극(403, 404)의 한쪽의 전극 손가락모양부분(403a, 404a)은 불평형형 입출력단자(409)에 접속되고, 다른쪽의 전극 손가락모양부분(403b, 404b)은 접지되어 있다. 이 경우에도 본 발명의 동일한 효과를 얻을 수 있다.

즉, 제 1 실시예의 평형형 필터 디바이스(120)는, 사용되는 표면탄성파 필터의 위상 평형 특성이 종래의 필터 디바이스에서의 위상 평형 특성과 마찬가지로 열화하는 경우라 하더라도, 인덕터가 필터의 외측에 접속되어 평형형 입출력단자로서 기능하는 제 1 단자(110) 및 제 2 단자(111) 사이의 임피던스 값에 의하여 위상 평형 특성을 개선하게 된다. 본 발명의 표면탄성파 필터가 다른 회로와 함께 통신 장치 등에 사용되는 경우, 평형형 필터 디바이스(120)에서 구현된다. 이 경우, 표면탄성파 필터는 개선된 위상 평형 특성을 갖는 필터로서 용이하게 획득될 수 있다.

제 1 실시예에서, 제 1 인덕터(112)는 평형형 입출력단자의 한쪽의 제 1 단자(110)와 평형형 입출력단자의 다른쪽의 제 2 단자(111)의 사이에 접속된다. 그러나, 제 1 인덕터(112)를 이용하지 않고 임피던스 정합이 달성될 수 있다면, 제 1 인덕터(112)를 접속시킬 필요가 없으며 제 1 인덕터(112)를 구비하지 않은 구성이 이용될 수 있다.

(제 2 실시예)

본 발명의 제 2 실시예를 나타내는 평형형 필터 디바이스를 도 5를 참조하여 설명한다. 도 5는 제 2 실시예에 따라 평형형 입출력단자를 갖는 평형형 필터 디바이스의 구성을 나타낸다.

도 5에서, 제 2 실시예의 필터 디바이스는, 도 1의 (a)에 도시된 표면탄성파필터(101)의 구성요소에 대응하는 IDT 전극, 반사기 전극, 표면탄성파 공진기 등으로 구성된 탄성표면파 필터(500)를 구비한다. 제 1 입출력단자(501)는 탄성표면파 필터(500)의 불평형형 입출력단자(511)(도 1에 도시된 불평형 입출력단자(109)에 대응함)에 접속되고, 임피던스 정합용 제 1 인덕터(506)는 평형형 입출력단자의 한쪽의 제 1 단자(504)와 평형형 입출력단자의 다른쪽의 제 2 단자(505)의 사이에 접속된다.

또한, 리액턴스 소자로서 기능하는 제 2 인덕터(507)는 평형형 입출력단자의 한쪽의 제 1 단자(504)와 제 2 입출력단자(502)의 사이에 접속되며, 리액턴스 소자로서 기능하는 제 3 인덕터(508)는 평형형 입출력단자의 다른쪽의 제 2 단자(505)와 제 3 입출력단자(503)의 사이에 접속된다.

도 1의 (a)에 도시된 평형형 입출력단자의 한쪽의 제 1 단자(110)는 도 5에 도시된 평형형 입출력단자의 한쪽의 제 1 단자(504)에 대응하고, 도 1의 (a)에 도시된 평형형 입출력단자의 다른쪽의 제 2 단자(111)는 도 5에 도시된 평형형 입출력단자의 다른쪽의 제 2 단자(505)에 대응한다. 제 2 인덕터(507)의 값과 제 3 인덕터(508)의 값들 사이의 관계를, 이들 인덕터들의 값들간의 차가 제 1 실시예에서의 제 2 인덕터(116)의 값과 동일하도록 설정하여, 도 2의 (a) 내지 (c)에 도시된 것과 동일한 특성을 얻을 수 있게 된다. 간단히 말해서, 단일 상태에서 표면탄성파 필터(500)의 위상 평형 특성을 측정할 때 제 1 및 제 2 단자(504, 505)의 반대쪽 단자로부터 측정한 경우의 위상 진행이 된 평형형 입출력단자의 제 1 단자(504) 또는 제 2 단자(505)에 접속된 인덕터(제 2 인덕터(507) 또는 제 3 인덕터(508))의값이 더 크도록 설정한다. 즉, 평형형 입출력단자쌍의 한쪽에 비하여 위상이 앞서는 평형형 입출력단자(504 또는 505)쌍의 다른쪽의 임피던스 값이 평형형 단자쌍의 한쪽의 임피던스 값보다 더 크게 된다.

이와 반대로, 제 2 인덕터(507)와 제 3 인덕터(508)의 값이 서로 동일하다면, 도 10에 도시된 종래의 장치와 동일한 특성을 나타내며, 평형 특성이 개선되지 않는다.

다시 말해서, 도 10에 도시된 표면탄성파 필터에 비하여 통과 특성 및 진폭 평형 특성에서의 실질적인 열화 없이, 위상 평형 특성을 개선하기 위하여 상이한 리액턴스 부품이 제 1 및 제 2 단자(504, 505)에 각각 접속된다.

더 상세히 말해서, 도 10의 (c)에 도시된 위상 평형 특성이 0°에서 마이너스측으로 열화하는 것에 대하여, 위상 평형 특성을 개선하기 위하여, 제 3 입출력단자(503)측에 접속된 제 3 인덕터(508)의 임피던스보다 큰 임피던스를 갖는 제 2 인덕터(507)가 제 2 입출력단자(502)측에 접속된다. 이러한 필터 디바이스에 접속된 제 2 인덕터(507) 및 제 3 인덕터(508)의 임피던스간의 차는 13.5Ω이고, 종단 임피던스에 대하여 규격화된 값은 0.18이다.

제 2 실시예에서는 종래의 장치에서의 특성이 마이너스측으로 열화하는 경우를 예로 들었지만, 종래의 장치에서의 특성이 제 3 입출력단자(503)로부터 보아 플러스측으로 열화하고 있는 경우는, 기준으로 한 제 3 입출력단자(503)측의 제 3 인덕터(508)의 임피던스값을 제 2 입출력단자(502)측의 제 2 인덕터(507)보다 크게 함으로써 위상 평형 특성을 개선하는 것이 마찬가지로 가능하게 된다.

제 2 실시예는 종단 임피던스에 대하여 규격화된 제 3 인덕터(508)와 제 2 인덕터(507)간의 차가 0.18인 경우에 대하여 기술하고 있다. 그러나, 종단 임피던스에 대하여 규격화된 제 3 인덕터(508)와 제 2 인덕터(507)간의 차가 0.2보다 크지 않은 경우에도 동일한 효과를 얻는 것이 가능하다.

제 2 실시예에서는 탄성표면파 필터의 구성으로서 도 1의 (a)에 도시된 것과 동일하게 구성한 경우에 대하여 설명하였지만, 도 3 또는 도 4에 도시된 것과 같은 구성의 탄성표면파 필터의 구성을 이용하여도 동일한 효과를 얻을 수 있다.

제 2 실시예에서, 제 1 인덕터(506)를 평형형 입출력단자의 한쪽의 제 1 단자(504)와 평형형 입출력단자의 다른쪽의 제 2 단자(505)의 사이에 접속하고 있지만, 제 1 인덕터(506)를 이용하지 않고 임피던스 정합이 달성될 수 있다면 제 1 인덕터(506)를 접속할 필요가 없다.

(제 3 실시예)

본 발명의 제 3 실시예를 나타내는 평형형 필터 디바이스의 구성예를 도 6을 참조하여 설명한다.

도 6에서, 제 3 실시예의 평형형 필터 디바이스(620)는 압전기판(600)상에 구성된 표면탄성파 필터를 가지며, 이 표면탄성파 필터는 주로 세라믹 등으로 만들어진 패키지 기판(606)상에 와이어 본딩을 이용하여 실장된다. 이 압전기판(600)상에 불평형형 입출력단자 전극(601), 평형형 입출력단자의 한쪽의 제 1 단자 전극(602), 평형형 입출력단자의 다른쪽의 제 2 단자 전극(603), 및 접지 전극(604, 605)이 형성된다.

패키지 기판(606)상에는 제 1 내지 제 5 전극(607 내지 611)이 형성된다. 불평형형 입출력단자 전극(601)은 제 1 배선(612)에 의하여 제 1 전극(607)에 접속된다. 평형형 입출력단자의 한쪽의 제 1 단자 전극(602)은 제 2 배선(613)에 의하여 제 2 전극(608)에 접속되고, 평형형 입출력단자의 다른쪽의 제 2 단자 전극(603)은 제 3 배선(614)에 의하여 제 3 전극(609)에 접속된다. 접지 전극(604, 605)은 제 4 및 제 5 배선(615, 616)에 의하여 각각 제 4 및 제 5 전극(610, 611)에 접속된다.

평형형 입출력단자의 한쪽의 제 1 단자 전극(602)에 접속된 제 2 배선(613)과 평형형 입출력단자의 다른쪽의 제 2 단자 전극(603)에 접속된 제 3 배선(614)은 서로 길이를 다르게 하여 비대칭하게 형성되어 상이한 임피던스를 갖게 된다.

압전기판(600)은 패키지 기판(606)상에 실장할 때 그 방향이 바뀌어, 평형형 입출력단자로서 형성된 제 1 및 제 2 단자(602, 603)에 각각 접속된 배선들이 각각의 길이가 상이하게 비대칭으로 형성됨으로써, 도 5에 도시된 것과 동등한 구성을 제공하여 도 2의 (b)에 도시된 것과 같은 개선된 위상 평형 특성을 갖게 된다.

제 3 실시예에서는 리액턴스 부품이 배선을 이용하여 형성되지만, 유사한 리액턴스 부품이 압전기판상의 납전극을 이용하여 형성하면 동일한 효과를 얻을 수 있다. 이러한 경우에만, 제 2 배선(613)과 제 3 배선(614)이 이들 각각의 길이가 대칭이 되도록 형성될 수 있다. 이 경우, 제 2 배선(613)과 제 3 배선(614)을 그 길이가 서로 다르도록 할 수 있는 것은 당연하다.

도 1에 도시된 제 1 표면탄성파 공진기(107)와 제 2 표면탄성파 공진기(108)를 형성함으로써 이들 공진기의 모양을 서로 상이하게 하여 평형형 입출력단자에대한 부하의 임피던스를 변경함으로써 유사하게 개선된 위상 평형 특성을 획득하는 것도 가능하게 된다.

(제 4 실시예)

본 발명의 제 4 실시예를 나타내는 평형형 필터 디바이스를 도 7과 도 8을 참조하여 설명한다. 도 7은 제 4 실시예의 평형형 필터 디바이스의 구성을 나타내는 단면도이고, 도 8은 상기 평형형 필터 디바이스의 구성을 나타내는 분해 사시도이다.

도 7에서, 평형형 필터 디바이스(710)는 도 1, 3 또는 4에 도시된 것과 동일한 구성을 갖는 표면탄성파 필터가 복수개의 유전체층이 있는 다층체(701)상에 실장되는 플립칩을 이용하여 실장되는 방식으로 구성된다. 불평형형 입출력단자, 평형형 입출력단자 및 표면탄성파 필터의 다른 부분은 예컨대, 주로 금으로 만들어진 범프(702)를 이용하여 다층체(701)상의 전극(703)에 전기적으로 접속된다. 도 7에는 평형형 입출력단자만이 도시되어 있다.

전극(703)은 비아홀 전극(704)과 다층체(701)를 통하여 또는 다층체(701)의 내층상에 형성된 내부 전극(705)에 의하여 다층체(701)의 바닥면상에 형성된 단자 전극(706)에 전기적으로 접속된다. 이 단자 전극(706)은 메인기판(도시생략)에 전기적으로 접속된다.

도 8은 도 7에 도시된 구성예의 분해 사시도이다. 다층체(701)는 3개의 유전체층(701a∼701c)으로 형성된다. 다층체를 형성하는 유전체층의 개수는 필요에 따라 선택될 수 있다.

전극(703a∼703d)은 제 1 유전체층(701a)상에 형성된다. 내부 전극(705a)은 제 2 유전체층(701b)상에 형성된다. 내부 전극(705b, 705c)은 제 3 유전체층(701c)상에 형성된다. 메인기판(도시생략)에 접속하기 위한 단자 전극(706a∼706d)은 제 3 유전체층(701c)의 이면상에 형성된다. 전극(703a∼703d), 내부 전극(705a∼705c) 및 단자 전극(706a∼706d)을 전기적으로 접속시키기 위한 비아홀 전극(704a∼704g)이 필요에 따라 제공된다.

압전기판(700)상에 형성된 표면탄성파 필터의 불평형형 입출력단자는 범프 등에 의하여 전극(703a)에 전기적으로 접속된다. 평형형 입출력단자로서 형성된 한쌍의 입출력단자는 범프 등에 의하여 전극(703b, 703c)에 각각 전기적으로 접속되고, 접지 단자는 범프 등에 의하여 전극(703d)에 전기적으로 접속된다.

전극(703a)은 제 3 유전체층(701c)상에 형성된 내부 전극(705c)에 비아홀 전극(704a)에 의하여 접속되고, 비아홀 전극(704b)에 의하여 제 3 유전체층(701c)의 이면에 형성된 단자 전극(706a)에 전기적으로 접속된다.

전극(703c)은 비아홀 전극(704e)에 의하여 제 3 유전체층(701c)의 이면상에 형성된 단자 전극(705c)에 접속된다.

전극(703d)은 비아홀 전극(704f)에 의하여 내부 전극(705a)에 접속되고, 비아홀 전극(705g)에 의하여 제 3 유전체층(701c)의 이면상에 형성된 단자 전극(706d)에 전기적으로 접속된다.

내부 전극(705a∼705c)과 비아홀 전극(704e∼704g)은 인덕턴스 성분을 갖는다. 따라서, 내부 전극(705c)의 길이와 폭을 조절하여 원하는 값을 갖는 인덕터를형성하는 것이 가능하게 된다. 다층체(701)의 내층 부분으로 형성된 비아홀 전극(704c, 704d)과 내부 전극(705c)의 인덕턴스 성분은 평형형 입출력단자로서 형성된 입출력단자쌍 중 하나의 입출력단자에 접속되고, 비아홀 전극(704e)의 인덕턴스 성분만이 입출력단자쌍 중 다른 입출력단자에 접속된다.

즉, 도 5에 도시된 등가회로에서, 내부 전극(705c)과 비아홀 전극(704c, 704d)은 제 2 인덕터(507)에 대응하고, 비아홀 전극(704e)은 제 3 인덕터(508)에 대응한다.

따라서, 탄성표면파 필터가 소형의 다층 패키지 기판상에 장착될 때, 상이한 인덕턴스 성분이 다층체의 내층상에 형성된 내부 전극의 형태를 선택함으로써 표면탄성파 필터의 평형형 입출력단자로서 형성된 입출력단자쌍에 각각 접속될 수 있다. 결론적으로, 도 2의 (b)에 도시된 것과 같은 개선된 위상 평형 특성은 상이한 인덕터를 평형형 입출력단자에 접속시킴으로써 달성될 수 있다.

제 1 내지 제 4 실시예에 대하여는 리액턴스 성분에 대하여 설명하였지만, 서셉턴스 소자, 구체적으로는 평형형 입출력단자에서의 제 1 단자와 접지 사이의 커패시턴스와 제 2 단자와 접지 사이의 커패시턴스를 접속하는 것도 가능하다.

도 15는 서셉턴스 소자가 접속된 평형형 필터 디바이스의 구성을 나타낸다. 도 15에서, 도 5에 도시된 것과 동일하거나 대응하는 부분은 동일한 참조부호로서 나타낸다. 동일하거나 대응하는 부분에 대한 상세한 설명은 생략한다. 표면탄성파 필터(500)의 평형형 입출력단자에서의 제 1 단자(504)와 제 2 입출력단자(502)간의 접속을 위하여 서셉턴스 소자(1510)가 제공된다. 표면탄성파 필터(500)의 평형형입출력단자에서의 제 2 단자(505)와 제 3 입출력단자(503)간의 접속을 위하여 서셉턴스 소자(1520)가 제공된다.

서셉턴스 소자(1510)는 평형형 입출력단자의 제 1 단자(504)와 제 2 입출력단자(502)간의 접속점에 일단이 접속되고 타단은 접지된 제 1 커패시터(1511)로 구성된다.

서셉턴스 소자(1520)는 평형형 입출력단자의 제 2 단자(505)와 제 3 입출력단자(503)간의 접속점에 일단이 접속되고 타단은 접지된 제 2 커패시터(1521)로 구성된다.

이렇게 구성된 디바이스에서, 서셉턴스 소자(1510 또는 1520)의 어드미턴스 값은 평형형 입출력단자의 제 1 단자(504) 또는 제 2 단자(505)에 접속되고, 여기에서, 단일 상태에서의 표면탄성파 필터(500)의 위상 평형 특성이 측정될 때 단자(504, 505)의 다른쪽을 기준으로 하여 위상의 앞섬이 더 작게 설정된다. 즉, 평형형 입출력 단자쌍의 다른쪽에 비하여 위상이 앞서는 평형형 입출력 단자쌍(504 또는 505)의 한쪽의 임피던스값은 평형형 단자쌍의 다른쪽보다 크게 된다.

제 4 인덕터(1512)와 제 5 인덕터(1522)가 제거된 경우의 구성이 가능하다.

이 경우, 본 발명의 효과는 단자 임피던스에 대하여 제 1 및 제 2 단자에 접속된 서셉턴스 소자의 어드미턴스를 규격화함으로써 얻어진 값이 5 이상인 것으로 개선이 가능하다.

또한, 제 1 서셉턴스 소자(1510)와 제 2 서셉턴스 소자(1520)만이 제공될 수 있다. 이 경우, 서셉턴스 소자는 평형형 입출력단자로서 형성된 제 1 및 제 2단자(504, 505)의 한쪽에 제공될 수 있으며, 제 1 및 제 2 단자(504, 505)의 다른쪽을 기준으로 하여 위상이 앞선 것을 알 수 있다.

도 7 및 8에 도시된 것과 같이 실장이 이루어진 경우에, 다층 패키지 기판 또는 압전기판상에 배선 등으로 형성된 커패시턴스 성분을 이용하여 디바이스의 크기를 바꾸지 않고도 부하의 값을 변경시킬 수 있다.

(제 5 실시예)

본 발명의 제 5 실시예를 나타내는 복합전자부품을 도 11 내지 도 14를 참조하여 설명한다. 도 11은 제 5 실시예의 복합전자부품의 블록도이다. 도 12는 제 5 실시예의 복합전자부품의 분해 사시도(유전체층(DL1)의 아래에 도시된 부분은 유전체층(DL1)의 이면을 나타냄)이다. 도 13의 (a)는 제 5 실시예의 복합전자부품을 나타내는 도면(표면도)이다. 도 13의 (b)는 제 5 실시예의 복합전자부품을 나타내는 도면(이면도)이다. 도 14는 제 5 실시예의 복합전자부품을 나타내는 회로도이다.

제 5 실시예의 복합전자부품(1000)은 제 1 주파수대(EGSM), 제 2 주파수대(DCS) 및 제 3 주파수대(PCS)의 각각에 송신 주파수대역 및 수신 주파수대역을 통과시키는 필터 기능을 갖는 3중의 고주파 스위치이다. 이 복합전자부품(1000)은 스위칭회로(송신/수신 전환회로)(1001, 1002) 및 분파수단(분파회로)(1003)을 갖는다. 이 복합전자부품은 또한, 송신시의 고조파 왜곡을 억제하는 저역통과필터(LPF)(1004, 1005)와 수신시에 필요한 신호만을 추출하는 대역통과필터(BPF)(1006, 1007)를 구비한다.

여기에서, 송신/수신 전환회로(1001 1002)로서 PIN 다이오드를 이용하는 것이 일반적이다. 송신/수신 전환회로(1001, 1002), 분파회로(1003) 및 저역통과필터(1004, 1005)를 구성하는 인덕터와 커패시터는 다층체의 내층상에 전극 패턴으로 형성되거나, 표면층상에 칩부품으로서 실장되어 형성된다. 이 경우, 분파회로(1003), 송신/수신 전환회로(1001, 1002) 및 표면탄성파 필터로서 형성된 대역통과필터(1006, 1007)는 하나의 적층 디바이스로서 실현된다.

도 12에서, 제 5 실시예의 복합전자부품은 15개의 유전체층(DL1∼DL15)으로 구성된다. 이 유전체층의 개수는 복합전자부품의 필요한 특성에 따라 적절하게 선택된다.

유전체층으로서는, 포르스테라이트(forsterite) 또는 알루미나를 주성분으로 하는 화합물 등의 세라믹 분말에 저융점 유리프릿을 혼합한 유리 세라믹 기판이 이용될 수 있다. 또, 그 세라믹 분말에 유기 접착제 및 유기 용매를 혼합하여 얻어진 슬러리를 성형한 그린 시트에는 다층 배선간을 전기적으로 접속하기 위한 다수의 비아홀이 기계식 펀치 또는 레이저 가공에 의하여 형성된다.

소정의 그린 시트상에는, 은(또는 금이나 구리)의 분말을 유전체의 주성분으로 하는 도전성 페이스트를 이용하여 인쇄를 행하여, 배선 패턴을 형성함과 동시에, 각 그린 시트의 배선 패턴을 층간 접속하기 위한 비아홀 내에 동일하게 도전성 페이스트를 인쇄충전하는 것에 의하여, 스트립 라인과 커패시터 전극이 형성된다.

이와 같이 얻어진 15개의 그린 시트를 정확하게 위치시키고, 유전체층(DL1∼DL15)을 순서대로 적층하여 일정 조건하에서 가온 및 가압함으로써, 일체화시킨 다층체(1200)를 얻는 것이 가능하다. 이 다층체를 건조시킨 후, 산화분위기 중의 소성노에서 400∼500°에서 소성하여 그린 시트내의 유기 접착제를 연소시키게 된다. 이 경우, 유전체의 주성분으로서, (1) 금이나 은의 분말을 이용한 경우는 통상의 공기 중에서, (2) 구리의 분말을 이용한 경우에는 불활성 가스 또는 환원성 분위기 중에서 대략 850°∼950°의 온도 범위에서 소성함으로써 최종적으로 다층체(1200)를 얻을 수 있다.

도 13의 (a)에 도시된 바와 같이, 복합전자부품을 구성하는 다양한 스트립 라인과 커패시터를 내장한 다층 구조를 갖는 다층체(1200)의 상면에는, SAW 필터(SF1, SF2), 다이오드(D1∼D5) 및 커패시터나 저항 등의 칩부품(SD1∼SD8)이 다층체(1200)의 상면에 형성된 각각의 단자(T2)를 개재하여 탑재시켜 다층체(1200)의 내부회로에 전기적으로 접속되어 있다.

유전체층(DL1)의 이면에는 복합전자부품을 전자기기의 메인기판에 표면실장하기 위한 복수의 단자(T1)가 형성되어 있다. 또 이들 단자(T1, T2)는 전술한 바와 같은 도전성 페이스트를 인쇄 또는 패터닝함으로써 형성된다.

이와 같은 다층구조를 갖는 복합전자부품의 배선패턴의 적층구조에 대하여 몇개의 예를 들어 설명한다.

제 1, 제 7 및 제 14 유전체층(DL1, DL7, DL14)에는 접지 전극(G1, G2, G3)가 인쇄 등에 의해 형성되고, 비아홀 전극(Vg1)이 접지 전극(G1, G2, G3)을 전기적으로 접속하기 위하여, 제 2 내지 제 14 유전체층(DL2∼DL14)에 적절하게 배치되어 있다. 또, 제 1 유전체층(DL1)의 이면에 배치된 단자(T1) 중 접지 단자 전극(Tg1)과 접지 전극(G1)도 동일하게 비아홀 전극(Vg1)을 개재하여 전기적으로 접속되어있다.

제 14 유전체층(DL14)상의 스트립 라인 전극 패턴은 비아홀 전극(Vp11, Vp12)을 개재하여 제 13 유전체층(DL13)상의 스트립 라인 전극 패턴은 비아홀 전극(Vp12, Vp22)을 개재하여 제 12 유전체층(DL12)의 스트립 라인 패턴으로 층간 접속된다. 이와 같이, 예컨대 스트립 라인(L1) 및 스트립 라인(L2)은 각각 비아홀 전극을 개재하여 순차로 제 9 내지 제 14 유전체층(DL9∼DL14)의 6개 층에 각각 접속되어 있다.

또한, 커패시터(C1, C2)는 유전체층(DL11)상에 커패시터(C1)의 전극 패턴을 제공하고, 제 10 유전체층(DL10)상에 커패시터(C1, C2)가 공용하는 전극 패턴을 제공하며, 제 9 유전체층(DL9)상에 커패시터(C2)의 전극 패턴을 제공함으로써 직렬로 접속되어 있다.

이와 마찬가지로, 각각의 스트립 라인 전극 패턴, 커패시터 전극 패턴 및 비아홀 전극을 적절하게 배치하고, 적층체(1200)의 표면층에 실장된 다이오드 등과 적절하게 전기적으로 접속됨으로써, 도 14에 도시한 복합전자부품의 회로를 적층체(1200)로 구성한다. 즉, 도 12에 도시한 스트립 라인(L1, L2), 커패시터(C1, C2)는 도 13의 (a)에 도시한 인덕터, 커패시터에 각각 대응한다.

이와 같이 하여 스트립 라인과 커패시터가 구성된다. 제 5 실시예의 복합전자부품의 모든 입출력단자는 비아홀 전극에 의하여 제 1 유전체층(DL1)의 이면에 집결된다. 따라서, 전자기기의 메인기판에 실장될 때의 실장면적을 작게 한정하는 것이 가능하게 된다.

여기에서, 탄성표면파 필터(SF2)의 평형형 입출력단자와 적층체의 내층 전극의 접속관계에 대하여 상세하게 설명한다. 탄성표면파 필터(SF2)는 납땜실장 등을 이용하여 다층체(1200)의 표면층에 형성된 단자(T1)와 전기적으로 접속된다. 또, 평형형 입출력단자의 한쪽은 제 15 유전체층(DL15)에 형성된 비아홀 전극을 개재하여 제 14 유전체층(DL14)에 형성된 스트립 라인(Ld21)에, 평형형 입출력단자의 다른쪽은 제 15 유전체층(DL15)에 형성된 비아홀 전극을 개재하여 제 14 유전체층(DL14)에 형성된 스트립 라인(Ld22)에 각각 접속된다. 또한, 스트립 라인(Ld21)은 제 1 내지 제 14 유전체층(DL1∼DL14)에 형성된 비아홀 전극(Vd2)을 개재하여 다층체(1200)의 바닥면에 형성된 단자(T1)에 접속된다.

한편, 스트립 라인(Ld11)은 제 13 유전체층(DL13)에 형성된 스트립 라인(Ld12), 제 12 유전체층(DL12)에 형성된 스트립 라인(Ld13) 및 제 1 내지 제 14 유전체층(DL1∼DL14)에 형성된 비아홀 전극(Vd1)을 개재하여, 다층체(1200)의 바닥면에 형성된 단자(T1)에 접속된다.

여기에서, 스트립 라인(Ld11, Ld12, Ld13, Ld21)과 비아홀 전극(Vd1, Vd2)은 인덕터 성분을 갖기 때문에, 각각의 전극의 길이 및 폭을 조정함으로써, 소망하는 값을 갖는 인덕터를 구성하는 것이 가능하게 된다. 따라서, 평형형 입출력단자의 한쪽에는 다층체(1200)의 내층에 구성된 스트립 라인(Ld21)과 비아홀 전극(Vd1)의 인덕터 성분이 접속되고, 다른쪽에는 스트립 라인(Ld11, Ld12, Ld13)과 비아홀 전극(Vd1)의 인덕터 성분이 접속된다. 다층체(1200)의 표면층에는 인덕터의 칩부품(SD7)은 납땜실장 등에 의하여 표면층에 형성된 단자(T2)와 접속된다. 또한,제 15 유전체층(DL15)에 형성된 비아홀 전극을 개재하여 스트립 라인(Ld11, Ld21)에 접속된다.

즉, 탄성표면파 필터의 평형형 입출력단자의 부분에 관해서는, 도 5에 도시된 등가회로에서, 스트립 라인(Ld21)과 비아홀 전극(Vd2)은 제 2 인덕터(507)에 대응하고, 스트립 라인(Ld11∼Ld13)과 비아홀 전극(Vd1)은 제 3 인덕터(508)에 대응한다. 또, 표면층에 실장된 칩부품(SD7)은 제 1 인덕터(506)에 대응한다.

따라서, 탄성표면파 필터를 적층체에 실장함과 동시에, 적층체의 내층에 형성된 스트립 라인 및 비아홀 전극의 형상에 의하여, 상이한 인덕터 성분을 구성하는 것이 가능하게 된다. 따라서, 상이한 인덕터를 평형형 입출력단자에 접속하는 것에 의하여, 도 2의 (a)에 도시된 것과 같은 위상 평형 특성을 개선한 특성을 얻는 것이 가능하게 된다.

제 5 실시예의 복합전자부품을 예로 들면, 휴대전화기 등에 이용할 때에, 무선회로를 구성하는 메인기판상에 실장된다. 이 경우, 적층체와 탄성표면파 필터의 복합화를 실현하기 때문에, 종래와 비교하여 실장면적의 큰 감소가 가능하게 되어, 휴대전화기의 소형화, 콤팩트화가 실현될 수 있다.

제 5 실시예에서는, 상이한 스트립 라인이 평형형 입출력단자로서 형성된 입출력 단자쌍에 각각 접속되어 상이한 부하 임피던스를 설정하게 된다. 그러나, 평형형 입출력단자와 접지간의 상이한 임피던스를 갖는 커패시터를 접속함으로써 동일한 효과를 얻을 수 있다. 이 경우, 도 15에 도시된 서셉턴스 소자를 갖는 평형형 필터 디바이스가 실현된다.

제 5 실시예에서는 2개의 탄성표면파 필터를 실장한 경우를 예로서 설명하였지만, 1개의 탄성표면파 필터만을 실장한 경우, 또는 3개 이상의 탄성표면파 필터를 실장한 경우에서도 동일한 효과를 얻을 수 있다.

또한, 제 5 실시예에서는, EGSM, DCS, PCS의 3개의 시스템의 조합에서, 사용되는 경우를 예로서 설명하였지만, 다른 시스템의 조합, 예컨대 EGSM, DCS, UMTS(범용이동통신시스템: Universal Mobile Telecommunications System) 등의 조합으로도 동일하게 사용하는 것이 가능하다.

또한, 제 5 실시예에서는, 3개의 통신 시스템을 사용하는 3중 대역의 복합전자부품을 예로서 설명하였지만, 스위치회로의 구성을 바꾸는 것에 의하여 2개의 통신 시스템(예컨대, EGSM과 UMTS)을 사용하는 2중 대역의 복합전자부품 또는 4개 이상의 시스템(예컨대, EGSM, AMPS(개량형이동전화서비스: Advanced Mobile Phone Service)을 사용하는 고주파 스위치의 경우에도 동일한 효과를 얻을 수 있다.

또한, 제 5 실시예에서는 스위치회로로서 다이오드를 사용한 경우를 예로서 설명하였지만, 2개의 스위치회로 중 하나에만 GaAs 스위치를 사용하는 경우 또는 2개의 스위치회로의 각각에 GaAs 스위치를 사용하는 경우에도 동일한 효과를 얻을 수 있다.

제 5 실시예에서는, 고주파 필터와의 복합전자부품을 예로서 설명하였지만 저역통과필터 또는 대역통과필터 등 다른 고주파회로와의 복합전자부품에서도 동일한 효과를 얻을 수 있다.

평형형 필터 디바이스(120, 510, 620, 710)와 복합전자부품(1000)은 본 발명의 고주파 디바이스의 예이다.

표면탄성파 필터(101, 301, 401, 500, SF2)는 본 발명의 고주파 소자의 예이다.

평형형 입출력단자로서 형성된 입출력 단자쌍(110, 111)은 본 발명의 평형형 단자쌍의 한쪽과 다른쪽의 예이다.

제 1 인덕터(506) 및 제 2 인덕터(507)는 각각 본 발명의 제 1 리액턴스 소자의 예이고, 제 3 인덕터(508)는 본 발명의 제 2 리액턴스 소자의 예이다.

제 1 서셉턴스 소자(1510)는 본 발명의 제 1 서셉턴스 소자의 예이고, 제 2 서셉턴스 소자(1520)는 본 발명의 제 2 서셉턴스 소자의 예이다.

제 1 표면탄성파 공진기(107)는 본 발명의 제 1 공진기의 예이고, 제 2 표면탄성파 공진기(108)는 본 발명의 제 2 공진기의 예이다.

제 1 인덕터(112)는 본 발명의 인덕터의 예이다.

그러나, 본 발명의 상술한 실시예들에 한정되는 것은 아니다. 상술한 실시예들에서, 본 발명의 고주파 소자는 표면탄성파 필터이다. 그러나, 적어도 한쌍의 평형형 단자가 있다면 유전체 필터, 적층 필터 또는 벌크파 필터도 가능하다. 특히, 본 발명을 1800MHz 대역, 2GHz 이상의 주파수에서의 고주파 대역 또는 10GHz를 초과하지 않는 고주파 대역에서의 필터에 적용하는 것이 바람직하다.

도 16은 이러한 필터의 예를 나타낸다. 도 16에 도시된 필터(1600)는 불평형형 입출력단자(1601), 한쌍의 평형형 입출력단자(1602, 1603), 이들 단자 사이에 접속된 커패시터(1610∼1614), 일단이 커패시터(1610)와 커패시터(1611)의 사이에접속되고 타단이 커패시터(1613)에 접속된 λ/2의 제 1 공진기(1620), 및 일단이 커패시터(1611)와 커패시터(1612)의 사이에 접속되고 타단이 커패시터(1614)에 접속된 λ/2의 제 2 공진기(1630)를 갖는 불평형형 출력/평형형 출력의 대역통과 필터이다. 또, 이러한 필터에서, 상기 실시예들의 각각에 대하여 상술한 것과 같이 실장함으로써, 제 1 및 제 2 단자(1602, 1603)의 임피던스값이 상이하게 설정된다. 이러한 방식으로 위상 평형 특성이 쉽게 개선될 수 있다.

본 발명의 고주파 소자는 필터에 한정되지 않는다. 반도체 소자에도 적용될 수 있다. 예를 들어, 평형형 회로를 갖는 저잡음 증폭기(LNA) 등에도 제공될 수 있다.

또한, 본 발명은 상술한 고주파 디바이스를 내장한 통신기기로서 실현될 수 있다.

도 17은 휴대전화로서 통신기기를 이용한 예를 나타낸다. 휴대전화(1700)는 전파를 송수신하는 안테나(1701), 송신 시스템 및 수신 시스템에 의하여 안테나를 공유시키는 안테나 공유 디바이스(1702), 수신 시스템에 있는 RF 필터(1703), 저잡음 증폭기(1704), 주파수 변환부(1705), 수신 시스템에 있는 IF 필터(1706), 신호를 변조 및 복조하는 변조-복조부(1707), 송신 시스템에 있는 IF 필터(1708), 주파수 변환부(1709), 송신 시스템에 있는 RF 필터(1711), 전력 증폭기(1712) 및 발진기(1710)를 구비한다.

이러한 휴대전화에서, 상술한 실시예들의 각각에서의 평형형 필터 디바이스는 RF 필터(1711, 1703)의 각각으로서 이용될 수 있다. 반도체 소자로서 형성된 고주파 소자는 저잡음 증폭기(1704)용으로 사용될 수 있다.

이상의 설명으로부터 명백하게 알 수 있는 바와 같이, 본 발명은 양호한 평형 특성을 갖는 탄성표면파 필터 및 복합전자부품을 제공하는 것이 가능하다.

Claims (21)

1. 적어도 한쌍의 평형형 단자를 갖는 고주파 소자와;

   상기 고주파 소자의 단자에 접속되는 외부 입출력 단자를 구비하며,

   상기 평형형 단자쌍과 이 평형형 단자쌍에 접속된 상기 외부 입출력 단자의 사이의 임피던스값이 상이한 것을 특징으로 하는 고주파 디바이스.
2. 제 1항에 있어서,

   상기 임피던스값의 차는 상기 평형형 단자쌍의 다른쪽에 비하여 위상이 앞선 상기 평형형 단자쌍의 한쪽의 임피던스값이 상기 평형형 단자쌍의 다른쪽의 임피던스값보다 큰 것을 특징으로 하는 고주파 디바이스.
3. 제 2항에 있어서,

   적어도 상기 평형형 단자쌍의 한쪽과 상기 평형형 단자쌍의 한쪽에 접속된 외부 입출력 단자의 사이에 제공되는 제 1 리액턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
4. 제 3항에 있어서,

   상기 평형형 단자쌍의 다른쪽과 상기 평형형 단자쌍의 다른쪽에 접속된 외부 입출력 단자의 사이에 제공되는 제 2 리액턴스 소자를 추가로 구비하며, 상기 제 2리액턴스 소자는 상기 제 1 리액턴스 소자와 임피던스값이 상이한 것을 특징으로 하는 고주파 디바이스.
5. 제 3항 또는 제 4항에 있어서,

   상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자 중 적어도 하나의 소자는 상기 고주파 소자가 상기 고주파 디바이스에 와이어 본딩에 의하여 실장될 때 이용되는 배선의 인덕턴스 성분으로서 구현되는 것을 특징으로 하는 고주파 디바이스.
6. 제 4항에 있어서,

   상기 제 1 리액턴스 소자의 임피던스값과 상기 제 2 리액턴스 소자의 임피던스값간의 차를 종단 임피던스에 대하여 규격화함으로써 얻어진 값이 0.2 보다 크지 않은 것을 특징으로 하는 고주파 디바이스.
7. 제 3항 또는 제 4항에 있어서,

   표면층 전극, 내층 전극 및 비아홀 전극을 갖는 다층체 기판을 추가로 구비하며, 상기 표면층 전극은 하나의 주요 표면상에 제공되고, 상기 내층 전극은 상기 다층체 기판에 제공되는 적어도 하나의 층상에 위치하며, 상기 비아홀 전극은 상기 표면층 전극과 내층 전극을 서로 접속시키고, 상기 외부 입출력단자는 상기 표면탄성파 전극으로 구현되며,

   상기 고주파 디바이스는 상기 기판의 다른 주요 표면상에 실장되고,

   상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자의 적어도 하나는 상기 내층 전극에 기초하여 인덕턴스 성분에 의하여 제공되는 것을 특징으로 하는 고주파 디바이스.
8. 제 2항에 있어서,

   상기 평형형 단자쌍 중 적어도 한쪽 단자와 이 평형형 단자쌍 중 한쪽 단자에 접속된 외부 입출력단자 사이에 일단이 접속되고 타단이 접지된 제 1 서셉턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
9. 제 8항에 있어서,

   상기 평형형 단자쌍 중 다른쪽 단자와 이 평형형 단자쌍 중 다른쪽 단자에 접속된 외부 입출력단자 사이에 일단이 접속되고 타단이 접지되어 있으며, 상기 제 1 서셉턴스 소자와 어드미턴스값이 상이한 제 2 서셉턴스 소자를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
10. 제 9항에 있어서,

    상기 제 1 서셉턴스 소자의 어드미턴스값과 상기 제 2 서셉턴스 소자의 어드미턴스값간의 차를 종단 임피던스에 대하여 규격화한 값이 5와 같거나 큰 것을 특징으로 하는 고주파 디바이스.
11. 제 4항에 있어서,

    다층체를 형성하는 복수개의 유전체층과;

    상기 유전체층들 사이에 제공되는 층간 전극과;

    상기 복수개의 유전체층의 일부를 연결하기 위하여 제공되며 상기 층간 전극들의 모두 또는 일부를 접속시키는 비아홀 도전체를 추가로 구비하며,

    상기 층간 전극과 상기 비아홀 도전체는 복수개의 스트립 라인과 복수개의 커패시터를 형성하고,

    상기 제 1 리액턴스 소자와 상기 제 2 리액턴스 소자는 상기 복수개의 스트립 라인, 상기 복수개의 커패시터 및 상기 비아홀 도전체에 의하여 형성되는 것을 특징으로 하는 고주파 디바이스.
12. 제 4항에 있어서,

    다층체를 형성하는 복수개의 유전체층과;

    상기 유전체층들 사이에 제공되는 층간 전극과;

    상기 복수개의 유전체층의 일부를 연결하기 위하여 제공되며 상기 층간 전극들의 모두 또는 일부를 접속시키는 비아홀 도전체를 추가로 구비하며,

    상기 층간 전극과 상기 비아홀 도전체는 복수개의 스트립 라인과 복수개의 커패시터를 형성하고,

    상기 제 1 서셉턴스 소자와 상기 제 2 서셉턴스 소자는 상기 복수개의 스트립 라인, 상기 복수개의 커패시터 및 상기 비아홀 도전체에 의하여 형성되는 것을 특징으로 하는 고주파 디바이스.
13. 제 1항에 있어서,

    상기 고주파 소자는 고주파 필터를 구비하는 것을 특징으로 하는 고주파 디바이스.
14. 제 13항에 있어서,

    상기 고주파 필터는 표면탄성파 필터를 구비하며,

    상기 표면탄성파 필터는, 압전기판과;

    상기 압전기판상에 제공되는 적어도 하나의 인터디지털 트랜스듀서를 포함하는 것을 특징으로 하는 고주파 디바이스.
15. 제 14항에 있어서,

    상기 압전기판상에 형성되며, 상기 평형형 단자쌍과 상기 인터디지털 트랜스듀서 전극 사이에 각각 제공되고, 그 모양이나 길이가 서로 상이한 제 1 및 제 2 납전극을 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
16. 제 14항에 있어서,

    상기 인터디지털 트랜스듀서는 제 1, 제 2 및 제 3의 적어도 3개의 인터디지털 트랜스듀서 전극을 구비하며;

    상기 표면탄성파 필터는 적어도 한쌍의 상기 인터디지털 트랜스듀서 전극을 이용하는 평형형 표면탄성파 필터를 구비하고;

    상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 불평형형 입출력 단자에 접속되고, 상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되며;

    상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 1 단자에 접속되고, 상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되며;

    상기 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 2 단자에 접속되고, 상기 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 접지되는 것을 특징으로 하는 고주파 디바이스.
17. 제 14항에 있어서,

    상기 인터디지털 트랜스듀서 전극은 제 1, 제 2 및 제 3의 적어도 3개의 인터디지털 트랜스듀서 전극을 구비하며;

    상기 표면탄성파 필터는 적어도 한쌍의 상기 인터디지털 트랜스듀서 전극을 이용하는 평형형 표면탄성파 필터를 구비하고;

    상기 제 1 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 한쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 1 단자에 접속되고, 상기 제 2 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 2개의 그룹 중 다른쪽 그룹의 전극 손가락모양부분은 상기 평형형 단자쌍 중 하나의 단자인 제 2 단자에 접속되며;

    상기 제 2 및 제 3 인터디지털 트랜스듀서 전극의 전극 손가락모양부분으로 된 한쪽 그룹의 전극 손가락모양부분들은 공용의 불평형형 입출력단자에 접속되고, 상기 제 2 및 제 3 인터디지털 트랜스듀서 전극의 손가락모양부분으로 된 다른쪽 그룹의 전극 손가락모양부분들은 접지되는 것을 특징으로 하는 고주파 디바이스.
18. 제 16항 또는 제 17항에 있어서,

    상기 제 2 전극 손가락모양부분으로 된 한쪽 그룹의 전극 손가락모양부분과 상기 제 1 단자 사이에 접속되는 제 1 공진기와;

    상기 제 3 전극 손가락모양부분으로 된 한쪽 그룹의 전극 손가락모양부분과과 상기 제 2 단자 사이에 접속되는 제 2 공진기를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
19. 제 18항에 있어서,

    상기 제 1 공진기와 상기 제 2 공진기는 모양이 서로 상이한 것을 특징으로 하는 고주파 디바이스.
20. 제 1항에 있어서,

    상기 평형형 단자쌍 중 하나의 단자와 상기 평형형 단자쌍 중 다른 단자를 서로 접속시키는 인덕터를 추가로 구비하는 것을 특징으로 하는 고주파 디바이스.
21. 송신 수단과 수신 수단 중에서 적어도 하나를 구비하는 통신 장치에 있어서,

    상기 송신 수단 또는 수신 수단은 제 1항 내지 제 4항, 제 6항, 제 8항 제 17항 내지 제 20항 중 어느 한 항에 따른 고주파 디바이스를 이용하는 것을 특징으로 하는 통신 장치.