Nothing Special   »   [go: up one dir, main page]

KR20030059593A - 박막 트랜지스터 및 액정 표시 장치 - Google Patents

박막 트랜지스터 및 액정 표시 장치 Download PDF

Info

Publication number
KR20030059593A
KR20030059593A KR1020020000179A KR20020000179A KR20030059593A KR 20030059593 A KR20030059593 A KR 20030059593A KR 1020020000179 A KR1020020000179 A KR 1020020000179A KR 20020000179 A KR20020000179 A KR 20020000179A KR 20030059593 A KR20030059593 A KR 20030059593A
Authority
KR
South Korea
Prior art keywords
thin film
gate electrode
gate
region
crystal grains
Prior art date
Application number
KR1020020000179A
Other languages
English (en)
Other versions
KR100885013B1 (ko
Inventor
강명구
김현재
강숙영
정우석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020020000179A priority Critical patent/KR100885013B1/ko
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to JP2003560639A priority patent/JP2005515622A/ja
Priority to PCT/KR2003/000008 priority patent/WO2003060602A1/en
Priority to CN038042479A priority patent/CN1636162B/zh
Priority to AU2003201767A priority patent/AU2003201767A1/en
Priority to US10/500,514 priority patent/US7183574B2/en
Publication of KR20030059593A publication Critical patent/KR20030059593A/ko
Priority to US11/621,277 priority patent/US7538349B2/en
Priority to JP2009005777A priority patent/JP4394737B2/ja
Application granted granted Critical
Publication of KR100885013B1 publication Critical patent/KR100885013B1/ko
Priority to US12/469,256 priority patent/US7791076B2/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 박막 트랜지스터 및 액정 표시 장치에 관한 것으로, 구동회로부의 크기를 증가시키지 않고서도 각 박막 트랜지스터의 전하 이동도를 균일하게 하기 위하여, 적어도 일부분이 결정립의 성장 방향에 교차하는 방향을 가지는 게이트 전극을 형성한다. 본 발명에 따른 박막 트랜지스터는, 절연 기판 위에 결정립이 성장하여 형성된 다결정 규소의 박막으로 이루어진 반도체 패턴이 형성되어 있는데, 이 반도체 패턴은 채널 영역과 채널 영역의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함하고 있다. 이러한 반도체 패턴을 게이트 절연막이 덮고 있다. 게이트 절연막 위에는 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지는 게이트 전극이 채널 영역에 중첩한다. 또한, 본 발명에 따른 액정 표시 장치는, 데이터 구동회로부 또는 게이트 구동회로부를 구성하는 다수개의 박막 트랜지스터는 순차적 측면 고상 결정화법에 의하여 형성된 다결정 규소의 박막으로 형성되고, 게이트 전극의 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지고 있으며, 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴이 다르다.

Description

박막 트랜지스터 및 액정 표시 장치 {THIN FILM TRANSITOR AND LIQUID CRYSTAL DISPLAY}
본 발명은 박막 트랜지스터 및 액정 표시 장치에 관한 것이다.
액정 표시 장치는 전극이 형성되어 있는 상부 및 하부 기판과 그 사이에 주입되어 있는 액정 물질로 구성되어 있다. 이러한 액정 표시 장치는 두 기판 사이에 주입되어 있는 액정 물질에 전극을 이용하여 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 화상을 표시한다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 공통 전극과화소 전극이 각각 형성되어 있고, 화소 전극이 형성되어 있는 기판에 화소 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터가 형성되어 있는 형태의 것이다.
액정 표시 장치에 사용되는 가장 일반적인 박막 트랜지스터는 비정질 규소를 반도체 패턴으로 사용하는 비정질 규소 박막 트랜지스터이다.
이러한 비정질 규소 박막 트랜지스터는 대략 0.5∼1.0 ㎠/V·sec 정도의 전하 이동도(mobility)를 가지고 있는 바, 액정 표시 장치의 스위칭 소자로는 사용이 가능하지만, 전하 이동도가 작아 액정 패널의 상부에 직접 구동 회로를 형성하기는 부적합한 단점이 있다.
이러한 문제를 극복하기 위하여, 전하 이동도가 대략 20∼150 ㎠/V·sec 정도가 되는 다결정 규소를 반도체 패턴으로 사용하는 다결정 규소 박막 트랜지스터가 개발되었는다. 다결정 규소 박막 트랜지스터는 상술한 바와 같이 비교적 높은 전하 이동도를 가지고 있으므로, 구동 회로를 액정 패널에 내장하는 칩 인 글라스(Chip In Glass)를 구현할 수 있다.
다결정 규소의 박막을 형성하는 기술로는, 기판의 상부에 직접 다결정 규소를 고온에서 증착하는 방법, 비정질 규소를 적층하고 고온으로 결정화하는 고상 결정화 방법, 비정질 규소를 적층하고 레이저 등을 이용하여 결정화하는 방법 등이 개발되었다. 그러나, 이러한 방법들은 고온 공정이 요구되기 때문에 액정 패널용 유리 기판에 적용하기는 어려움이 있으며, 불균일한 결정립 경계로 인하여 박막 트랜지스터 간의 전기적인 특성에 대한 균일도를 저하시키는 단점을 가지고 있다.
이러한 문제점을 해결하기 위해서 결정립 경계의 분포를 인위적으로 조절할수 있는 순차적 측면 결정화(sequential lateral solidification) 기술이 개발되었다. 이 기술은 다결정 규소의 그레인이 레이저가 조사된 액상 영역과 레이저가 조사되지 않은 고상 영역의 경계에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한다.
순차적 측면 결정화 기술에서, 레이저빔은 슬릿 모양을 가지는 마스크의 투과 영역을 통과하여 비정질 규소를 완전히 녹여 비정질 규소층에 슬릿 모양의 액상 영역을 형성한다. 이어, 액상의 비정질 규소는 냉각되면서 결정화가 이루어지는데, 결정은 레이저가 조사되지 않은 고상 영역의 경계에서부터 그 경계면에 대하여 수직 방향으로 성장하고 결정립들의 성장은 액상 영역의 중앙에서 서로 만나면 멈추게 된다. 이러한 순차적 측면 결정화는 마스크로 슬릿 패턴을 결정립의 성장 방향으로 이동하면서 진행하면 박막 전체를 결정화할 수 있다.
하지만, 이렇게 결정립의 성장 방향으로만 마스크의 슬릿 패턴을 이동하면서 순차적 측면 결정 공정을 실시하면, 결정립의 성장 방향으로는 수 ㎛ 정도 성장하지만, 결정립의 성장 방향에 대하여 수직 방향으로는 수천 Å 정도만 성장한 결정립이 형성된다.
이렇게 결정립의 크기가 이방성을 가지게 되면, 기판 상부에 형성되는 박막 트랜지스터의 채널 방향에 따라 박막 트랜지스터의 전기적 특성도 이방성으로 나타나게 된다. 즉, 결정립의 성장 방향과 이에 수직한 방향에서의 전하 이동도는 큰 차이를 나타내게 되며, 이는 액정 패널의 상부에 박막 트랜지스터를 형성할 때, 박막 트랜지스터를 한 방향으로만 배열해야 하는 설계상의 어려움을 야기시킨다.
통상 액정 패널에 내장하는 데이터 구동회로부와 게이트 구동회로부는 그 방향이 서로 수직을 이루도록 배치되고, 같은 데이터 구동회로부라 하더라도 회로가 복잡해질수록 수직 및 수평 방향 모두가 필요해진다. 이 경우 위에 언급한 순차 측면 고상 결정화법의 특징은 큰 단점이 된다.
따라서, 비정질 규소의 박막을 순차 측면 고상 결정화법에 의하여 결정화한 후, 결정화 특성의 이방성이 야기되는 방식을 적용할 경우, 배선을 복잡하게 형성해야 하기 때문에 구동회로부 구성이 어렵게 되고, 또한, 구동회로부의 크기가 증가하게 된다.
본 발명은 액정 표시 장치의 박막 트랜지스터를 형성하는데 있어서, 구동회로부의 크기를 증가시키지 않고서도 각 박막 트랜지스터의 전하 이동도를 균일하게 하고자 한다.
도 1은 순차적 측면 결정화 공정을 개략적으로 도시한 개략도이고,
도 2는 순차적 측면 결정화 공정을 통하여 형성된 다결정 규소의 박막에서 결정립의 미세 구조를 개략적으로 도시화한 것이고,
도 3a 및 도 3b는 본 발명의 제1 및 제2 실시예에 따른 박막 트랜지스터의 개략적인 구성도이고,
도 4는 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 구성도이다.
본 발명은 이러한 기술적 과제를 해결하기 위하여, 적어도 일부분이 결정립의 성장 방향에 교차하는 방향을 가지는 게이트 전극을 형성한다.
구체적으로, 본 발명에 따른 박막 트랜지스터는, 절연 기판 위에 결정립이 성장하여 형성된 다결정 규소의 박막으로 이루어진 반도체 패턴이 형성되어 있는데, 이 반도체 패턴은 채널 영역과 채널 영역의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함하고 있다. 이러한 반도체 패턴을 게이트 절연막이 덮고 있다. 게이트 절연막 위에는 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지는 게이트 전극이 채널 영역에 중첩한다.
여기서, 게이트 전극의 일부는 결정립의 성장 방향과 수직으로 교차할 수 있다. 이 때, 게이트 전극은 결정립의 성장 방향과 평행한 방향을 가지는 제1 영역, 제1 영역의 양측에 연결되어 있고 결정립의 성장 방향과 수직한 방향을 가지는 제2 및 제3 영역을 포함하는 패턴을 가질 수 있다. 또한, 게이트 전극은 결정립의 성장 방향과 수직한 방향을 가지는 제1 영역, 제1 영역의 양측에 연결되어 결정립의 성장 방향과 평행한 방향을 가지는 제2 및 제3 영역을 포함하는 패턴을 가질 수 있다.
또한, 본 발명에 따른 액정 표시 장치는, 절연 기판 위에 화면을 표시하는 표시 영역이 정의되어 있고, 표시 영역에 데이터 신호를 전송하는 데이터 구동회로부 및 표시 영역에 게이트 신호를 전송하는 게이트 구동회로부를 포함하고 있다. 여기서, 데이터 구동회로부를 구성하는 다수개의 박막 트랜지스터는 순차적 측면 고상 결정화법에 의하여 형성된 다결정 규소의 박막으로 형성되고, 게이트 전극의 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지고 있으며, 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴이 다르다. 여기서, 게이트 구동회로부를 구성하는 다수개의 박막 트랜지스터는 순차적 측면 고상 결정화법에 의하여 형성된 다결정 규소의 박막으로 형성되고, 게이트 전극의 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지고 있으며, 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴이 다르게 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
우선, 순차적 측면 결정화 방법을 이용하여 비정질 규소의 박막을 결정화하는 기술에 대하여 설명한다.
도 1은 순차적 측면 결정화 공정을 개략적으로 도시한 개략도이고, 도 2는 순차적 측면 결정화 공정을 통하여 비정질 규소가 다결정 규소로 결정화되는 과정에서 다결정 규소 박막의 미세 구조를 개략적으로 도시한 것이다.
도 1에서 보는 바와 같이, 순차적 측면 결정화 공정은 슬릿 패턴으로 형성되어 있는 투과 영역(310)을 가지는 마스크(300)를 이용하여 레이저빔을 조사하여 절연 기판의 상부에 형성되어 있는 비정질 규소층(200)을 국부적으로 완전히 녹여 투과 영역(310)에 대응하는 비정질 규소층(200)에 액상 영역(210)을 형성한다.
이때, 다결정 규소의 결정립은 레이저가 조사된 액상 영역(210)과 레이저가 조사되지 않은 고상 영역(220)의 경계에서 그 경계면에 대하여 수직 방향으로 성장한다. 결정립들의 성장은 액상 영역의 중앙에서 서로 만나면 멈추게 되며, 마스크의 슬릿 패턴을 결정립의 성장 방향으로 이동하면서 레이저빔을 조사하면 결정립의 측면 성장은 계속 진행하여 원하는 정도로 성장시킬 수 있다. 따라서, 결정립의 크기를 조절할 수 있다.
도 2는 슬릿 패턴이 수평 방향으로 형성되어 있는 마스크를 이용하여 순차적 측면 결정화 공정을 진행하였을 경우, 다결정 규소의 결정립 구조를 나타낸 것이다.
결정립은 슬릿 패턴에 대하여 수직하게 성장하여 수직 방향으로 성장하였음을 알 수 있다. 도 2에 보인 다결정 규소의 박막은 두 개의 슬릿 패턴을 이용한 순차적 측면 결정화에 의하여 형성된 것임을 알 수 있다.
"L" 부분은 각각의 슬릿 패턴을 이용하여 순차적 측면 결정화를 진행하여 다결정 규소의 영역을 형성할 때, 이웃하는 두 다결정 규소의 영역이 만나서 경계를 이루는 부분이다.
하지만, 이렇게 결정립의 성장 방향으로만 마스크의 슬릿 패턴을 이동하면서 순차적 고상 결정 공정을 실시하면, 결정립의 성장 방향으로는 수 ㎛ 정도의 결정 입자를 얻을 수 있지만, 결정립의 성장 방향에 대하여 수직 방향으로는 수천 Å 정도의 작은 결정 입자가 형성된다.
이때, 박막 트랜지스터의 반도체층을 지나는 게이트 전극이 결정립의 성장 방향에 대하여 수직이면, 박막 트랜지스터의 반도체층에 형성되는 채널 방향은 결정립의 성장 방향과 평행하게 되어 채널을 통과하는 전하 이동도가 100 cm2/Vsec 정도로 높게 나타난다. 그러나, 게이트 전극이 결정립의 성장 방향과 평행하면, 채널 방향은 결정립의 성장 방향에 대하여 수직이 되어 채널을 통과하는 전하 이동도가 50 cm2/Vsec 이하로 낮게 나타나게 된다. 이러한 전하 이동도의 차이는 채널에서 전하가 이동할 때, 전하는 결정립 경계를 직접 통과하지 않고 결정립을 따라 이동하기 때문에 발생한다.
이렇게 박막 트랜지스터의 전하 이동도는 반도체층과 중첩하는 게이트 전극의 방향에 따라 편차가 크게 발생하며, 이로 인하여 액정 패널의 상부에 형성된 박막 트랜지스터는 그 위치에 따라 특성이 매우 불균일하게 나타난다. 이러한 문제점을 해결하기 위하여 본 발명에서는 적어도 일부가 결정립의 성장 방향과 교차하는 방향을 가지는 게이트 전극을 형성한다.
그러면, 이렇게 순차적 측면 결정화 공정에 의하여 형성된 다결정 규소 박막을 이용한 본 발명에 따른 박막 트랜지스터에 대하여 설명하면 다음과 같다.
도 3a는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 개략적인 구성도를 나타낸 것이다.
이 실시예에 따른 박막 트랜지스터에서, 반도체 패턴(10)은 장방형으로 형성되어 있고, 길이 방향이 결정립의 성장 방향에 평행하도록 패터닝되어 있다.
이러한 반도체 패턴(10)에 게이트 전극(G)을 형성할 경우에는 게이트 전극(G)의 일부를 결정립의 성장 방향과 수직하게 되도록 설정하여, 이 부분의 채널을 통과하는 전하가 결정립 경계에 부딪히지 않고 결정립 경계를 따라 이동할 수 있도록 한다.
이 실시예에서, 게이트 전극(G)은 결정립의 성장 방향에 평행한 제1 영역(G1), 제1 영역(G1)의 양측에 연결되어 있고, 결정립의 성장 방향과 수직한 제2 및 제3 영역(G2, G3)을 포함하고 있다. 이러한 게이트 전극(G)의 양측 반도체 패턴(10)에는 도전형 불순물이 도핑되어 있는 소스 영역(S)과 드레인 영역(D)이 형성되어 있다.
이러한 게이트 전극(G)에 게이트 온 전압(gate on voltage)이 인가되면, 게이트 전극(G)의 하부에 있는 반도체 패턴(10) 부분에 전하가 이동할 수 있는 채널이 형성되고, 이 상태에서 소스 영역(S)에 데이터 전압이 인가되면, 소스 영역(S)에 있는 전하가 채널을 통하여 드레인 영역(D)으로 이동한다. 이 때, 전하는 결정립 경계가 없는 게이트 전극(G)의 제2 및 제3 영역(G2, G3)에 의하여 형성된 채널을 직진으로 통과하여 이동도가 높아진다. 도면에서 화살표는 전하의 이동을 표시한 것이다.
도 3b는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 개략적인 구성도를 나타낸 것이다.
이 실시예에 따른 박막 트랜지스터에서, 반도체 패턴(10)은 장방형으로 형성되어 있고, 길이 방향이 결정립의 성장 방향에 수직하도록 패터닝되어 있다.
이러한 반도체 패턴(10)에 게이트 전극(G)을 형성할 경우에는 게이트 전극(G)의 일부를 결정립의 성장 방향과 수직하게 되도록 설정하여, 이 부분의 채널을 통과하는 전하가 결정립 경계에 부딪히지 않고 결정립 경계를 따라 이동할 수 있도록 한다.
이 실시예에서, 게이트 전극(G)은 결정립의 성장 방향에 수직한 제1 영역(G1), 제1 영역(G1)의 양측에 연결되어 있고, 결정립의 성장 방향에 평행한 제2 및 제3 영역(G2, G3)을 포함하고 있다. 이러한 게이트 전극(G)의 양측 반도체 패턴(10)에는 도전형 불순물이 도핑되어 있는 소스 영역(S)과 드레인 영역(D)이 형성되어 있다.
이러한 게이트 전극(G)에 게이트 온 전압(gate on voltage)이 인가되면, 게이트 전극(G)의 하부에 있는 반도체 패턴(10) 부분에 전하가 이동할 수 있는 채널이 형성되고, 이 상태에서 소스 영역(S)에 데이터 전압이 인가되면, 소스 영역(S)에 있는 전하가 채널을 통하여 드레인 영역(D)으로 이동한다. 이 때, 전하는 결정립 경계가 없는 게이트 전극(G)의 제1 영역(G1)에 의하여 형성된 채널을 직진으로 통과하여 이동도가 높아진다. 도면에서 화살표는 전하의 이동을 표시한 것이다.
상술한 본 발명의 제1 및 제2 실시예에 따른 박막 트랜지스터에서는, 게이트 전극(G)의 일부를 결정립의 성장 방향과 수직하게 되도록 설정한 것을 예로 하였지만, 채널에 전하가 이동하는데 방해가 되는 결정립 경계가 없으면 전하 이동도를 높일 수 있다. 따라서, 본 발명에 따른 박막 트랜지스터는 게이트 전극(G)의 일부를 결정립의 성장 방향과 교차하는 방향을 가지도록 설정함으로써, 이 부분에 의하여 형성된 채널에 결정립 경계가 위치하지 않도록 게이트 전극(G)을 형성할 수 있다.
상술한 바와 같이, 게이트 전극 중 적어도 일부가 결정립의 성장 방향에 교차하는 방향을 가지도록 게이트 전극의 구조를 개선함으로써, 이러한 게이트 전극 부분에 의하여 형성된 채널을 통하여 전하가 빠르게 이동할 수 있도록 한다.
일반적으로 박막 트랜지스터의 전기적 특성은 전하의 이동 속도가 가장 빠른 것에 의하여 결정되므로, 본 발명에서와 같이, 게이트 전극의 적어도 일부가 결정립의 성장 방향에 교차하는 방향을 가지도록 형성하는 박막 트랜지스터들에 대해서는 게이트 전극 혹은, 반도체 패턴의 형상에 상관없이 비교적 균일한 전하 이동도를 가지게 할 수 있다. 또한, 본 발명은 이러한 박막 트랜지스터의 전기적 특성을 게이트 전극의 폭 및 길이의 변경을 통하여 조절할 수 있기 때문에 원하는 전기적특성을 가지는 박막 트랜지스터를 제조할 수 있다.
도 4는 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 구성도로서, 게이트 구동회로부 및 데이터 구동회로부에서의 박막 트랜지터의 배열 상태를 나타낸 것이다.
액정 표시 장치는 절연 기판(100) 위에 다수개의 화소셀이 매트릭스 형상으로 배열되어 화상을 표시하는 표시 영역(101)과 이러한 표시 영역(101)에 데이터 및 게이트 신호를 인가하는 데이터 구동회로부(102) 및 게이트 구동회로부(103)를 포함하고 있다. 여기서, 표시 영역(101), 데이터 구동회로부(102) 및 게이트 구동회로부(103)에 형성되는 박막 트랜지스터(I, II, III)는 절연 기판(100) 위에 순차적 측면 결정화 기술에 의하여 형성된 다결정 규소의 박막을 이용하여 형성한다.
이 때, 각 구동회로부(102, 103)에서의 박막 트랜지스터(I, II, III)는 단일한 패턴으로 형성하는 것이 아니라, 구동회로부(102, 103)가 허용하는 면적 혹은, 배선 디자인에 따라 다양한 패턴으로 형성될 수 있다.
도면에 보인 바와 같이, 데이터 구동회로부(102)에서의 제1 및 제2 박막 트랜지스터(I, II)는 본 발명의 제1 및 제2 실시예에서 제시된 패턴을 가지고 있다. 제3 박막 트랜지스터(III)는 결정립의 성장 방향에 어슷하게 형성되어 있지만, 전하 이동도를 높이기 위하여, 게이트 전극(G)은 적어도 일부 즉, "A"로 표시된 부분이 결정립의 성장 방향에 교차하는 방향 예를 들어, 수직이 되도록 패터닝되어 있다. 데이터 구동회로부(102)에서 제시된 제1, 제2 및 제3 박막 트랜지스터(I, II, III)는 예에 불과하며, 서로 다른 패턴을 가지고 다양한 형상으로 형성될 수 있다.여기서, 데이터 구동회로부(102)를 구성하는 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴을 다르게 하여 형성할 수 있다.
또한, 게이트 구동회로부(103)에 형성되는 다수개의 박막 트랜지스터(도시하지 않음)도 데이터 구동회로부(102)를 통하여 설명한 바와 같이, 다양한 형상으로 형성될 수 있다.
표시 영역(101)에 형성되는 박막 트랜지스터는 높은 전하 이동도를 필요로 하지 않으므로, 반도체 패턴으로 이용할 규소 박막은 비정질 상태, 혹은, 통상의 결정화 기술 즉, 고온으로 결정화하는 방법 또는 레이저로 결정화하는 방법으로 형성된 다결정 상태 혹은, 순차적 측면 결정화법에 의하여 형성된 다결정 상태 등에서 선택할 수 있다. 이 때, 표시 영역(101)에서의 전기적 특성의 균일성 확보를 위하여 표시 영역(101)에 형성되는 다수의 박막 트랜지스터는 동일한 조건을 가지는 것이 바람직하다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터를 제조하는 방법은 통상의 박막 트랜지스터 형성 기술과 동일하며, 반도체 패턴을 형성하기 위한 다결정 규소 박막도 순차 측면 결정화법을 통하여 동일하게 형성할 수 있다.
본 발명에서, 게이트 전극의 형상은 제시된 실시예에 국한되지 않으며, 일부가 결정립의 성장 방향에 교차하는 방향을 가지도록 형성되는 한, 반도체 패턴의 형상에 관계없이 다양한 형상을 가질 수 있다
이러한 박막 트랜지스터를 이용하여 액정 표시 장치에서의 게이트 구동회로부 또는 데이터 구동회로부의 소자를 형성할 경우에는 각각의 위치에 적절한 형상을 가지는 반도체 패턴을 형성할 수 있으며, 이 경우, 채널 방향 또한, 조절할 수 있으므로, 배선을 복잡하게 형성할 필요가 없다.
본 발명에 의하면, 구동회로부의 크기를 증가시키지 않고서도 전하 이동도가 높은 박막 트랜지스터를 형성할 수 있으며, 박막 트랜지스터 간 전하 이동도의 균일성을 확보할 수 있다.

Claims (6)

  1. 절연 기판,
    상기 절연 기판 위에 결정립이 성장하여 형성된 다결정 규소의 박막으로 이루어지고, 채널 영역과 상기 채널 영역의 양쪽에 위치하는 소스 영역 및 드레인 영역을 포함하는 반도체 패턴,
    상기 반도체 패턴을 덮는 게이트 절연막,
    상기 게이트 절연막 위에 상기 채널 영역에 중첩하여 형성되고, 적어도 일부가 상기 결정립의 성장 방향과 교차하는 방향을 가지는 게이트 전극
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 게이트 전극의 일부는 상기 결정립의 성장 방향과 수직으로 교차하는 박막 트랜지스터.
  3. 제2항에서,
    상기 게이트 전극은 상기 결정립의 성장 방향과 평행한 방향을 가지는 제1 영역, 상기 제1 영역의 양측에 연결되어 있고 상기 결정립의 성장 방향과 수직한 방향을 가지는 제2 및 제3 영역을 포함하는 박막 트랜지스터.
  4. 제2항에서,
    상기 게이트 전극은 상기 결정립의 성장 방향과 수직한 방향을 가지는 제1 영역, 상기 제1 영역의 양측에 연결되어 상기 결정립의 성장 방향과 평행한 방향을 가지는 제2 및 제3 영역을 포함하는 박막 트랜지스터.
  5. 절연 기판,
    상기 절연 기판 위에 정의되어 있고, 화면을 표시하는 표시 영역,
    상기 절연 기판 위에 정의되어 있고, 상기 표시 영역에 데이터 신호를 전송하는 데이터 구동회로부,
    상기 절연 기판 위에 정의되어 있고, 상기 표시 영역에 게이트 신호를 전송하는 게이트 구동회로부를 포함하며,
    상기 데이터 구동회로부를 구성하는 다수개의 박막 트랜지스터는 순차적 측면 고상 결정화법에 의하여 형성된 다결정 규소의 박막으로 형성되고, 게이트 전극의 적어도 일부가 상기 결정립의 성장 방향과 교차하는 방향을 가지고 있으며, 상기 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴이 다른 액정 표시 장치.
  6. 제5항에서,
    상기 게이트 구동회로부를 구성하는 다수개의 박막 트랜지스터는 순차적 측면 고상 결정화법에 의하여 형성된 다결정 규소의 박막으로 형성되고, 게이트 전극의 적어도 일부가 상기 결정립의 성장 방향과 교차하는 방향을 가지고 있으며, 상기 다수개의 박막 트랜지스터 중 적어도 하나는 다른 박막 트랜지스터와 게이트 전극의 패턴이 다른 액정 표시 장치.
KR1020020000179A 2002-01-03 2002-01-03 박막 트랜지스터 및 액정 표시 장치 KR100885013B1 (ko)

Priority Applications (9)

Application Number Priority Date Filing Date Title
KR1020020000179A KR100885013B1 (ko) 2002-01-03 2002-01-03 박막 트랜지스터 및 액정 표시 장치
PCT/KR2003/000008 WO2003060602A1 (en) 2002-01-03 2003-01-03 Thin film transistor and liquid crystal display
CN038042479A CN1636162B (zh) 2002-01-03 2003-01-03 薄膜晶体管和液晶显示器
AU2003201767A AU2003201767A1 (en) 2002-01-03 2003-01-03 Thin film transistor and liquid crystal display
JP2003560639A JP2005515622A (ja) 2002-01-03 2003-01-03 薄膜トランジスタ及び液晶表示装置
US10/500,514 US7183574B2 (en) 2002-01-03 2003-01-03 Thin film transistor with gate electrode portion crossing grain growing direction and liquid crystal display comprising the same
US11/621,277 US7538349B2 (en) 2002-01-03 2007-01-09 Thin film transistor having a three-portion gate electrode and liquid crystal display using the same
JP2009005777A JP4394737B2 (ja) 2002-01-03 2009-01-14 薄膜トランジスタ及び液晶表示装置
US12/469,256 US7791076B2 (en) 2002-01-03 2009-05-20 Thin film transistor having a three-portion gate electrode and liquid crystal display using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020000179A KR100885013B1 (ko) 2002-01-03 2002-01-03 박막 트랜지스터 및 액정 표시 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080126769A Division KR20080110978A (ko) 2008-12-12 2008-12-12 박막 트랜지스터 및 액정 표시 장치

Publications (2)

Publication Number Publication Date
KR20030059593A true KR20030059593A (ko) 2003-07-10
KR100885013B1 KR100885013B1 (ko) 2009-02-20

Family

ID=19718119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020000179A KR100885013B1 (ko) 2002-01-03 2002-01-03 박막 트랜지스터 및 액정 표시 장치

Country Status (6)

Country Link
US (3) US7183574B2 (ko)
JP (2) JP2005515622A (ko)
KR (1) KR100885013B1 (ko)
CN (1) CN1636162B (ko)
AU (1) AU2003201767A1 (ko)
WO (1) WO2003060602A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767380B1 (ko) * 2001-12-05 2007-10-17 삼성전자주식회사 박막 트랜지스터
US7297980B2 (en) 2003-06-05 2007-11-20 Samsung Sdi Co., Ltd. Flat panel display device with polycrystalline silicon thin film transistor
KR101443153B1 (ko) * 2011-07-12 2014-09-19 엘지디스플레이 주식회사 유기전계 발광소자

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831227B1 (ko) * 2001-12-17 2008-05-21 삼성전자주식회사 다결정 규소를 이용한 박막 트랜지스터의 제조 방법
KR100885013B1 (ko) * 2002-01-03 2009-02-20 삼성전자주식회사 박막 트랜지스터 및 액정 표시 장치
KR101136311B1 (ko) * 2005-06-21 2012-04-19 엘지디스플레이 주식회사 액정표시장치
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
TWI361492B (en) * 2008-07-25 2012-04-01 Au Optronics Corp Thin film transistor substrate, electric apparatus, and method for fabricating the same
CN104702537B (zh) 2009-04-01 2018-07-10 Nicira股份有限公司 用于实现和管理虚拟交换机的方法和装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2594983B2 (ja) 1987-11-10 1997-03-26 カシオ計算機株式会社 薄膜トランジスタの製造方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3431851B2 (ja) * 1993-05-26 2003-07-28 株式会社半導体エネルギー研究所 半導体装置
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPH07321328A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 薄膜トランジスタ駆動液晶表示装置およびその製法
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
KR100244467B1 (ko) * 1997-05-07 2000-02-01 김영환 박막트랜지스터 및 그 제조방법
US5811855A (en) * 1997-12-29 1998-09-22 United Technologies Corporation SOI combination body tie
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
JP2000243970A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
JP4366732B2 (ja) * 1998-09-30 2009-11-18 ソニー株式会社 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
KR100885013B1 (ko) 2002-01-03 2009-02-20 삼성전자주식회사 박막 트랜지스터 및 액정 표시 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767380B1 (ko) * 2001-12-05 2007-10-17 삼성전자주식회사 박막 트랜지스터
US7297980B2 (en) 2003-06-05 2007-11-20 Samsung Sdi Co., Ltd. Flat panel display device with polycrystalline silicon thin film transistor
US8049220B2 (en) 2003-06-05 2011-11-01 Samsung Mobile Display Co., Ltd. Flat panel display device with polycrystalline silicon thin film transistor
KR101443153B1 (ko) * 2011-07-12 2014-09-19 엘지디스플레이 주식회사 유기전계 발광소자

Also Published As

Publication number Publication date
US7791076B2 (en) 2010-09-07
US20050083445A1 (en) 2005-04-21
JP2009124163A (ja) 2009-06-04
US20090224262A1 (en) 2009-09-10
US7538349B2 (en) 2009-05-26
AU2003201767A1 (en) 2003-07-30
US7183574B2 (en) 2007-02-27
WO2003060602A1 (en) 2003-07-24
JP2005515622A (ja) 2005-05-26
US20070108447A1 (en) 2007-05-17
CN1636162B (zh) 2010-05-26
JP4394737B2 (ja) 2010-01-06
CN1636162A (zh) 2005-07-06
KR100885013B1 (ko) 2009-02-20

Similar Documents

Publication Publication Date Title
US6177301B1 (en) Method of fabricating thin film transistors for a liquid crystal display
KR100698056B1 (ko) 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법
JP4394737B2 (ja) 薄膜トランジスタ及び液晶表示装置
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
US7781765B2 (en) Mask for crystallizing polysilicon and a method for forming thin film transistor using the mask
JP2000243970A (ja) 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
KR101066478B1 (ko) 레이저 빔 패턴 마스크 및 이를 이용한 결정화 방법
KR100796590B1 (ko) 다결정 실리콘 박막의 제조 방법, 이에 사용되는 마스크패턴 및 이를 사용하는 평판 표시 장치의 제조 방법
US7192627B2 (en) Amorphous silicon deposition for sequential lateral solidification
JP4571486B2 (ja) 結晶化装備及びこれを用いた結晶化方法
JP2000243969A (ja) 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
KR20080110978A (ko) 박막 트랜지스터 및 액정 표시 장치
US20040263705A1 (en) Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same
KR100767380B1 (ko) 박막 트랜지스터
KR101289066B1 (ko) 결정화방법 및 결정화 마스크 제작방법
KR100928053B1 (ko) 티오씨 액정표시장치용 박막트랜지스터의 결정화 공정
KR100878243B1 (ko) 다결정 규소 박막 트랜지스터의 제조 방법
KR20060016421A (ko) 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법
CN100405546C (zh) 用于连续侧向结晶的掩膜及用此掩膜结晶非晶硅层的方法
KR20030026471A (ko) 다결정 규소를 이용한 표시 장치용 박막 트랜지스터 및그의 제조 방법
KR20060000616A (ko) Ｆａｌｃ 공정을 이용한 다결정 실리콘 ｔｆｔ-ｌｃｄ어레이 기판 제조시 채널 영역의 결정화 방법 및 채널 구조

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020103

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20061220

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20020103

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20071123

Patent event code: PE09021S01D

AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080421

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20081027

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20080421

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20071123

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20081126

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20081027

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20090129

Appeal identifier: 2008101012546

Request date: 20081126

A107 Divisional application of patent
AMND Amendment
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20081212

Patent event code: PA01071R01D

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20081212

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20081126

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20080623

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20080122

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20090129

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20081229

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20090216

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20090217

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20120215

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20130213

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20130213

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20140129

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20150130

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20180201

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20190129

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20200203

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20200203

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20210201

Start annual number: 13

End annual number: 13

PC1801 Expiration of term

Termination date: 20220703

Termination category: Expiration of duration