Nothing Special   »   [go: up one dir, main page]

JP2005515622A - 薄膜トランジスタ及び液晶表示装置 - Google Patents

薄膜トランジスタ及び液晶表示装置 Download PDF

Info

Publication number
JP2005515622A
JP2005515622A JP2003560639A JP2003560639A JP2005515622A JP 2005515622 A JP2005515622 A JP 2005515622A JP 2003560639 A JP2003560639 A JP 2003560639A JP 2003560639 A JP2003560639 A JP 2003560639A JP 2005515622 A JP2005515622 A JP 2005515622A
Authority
JP
Japan
Prior art keywords
thin film
gate electrode
region
growth direction
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003560639A
Other languages
English (en)
Inventor
カン，ミュン−コ
キム，ヒュン−ジェ
カン，ソク−ヨウン
チュン，ウ−スク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005515622A publication Critical patent/JP2005515622A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】 本発明は薄膜トランジスタ及び液晶表示装置に関し、駆動回路部の大きさを増大させることなく各薄膜トランジスタの電荷移動度を均一にするために、少なくとも一部分が結晶粒の成長方向と交差する方向を有するゲート電極を形成する。
【解決手段】
本発明による薄膜トランジスタは、絶縁基板上に結晶粒が成長して形成された多結晶シリコン薄膜からなる半導体パターンが形成されており、この半導体パターンはチャンネル領域とチャンネル領域の両側に位置するソース領域及びドレーン領域とを含んでいる。このような半導体パターンをゲート絶縁膜が覆っている。ゲート絶縁膜上には少なくとも一部が結晶粒の成長方向と交差する方向を有するゲート電極がチャンネル領域に重畳する。また、本発明による液晶表示装置は、データ駆動回路部またはゲート駆動回路部を構成する複数の薄膜トランジスタは順次的側面固形状結晶化法によって形成された多結晶シリコン薄膜で形成され、ゲート電極の少なくとも一部が結晶粒の成長方向と交差する方向を有しており、複数の薄膜トランジスタのうちの少なくとも１つは他の薄膜トランジスタとゲート電極のパターンが異なる。

Description

本発明は薄膜トランジスタ及び液晶表示装置に関する。
液晶表示装置は、電極が形成されている上部及び下部基板とその間に注入されている液晶物質から構成されている。このような液晶表示装置は２つの基板の間に注入されている液晶物質に電極を利用して電界を印加し、この電界の強さを調節して基板に透過する光の量を調節することによって画像を表示する。
液晶表示装置の中でも現在主に用いられているのは、２つの基板に共通電極と画素電極が各々形成されており、画素電極が形成されている基板に画素電極に印加される電圧をスイッチングする薄膜トランジスタが形成されている形態のものである。
液晶表示装置に用いられる最も一般的な薄膜トランジスタは、非晶質シリコンを半導体パターンとして使用する非晶質シリコン薄膜トランジスタである。
このような非晶質シリコン薄膜トランジスタは概ね０．５〜１．０ｃｍ２/Ｖ・ｓｅｃ程度の電荷移動度を有していて、液晶表示装置のスイッチング素子としては使用できるが、電荷移動度が小さくて液晶パネルの上部に形成される直接駆動回路として不適合であるという短所がある。
このような問題を克服するために、電荷移動度が概ね２０〜１５０ｃｍ２/Ｖ・ｓｅｃ程度になる多結晶シリコンを半導体パターンとして使用する多結晶シリコン薄膜トランジスタが開発された。多結晶シリコン薄膜トランジスタは前述のように比較的に高い電荷移動度を有しているので、駆動回路を液晶パネルに内蔵するチップインガラス（Chip in Glass）を実現することができる。
多結晶シリコン薄膜を形成する技術としては、基板の上部に直接多結晶シリコンを高温で蒸着する方法、非晶質シリコンを積層して高温で結晶化する固形状結晶化方法、非晶質シリコンを積層してレーザーなどを利用して結晶化する方法などが開発された。しかしながら、このような方法は高温工程が要求されるため、液晶パネル用ガラス基板に適用するには困難性があり、不均一な結晶粒境界によって薄膜トランジスタ間の電気的な特性に対する均一度を低下させる短所を有している。
このような問題点を解決するために、結晶粒境界の分布を人為的に調節することができる順次的側面結晶化（sequential lateral solidification）技術が開発された。この技術は、多結晶シリコンの結晶粒がレーザーの照射された液状領域とレーザーの照射されていない固形状領域の境界において、その境界面に対して垂直方向に成長するという事実を利用する。
順次的側面結晶化技術において、レーザービームはスリット形状を有するマスクの透過領域を通過して、非晶質シリコンを完全に溶かし非晶質シリコン層にスリット形状の液状領域を形成する。次いで、液状の非晶質シリコンを冷却しながら結晶化を行うが、結晶はレーザーの照射されていない固形状領域の境界からその境界面に対して垂直方向に成長し、液状領域の中央で互いに交わった時点で結晶粒の成長が止まるようになる。このような順次的側面結晶化は、マスクでスリットパターンを結晶粒の成長方向に移動させながら進行すれば、薄膜全体を結晶化することができる。
しかしながら、このように結晶粒の成長方向だけにマスクのスリットパターンを移動させながら順次的側面結晶工程を実施すれば、結晶粒の成長方向には数μｍ程度成長するが、結晶粒の成長方向に対して垂直方向には数千Å程度だけ成長した結晶粒が形成される。
このように結晶粒の大きさが異方性を有するようになれば、基板上部に形成される薄膜トランジスタのチャンネル方向によって薄膜トランジスタの電気的特性も異方性を示すようになる。つまり、結晶粒の成長方向とこれに垂直な方向での電荷移動度は大きい差を示すようになり、これは液晶パネルの上部に薄膜トランジスタを形成する際に、薄膜トランジスタを一方向だけに配列しなければならないという設計上の困難性を招く。
通常、液晶パネルに内蔵するデータ駆動回路部とゲート駆動回路部は、その方向が互いに垂直をなすように配置され、同じデータ駆動回路部であっても回路が複雑になるほど垂直方向と水平方向両方を要するようになる。この場合、上述した順次側面固形状結晶化法の特徴は大きな短所になる。
したがって、非晶質シリコン薄膜を順次側面固形状結晶化法によって結晶化した後に、結晶化特性の異方性が引起される方式を適用する場合、配線を複雑に形成しなければならないため、駆動回路部の構成が難しくなり、また、駆動回路部の大きさが増大する。
本発明の目的は、液晶表示装置の薄膜トランジスタを形成する際に、駆動回路部の大きさを増大させることなく、各薄膜トランジスタの電荷移動度を均一にすることにある。
本発明はこのような技術的課題を解決するために、少なくとも一部分が結晶粒の成長方向と交差する方向を有するゲート電極を形成する。
具体的に、本発明による薄膜トランジスタは、絶縁基板上に結晶粒が成長して形成された多結晶シリコン薄膜からなる半導体パターンが形成されており、この半導体パターンはチャンネル領域とチャンネル領域を介して互いに対向して位置するソース領域及びドレーン領域とを含んでいる。このような半導体パターンをゲート絶縁膜が覆っている。ゲート絶縁膜上には、少なくとも一部が結晶粒の成長方向と交差する方向を有するゲート電極がチャンネル領域に重畳する。
ここで、ゲート電極の一部は結晶粒の成長方向と垂直に交差することができる。この時、ゲート電極は結晶粒の成長方向と平行な方向を有する第１領域、第１領域の両側に連結されて結晶粒の成長方向と垂直な方向を有する第２及び第３領域を含むパターンを有することができる。また、ゲート電極は結晶粒の成長方向と垂直な方向を有する第１領域、第１領域の両側に連結されて結晶粒の成長方向と平行な方向を有する第２及び第３領域を含むパターンを有することができる。
また、本発明による液晶表示装置は、絶縁基板上に画面を表示する表示領域が定義されており、表示領域にデータ信号を伝送するデータ駆動回路部及び表示領域にゲート信号を伝送するゲート駆動回路部を含んでいる。ここで、データ駆動回路部を構成する複数の薄膜トランジスタは順次的側面固形状結晶化法によって形成された多結晶シリコン薄膜から形成され、ゲート電極の少なくとも一部が結晶粒の成長方向と交差する方向を有しており、複数の薄膜トランジスタのうちの少なくとも１つは他の薄膜トランジスタとゲート電極のパターンが異なる。ここで、ゲート駆動回路部を構成する複数の薄膜トランジスタは順次的側面固形状結晶化法によって形成された多結晶シリコン薄膜から形成され、ゲート電極の少なくとも一部が結晶粒の成長方向と交差する方向を有しており、複数の薄膜トランジスタのうちの少なくとも１つは他の薄膜トランジスタとゲート電極のパターンが異なるようにするのが好ましい。
本発明によれば、駆動回路部の大きさを増大させることなく、電荷移動度の高い薄膜トランジスタを形成することができ、薄膜トランジスタ間の電荷移動度の均一性を確保することができる。
以下、添付した図面を参照して、本発明について詳細に説明する。
まず、順次的側面結晶化方法を利用して非晶質シリコン薄膜を結晶化する技術について説明する。
図１は順次的側面結晶化工程の概略図であり、図２は順次的側面結晶化工程によって非晶質シリコンが多結晶シリコンに結晶化される過程における多結晶シリコン薄膜の微細構造を概略的に示したものである。
図１に示すように、順次的側面結晶化工程はスリットパターンに形成されている透過領域３１０を有するマスク３００を利用して、レーザービームを照射して絶縁基板の上部に形成されている非晶質シリコン層２００を局部的に完全に溶かし透過領域３１０に対応する非晶質シリコン層２００に液状領域を形成する。
この時、多結晶シリコン結晶粒はレーザーが照射された液状領域２１０とレーザーが照射されていない固形状領域２２０の境界で、その境界面に対して垂直方向に成長する。結晶粒の成長は液状領域の中央で互いに合流すれば止まるようになり、マスクのスリットパターンを結晶粒の成長方向に移動させながらレーザービームを照射すれば、結晶粒の側面成長は進行し続けて所望の程度に成長させることができる。したがって、結晶粒の大きさを調節することができる。
図２はスリットパターンが水平方向に形成されているマスクを利用して順次的側面結晶化工程を進行した場合の多結晶シリコンの結晶粒構造を示した図面である。
結晶粒はスリットパターンに対して垂直方向に成長したことが分かる。図２に示した多結晶シリコン薄膜は２つのスリットパターンを利用した順次的側面結晶化によって形成されたことが分かる。
“Ｌ”部分は、それぞれのスリットパターンを利用して順次的側面結晶化を進行して多結晶シリコンの領域を形成する時、隣接する２つの多結晶シリコンの領域が会って境界をなす部分である。
しかしながら、このように結晶粒の成長方向にだけマスクのスリットパターンを移動しながら順次的固形状結晶工程を実施すれば、結晶粒の成長方向には数μｍ程度の結晶粒子を得ることができるが、結晶粒の成長方向に対して垂直方向には数千Å程度の小さい結晶粒子が形成される。
この時、薄膜トランジスタの半導体層をすぎるゲート電極が結晶粒の成長方向に対して垂直である場合には、薄膜トランジスタの半導体層に形成されるチャンネル方向は結晶粒の成長方向と平行になって、チャンネルを通過する電荷移動度が高く現れる。しかし、ゲート電極が結晶粒の成長方向と平行になれば、チャンネル方向は結晶粒の成長方向に対して垂直になってチャンネルを通過する電荷移動度が低く現れる。このような電荷移動度の差はチャンネルで電荷が移動する時、電荷は結晶粒境界を直接通過せず、結晶粒に沿って移動するために発生する。
このように薄膜トランジスタの電荷移動度は半導体層と重複するゲート電極の方向によって偏差が大きく発生し、これによって液晶パネルの上部に形成された薄膜トランジスタはその位置によって特性が非常に不均一に現れる。このような問題点を解決するために、本発明の実施例による薄膜トランジスタのゲート電極で少なくとも一部は結晶粒の成長方向と交差してのびている。
以下に、このように順次的側面結晶化工程によって形成された多結晶シリコン薄膜を利用した、本発明による薄膜トランジスタについて説明する。
図３ａは、本発明の第１実施例による薄膜トランジスタにおける半導体パターンとゲート電極の設計位置を概略的に示した配置図である。
この実施例による薄膜トランジスタで、半導体パターン１０は、その長さ方向が結晶粒の成長方向と平行であるような長方形状を有している。
このような半導体パターン１０にゲート電極Ｇを形成する場合、ゲート電極Ｇの一部を結晶粒の成長方向と垂直になるように設計することによって、この部分に対応する半導体パターン１０のチャンネルを通過する電荷が結晶粒境界にぶつからずに、結晶粒境界に沿って移動することができるようにする。
この実施例で、ゲート電極Ｇは結晶粒の成長方向に平行してのびた第１領域Ｇ１、第１領域Ｇ１の両側に連結されており、結晶粒の成長方向と垂直にのびた第２及び第３領域Ｇ２、Ｇ３を含んでいる。このようなゲート電極Ｇの両側半導体パターン１０には導電型不純物がドーピングされているソース領域Ｓとドレーン領域Ｄが形成されている。
このようなゲート電極Ｇにゲートオン電圧が印加されると、ゲート電極Ｇの下部にある半導体パターン１０の部分に電荷が移動できるチャンネルが形成され、この状態でソース領域Ｓにデータ電圧が印加されると、ソース領域Ｓにある電荷がチャンネルを通じてドレーン領域Ｄに移動する。この時、電荷は結晶粒境界のないゲート電極Ｇの第２及び第３領域Ｇ２、Ｇ３によって形成されたチャンネルを直進して通過するので、移動度が高くなる。図面で矢印は電荷の移動を表示したものである。
図３ｂは、本発明の第２実施例による薄膜トランジスタにおける半導体パターンとゲート電極の構造を概略的に示した配置図である。
この実施例による薄膜トランジスタで、半導体パターン１０は、その長さ方向が結晶粒の成長方向と垂直となるような長方形状を有している。
このような半導体パターン１０にゲート電極Ｇを形成する場合には、ゲート電極Ｇの一部を結晶粒の成長方向と垂直になるように配置することによって、この部分の下部で形成された半導体パターンのチャンネルを通過する電荷が結晶粒境界にぶつからずに移動することができるようにする。
この実施例で、ゲート電極Ｇは結晶粒の成長方向に垂直にのびた第１領域Ｇ１、第１領域Ｇ１の両側に連結されており、結晶粒の成長方向に平行してのびた第２及び第３領域Ｇ２、Ｇ３を含んでいる。このようなゲート電極Ｇの両側半導体パターン１０には導電型不純物がドーピングされているソース領域Ｓとドレーン領域Ｄとが形成されている。
このようなゲート電極Ｇにゲートオン電圧が印加されると、ゲート電極Ｇの下部に位置する半導体パターン１０では電荷が移動できるチャンネルが形成され、この状態でソース領域Ｓにデータ電圧が印加されると、ソース領域Ｓにある電荷がチャンネルを通じてドレーン領域Ｄに移動する。この時、ゲート電極Ｇの第１領域Ｇ１に重複して位置し、半導体パターン１０のチャンネルでは結晶粒境界がないために電荷が直進して通過するので、電流移動度が高くなる。図面で矢印は電荷の移動を表示したものである。
詳述した本発明の第１及び第２実施例による薄膜トランジスタでは、ゲート電極Ｇの一部を結晶粒の成長方向と垂直になるように設定したことを例として挙げたが、チャンネルに電荷の移動を妨害する結晶粒境界がなければ、電荷移動度を高めることができる。したがって、本発明による薄膜トランジスタは、ゲート電極Ｇの一部を結晶粒の成長方向と交差する方向を有するように設定することによって、この部分によって形成されたチャンネルに結晶粒境界が位置しないようにゲート電極Ｇを形成することができる。
前述のように、ゲート電極のうちの少なくとも一部が結晶粒の成長方向と交差する方向を有するようにゲート電極の構造を改善することによって、この部分の下部で形成された半導体パターンのチャンネルを通じて電荷が急速に移動することができるようにする。
一般に、薄膜トランジスタの電気的特性は、電荷の移動速度が最も速いものによって決定されるので、本発明でのように、ゲート電極の少なくとも一部が結晶粒の成長方向と交差する方向を有するように形成する薄膜トランジスタについては、ゲート電極あるいは半導体パターンの形状に無関係に、比較的に均一な電荷移動度を有するようにすることができる。また、本発明はこのような薄膜トランジスタの電気的特性をゲート電極の幅及び長さの変更を通じて調節することができるため、所望の電気的特性を有する薄膜トランジスタを製造することができる。
実験例で、Ｐ型薄膜トランジスタを本発明の実施例と同様に設計して、薄膜トランジスタの電流特性を測定した。
ゲート電極は結晶粒の成長方向に対して平行に配置し、本発明の第１または第２実施例のように、少なくともゲート電極の一部を結晶粒の成長方向に垂直に交差するように設計して薄膜トランジスタを配置した後に、電流移動度を測定した結果、ゲート電極を単純に結晶粒の成長方向に対して平行に配置した薄膜トランジスタと比較して電流移動度が３０％以上向上することが測定された。
図４は本発明の実施例による液晶表示装置の概略的な構成図であって、ゲート駆動回路部及びデータ駆動回路部での薄膜トランジスタの配列状態を示したものである。
液晶表示装置は、絶縁基板１００上に複数個の画素セルがマトリックス状に配列されて画像を表示する表示領域１０１と、このような表示領域１０１にデータ及びゲート信号を印加するデータ駆動回路部１０２及びゲート駆動回路部１０３を含んでいる。ここで、表示領域１０１、データ駆動回路部１０２及びゲート駆動回路部１０３に形成される薄膜トランジスタの半導体パターンＩ、ＩＩ、ＩＩＩは、絶縁基板１００上に順次的側面結晶化技術によって形成された多結晶シリコン薄膜を含む。
この時、各駆動回路部１０２、１０３における薄膜トランジスタの半導体パターンＩ、ＩＩ、ＩＩＩは、駆動回路部１０２、１０３が許容する面積あるいは配線デザインによって、様々なパターンに形成することができる。
図面に示したように、データ駆動回路部１０２における第１及び第２薄膜トランジスタの半導体パターンＩ、ＩＩは、本発明の第１及び第２実施例でのように長方形であり、結晶粒の成長方向に対して垂直または水平にのびている。第３薄膜トランジスタの半導体パターンＩＩＩは結晶粒の成長方向に対して斜めに形成されているが、電荷移動度を高めるために、ゲート電極Ｇは少なくとも一部、つまり“Ａ”と表示された部分が結晶粒の成長方向と交差する方向、例えば、垂直になるようにパターニングされている。データ駆動回路部１０２で提示された第１、第２及び第３薄膜トランジスタの半導体パターンＩ、ＩＩ、ＩＩＩは例に過ぎず、互いに異なるパターンを有して様々な形状に形成されることができる。ここで、データ駆動回路部１０２を構成する複数の薄膜トランジスタのうちの少なくとも一つは、他の薄膜トランジスタとゲート電極のパターンを異にして形成することができる。
また、ゲート駆動回路部１０３に形成される複数の薄膜トランジスタ（図示せず）も、データ駆動回路部１０２を通じて説明したように、様々な形状に形成することができる。
表示領域１０１に形成される薄膜トランジスタは高い電荷移動度を要しないので、半導体パターンとして利用するシリコン薄膜は非晶質状態、あるいは通常の結晶化技術、つまり、高温で結晶化する方法またはレーザーで結晶化する方法により形成された多結晶状態、あるいは順次的側面結晶化法により形成された多結晶状態等から選択することができる。この時、表示領域１０１での電気的特性の均一性を確保するために、表示領域１０１に形成される複数の薄膜トランジスタは同一な条件を有するのが好ましい。
このような本発明の実施例による薄膜トランジスタを製造する方法は、通常の薄膜トランジスタ形成技術と同一であり、半導体パターンを形成するための多結晶シリコン薄膜も順次側面結晶化法を通じて同一に形成することができる。
本発明で、ゲート電極の形状は提示された実施例に限定されず、一部が結晶粒の成長方向と交差する方向を有するように形成されるかぎり、半導体パターンの形状に関係なく様々な形状を有することができる
このような薄膜トランジスタを利用して液晶表示装置でのゲート駆動回路部またはデータ駆動回路部の素子を形成する場合には、それぞれの位置に適切な形状を有する半導体パターンを形成することができ、この場合、チャンネル方向もまた調節することができるので、配線を複雑に形成する必要がない。
順次的側面結晶化工程の概略図である。 順次的側面結晶化工程によって形成された多結晶シリコン薄膜における結晶粒の微細構造を概略的に図示化した図面である。 本発明の第１実施例による薄膜トランジスタの概略的な構成図である。 本発明の第２実施例による薄膜トランジスタの概略的な構成図である。 本発明の実施例による液晶表示装置の概略的な構成図である。
符号の説明
１００ 絶縁基板
１０１ 表示領域
１０２ データ駆動回路部
１０３ ゲート駆動回路部
２００ 非晶質シリコン層
２１０ 液状領域
２２０ 固形状領域
３００ マスク
３１０ 透過領域

Claims (6)

  1. 絶縁基板と、
    前記絶縁基板上に結晶粒が成長して形成された多結晶シリコン薄膜からなり、チャンネル領域と前記チャンネル領域の両側に位置するソース領域及びドレーン領域とを含む半導体パターンと、
    前記半導体パターンを覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に前記チャンネル領域に重畳して形成され、少なくとも一部が前記結晶粒の成長方向と交差する方向を有するゲート電極と、
    を含む薄膜トランジスタ。
  2. 前記ゲート電極の一部は前記結晶粒の成長方向と垂直に交差する、請求項１に記載の薄膜トランジスタ。
  3. 前記ゲート電極は前記結晶粒の成長方向と平行な方向を有する第１領域、前記第１領域の両側に連結されて前記結晶粒の成長方向と垂直な方向を有する第２及び第３領域を含む、請求項２に記載の薄膜トランジスタ。
  4. 前記ゲート電極は前記結晶粒の成長方向と垂直な方向を有する第１領域、前記第１領域の両側に連結されて前記結晶粒の成長方向と平行な方向を有する第２及び第３領域を含む、請求項２に記載の薄膜トランジスタ。
  5. 絶縁基板と、
    前記絶縁基板上に定義されていて、画面を表示する表示領域と、
    前記絶縁基板上に定義されていて、前記表示領域にデータ信号を伝送するデータ駆動回路部と、
    前記絶縁基板上に定義されていて、前記表示領域にゲート信号を伝送するゲート駆動回路部と、
    を含み、
    前記データ駆動回路部を構成する複数の薄膜トランジスタは順次的側面固形状結晶化法によって形成された多結晶シリコン薄膜から形成され、ゲート電極の少なくとも一部が前記結晶粒の成長方向と交差する方向を有しており、前記複数の薄膜トランジスタのうちの少なくとも１つは他の薄膜トランジスタとゲート電極のパターンが異なる液晶表示装置。
  6. 前記ゲート駆動回路部を構成する複数の薄膜トランジスタは、順次的側面固形状結晶化法によって形成された多結晶シリコン薄膜で形成され、ゲート電極の少なくとも一部が前記結晶粒の成長方向と交差する方向を有しており、前記複数の薄膜トランジスタのうちの少なくとも一つは他の薄膜トランジスタとゲート電極のパターンが異なる、請求項５に記載の液晶表示装置。
JP2003560639A 2002-01-03 2003-01-03 薄膜トランジスタ及び液晶表示装置 Pending JP2005515622A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020020000179A KR100885013B1 (ko) 2002-01-03 2002-01-03 박막 트랜지스터 및 액정 표시 장치
PCT/KR2003/000008 WO2003060602A1 (en) 2002-01-03 2003-01-03 Thin film transistor and liquid crystal display

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009005777A Division JP4394737B2 (ja) 2002-01-03 2009-01-14 薄膜トランジスタ及び液晶表示装置

Publications (1)

Publication Number Publication Date
JP2005515622A true JP2005515622A (ja) 2005-05-26

Family

ID=19718119

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003560639A Pending JP2005515622A (ja) 2002-01-03 2003-01-03 薄膜トランジスタ及び液晶表示装置
JP2009005777A Expired - Lifetime JP4394737B2 (ja) 2002-01-03 2009-01-14 薄膜トランジスタ及び液晶表示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009005777A Expired - Lifetime JP4394737B2 (ja) 2002-01-03 2009-01-14 薄膜トランジスタ及び液晶表示装置

Country Status (6)

Country Link
US (3) US7183574B2 (ja)
JP (2) JP2005515622A (ja)
KR (1) KR100885013B1 (ja)
CN (1) CN1636162B (ja)
AU (1) AU2003201767A1 (ja)
WO (1) WO2003060602A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767380B1 (ko) * 2001-12-05 2007-10-17 삼성전자주식회사 박막 트랜지스터

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831227B1 (ko) * 2001-12-17 2008-05-21 삼성전자주식회사 다결정 규소를 이용한 박막 트랜지스터의 제조 방법
KR100885013B1 (ko) * 2002-01-03 2009-02-20 삼성전자주식회사 박막 트랜지스터 및 액정 표시 장치
CN1324540C (zh) 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
KR101136311B1 (ko) * 2005-06-21 2012-04-19 엘지디스플레이 주식회사 액정표시장치
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
TWI361492B (en) * 2008-07-25 2012-04-01 Au Optronics Corp Thin film transistor substrate, electric apparatus, and method for fabricating the same
CN104702537B (zh) 2009-04-01 2018-07-10 Nicira股份有限公司 用于实现和管理虚拟交换机的方法和装置
KR101443153B1 (ko) * 2011-07-12 2014-09-19 엘지디스플레이 주식회사 유기전계 발광소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243970A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2594983B2 (ja) 1987-11-10 1997-03-26 カシオ計算機株式会社 薄膜トランジスタの製造方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3431851B2 (ja) * 1993-05-26 2003-07-28 株式会社半導体エネルギー研究所 半導体装置
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPH07321328A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 薄膜トランジスタ駆動液晶表示装置およびその製法
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
KR100244467B1 (ko) * 1997-05-07 2000-02-01 김영환 박막트랜지스터 및 그 제조방법
US5811855A (en) * 1997-12-29 1998-09-22 United Technologies Corporation SOI combination body tie
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
JP4366732B2 (ja) * 1998-09-30 2009-11-18 ソニー株式会社 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
KR100885013B1 (ko) 2002-01-03 2009-02-20 삼성전자주식회사 박막 트랜지스터 및 액정 표시 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243970A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767380B1 (ko) * 2001-12-05 2007-10-17 삼성전자주식회사 박막 트랜지스터

Also Published As

Publication number Publication date
US7791076B2 (en) 2010-09-07
US20050083445A1 (en) 2005-04-21
JP2009124163A (ja) 2009-06-04
US20090224262A1 (en) 2009-09-10
US7538349B2 (en) 2009-05-26
AU2003201767A1 (en) 2003-07-30
US7183574B2 (en) 2007-02-27
WO2003060602A1 (en) 2003-07-24
KR20030059593A (ko) 2003-07-10
US20070108447A1 (en) 2007-05-17
CN1636162B (zh) 2010-05-26
JP4394737B2 (ja) 2010-01-06
CN1636162A (zh) 2005-07-06
KR100885013B1 (ko) 2009-02-20

Similar Documents

Publication Publication Date Title
JP4394737B2 (ja) 薄膜トランジスタ及び液晶表示装置
US6177301B1 (en) Method of fabricating thin film transistors for a liquid crystal display
US6300175B1 (en) Method for fabricating thin film transistor
US7368204B2 (en) Mask for laser crystallization and crystallization method using the same
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
CN1312523C (zh) 液晶显示装置及其制造方法
KR20020024466A (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
US20050056623A1 (en) Sequential lateral solidification device and method of crystallizing silicon using the same
US7740993B2 (en) Mask for sequential lateral solidification (SLS) process and a method for crystallizing amorphous silicon by using the same
JP4597730B2 (ja) 薄膜トランジスタ基板およびその製造方法
US7443457B2 (en) Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same
JP4571486B2 (ja) 結晶化装備及びこれを用いた結晶化方法
US20020182341A1 (en) Amorphous silicon deposition for sequential lateral solidification
KR101289066B1 (ko) 결정화방법 및 결정화 마스크 제작방법
KR100928053B1 (ko) 티오씨 액정표시장치용 박막트랜지스터의 결정화 공정
KR100767380B1 (ko) 박막 트랜지스터
JP3845569B2 (ja) 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス
KR20060016421A (ko) 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법
US7758926B2 (en) Amorphous silicon deposition for sequential lateral solidification
CN100405546C (zh) 用于连续侧向结晶的掩膜及用此掩膜结晶非晶硅层的方法
KR100579199B1 (ko) 폴리실리콘 박막의 제조 방법 및 이를 사용하여 제조된폴리실리콘을 사용하는 디스플레이 디바이스
JP2005175257A (ja) 結晶性膜の製造方法
KR20060010562A (ko) 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법
KR20060016423A (ko) 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법
KR20060000616A (ko) Ｆａｌｃ 공정을 이용한 다결정 실리콘 ｔｆｔ-ｌｃｄ어레이 기판 제조시 채널 영역의 결정화 방법 및 채널 구조

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080909

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090113

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090220

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090313