KR20020071705A - 반도체 기억 장치 - Google Patents
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Abstract
본 발명의 의하면, 회로 구성을 복잡화하는 일없이 소프트 에러 저감화를 도모한 메모리 셀 구조를 갖는 반도체 기억 장치를 얻는다.
NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1에 의해 인버터 I1을 구성하고, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2에 의해 인버터 I2를 구성하며, 인버터 I1, I2는 서로 교차 접속된다. NMOS 트랜지스터 N1은 P 웰 영역 PW0내에 형성되고, NMOS 트랜지스터 N2는 P 웰 영역 PW1내에 형성된다. P 웰 영역 PW0과 P 웰 영역 PW1은 N 웰 영역 NW를 사이에 두고 각각 반대측에 형성된다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 MOS 스태틱 RAM의 소프트 에러(soft error) 내성의 향상을 도모한 메모리 셀 구조에 관한 것이다.
메모리 셀의 미세화에 따라, 패키지로부터 방출되는 α선이나 우주로부터의 중성자선에 의해 발생된 전자에 기인하여 기억 노드에 유지되어 있는 데이터를 반전시켜 버린다고 하는 소프트 에러의 문제가 현재화(顯在化)되고 있다. 특히 전원전압이 저하함에 따라서, 그 오동작은 현저하게 나타나고 있다. 소프트 에러의 저감을 목적으로 여러 가지 시도가 이루어지고 있다.
도 37은, 예컨대 일본국 특허 공보 제 2589949 호에 개시된 SRAM 메모리 셀과 등가인 구조를 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이, 메모리 셀(100)을 PMOS 트랜지스터 PT1, PT2 및 NMOS 트랜지스터 NT5∼NT8, NT11, NT12, NT21, NT22로 구성한다.
PMOS 트랜지스터 PT1, PT2의 소스는 공통으로 전원 전압 Vcc에 접속되고, PMOS 트랜지스터 PT1의 드레인은 노드(101)를 거쳐서 PMOS 트랜지스터 PT2의 게이트 및 NMOS 트랜지스터 NT21, NT22의 게이트에 접속되며, PMOS 트랜지스터 PT2의 드레인은 노드(111)를 거쳐서 PMOS 트랜지스터 PT1의 게이트 및 NMOS 트랜지스터 NT11, NT12의 게이트에 접속된다.
NMOS 트랜지스터 NT11, NT12의 소스는 모두 접지(GND)되고, NMOS 트랜지스터 NT11의 드레인은 노드(101)를 거쳐서 PMOS 트랜지스터 PT1의 드레인에 접속되며, NMOS 트랜지스터 NT12의 드레인은 노드(101 및 102)를 거쳐서 PMOS 트랜지스터 PT1의 드레인에 접속된다.
NMOS 트랜지스터 NT21, NT22의 소스는 모두 접지되고, NMOS 트랜지스터 NT21의 드레인은 노드(111)를 거쳐서 PMOS 트랜지스터 PT2의 드레인에 접속되며, NMOS 트랜지스터 NT22의 드레인은 노드(111 및 112)를 거쳐서 PMOS 트랜지스터 PT2의 드레인에 접속된다.
NMOS 트랜지스터 NT5는 비트선 BL50과 노드(101) 사이에 개재되고, 게이트가워드선 WL50에 접속된다. NMOS 트랜지스터 NT6은 비트선 BL60과 노드(101) 사이에 개재되고, 게이트가 워드선 WL60에 접속된다. NMOS 트랜지스터 NT7은 비트선 BL51과 노드(111) 사이에 개재되고, 게이트가 워드선 WL50에 접속된다. NMOS 트랜지스터 NT8은 비트선 BL61과 노드(111) 사이에 배치되고, 게이트가 워드선 WL60에 접속된다.
이러한 구성에 있어서, 비트선쌍 BL50, BL51 또는 비트선쌍 BL60, BL61로부터 얻어지는 데이터를, 워드선 WL50 또는 워드선 WL60을 활성 상태로 하여, NMOS 트랜지스터 NT5, NT6 또는 NMOS 트랜지스터 NT6, NT8을 온(on) 상태로 하는 것에 의해, 기억 노드인 노드(101) 및 노드(111)에 액세스할 수 있다.
상기 구성에서는 통상, 하나의 NMOS 트랜지스터로 구성하는 NMOS 드라이버 트랜지스터를, 2개의 NMOS 트랜지스터(NT11과 NT12로 나누고, 또한 NT21과 NT22로 나눔)로 나누고 있다.
그리고, PMOS 트랜지스터 PT1(PT2)의 드레인인 기억 노드를 노드(101)((111))와 노드(102)((112))로 분할하기 위해, NMOS 트랜지스터 NT11(NT21)와 NMOS 트랜지스터 NT12(NT22)를, PMOS 트랜지스터 PT1이 형성되는 N 웰 영역을 사이에 두고 서로 반대측에 형성하고 있다.
따라서, 상기 N 웰 영역은 그 한 쪽에 충돌하는 에너지 입자에 의해서 생성된 전자 또는 정공이 상기 N 웰 영역의 반대측의 공핍 영역에 영향을 미치는 것을 방지하는 것에 의해, 소프트 에러의 발생율을 저하시킬 수 있다.
그러나, 상기 SRAM 메모리 셀에 있어서도 소프트 에러 저감이 충분하지 않고, 또한, 본래 1개로 구성 가능한 드라이버 트랜지스터를 2개로 구성하고 있기 때문에, 회로 구성이 복잡화된다고 하는 문제점이 있었다.
본 발명은, 상기 문제점을 해결하기 위해서 이루어진 것으로, 회로 구성을 복잡화하는 일없이 소프트 에러 저감화를 도모한 메모리 셀 구조를 갖는 반도체 기억 장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1인 SRAM의 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 2는 주로 도 1의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 3은 주로 도 1의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 4는 실시예 1의 메모리 셀의 등가 회로를 도시하는 회로도,
도 5는 실시예 2의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 6은 주로 도 5의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 7은 인접하는 메모리 셀 사이에서의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 8은 실시예 3의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 9는 주로 도 8의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 10은 실시예 3의 메모리 셀의 등가 회로를 도시하는 회로도,
도 11은 실시예 4의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 12는 주로 도 11의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 13은 실시예 5의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 14는 주로 도 13의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 15는 실시예 5의 메모리 셀의 등가 회로를 도시하는 회로도,
도 16은 실시예 6의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 17은 주로 도 16의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 18은 주로 도 16의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 19는 실시예 7의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 20은 주로 도 19의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 21은 주로 도 19의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 22는 실시예 8의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 23은 주로 도 22의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 24는 주로 도 22의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 25는 실시예 8의 메모리 셀의 등가 회로를 도시하는 회로도,
도 26은 실시예 9의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 27은 주로 도 26의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 28은 주로 도 26의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 29는 실시예 10의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 30은 주로 도 29의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 31은 주로 도 29의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 32는 실시예 11의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 33은 주로 도 32의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도,
도 34는 주로 도 32의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 35는 실시예 12의 SRAM 메모리 셀의 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도,
도 36은 주로 도 35의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도,
도 37은 종래의 SRAM 메모리 셀을 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
BLA, BLB,,: 비트선
FL110, FL111, FL120, FL121 : P+확산 영역
FL210∼FL215, FL220∼FL225, FL230∼FL233, FL240∼FL243 : N+확산 영역
I1, I2 : 인버터
M00, M01 : 고저항 금속 배선
N1, N2 : NMOS 트랜지스터(드라이버 트랜지스터)
N3∼N7 : NMOS 트랜지스터(액세스 트랜지스터)
NW : N 웰 영역
P1, P2 : PMOS 트랜지스터(드라이버 트랜지스터)
PL5 : 공용 폴리실리콘 배선
PL5, PL7, PL8 : 고저항 폴리실리콘 배선
PW0, PW1 : P 웰 영역
R1, R2 : 저항
WL, WLA, WLB : 워드선
본 발명에 따른 제 1 특징의 반도체 기억 장치는, 서로 교차 접속된 제 1 및 제 2 인버터를 포함하는 메모리 셀을 갖는 반도체 기억 장치로서, 제 1 도전형이 제 1종, 제 2 도전형이 제 2종으로 각각 정의되고, 상기 제 1 인버터는 제 1의 제 1종 전계 효과 트랜지스터 및 제 1의 제 2종 전계 효과 트랜지스터로 이루어지며, 상기 제 2 인버터는 제 2의 제 1종 전계 효과 트랜지스터 및 제 2의 제 2종 전계 효과 트랜지스터로 이루어지고, 상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터를 서로 독립된 제 1 및 제 2의 제 2종 웰 영역에 각각 형성하고 있다.
또한, 본 발명의 제 2 특징은, 제 1 특징에 따른 반도체 기억 장치로서, 상기 제 1 인버터의 출력부는 상기 제 1의 제 1종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 1의 제 2종 전계 효과 트랜지스터의 한쪽 전극과의 접속부를 포함하며, 입력부는 상기 제 1의 제 1종 전계 효과 트랜지스터의 제어 전극과 상기 제 1의 제2종 전계 효과 트랜지스터의 제어 전극과의 접속부를 포함하고, 상기 제 2 인버터의 출력부는 상기 제 2의 제 1종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 2의 제 2종 전계 효과 트랜지스터의 한쪽 전극과의 접속부를 포함하고, 입력부는 상기 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극과 상기 제 2의 제 2종 전계 효과 트랜지스터의 제어 전극과의 접속부를 포함하며, 상기 메모리 셀은 상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 전기적으로 접속되는 제 1 기억 단자에 한쪽 전극이 접속되고, 제 1 비트선에 다른쪽 전극이 접속되며, 제어 전극에 워드선이 접속되는 제 3의 제 1종 전계 효과 트랜지스터와, 상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 전기적으로 접속되는 제 2 기억 단자에 한쪽 전극이 접속되고, 제 2 비트선에 다른쪽 전극이 접속되며, 제어 전극에 워드선이 접속되는 제 4의 제 1종 전계 효과 트랜지스터를 더 포함하고, 상기 제 3 및 제 4의 제 1종 전계 효과 트랜지스터를 각각 제 2 및 제 1의 제 2종 웰 영역에 형성하고 있다.
또한, 본 발명의 제 3 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 제 1∼제 4의 제 1종 전계 효과 트랜지스터에 있어서 한쪽 전극은 서로 독립하여 형성된다.
또한, 본 발명의 제 4 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 제 1, 제 3의 제 1종 전계 효과 트랜지스터 및 상기 제 1의 제 2종 전계 효과 트랜지스터가 상기 워드선 형성 방향을 따라 대략 일직선상에 나란히 레이아웃 배치되고, 상기 제 2, 제 4의 제 1종 전계 효과 트랜지스터 및 상기 제 2의 제 2종전계 효과 트랜지스터가 상기 워드선 형성 방향을 따라 대략 일직선상에 나란히 레이아웃 배치된다.
또한, 본 발명의 제 5 특징은, 제 1 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터는 상기 메모리 셀의 중심점에 대하여 서로 점대칭으로 되도록 레이아웃 배치된다.
또한, 본 발명의 제 6 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 제 3 및 제 4의 제 1종 전계 효과 트랜지스터는 상기 메모리 셀의 중심점에 대하여 서로 점대칭으로 되도록 레이아웃 배치된다.
또한, 본 발명의 제 7 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극폭을 상기 제 3 및 제 4의 제 1종 전계 효과 트랜지스터의 제어 전극폭보다 넓게 설정하고 있다.
또한, 본 발명의 제 8 특징은, 제 1 특징 내지 제 7 특징중 어느 한 특징에 따른 반도체 기억 장치로서, 상기 메모리 셀은 상기 제 1 인버터의 입력부와 상기 제 2 기억 단자 사이에 개재되는 제 1 저항 성분과, 상기 제 2 인버터의 입력부와 상기 제 1 기억 단자 사이에 개재되는 제 2 저항 성분을 더 포함한다.
또한, 본 발명의 제 9 특징은, 제 8 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2 저항 성분은 CoSi보다도 저항율이 높은 금속 재료로 형성된 고저항 금속 배선을 포함한다.
또한, 본 발명의 제 10 특징은, 제 8 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2 저항 성분은 CoSi보다도 저항율이 높은 폴리실리콘으로 형성된 고저항 폴리실리콘 배선을 포함한다.
또한, 본 발명의 제 11 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 제 3 및 제 4의 제 1종 전계 효과 트랜지스터의 제어 전극 및 상기 워드선은 1개의 폴리실리콘을 공용하여 구성된다.
또한, 본 발명의 제 12 특징은, 제 2 특징에 따른 반도체 기억 장치로서, 상기 워드선은 서로 독립된 제 1 및 제 2 워드선을 포함하고, 상기 제 3의 제 1종 전계 효과 트랜지스터의 제어 전극은 상기 제 1 워드선에 접속되고, 상기 제 4의 제 1종 전계 효과 트랜지스터의 제어 전극은 상기 제 2 워드선에 접속된다.
또한, 본 발명의 제 13 특징은, 제 12 특징에 따른 반도체 기억 장치로서, 상기 제 1 비트선은 서로 비트선쌍을 구성하는 제 1 및 제 2 부분 비트선을 포함하고, 상기 제 2 비트선은 서로 비트선쌍을 구성하는 제 3 및 제 4 부분 비트선을 포함하며, 상기 제 3의 제 1종 전계 효과 트랜지스터는 제 5 및 제 6의 제 1종 전계 효과 트랜지스터를 포함하고, 상기 제 5의 제 1종 전계 효과 트랜지스터는 상기 제 1 부분 비트선과 상기 제 2 기억 단자 사이에 개재되며, 상기 제 6의 제 1종 전계 효과 트랜지스터는 상기 제 2 부분 비트선과 상기 제 1 기억 단자 사이에 개재되고, 상기 제 4의 제 1종 전계 효과 트랜지스터는 제 7 및 제 8의 제 1종 전계 효과 트랜지스터를 포함하며, 상기 제 7의 제 1종 전계 효과 트랜지스터는 상기 제 3 부분 비트선과 상기 제 1 기억 단자 사이에 개재되고, 상기 제 8의 제 1종 전계 효과 트랜지스터는 상기 제 4 부분 비트선과 상기 제 2 기억 단자 사이에 개재된다.
또한, 본 발명의 제 14 특징은, 제 13 특징에 따른 반도체 기억 장치로서,상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극폭을 상기 제 5∼제 8의 제 1종 전계 효과 트랜지스터의 제어 전극폭보다 넓게 설정하고 있다.
또한, 본 발명의 제 15 특징은, 제 2 특징, 제 12 특징 또는 제 13 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극 형성 영역이 상기 제 2 및 제 1 기억 단자의 일부를 구성하도록 레이아웃 배치하고 있다.
또한, 본 발명의 제 16 특징은, 제 1 특징 내지 제 15 특징중 어느 한 특징에 따른 반도체 기억 장치로서, 상기 제 1 및 제 2의 제 2종 전계 효과 트랜지스터는 제 1종 웰 영역에 형성되고, 상기 제 1종 웰 영역은 상기 제 1 및 제 2의 제 2종 웰 영역의 사이에 레이아웃 배치된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1∼도 4는 본 발명의 실시예 1인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 1은 전층(全層)에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 2는 주로 도 1의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 3은 주로 도 1의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 2, 도 3에 나타낸 부호의 일부를 도 1에서는 생략하고 있는 경우가 있다.
또한, 도 4는 도 1∼도 3에서 나타낸 레이아웃 구성의 SRAM 메모리 셀의 등가 회로를 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이, 실시예 1의 SRAM의 메모리 셀은 NMOS 트랜지스터 N1∼N4 및 PMOS 트랜지스터 P1, P2로 구성된다.
드라이버 트랜지스터인 PMOS 트랜지스터 P1, P2는 N 웰 영역 NW내에 형성되고, 드라이버 트랜지스터인 NMOS 트랜지스터 N1과 액세스 트랜지스터인 NM0S 트랜지스터 N4는 P 웰 영역 PW0내에 형성되며, 드라이버 트랜지스터인 NMOS 트랜지스터 N2와 액세스 트랜지스터인 NMOS 트랜지스터 N3은 P 웰 영역 PW1내에 형성된다. P 웰 영역 PW0과 P 웰 영역 PW1은 N 웰 영역 NW를 사이에 두고 각각 반대측에 형성된다.
NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1에 의해 제 1 CMOS 인버터 I1을 구성한다. 즉, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1의 게이트는 공통으로 기억 단자 Nb에 접속되고, 드레인은 공통으로 기억 단자 Na에 접속된다. 그리고, PMOS 트랜지스터 P1의 소스는 전원 전압 VDD에 접속되고, NMOS 트랜지스터 N1의 소스는 접지(GND)된다.
NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2에 의해 제 2 CMOS 인버터 I2를 구성한다. 즉, PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2의 게이트는 공통으로 기억 단자 Na에 접속되고, 드레인은 공통으로 기억 단자 Nb에 접속된다. 그리고, PMOS 트랜지스터 P2의 소스는 전원 전압 VDD에 접속되고, NMOS 트랜지스터 N2의 소스는 접지된다.
이와 같이, 인버터 I1의 출력부 및 인버터 I2의 입력부가 기억 단자 Na에 전기적으로 접속되고, 인버터 I1의 입력부 및 인버터 I2의 출력부가 기억 단자 Nb에 전기적으로 접속되는 것에 의해, CMOS 인버터 I1, I2가 서로 교차 접속되며, 기억 단자 Na 및 기억 단자 Nb에 서로 반전된 논리 레벨의 정보를 기억할 수 있다.
NMOS 트랜지스터 N3은 비트선 BLA와 기억 단자 Na 사이에 개재되고, 게이트가 워드선 WL에 접속된다. NMOS 트랜지스터 N4는 비트선 BLB와 기억 단자 Nb 사이에 개재되고, 게이트가 워드선 WL에 접속된다.
이러한 구성에 있어서, 비트선 BLA 또는 비트선 BLB로부터 얻어지는 데이터를, 워드선 WL을 활성 상태로 하여, NMOS 트랜지스터 N3, N4를 온(on) 상태로 하는 것에 의해, 기억 단자 Na 및 기억 단자 Nb에 대한 액세스(판독 또는 기입)가 가능해진다.
이하, 도 1∼도 3을 참조하여 실시예 1의 메모리 셀 구조에 대해서 기술한다.
N 웰 영역 NW내에 있어서, P+확산 영역 FL110, FL111 및 폴리실리콘 배선 PL1에 의해 PM0S 트랜지스터 P1을 구성하고, P+확산 영역 FL120, FL121 및 폴리실리콘 배선 PL2에 의해 PMOS 트랜지스터 P2를 구성한다.
P 웰 영역 PW0내에서, N+확산 영역 FL210, FL211 및 폴리실리콘 배선 PL1에 의해 NMOS 트랜지스터 N1을 구성하고, N+확산 영역 FL240, FL241 및 폴리실리콘 배선 PL4에 의해서 NMOS 트랜지스터 N4를 구성한다. 또, 폴리실리콘 배선 PL1은 N 웰 영역 NWㄹ부터 P 웰 영역 PW0에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N1 및 PM0S 트랜지스터 P1의 게이트로서 공유된다.
P 웰 영역 PW1내에 있어서, N+확산 영역 FL220, FL221 및 폴리실리콘 배선 PL2에 의해 NMOS 트랜지스터 N2를 구성하고, N+확산 영역 FL230, FL231 및 폴리실리콘 배선 PL3에 의해서 NMOS 트랜지스터 N3을 구성한다. 또, 폴리실리콘 배선 PL2는 N 웰 영역 NW로부터 P 웰 영역 PW1에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로서 공유된다.
상기한 확산 영역 FL110, FL111, FL120, FL121, FL210, FL211, FL220, FL221, FL230, FL231, FL240, FL241은 불순물을 주입, 확산하는 것에 의해 얻어진다.
확산 영역 FL210상의 그라운드 배선(ground wiring) LG1(제 1층 알루미늄 배선)은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL210과 전기적으로 접속되고, 확산 영역 FL211상으로부터 확산 영역 FL111상 및 확산 영역 FL231상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL11은 각 확산 영역 FL211, FL111 및 FL231 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL11은 폴리실리콘 배선 PL2의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL2에 전기적으로 접속된다. 이 알루미늄 배선 AL11은 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Na에 상당한다.
또, 확산 콘택트홀(1C)은 확산 영역과 제 1층(알루미늄) 배선과의 콘택트홀을 의미하고, 게이트 콘택트홀 GC는 폴리실리콘 배선과 제 1층 배선과의 콘택트홀을 의미한다.
폴리실리콘 배선 PL4는 게이트 콘택트홀 GC를 거쳐서 워드선 WL1(제 1층 알루미늄 배선)에 전기적으로 접속되고, 확산 영역 FL241상의 비트선 BLB1(제 1층 알루미늄 배선)은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL241과 전기적으로 접속된다.
확산 영역 FL240상으로부터 확산 영역 FL120상 및 확산 영역 FL220상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL12는 각 확산 영역 FL240, FL120 및 FL220 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL12는 폴리실리콘 배선 PL1의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL1에 전기적으로 접속된다. 이 알루미늄 배선 AL12는 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Nb에 상당한다.
확산 영역 FL110상의 전원 배선 LV1(제 1층 알루미늄 배선)은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110과 전기적으로 접속되고, 확산 영역 FL121상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL121과 전기적으로 접속된다.
확산 영역 FL230상의 비트선 BLA1(제 1층 알루미늄 배선)은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL230과 전기적으로 접속되고, 폴리실리콘 배선PL3상의 워드선 WL1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL3과 전기적으로 접속된다. 확산 영역 FL221상의 그라운드 배선 LG1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL221과 전기적으로 접속된다.
그라운드 배선 LG1은 비아홀(1T)을 거쳐서 그라운드 배선 LG2(제 2층 알루미늄 배선(2AL))와 전기적으로 접속되고, 그라운드 배선 LG2는 비아홀(2T)을 거쳐서 그라운드 배선 LG3(제 3층 알루미늄 배선(3AL))과 전기적으로 접속된다.
워드선 WL1은 비아홀(1T)을 거쳐서 워드선 WL2(제 2층 알루미늄 배선)와 전기적으로 접속되고, 워드선 WL2는 비아홀(2T)을 거쳐서 워드선 WL3(제 3층 알루미늄 배선)과 전기적으로 접속된다. 이들 워드선 WL1∼워드선 WL3에 의해서 도 4의 워드선 WL을 구성한다.
또, 비아홀(1T)은 제 1층 배선과 제 2층(알루미늄) 배선간의 접속용 비아홀을, 비아홀(2T)은 제 2층 배선과 제 3층(알루미늄) 배선간의 접속용 비아홀을 의미한다.
워드선 WL3 및 그라운드 배선 LG3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성되고, 그라운드 배선 LG3은 워드선 WL3을 사이에 두고 2개 형성된다.
비트선 BLA2(제 2층 알루미늄 배선)는 비아홀(1T)을 거쳐서 비트선 BLA1(도 3에서는 도시하지 않음)과 전기적으로 접속되고, 비트선 BLB2(제 2층 알루미늄 배선)는 비아홀(1T)을 거쳐서 비트선 BLB1(도 3에서는 도시하지 않음)과 전기적으로 접속된다. 전원 배선 LV2(제 2층 알루미늄 배선)는 비아홀(1T)을 거쳐서 전원 배선 LV1(도 3에서는 도시하지 않음)과 전기적으로 접속된다. 이들 비트선 BLA1, BLA2 및 BLB1, BLB2에 의해서 각각 도 4의 비트선 BLA 및 BLB를 구성한다.
비트선 BLA2, BLB2 및 전원 배선 LV2는 각각 P 웰 영역 PW1, PW0 및 N 웰 영역 NW 상을 도면중 종(縱) 방향으로 서로 병행하여 형성된다.
이와 같이, 실시예 1의 SRAM의 메모리 셀 구조는 NMOS 트랜지스터 N1, N4를 한쪽의 P 웰 영역 PW0내에 형성하고, NMOS 트랜지스터 N2, N3을 N 웰 영역 NW를 사이에 둔 다른쪽의 P 웰 영역 PW1내에 형성하는 것에 의해, 각각의 기억 단자 Na 및 기억 단자 Nb에 각각 전기적으로 접속되는 N+확산 영역 FL211 및 N+확산 영역 FL220을 각각 다른 P 웰 영역 PW0 및 PW1내에 나누어 형성할 수 있다.
그 결과, α선이나 중성자선에 의해서 발생한 전자가 P 웰 영역 PW0, PW1 중 한쪽의 P 웰 영역에 형성한 N+확산 영역에 수집된 경우에, N 웰 영역 NW가 개재하는 것에 의해 상기 전자의 발생에 의한 영향이 방지되는 다른쪽의 P 웰 영역에 형성한 N+확산 영역으로부터 방출된다. 이것에 의해 기억 단자 Na, Nb의 유지 데이터를 반전시키고자 하는 전자의 발생이 상쇄되기 때문에, 데이터의 반전이 일어나기 어렵게 된다. 즉, 소프트 에러 내성이 향상된다고 하는 효과가 있다(제 1 효과).
또한, P 웰 영역 PW0과 P 웰 영역 PW1을 비트선 BLA, BLB의 형성 방향에 수직인 방향에서 분리 형성하는 것에 의해, 2개의 P 웰 영역 PW0, PW1의 형성이 비트선 BLA, BLB의 배선 길이에 아무런 영향을 주지 않는다. 따라서, P 웰 영역 PW0,PW1의 형성에 의해서 비트선의 배선 길이가 길게 되는 일은 없어, 양호한 액세스 타임을 유지할 수 있다(제 2 효과).
또한, NMOS 트랜지스터 N1, N2 및 NMOS 트랜지스터 N3, N4는 각각 메모리 셀의 중심부(N 웰 영역 NW의 중심부)에 대하여 점대칭으로 되도록 레이아웃 배치되기 때문에, 실시예 1의 메모리 셀을 복수개 인접하여 형성하는 경우에 집적도의 향상을 도모할 수 있다(제 3 효과).
또한, 폴리실리콘 배선 PL1∼PL4를 동일 방향(도면중 횡(橫) 방향)으로 형성하는 것에 의해, 게이트 치수의 제어가 용이하게 되는 효과가 있고, 또한 폴리실리콘 배선 PL1, PL3(NMOS 트랜지스터 N1, N3, PMOS 트랜지스터 P1), 폴리실리콘 배선 PL2, PL4(NMOS 트랜지스터 N2, N4, PM0S 트랜지스터 P2)를 각각 일직선상에 형성하는 것에 의해, 낭비 영역이 없어져, 회로 면적의 삭감에 의해 집적도의 향상을 도모하는 것이 가능하다(제 4 효과).
또한, NMOS 트랜지스터 N1∼N4에 있어서, 드레인으로 되는 영역(기억 단자 Na 또는 기억 단자 Nb에 전기적으로 접속되는 영역)을 독립하여 형성하는 것에 의해, 소프트 에러의 내성이 높은 레벨로 유지할 수 있다(제 5 효과).
또한, CMOS 구조의 인버터 I1, I2를 각각 NMOS 트랜지스터 및 PM0S 트랜지스터 1개씩 세트로 구성하는 것에 의해, CM0S 구조로서 필요 최소한의 회로 구성으로 메모리 셀을 실현할 수 있다(제 6 효과).
(실시예 2)
도 5 및 도 6은 본 발명의 실시예 2인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 5는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 6은 주로 도 5의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 주로 도 5의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도는 실시예 1의 설명에서 이용한 도 3과 마찬가지이고, 실시예 2의 등가 회로를 나타내는 회로도는 도 4와 마찬가지이다. 또한, 도 6, 도 3에서 나타낸 부호의 일부를 도 5에서는 생략하고 있는 경우가 있다.
이들 도면에 도시하는 바와 같이, NMOS 트랜지스터 N1용의 사각형상의 N+확산 영역상에, 폴리실리콘 배선 PL1을 상기 N+확산 영역의 중심부에서 절곡하여 형성하는 것에 의해, 폴리실리콘 배선 PL1의 외측에 비교적 넓은 확산 영역 FL212, 내측에 비교적 좁은 확산 영역 FL213을 형성하고 있다. 그리고, 확산 영역 FL212, FL213 및 폴리실리콘 배선 PL1에 의해서 NMOS 트랜지스터 N1을 구성하고 있다.
마찬가지로 해서, NMOS 트랜지스터 N2용의 사각형상의 N+확산 영역상에, 폴리실리콘 배선 PL2를 상기 N+확산 영역의 중심부에서 절곡하여 형성하는 것에 의해, 폴리실리콘 배선 PL2의 외측에 비교적 넓은 확산 영역 FL223, 내측에 비교적 좁은 확산 영역 FL222를 형성하고 있다. 그리고, 확산 영역 FL222, FL223 및 폴리실리콘 배선 PL2에 의해서 NMOS 트랜지스터 N2를 구성하고 있다.
확산 영역 FL212상의 그라운드 배선 LG1은 2개소의 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL212와 전기적으로 접속되고, 확산 영역 FL213상의 알루미늄 배선 AL11은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL213과 전기적으로 접속된다.
마찬가지로 해서, 확산 영역 FL223상의 그라운드 배선 LG1은 2개소의 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL223과 전기적으로 접속되고, 확산 영역 FL222상의 알루미늄 배선 AL12는 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL222와 전기적으로 접속된다. 다른 레이아웃 구성은 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
실시예 2는 이상과 같이 레이아웃 구성하는 것에 의해, 실시예 1의 제 1, 제 2, 제 5 및 제 6 효과에 부가하여 이하의 효과를 성취한다.
드라이버 트랜지스터인 NMOS 트랜지스터 N1, N2의 게이트폭(채널폭) W를 크게 할 수 있다. 그 결과, 비트선 BLA, BLB의 캐리어를 신속하게 인출하는 것에 의해 동작의 고속화를 도모할 수 있다.
또한, 드라이버 트랜지스터인 NMOS 트랜지스터 N1, N2의 액세스 트랜지스터인 NMOS 트랜지스터 N3, N4에 대한 게이트폭 W의 비를 크게 증가시킬 수 있기 때문에, 메모리 셀의 안정성도 향상한다.
도 7은 인접하는 셀간의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 7은, 도 6과 마찬가지로, 주로 도 5의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 도시하고 있다.
도 7에서는 메모리 셀 MC1의 N 웰 영역 NW 및 P 웰 영역 PW0과, 메모리 셀MC2의 N 웰 영역 NW 및 P 웰 영역 PW0을 나타내고 있다.
이 때, NMOS 트랜지스터 N1, N2는 각각 메모리 셀의 중심부(N 웰 영역 NW의 중심부)에 대하여 점대칭으로 되도록 레이아웃 배치되어 있다(실시예 1의 제 3 효과에 상당). 이 때문에, 도 7에 도시하는 바와 같이, 인접하는 메모리 셀 MC1, MC2 사이에서 드라이버 트랜지스터인 NMOS 트랜지스터 N1(N2)끼리를, 확산 영역 FL212, 워드선 WL1, 그라운드 배선 LG1, 확산 콘택트홀(1C) 및 게이트 콘택트홀 GC 각각의 적어도 일부를 공유시키는 것에 의해 집적도를 향상시키면서, 서로 인접하여 선대칭으로 형성할 수 있어, NMOS 트랜지스터 N1 및 N2의 게이트폭 W를 크게 할 수 있다.
이와 같이, NMOS 트랜지스터 N1, N2의 게이트로 되는 폴리실리콘 배선 PL1, PL2를 구부려 형성한 것에 의한 면적의 증가는 거의 없고, 실시예 1과 동등한 고밀도인 메모리 셀 구조를 얻을 수 있다.
또한, NMOS 트랜지스터 N1, N3, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N2, N4, PMOS 트랜지스터 P2를 각각 거의 일직선상에 형성하는 것에 의해, 집적도의 향상을 도모할 수 있다(실시예 1의 제 4 효과에 상당).
(실시예 3)
도 8∼도 10은 본 발명의 실시예 3인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 8은 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 9는 주로 도 8의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 주로 도 8의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도는 실시예 1의 설명에서 이용한 도 3과 마찬가지이고, 도 9, 도 3에서 나타낸 부호의 일부를 도 8에서는 생략하고 있는 경우가 있다.
도 10은 도 8, 도 9, 도 3에서 나타낸 레이아웃 구성의 SRAM 메모리 셀의 등가 회로를 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트와 기억 단자 Nb 사이에 저항 R1이 개재되고, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트와 기억 단자 Na 사이에 저항 R2가 개재된다. 다른 구성은 도 4에서 도시한 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
이하, 도 8, 도 9 및 도 3을 참조하여 실시예 3의 메모리 셀 구조에 대해서 기술한다.
이들 도면에 도시하는 바와 같이, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로 되는 폴리실리콘 배선 PL13(실시예 1의 폴리실리콘 배선 PL1에 상당)이 저항 R1로 되는 고저항 금속 배선 M00에 전기적으로 접속되고, 이 고저항 금속 배선 M00이 비아홀(0T)을 거쳐서 기억 단자 Nb인 알루미늄 배선 AL12와 전기적으로 접속된다. 비아홀(0T)은 폴리실리콘 배선과 동일층에 형성된 고저항 금속 배선 M00과 제 1층 배선과의 접속용 비아홀을 의미한다.
마찬가지로 해서, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로 되는 폴리실리콘 배선 PL14(실시예 1의 폴리실리콘 배선 PL2에 상당)가 저항 R2로 되는 고저항 금속 배선 M01에 전기적으로 접속되고, 이 고저항 금속 배선 M01이 비아홀(0T)을 거쳐서 기억 단자 Na인 알루미늄 배선 AL11에 전기적으로 접속된다.
또, 고저항 금속 배선 M00, M01의 형성 재료로서는, 예컨대 텅스텐 등의 CoSi(코발트 실리콘)보다 저항율이 높은 재료를 들 수 있다. 또한, 다른 구성은 도 1∼도 3에서 나타낸 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
실시예 3은 상기한 바와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 1의 제 1∼제 6 효과에 부가하여, 이하의 효과를 성취한다.
실시예 3의 메모리 셀은, 저항 R1, R2를 전파(傳播)하는 신호 지연에 의해서 셀에 유지하고 있는 데이터를 반전하기 위한 응답 특성은 길게 된다. 그 결과, α선이나 중성자선에 의해서 발생한 전자에 의해서, 기억 단자 Na, Nb중 한쪽의 기억 단자의 전위가 반전했다고 해도, 다른쪽의 기억 단자의 데이터가 반전하기 이전에 본래의 유지 상태로 되돌아가기 때문에, 소프트 에러는 더욱더 일어나기 어렵게 된다.
(실시예 4)
도 11 및 도 12는 본 발명의 실시예 4인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 11은 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 12는 주로 도 11의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 주로 도 11의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도는 실시예 1의 설명에서 이용한 도 3과 마찬가지이고, 도 12, 도 3에서 나타낸 부호의 일부를 도 11에서는 생략하고 있는 경우가있다. 또한, 실시예 4의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 실시예 3에서 나타낸 도 10과 마찬가지이다.
이하, 도 11, 도 12 및 도 3을 참조하여, 실시예 4의 메모리 셀 구조에 대하여 기술한다.
이들 도면에 도시하는 바와 같이, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로 되는 폴리실리콘 배선 PL13, PL17(실시예 1의 폴리실리콘 배선 PL1에 상당)중, 저항 R1로 되는 폴리실리콘 배선 PL17은 폴리실리콘 배선 PL13에 비하여 고저항인 재료로 형성된다. 예컨대, 폴리실리콘 배선 PL13을 CoSi로 형성한 경우, 폴리실리콘 배선 PL17을 CoSi보다 저항율이 높은 형성 재료를 이용하여 형성한다.
그리고, 폴리실리콘 배선 PL17이 게이트 콘택트홀 GC를 거쳐서 기억 단자 Nb인 알루미늄 배선 AL12와 전기적으로 접속된다.
마찬가지로 해서, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로 되는 폴리실리콘 배선 PL14, PL18(실시예 1의 폴리실리콘 배선 PL2에 상당)중, 저항 R2로 되는 폴리실리콘 배선 PL18은 폴리실리콘 배선 PL14에 비하여 고저항인 재료로 형성되고, 폴리실리콘 배선 PL18이 게이트 콘택트홀 GC를 거쳐서 기억 단자 Na인 알루미늄 배선 AL11과 전기적으로 접속된다. 다른 구성은 도 1∼도 3에서 나타낸 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
실시예 4는 상기한 바와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 1의 제 1∼제 6 효과에 부가하여, 이하의 효과를 성취한다.
실시예 4의 메모리 셀은, 저항 R1, R2를 전파하는 신호 지연에 의해서 셀에 유지하고 있는 데이터를 반전하기 위한 응답 특성은 길게 된다. 그 결과, α선이나 중성자선에 의해 발생한 전자에 의해서, 기억 단자 Na, Nb중 한쪽의 기억 단자의 전위가 반전했다고 해도, 다른쪽의 기억 단자의 데이터가 반전하기 이전에 본래의 유지 상태로 되돌아가기 때문에, 소프트 에러는 더욱더 일어나기 어렵게 된다.
(실시예 5)
도 13∼도 15는 본 발명의 실시예 5인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 13은 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 14는 주로 도 13의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 주로 도 13의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도는 실시예 1의 설명에서 이용한 도 2(워드선 WL2가 워드선 WLA2, WLB2로 분리된 점은 다름)와 마찬가지이고, 도 14, 도 2에서 나타낸 부호의 일부를 도 13에서는 생략하고 있는 경우가 있다.
도 15는 도 13, 도 14, 도 2에서 나타낸 레이아웃 구성의 SRAM 메모리 셀의 등가 회로를 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이, NMOS 트랜지스터 N3의 게이트에는 워드선 WLA가 접속되고, NMOS 트랜지스터 N4의 게이트에는 워드선 WLA와는 독립된 워드선 WLB가 접속된다. 또, 다른 구성은 도 4에서 나타낸 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
이하, 도 13, 도 14 및 도 2를 참조하여, 실시예 5의 메모리 셀 구조에 대해서 기술한다.
폴리실리콘 배선 PL3은 게이트 콘택트홀 GC를 거쳐서 워드선 WLA1(제 1층 알루미늄 배선)에 전기적으로 접속되고, 워드선 WLA1은 비아홀(1T)을 거쳐서 워드선 WLA2(제 2층 알루미늄 배선)와 전기적으로 접속되며, 워드선 WLA2는 비아홀(2T)을 거쳐서 워드선 WLA3(제 3층 알루미늄 배선)과 전기적으로 접속된다. 이들 워드선 WLA1∼워드선 WLA3에 의해서 도 15의 워드선 WLA를 구성한다.
마찬가지로 해서, 폴리실리콘 배선 PL4는 게이트 콘택트홀 GC를 거쳐서 워드선 WLB1(제 1층 알루미늄 배선)에 전기적으로 접속되고, 워드선 WLB1은 비아홀(1T)을 거쳐서 워드선 WLB2(제 2층 알루미늄 배선)와 전기적으로 접속되며, 워드선 WLB2는 비아홀(2T)을 거쳐서 워드선 WLB3(제 3층 알루미늄 배선)과 전기적으로 접속된다. 이들 워드선 WLB1∼WLB3에 의해서 도 15의 워드선 WLB를 구성한다.
워드선 WLA3, WLB3 및 그라운드 배선 LG3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성되고, 그라운드 배선 LG3은 워드선 WLA3, WLB3을 사이에 두고 2개 형성된다. 또, 다른 레이아웃 구성은 실시예 1과 마찬가지이기 때문에, 설명을 생략한다.
실시예 5는 상기한 바와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 1의 제 1∼제 6 효과에 부가하여, 이하의 효과를 성취한다.
도 15의 등가 회로에 도시하는 바와 같이, 액세스 트랜지스터인 NMOS 트랜지스터 N3, N4의 게이트에 접속하는 워드선을 WLA, WLB로 나눔으로써, FIFO 메모리에서 이용 가능한 메모리 셀 구조를 실현할 수 있다.
(실시예 6)
도 16∼도 18은 본 발명의 실시예 6인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 16은 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 17은 주로 도 16의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 18은 주로 도 16의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 17, 도 18에서 나타낸 부호의 일부를 도 16에서는 생략하고 있는 경우가 있다. 또한, 실시예 6의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 실시예 5에서 나타낸 도 15와 마찬가지이다.
이하, 도 16∼도 18을 참조하여 실시예 6의 메모리 셀 구조에 대해서 기술한다.
NMOS 트랜지스터 N3, N4용의 N+확산 영역은 소스ㆍ드레인 영역 형성 방향이, 다른 NMOS 트랜지스터 N1, N2 및 PMOS 트랜지스터 P1, P2의 소스ㆍ드레인 영역 형성 방향과 90°방향을 바꿔 형성된다. 즉, NMOS 트랜지스터 N3용의 확산 영역 FL242, FL243과 NMOS 트랜지스터 N4용의 확산 영역 FL232, FL233이 도면중에서 횡 방향으로 형성된다.
그리고, 확산 영역 FL243상의 비트선 BLB1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL243에 전기적으로 접속되고, 비트선 BLB2(제 2층 알루미늄 배선)는 비아홀(1T)을 거쳐서 비트선 BLB1(도 18에서는 도시하지 않음)에 전기적으로 접속된다.
마찬가지로 해서, NMOS 트랜지스터 N3을 구성하는 확산 영역 FL232상의 비트선 BLA1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL232에 전기적으로 접속되고, 비트선 BLA2(제 2층 알루미늄 배선)는 비아홀(1T)을 거쳐서 비트선 BLA1(도 18에서는 도시하지 않음)에 전기적으로 접속된다.
비트선 BLA2, BLB2는 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성된다.
그라운드 배선 LG1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL210 및 확산 영역 FL221에 전기적으로 접속되고, 그라운드 배선 LG2는 비아홀(1T)을 거쳐서 그라운드 배선 LG1(도 18에서는 도시하지 않음)에 전기적으로 접속되며, 그라운드 배선 LG3은 비아홀(2T)을 거쳐서 그라운드 배선 LG2와 전기적으로 접속된다.
전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110 및 FL121에 전기적으로 접속되고, 전원 배선 LV2는 비아홀(1T)을 거쳐서 전원 배선 LV1(도 18에서는 도시하지 않음)에 전기적으로 접속되며, 전원 배선 LV3은 비아홀(2T)을 거쳐서 전원 배선 LV2에 전기적으로 접속된다.
워드선 WLA1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL23에 전기적으로 접속되고, 워드선 WLA2는 비아홀(1T)을 거쳐서 워드선 WLA1(도 18에서는 도시하지 않음)에 전기적으로 접속되며, 워드선 WLA3(제 3층 알루미늄 배선)은 비아홀(2T)을 거쳐서 워드선 WLA2에 전기적으로 접속된다.
마찬가지로 해서, 워드선 WLB1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL24에 전기적으로 접속되고, 워드선 WLB2는 비아홀(1T)을 거쳐서 워드선 WLB1(도 18에서는 도시하지 않음)에 전기적으로 접속되며, 워드선 WLB3(제 3층 알루미늄 배선)은 비아홀(2T)을 거쳐서 워드선 WLB2에 전기적으로 접속된다.
(제 1) 그라운드 배선 LG3, 워드선 WLB3, 전원 배선 LV3, 워드선 WLA3, (제 2) 그라운드 배선 LG3은 각각 도면중에서 종 방향으로 병렬로 형성되고, (제 1) 그라운드 배선 LG3 및 워드선 WLB3은 P 웰 영역 PW0상에, 전원 배선 LV3은 N 웰 영역 NW상에, 워드선 WLA3 및 (제 2) 그라운드 배선 LG3은 P 웰 영역 PW1상에 형성된다.
실시예 6은 상기한 바와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 1의 제 1∼제 3, 제 5 및 제 6 효과에 부가하여, 실시예 5 고유의 효과와 동등한 효과를 성취한다.
(실시예 7)
도 19∼도 21은 본 발명의 실시예 7인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 19는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 20은 주로 도 19의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 21은 주로 도 19의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 20, 도 21에서 나타낸 부호의 일부를 도 19에서는 생략하고 있는 경우가 있다. 또한, 실시예 7의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 실시예 1에서 나타낸 도 4와 마찬가지이다.
이하, 도 19∼도 21을 참조하여 실시예 7의 메모리 셀 구조에 대해서 기술한다.
NMOS 트랜지스터 N3, N4의 공용 폴리실리콘 배선 PL5가 P 웰 영역 PW0으로부터 N 웰 영역 NW 및 P 웰 영역 PW1상으로 연장되어 형성되고, 이 공용 폴리실리콘 배선 PL5가 도 4의 워드선 WL로서 이용된다.
다른 구성은, 폴리실리콘 배선 PL1, PL2의 패턴 형상, 폴리실리콘 배선 PL1과 알루미늄 배선 AL12와의 게이트 콘택트홀 GC의 형성 위치 및 폴리실리콘 배선 PL2와 알루미늄 배선 AL11과의 게이트 콘택트홀 GC의 형성 위치 등을 제외하면, 도 5, 도 6 및 도 3에서 나타낸 실시예 2와 마찬가지이다.
실시예 7은 상기와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 2와 동등의 효과를 성취한다. 또한, 워드선 WL에 관해서, 비아홀(1T, 2T) 및 워드선 WL2, WL3이 불필요하게 되기 때문에, 필요한 레이아웃의 수가 감소하여, 비용 삭감을 도모할 수 있다고 하는 효과가 있다.
(실시예 8)
도 22∼도 25는 본 발명의 실시예 8인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 22는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 23은 주로 도 22의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 24는 주로 도 22의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 23, 도 24에서 나타낸 부호의 일부를 도 22에서는 생략하고 있는 경우가 있다.
또한, 도 25는 도 22∼도 24에서 나타낸 레이아웃 구성의 SRAM 메모리 셀의 등가 회로를 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이, 실시예 8의SRAM의 메모리 셀은 NMOS 트랜지스터 N1, N2, N5∼N8 및 PMOS 트랜지스터 P1, P2로 구성된다.
NMOS 트랜지스터 N5는 비트선 BLA와 기억 단자 Nb 사이에 개재되고, NMOS 트랜지스터 N6은 비트선와 기억 단자 Na 사이에 개재되며, NMOS 트랜지스터 N5 및 N6의 게이트가 워드선 WLA에 공통으로 접속된다.
NMOS 트랜지스터 N7은 비트선 BLB와 기억 단자 Na 사이에 개재되고, NMOS 트랜지스터 N8은 비트선와 기억 단자 Nb 사이에 개재되며, NMOS 트랜지스터 N7 및 N8의 게이트가 워드선 WLB에 공통으로 접속된다.
드라이버 트랜지스터인 PMOS 트랜지스터 P1, P2는 N 웰 영역 NW내에 형성되고, 드라이버 트랜지스터인 NMOS 트랜지스터 N1과 액세스 트랜지스터인 NMOS 트랜지스터 N7, N8은 P 웰 영역 PW0내에 형성되며, 드라이버 트랜지스터인 NMOS 트랜지스터 N2와 액세스 트랜지스터인 NMOS 트랜지스터 N5, N6은 P 웰 영역 PW1내에 형성된다. P 웰 영역 PW0과 P 웰 영역 PW1은 N 웰 영역 NW를 사이에 두고 각각 반대측에 형성된다. 또, 다른 구성은 도 15에서 나타낸 실시예 5의 등가 회로와 마찬가지이다.
이하, 도 22∼도 24를 참조하여 실시예 8의 메모리 셀 구조에 대해서 기술한다.
N 웰 영역 NW내에 있어서, P+확산 영역 FL110, FL111 및 폴리실리콘 배선 PL17에 의해 PMOS 트랜지스터 P1을 구성하고, P+확산 영역 FL120, FL121 및 폴리실리콘 배선 PL18에 의해 PMOS 트랜지스터 P2를 구성한다.
P 웰 영역 PW0내에 있어서, N+확산 영역 FL212, FL213 및 폴리실리콘 배선 PL17에 의해 NMOS 트랜지스터 N1을 구성하고, N+확산 영역 FL244, FL245 및 폴리실리콘 배선 PL20에 의해서 NMOS 트랜지스터 N7을 구성하며, N+확산 영역 FL246, FL247 및 폴리실리콘 배선 PL20에 의해서 NMOS 트랜지스터 N8을 구성한다. 또, 폴리실리콘 배선 PL17은 N 웰 영역 NW로부터 P 웰 영역 PW0에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로서 공유되고, 폴리실리콘 배선 PL20은 NMOS 트랜지스터 N7, N8 사이에서 공유된다.
P 웰 영역 PW1내에 있어서, N+확산 영역 FL222, FL223 및 폴리실리콘 배선 PL18에 의해 NMOS 트랜지스터 N2를 구성하고, N+확산 영역 FL234, FL235 및 폴리실리콘 배선 PL19에 의해서 NMOS 트랜지스터 N5를 구성하며, N+확산 영역 FL236, FL237 및 폴리실리콘 배선 PL19에 의해서 NMOS 트랜지스터 N3을 구성한다. 또, 폴리실리콘 배선 PL18은 N 웰 영역 NW로부터 P 웰 영역 PW1에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로서 공유되고, 폴리실리콘 배선 PL18은 NMOS 트랜지스터 N5, N6 사이에서 공유된다. 또, 상기한 확산 영역은 불순물을 주입, 확산하는 것에 의해 얻어진다.
확산 영역 FL212상의 그라운드 배선 LG1은 2개의 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL212에 전기적으로 접속되고, 확산 영역 FL245상의 비트선 BLB1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL245에 전기적으로 접속되며, 확산 영역 FL247상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL247에 전기적으로 접속된다.
확산 영역 FL244상으로부터 확산 영역 FL213상, 확산 영역 FL111상 및 확산 영역 FL237상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL15는 각 확산 영역 FL244, FL213, FL111 및 FL237 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL15는 폴리실리콘 배선 PL18의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL18에 전기적으로 접속된다. 이 알루미늄 배선 AL15는 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Na에 상당한다.
폴리실리콘 배선 PL20은 게이트 콘택트홀 GC를 거쳐서 워드선 WLB1에 전기적으로 접속된다.
확산 영역 FL110상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110과 전기적으로 접속되고, 확산 영역 FL121상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL121과 전기적으로 접속된다.
그라운드 배선 LG1은 2개의 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL223에 전기적으로 접속되고, 확산 영역 FL234상의 비트선 BLA1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL234에 전기적으로 접속되며, 확산 영역 FL236상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL236과 전기적으로 접속된다.
확산 영역 FL235상으로부터 확산 영역 FL222상, 확산 영역 FL120상 및 확산 영역 FL246상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL16은 각 확산 영역 FL235, FL222, FL120 및 FL246 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL16은 폴리실리콘 배선 PL17의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL17에 전기적으로 접속된다. 이 알루미늄 배선 AL16은 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Nb에 상당한다.
폴리실리콘 배선 PL19상의 워드선 WLA1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL19와 전기적으로 접속된다.
그라운드 배선 LG1은 비아홀(1T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속되고, 그라운드 배선 LG2는 비아홀(2T)을 거쳐서 그라운드 배선 LG3에 전기적으로 접속된다.
워드선 WLA1은 비아홀(1T)을 거쳐서 워드선 WLA2에 전기적으로 접속되고, 워드선 WLA2는 비아홀(2T)을 거쳐서 워드선 WLA3에 전기적으로 접속된다. 이들 워드선 WLA1∼워드선 WLA3에 의해서 도 25의 워드선 WLA를 구성한다.
마찬가지로 해서, 워드선 WLB1은 비아홀(1T)을 거쳐서 워드선 WLB2에 전기적으로 접속되고, 워드선 WLB2는 비아홀(2T)을 거쳐서 워드선 WLB3에 전기적으로 접속된다. 이들 워드선 WLB1∼워드선 WLB3에 의해서 도 25의 워드선 WLB를 구성한다.
워드선 WLA3, WLB3 및 그라운드 배선 LG3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성되고, 그라운드 배선 LG3은 워드선 WLA3, WLB3을 사이에 두고 2개 형성된다.
비트선 BLA2는 비아홀(1T)을 거쳐서 비트선 BLA1에 전기적으로 접속되고, 비트선 BLB2는 비아홀(1T)을 거쳐서 비트선 BLB1에 전기적으로 접속된다.
마찬가지로 해서, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속되고, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속된다.
전원 배선 LV2는 비아홀(1T)을 거쳐서 전원 배선 LV1에 전기적으로 접속된다. 이들 비트선 BLA1, BLA2,,, BLB1, BLB2 및,에 의해서 각각 도 25의 비트선 BLA,, BLB 및를 구성한다.
비트선쌍 BLA2,, 비트선쌍 BLB2,및 전원 배선 LV2는 각각 P 웰 영역 PW1, PW0 및 N 웰 영역 NW상을 도면중에서 종 방향으로 서로 병행하여 형성된다.
이와 같이, 실시예 8의 SRAM의 메모리 셀 구조는 NMOS 트랜지스터 N1, N7, N8을 한쪽의 P 웰 영역 PW0내에 형성하고, NMOS 트랜지스터 N2, N5, N6을 N 웰 영역 NW를 사이에 둔 다른쪽의 P 웰 영역 PW1내에 형성하는 것에 의해, 각각의 기억 단자 Na 및 기억 단자 Nb에 각각 전기적으로 접속되는 N+확산 영역 FL213 및 N+확산 영역 FL222를 각각 다른 P 웰 영역 PW0 및 PW1내에 나누어 형성할 수 있다.
그 결과, 실시예 1의 제 1 효과인 소프트 에러 내성의 향상을 도모할 수 있다.
또한, P 웰 영역 PW0 및 PW1을, 비트선쌍 BLA,및 비트선쌍 BLB,의 형성 방향에 수직인 방향으로 분리 형성하는 것에 의해, 2개의 P 웰 영역 PW0, PW1의 형성이 비트선쌍 BLA,및 비트선쌍 BLB,의 배선 길이에 아무런 영향을 주지 않는다. 따라서, P 웰 영역 PW0, PW1의 형성에 의해서 비트선의 배선 길이가 길게 되는 일은 없어, 실시예 1의 제 2 효과인 양호한 액세스 타임을 유지할 수 있다.
또한, NMOS 트랜지스터 N1, N2, NMOS 트랜지스터 N5, N7 및 NMOS 트랜지스터 N6, N8은 각각 메모리 셀의 중심부(N 웰 영역 NW의 중심부)에 대하여 점대칭으로 되도록 레이아웃 배치되기 때문에, 실시예 8의 메모리 셀을 복수개 인접하여 형성하는 경우에 집적도의 향상을 도모할 수 있다(실시예 1의 제 3 효과에 상당).
또한, 폴리실리콘 배선 PL17∼PL20을 동일 방향(도면중 횡 방향)으로 형성하는 것에 의해, 게이트 치수의 제어가 용이하게 되는 효과가 있고, 또한 폴리실리콘 배선 PL17, PL19, 폴리실리콘 배선 PL18, PL20을 각각 일직선상에 형성하는 것에 의해, 낭비 영역이 없어져, 회로 면적의 삭감에 의해 집적도의 향상을 도모할 수 있다(실시예 1의 제 4 효과에 상당).
또한, NMOS 트랜지스터 N1, N2, N5∼N8에 있어서, 드레인으로 되는 영역을 독립하여 형성하는 것에 의해, 소프트 에러 내성이 고레벨로 유지할 수 있다(실시예 1의 제 5 효과에 상당).
또한, CMOS 구조의 인버터 I1, I2를 각각 NMOS 트랜지스터 및 PM0S 트랜지스터 하나씩 세트로 구성하는 것에 의해, CM0S 구조로서 필요 최소한의 회로 구성으로 메모리 셀을 실현할 수 있다(실시예 1의 제 6 효과에 상당).
또한, 실시예 8의 메모리 셀은, 도 25에 도시하는 바와 같이, 2개의 워드선 WLA, WLB 및 2개의 비트선쌍(비트선쌍 BLA,및 비트선쌍 BLB,)을 이용한 2 포트 메모리 셀을 실현한다.
(실시예 9)
도 26∼도 28은 본 발명의 실시예 9인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 26은 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 27은 주로 도 26의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 28은 주로 도 26의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 27, 도 28에서 나타낸 부호의 일부를 도 26에서는 생략하고 있는 경우가 있다.
또한, 실시예 9의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 도 25에서 나타낸 실시예 8과 마찬가지이다.
이하, 도 26∼도 28을 참조하여 실시예 9의 메모리 셀 구조에 대해서 실시예 8과 다른 구성을 중심으로 기술한다.
P 웰 영역 PW0내에 있어서, N+확산 영역 FL214, FL215 및 폴리실리콘 배선 PL31에 의해 NMOS 트랜지스터 N1을 구성한다. 이 때, 폴리실리콘 배선 PL31을 NMOS 트랜지스터 N1용의 N+확산 영역 FL214, FL215상에 있어서 두번 90°절곡하여 형성하는 것에 의해, 다른 NMOS 트랜지스터 N5∼N8에 비해 상당히 큰 게이트폭을 설정하고 있다.
N+확산 영역 FL270, FL271 및 폴리실리콘 배선 PL37에 의해서 NMOS 트랜지스터 N7을 구성하고, N+확산 영역 FL280, FL281 및 폴리실리콘 배선 PL38에 의해서 NMOS 트랜지스터 N8을 구성한다.
또, 폴리실리콘 배선 PL31은 N 웰 영역 NW로부터 P 웰 영역 PW0에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로서 공유된다.
P 웰 영역 PW1내에 있어서, N+확산 영역 FL224, FL225 및 폴리실리콘 배선 PL32에 의해 NMOS 트랜지스터 N2를 구성한다. 이 때, 폴리실리콘 배선 PL32를 NMOS 트랜지스터 N2용의 N+확산 영역 FL224, FL225상에 있어 두번 90°절곡하여 형성하는 것에 의해, 다른 NMOS 트랜지스터 N5∼N8에 비하여 상당히 큰 게이트폭을 설정하고 있다.
N+확산 영역 FL250, FL251 및 폴리실리콘 배선 PL35에 의해서 NMOS 트랜지스터 N5를 구성하고, N+확산 영역 FL260, PL261 및 폴리실리콘 배선 PL36에 의해서 NMOS 트랜지스터 N6을 구성한다.
또, 폴리실리콘 배선 PL32는 N 웰 영역 NW로부터 P 웰 영역 PW1에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로서 공유된다. 또, 상기한 확산 영역은 불순물을 주입, 확산하는 것에 의해 얻어진다.
확산 영역 FL214상의 2개의 그라운드 배선 LG1은 각각 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL214에 전기적으로 접속되고, 확산 영역 FL271상의 비트선 BLB1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL271에 전기적으로 접속되며, 확산 영역 FL280상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL280에 전기적으로 접속된다.
확산 영역 FL281상으로부터 확산 영역 FL215상, 확산 영역 FL111상 및 확산 영역 FL251상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL17은 각 확산 영역 FL281, FL215, FL111 및 FL251 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL17은 폴리실리콘 배선 PL32의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL32에 전기적으로 접속된다. 이 알루미늄 배선 AL17은 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Na에 상당한다.
폴리실리콘 배선 PL37 및 PL38은 각각 게이트 콘택트홀 GC를 거쳐서 공통으로 워드선 WLB1에 전기적으로 접속된다.
확산 영역 FL110상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110에 전기적으로 접속되고, 확산 영역 FL121상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL121에 전기적으로 접속된다.
2개의 그라운드 배선 LG1은 각각 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL224에 전기적으로 접속되고, 확산 영역 FL250상의 비트선 BLA1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL250에 전기적으로 접속되며, 확산 영역 FL261상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL261과 전기적으로 접속된다.
확산 영역 FL260상으로부터 확산 영역 FL224상, 확산 영역 FL120상 및 확산 영역 FL270상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL18은 각 확산 영역 FL260, FL224, FL120 및 FL270 각각과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다. 또한, 알루미늄 배선 AL18은 폴리실리콘 배선 PL31의 일부상에도 형성되어 있고, 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL31에 전기적으로 접속된다. 이 알루미늄 배선 AL18은 전기적으로 저임피던스인 접속이 가능하고, 기억 단자 Nb에 상당한다.
폴리실리콘 배선 PL35 및 PL36상의 워드선 WLA1은 게이트 콘택트홀 GC를 거쳐서 공통으로 폴리실리콘 배선 PL35 및 PL36에 전기적으로 접속된다.
그라운드 배선 LG1은 비아홀(1T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속되고, 그라운드 배선 LG2는 비아홀(2T)을 거쳐서 그라운드 배선 LG3에 전기적으로 접속된다.
워드선 WLA1은 비아홀(1T)을 거쳐서 워드선 WLA2에 전기적으로 접속되고, 워드선 WLA2는 비아홀(2T)을 거쳐서 워드선 WLA3에 전기적으로 접속된다. 마찬가지로 해서, 워드선 WLB1은 비아홀(1T)을 거쳐서 워드선 WLB2에 전기적으로 접속되고, 워드선 WLB2는 비아홀(2T)을 거쳐서 워드선 WLB3에 전기적으로 접속된다.
비트선 BLA2는 비아홀(1T)을 거쳐서 비트선 BLA1에 전기적으로 접속되고, 비트선 BLB2는 비아홀(1T)을 거쳐서 비트선 BLB1에 전기적으로 접속된다.
마찬가지로 해서, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속되고, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속된다. 또한, 전원 배선 LV2는 비아홀(1T)을 거쳐서 전원 배선 LV1에 전기적으로 접속된다.
이와 같이, 실시예 9의 SRAM의 메모리 셀 구조는 NMOS 트랜지스터 N1, N7, N8을 한쪽의 P 웰 영역 PW0내에 형성하고, NMOS 트랜지스터 N2, N5, N6을 N 웰 영역 NW를 사이에 둔 다른쪽의 P 웰 영역 PW1내에 형성하는 것에 의해, 실시예 1의 제 1 효과인 소프트 에러 내성의 향상을 도모할 수 있다.
또한, P 웰 영역 PW0 및 PW1을, 비트선쌍 BLA,및 비트선쌍 BLB,의 형성 방향에 수직인 방향으로 분리 형성하는 것에 의해, 실시예 1의 제 2 효과인 양호한 액세스 타임을 유지할 수 있다.
또한, 실시예 9는, 실시예 8과 마찬가지로, NMOS 트랜지스터 N1, N2, NMOS 트랜지스터 N5, N7 및 NMOS 트랜지스터 N6, N8은 각각 메모리 셀의 중심부에 대하여 점대칭으로 되도록 레이아웃 배치되기 때문에, 실시예 9의 메모리 셀을 복수개 인접하여 형성하는 경우에 집적도의 향상을 도모할 수 있다(실시예 1의 제 3 효과에 상당).
또한, NMOS 트랜지스터 N1, N2, N5∼N8에 있어서, 드레인으로 되는 영역을 독립하여 형성하는 것에 의해, 소프트 에러 내성이 높은 레벨로 유지할 수 있다(실시예 1의 제 5 효과에 상당).
또한, CMOS 구조의 인버터 I1, I2를 각각 NMOS 트랜지스터 및 PM0S 트랜지스터 1개씩 세트로 구성하는 것에 의해, CM0S 구조로서 필요 최소한의 회로 구성으로 메모리 셀을 실현하는 것이 가능하다(실시예 1의 제 6 효과에 상당).
또한, 실시예 9의 메모리 셀은, 실시예 8과 마찬가지로, 2 포트 메모리 셀로 된다.
또한, 드라이버 트랜지스터인 NMOS 트랜지스터 N1, N2의 게이트폭(채널폭) W를 크게 하는 것에 의해, 실시예 2와 마찬가지로 동작의 고속화 및 메모리 셀의 안정성의 향상을 도모할 수 있다.
(실시예 10)
도 29∼도 31은 본 발명의 실시예 10인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 29는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 30은 주로 도 29의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 31은 주로 도 29의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 30, 도 31에서 나타낸 부호의 일부를 도 29에서는 생략하고 있는 경우가 있다.
또한, 실시예 10의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 도 25에서 나타낸 실시예 8과 마찬가지이다.
이하, 도 29∼도 31을 참조하여 실시예 10의 메모리 셀 구조에 대해서 기술한다.
N 웰 영역 NW내에 있어서, P+확산 영역 FL110, FL111 및 폴리실리콘 배선 PL41에 의해 PMOS 트랜지스터 P1을 구성하고, P+확산 영역 FL120, FL121 및 폴리실리콘 배선 PL42에 의해 PMOS 트랜지스터 P2를 구성한다.
P 웰 영역 PW0내에 있어서, N+확산 영역 FL210, FL211 및 폴리실리콘 배선 PL41에 의해 NMOS 트랜지스터 N1을 구성하고, N+확산 영역 FL270, FL271 및 폴리실리콘 배선 PL47에 의해서 NMOS 트랜지스터 N7을 구성하며, N+확산 영역 FL280, FL281 및 폴리실리콘 배선 PL47에 의해서 NMOS 트랜지스터 N8을 구성한다. 또, 폴리실리콘 배선 PL41은 N 웰 영역 NW로부터 P 웰 영역 PW0에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로서 공유되고, 폴리실리콘 배선 PL47은 NMOS 트랜지스터 N7, N8 사이에서 공유된다.
P 웰 영역 PW1내에 있어서, N+확산 영역 FL220, FL221 및 폴리실리콘 배선PL42에 의해 NMOS 트랜지스터 N2를 구성하고, N+확산 영역 FL250, FL251 및 폴리실리콘 배선 PL45에 의해서 NMOS 트랜지스터 N5를 구성하며, N+확산 영역 FL260, FL261 및 폴리실리콘 배선 PL45에 의해서 NMOS 트랜지스터 N6을 구성한다. 또, 폴리실리콘 배선 PL42는 N 웰 영역 NW로부터 P 웰 영역 PW1에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로서 공유되고, 폴리실리콘 배선 PL42는 NMOS 트랜지스터 N5, N6 사이에서 공유된다. 또, 상기한 확산 영역은 불순물을 주입, 확산하는 것에 의해 얻어진다.
확산 영역 FL210상의 그라운드 배선 LG1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL210에 전기적으로 접속되고, 확산 영역 FL271상의 비트선 BLB1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL271에 전기적으로 접속되며, 확산 영역 FL281상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL281에 전기적으로 접속된다.
확산 영역 FL270(FL211)상으로부터 확산 영역 FL111상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL17은 확산 영역 FL270(FL211)과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다.
또한, 알루미늄 배선 AL17은 폴리실리콘 배선 PL42에 전기적으로 접속된다. 폴리실리콘 배선 PL42는 새어드 콘택트(shared contact) SC를 거쳐서 확산 영역 FL111 및 확산 영역 FL261 각각에 전기적으로 접속된다. 또, 여기서, 새어드 콘택트는 확산 영역과 폴리실리콘을 하나의 공통 콘택트로 전기적으로 접속하는 것을의미한다.
알루미늄 배선 AL17은 전기적으로 저임피던스인 접속이 가능하고, 알루미늄 배선 AL17, 2개의 새어드 콘택트 SC 및 폴리실리콘 배선 PL42가 기억 단자 Na에 상당한다.
폴리실리콘 배선 PL47은 게이트 콘택트홀 GC를 거쳐서 워드선 WLB1에 전기적으로 접속된다.
확산 영역 FL110상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110과 전기적으로 접속되고, 확산 영역 FL121상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL121에 전기적으로 접속된다.
그라운드 배선 LG1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL221에 전기적으로 접속되고, 확산 영역 FL250상의 비트선 BLA1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL250에 전기적으로 접속되며, 확산 영역 FL260상의 비트선은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL260과 전기적으로 접속된다.
확산 영역 FL251(FL220)상으로부터 확산 영역 FL120상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL18은 확산 영역 FL251(FL220)과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다.
또한, 알루미늄 배선 AL18은 폴리실리콘 배선 PL41에 전기적으로 접속된다.폴리실리콘 배선 PL41은 새어드 콘택트 SC를 거쳐서 확산 영역 FL120 및 확산 영역 FL280 각각에 전기적으로 접속된다.
알루미늄 배선 AL18은 전기적으로 저임피던스인 접속이 가능하고, 알루미늄배선 AL18, 2개의 새어드 콘택트 SC 및 폴리실리콘 배선 PL41이 기억 단자 Nb에 상당한다.
폴리실리콘 배선 PL45상의 워드선 WLA1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL45와 전기적으로 접속된다.
워드선 WLA1은 비아홀(1T)을 거쳐서 워드선 WLA2에 전기적으로 접속되고, 워드선 WLA2는 비아홀(2T)을 거쳐서 워드선 WLA3에 전기적으로 접속된다. 마찬가지로 해서, 워드선 WLB1은 비아홀(1T)을 거쳐서 워드선 WLB2에 전기적으로 접속되고, 워드선 WLB2는 비아홀(2T)을 거쳐서 워드선 WLB3에 전기적으로 접속된다.
워드선 WLA3 및 WLB3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성된다.
비트선 BLA2는 비아홀(1T)을 거쳐서 비트선 BLA1에 전기적으로 접속되고, 비트선 BLB2는 비아홀(1T)을 거쳐서 비트선 BLB1에 전기적으로 접속된다.
마찬가지로 해서, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속되고, 비트선는 비아홀(1T)을 거쳐서 비트선에 전기적으로 접속된다.
전원 배선 LV2는 비아홀(1T)을 거쳐서 전원 배선 LV1에 전기적으로 접속된다. 그라운드 배선 LG1은 비아홀(1T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속된다.
비트선쌍 BLA2,, 비트선쌍 BLB2,, 그라운드 배선 LG2 및 전원배선 LV2는 도면중에서 종 방향으로 병행하여 형성된다.
비트선쌍 BLA2,및 그라운드 배선 LG2는 P 웰 영역 PW1상에 형성되고, 비트선쌍 BLB2,및 그라운드 배선 LG2는 P 웰 영역 PW0상에 형성되며, 전원 배선 LV2는 N 웰 영역 NW상에 형성된다.
이와 같이, 실시예 10의 SRAM의 메모리 셀 구조는 NMOS 트랜지스터 N1, N7, N8을 한쪽의 P 웰 영역 PW0내에 형성하고, NMOS 트랜지스터 N2, N5, N6을 N 웰 영역 NW를 사이에 둔 다른쪽의 P 웰 영역 PW1내에 형성하는 것에 의해, 실시예 1의 제 1 효과인 소프트 에러 내성의 향상을 도모할 수 있다.
또한, P 웰 영역 PW0 및 PW1을 비트선쌍 BLA,및 비트선쌍 BLB,의 형성 방향에 수직인 방향으로 분리 형성하는 것에 의해, 실시예 1의 제 2 효과인 양호한 액세스 타임을 유지할 수 있다.
또한, 실시예 10은, 실시예 8과 마찬가지로, NMOS 트랜지스터 N1, N2, NMOS 트랜지스터 N5, N7 및 NMOS 트랜지스터 N6, N8은 각각 메모리 셀의 중심부에 대하여 점대칭으로 되도록 레이아웃 배치되기 때문에, 실시예 10의 메모리 셀을 복수개 인접하여 형성하는 경우에 집적도의 향상을 도모할 수 있다(실시예 1의 제 3 효과에 상당).
또한, 실시예 10의 메모리 셀은 실시예 8과 마찬가지로 2 포트 메모리 셀로 된다.
또한, 폴리실리콘 배선 PL41, PL42, PL47 및 PL48을 거의 동일 방향(도면중횡 방향)으로 형성하는 것에 의해, 게이트 치수의 제어가 용이하게 되는 효과가 있고, 또한, 폴리실리콘 배선 PL41, PL45, 폴리실리콘 배선 PL42, PL47을 각각 일직선상에 형성하는 것에 의해, 낭비 영역이 없어져, 회로 면적의 삭감에 의해 집적도의 향상을 도모할 수 있다(실시예 1의 제 4 효과에 상당).
또한, CMOS 구조의 인버터 I1, I2를 각각 NMOS 트랜지스터 및 PM0S 트랜지스터 1개씩 세트로 구성하는 것에 의해, CM0S 구조로서 필요 최소한의 회로 구성으로 메모리 셀을 실현할 수 있다(실시예 1의 제 6 효과에 상당).
또한, 기억 단자 Na를 알루미늄 배선 AL17, 새어드 콘택트 SC 및 폴리실리콘 배선 PL42로 구성하고, 기억 단자 Nb를 알루미늄 배선 AL18, 새어드 콘택트 SC 및 폴리실리콘 배선 PL41로 구성하는 것에 의해, 도면중에서 종 방향의 웰 형성폭을 2 트랜지스터 피치로 형성할 수 있는 분만큼, 집적도의 향상을 도모할 수 있다.
(실시예 11)
도 32∼도 34는 본 발명의 실시예 11인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 32는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 33은 주로 도 32의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 34는 주로 도 32의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 도 33, 도 34에서 나타낸 부호의 일부를 도 32에서는 생략하고 있는 경우가 있다.
또한, 실시예 11의 레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 도 4에서나타낸 실시예 1과 마찬가지이다.
이하, 도 32∼도 34를 참조하여 실시예 11의 메모리 셀 구조에 대해서 기술한다.
N 웰 영역 NW내에 있어서, P+확산 영역 FL110, FL111 및 폴리실리콘 배선 PL51에 의해 PMOS 트랜지스터 P1을 구성하고, P+확산 영역 FL120, FL121 및 폴리실리콘 배선 PL52에 의해 PMOS 트랜지스터 P2를 구성한다.
P 웰 영역 PW0내에 있어서, N+확산 영역 FL210(FL210A, FL210B), FL211 및 폴리실리콘 배선 PL51에 의해 NMOS 트랜지스터 N1을 구성하고, N+확산 영역 FL240, FL241 및 폴리실리콘 배선 PL54에 의해서 NMOS 트랜지스터 N4를 구성한다. 또, 폴리실리콘 배선 PL51은 N 웰 영역 NW로부터 P 웰 영역 PW0에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N1 및 PMOS 트랜지스터 P1의 게이트로서 공유된다.
P 웰 영역 PW1내에 있어서, N+확산 영역 FL220(FL220A, FL220B), FL221 및 폴리실리콘 배선 PL52에 의해 NMOS 트랜지스터 N2를 구성하고, N+확산 영역 FL230, FL231 및 폴리실리콘 배선 PL53에 의해서 NMOS 트랜지스터 N3을 구성한다. 또, 폴리실리콘 배선 PL52는 N 웰 영역 NW로부터 P 웰 영역 PW1에 걸쳐 형성되는 것에 의해, NMOS 트랜지스터 N2 및 PMOS 트랜지스터 P2의 게이트로서 공유된다. 또, 상기한 확산 영역은 불순물을 주입, 확산하는 것에 의해 얻어진다.
확산 영역 FL210A, FL210B상의 그라운드 배선 LG1은 각각 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL210A, FL210B에 전기적으로 접속되고, 확산 영역 FL241상의 비트선 BLB1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL241에 전기적으로 접속된다.
확산 영역 FL211상으로부터 확산 영역 FL111상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL17은 확산 영역 FL211과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다.
또한, 알루미늄 배선 AL17은 폴리실리콘 배선 PL52에 전기적으로 접속된다. 폴리실리콘 배선 PL52는 새어드 콘택트 SC를 거쳐서 확산 영역 FL111 및 확산 영역 FL231 각각에 전기적으로 접속된다.
알루미늄 배선 AL17은 전기적으로 저임피던스인 접속이 가능하고, 알루미늄 배선 AL17, 2개의 새어드 콘택트 SC 및 폴리실리콘 배선 PL52가 기억 단자 Na에 상당한다.
폴리실리콘 배선 PL54는 게이트 콘택트홀 GC를 거쳐서 워드선 WL1에 전기적으로 접속된다.
확산 영역 FL110상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL110과 전기적으로 접속되고, 확산 영역 FL121상의 전원 배선 LV1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL121에 전기적으로 접속된다.
그라운드 배선 LG1은 확산 콘택트홀(1C)을 거쳐서 확산 영역 FL221에 전기적으로 접속되고, 확산 영역 FL230상의 비트선 BLA1은 확산 콘택트홀(1C)을 거쳐서확산 영역 FL230과 전기적으로 접속된다.
확산 영역 FL220상으로부터 확산 영역 FL120상으로 연장되어 형성되는 제 1층 알루미늄 배선인 알루미늄 배선 AL18은 확산 영역 FL220과 확산 콘택트홀(1C)을 거쳐서 전기적으로 접속된다.
또한, 알루미늄 배선 AL18은 폴리실리콘 배선 PL51에 전기적으로 접속된다.폴리실리콘 배선 PL51은 새어드 콘택트 SC를 거쳐서 확산 영역 FL120 및 확산 영역 FL240 각각에 전기적으로 접속된다.
알루미늄 배선 AL18은 전기적으로 저임피던스인 접속이 가능하고, 알루미늄 배선 AL18, 2개의 새어드 콘택트 SC 및 폴리실리콘 배선 PL51이 기억 단자 Nb에 상당한다.
폴리실리콘 배선 PL53상의 워드선 WL1은 게이트 콘택트홀 GC를 거쳐서 폴리실리콘 배선 PL53과 전기적으로 접속된다.
워드선 WL1은 비아홀(1T)을 거쳐서 워드선 WL2에 전기적으로 접속되고, 워드선 WL2는 비아홀(2T)을 거쳐서 워드선 WL3에 전기적으로 접속된다. 워드선 WL3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 형성된다.
비트선 BLA2는 비아홀(1T)을 거쳐서 비트선 BLA1에 전기적으로 접속되고, 비트선 BLB2는 비아홀(1T)을 거쳐서 비트선 BLB1에 전기적으로 접속된다.
전원 배선 LV2는 비아홀(1T)을 거쳐서 전원 배선 LV1에 전기적으로 접속된다. 그라운드 배선 LG1은 비아홀(1T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속된다.
비트선 BLA2, BLB2, 그라운드 배선 LG2 및 전원 배선 LV2는 도면중에서 종 방향으로 병행하여 형성된다.
비트선 BLA2 및 그라운드 배선 LG2는 P 웰 영역 PW1상에 형성되고, 비트선 BLB2 및 그라운드 배선 LG2는 P 웰 영역 PW0상에 형성되며, 전원 배선 LV2는 N 웰 영역 NW상에 형성된다.
이와 같이, 실시예 11의 SRAM의 메모리 셀 구조는 NMOS 트랜지스터 N1, N4를 한쪽의 P 웰 영역 PW0내에 형성하고, NMOS 트랜지스터 N2, N3을 N 웰 영역 NW를 사이에 둔 다른쪽의 P 웰 영역 PW1내에 형성하는 것에 의해, 실시예 1의 제 1 효과인 소프트 에러 내성의 향상을 도모할 수 있다.
또한, P 웰 영역 PW0 및 PW1을, 비트선 BLA, BLB의 형성 방향에 수직인 방향으로 분리 형성하는 것에 의해, 실시예 1의 제 2 효과인 양호한 액세스 타임을 유지할 수 있다.
또한, 실시예 11은, 실시예 1과 마찬가지로, NMOS 트랜지스터 N1, N2 및 NMOS 트랜지스터 N3, N4는 각각 메모리 셀의 중심부에 대하여 점대칭으로 되도록 레이아웃 배치되기 때문에, 실시예 11의 메모리 셀을 복수개 인접하여 형성하는 경우에 집적도의 향상을 도모할 수 있다(실시예 1의 제 3 효과에 상당).
또한, 폴리실리콘 배선 PL51∼PL54를 거의 동일 방향(도면중 횡 방향)으로 형성하는 것에 의해, 게이트 치수의 제어가 용이하게 되는 효과가 있고, 또한 폴리실리콘 배선 PL51, PL53, 폴리실리콘 배선 PL52, PL54를 각각 일직선상에 형성하는 것에 의해, 낭비 영역이 없어져, 회로 면적의 삭감에 의해 집적도의 향상을 도모할수 있다(실시예 1의 제 4 효과에 상당).
또한, NMOS 트랜지스터 N1∼N4에 있어서, 드레인으로 되는 영역을 독립하여 형성하는 것에 의해, 소프트 에러 내성이 높은 레벨로 유지할 수 있다(실시예 1의 제 5 효과에 상당).
또한, CMOS 구조의 인버터 I1, I2를 각각 NMOS 트랜지스터 및 PM0S 트랜지스터 1개씩 세트로 구성하는 것에 의해, CM0S 구조로서 필요 최소한의 회로 구성으로 메모리 셀을 실현할 수 있다(실시예 1의 제 6 효과에 상당).
또한, 기억 단자 Na를 알루미늄 배선 AL17, 새어드 콘택트 SC 및 폴리실리콘 배선 PL52로 구성하고, 기억 단자 Nb를 알루미늄 배선 AL18, 새어드 콘택트 SC 및 폴리실리콘 배선 PL51로 구성하는 것에 의해, 도면중에서 종 방향의 웰 형성폭을 2 트랜지스터 피치로 형성할 수 있는 분만큼, 집적도의 향상을 도모할 수 있다.
(실시예 12)
도 35 및 도 36은 본 발명의 실시예 12인 SRAM의 메모리 셀 구조를 도시하는 도면이다. 도 35는 전층에 있어서의 레이아웃 구성을 평면적으로 도시한 설명도이다. 도 36은 주로 도 35의 제 2 알루미늄 배선층상의 레이아웃 구성을 평면적으로 도시한 설명도이다. 또, 주로 도 35의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 평면적으로 도시한 설명도는 실시예 11의 설명에서 이용한 도 33(워드선 WL2가 워드선 WLA2, WLB2로 분리된 점은 다름)과 마찬가지이고, 도 36, 도 33에서 나타낸 부호의 일부를 도 35에서는 생략하고 있는 경우가 있다. 또한, 실시예 12의레이아웃 구성의 SRAM 메모리 셀의 등가 회로는 실시예 5에서 나타낸 도 15와 마찬가지이다.
이하, 도 35, 도 36 및 도 33을 참조하여 실시예 12의 메모리 셀 구조에 대해서 기술한다.
폴리실리콘 배선 PL53은 게이트 콘택트홀 GC를 거쳐서 워드선 WLA1(도 33의 우단의 워드선 WL1에 상당)에 전기적으로 접속되고, 워드선 WLA1은 비아홀(1T)을 거쳐서 워드선 WLA2에 전기적으로 접속되며, 워드선 WLA2는 비아홀(2T)을 거쳐서 워드선 WLA3에 전기적으로 접속된다. 이들 워드선 WLA1∼워드선 WLA3에 의해서 도 15의 워드선 WLA를 구성한다.
마찬가지로 해서, 폴리실리콘 배선 PL54는 게이트 콘택트홀 GC를 거쳐서 워드선 WLB1(도 33의 좌단의 워드선 WL1에 상당)에 전기적으로 접속되고, 워드선 WLB1은 비아홀(1T)을 거쳐서 워드선 WLB2에 전기적으로 접속되며, 워드선 WLB2는 비아홀(2T)을 거쳐서 워드선 WLB3에 전기적으로 접속된다. 이들 워드선 WLB1∼WLB3에 의해서 도 15의 워드선 WLB를 구성한다.
워드선 WLA3, WLB3은 P 웰 영역 PW0, PW1 및 N 웰 영역 NW를 횡단하여 서로 병행하게 형성된다. 또, 다른 레이아웃 구성은 실시예 11과 마찬가지이기 때문에, 설명을 생략한다.
실시예 12는 상기한 바와 같은 메모리 셀 구조를 갖는 것에 의해, 실시예 11의 효과에 부가하여, 실시예 5와 마찬가지로 FIFO 메모리에서 이용 가능한 메모리 셀 구조를 실현할 수 있다.
(기타)
또, 상술한 실시예 1∼실시예 12에 있어서, 도전 형식을 모두 반대로 하여 구성하더라도 마찬가지의 효과를 성취한다. 또한, M0S 트랜지스터에 한정하지 않고, MIS 트랜지스터 등의 전계 효과 트랜지스터에 대해서도 마찬가지의 효과를 성취한다.
이상 설명한 바와 같이, 본 발명에 있어서의 제 1 특징에 따른 반도체 기억 장치는, 제 1 및 제 2의 제 1종 전계 효과 트랜지스터를 서로 독립된 제 1 및 제 2의 제 2종 웰 영역에 각각 형성하는 것에 의해, α선 등에 의해서 발생한 캐리어가 제 1 및 제 2의 제 1종 전계 효과 트랜지스터중 한쪽의 제 1종 전계 효과 트랜지스터의 한쪽ㆍ다른쪽 전극 영역에 수집되더라도, 그 영향이 미치지 않은 다른쪽의 제 1종 전계 효과 트랜지스터의 한쪽ㆍ다른쪽 전극 영역으로부터 방출되어 상쇄되기 때문에, 소프트 에러 내성이 향상되는 효과를 성취한다.
또한, 제 1 및 제 2 인버터는 각각 제 1종 및 제 2종 전계 효과 트랜지스터 1개씩 세트로 구성되어 있기 때문에, 상보형의 구성에서는 필요 최소한의 회로 구성으로 실현할 수 있다.
제 2 특징에 따른 반도체 기억 장치는, 제 3 및 제 4의 제 1종 전계 효과 트랜지스터를 각각 제 2 및 제 1의 제 2종 웰 영역에 형성하는 것에 의해, 소프트 에러 내성의 향상을 도모하면서, 워드선에 의한 메모리 셀 선택 동작, 제 1 및 제 2비트선을 거친 메모리 셀에 대한 기입, 판독 동작이 가능하게 된다.
제 3 특징에 따른 반도체 기억 장치는, 제 1 또는 제 2 기억 단자에 접속되는 한쪽 전극을 제 1∼제 4의 제 1종 전계 효과 트랜지스터 사이에서 서로 독립하여 형성하는 것에 의해, 소프트 에러 내성의 향상을 도모할 수 있다.
제 4 특징에 따른 반도체 기억 장치와 같이 제 1∼제 4의 제 1종 전계 효과 트랜지스터 및 제 1, 제 2의 제 2종 전계 효과 트랜지스터를 배치하는 것에 의해, 집적도의 향상을 도모할 수 있다.
제 5 특징에 따른 반도체 기억 장치는, 제 1 및 제 2 MOS 트랜지스터를 메모리 셀의 중심점에 대하여 서로 점대칭으로 되도록 레이아웃 배치하는 것에 의해, 인접하는 메모리 셀간의 배치를 용이하게 하여 집적도의 향상을 도모할 수 있다.
제 6 특징에 따른 반도체 기억 장치는, 제 3 및 제 4 MOS 트랜지스터를 메모리 셀의 중심점에 대하여 서로 점대칭으로 되도록 레이아웃 배치하는 것에 의해, 인접하는 메모리 셀간의 배치를 용이하게 하여 집적도의 향상을 도모할 수 있다.
제 7 특징에 따른 반도체 기억 장치는, 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극폭을 제 3 및 제 4의 제 1종 전계 효과 트랜지스터의 제어 전극폭보다 넓게 설정하는 것에 의해, 메모리 셀의 안정성의 향상을 도모할 수 있다.
제 8 특징에 따른 반도체 기억 장치는, 제 1 및 제 2 저항 성분에 의한 신호 전파 지연에 의해서, 메모리 셀의 제 1 및 제 2 기억 단자에 유지하고 있는 데이터를 반전하기 위한 응답 특성을 길게 하여, 소프트 에러를 일어나기 어렵게 할 수 있다.
제 9 특징에 따른 반도체 기억 장치는 고저항 금속 배선에 의해서 제 1 및 제 2 저항 성분을 실현하고 있다.
제 10 특징에 따른 반도체 기억 장치는 고저항 폴리실리콘 배선에 의해서 제 1 및 제 2 저항 성분을 실현하고 있다.
제 11 특징에 따른 반도체 기억 장치는, 제 3 및 제 4 MOS 트랜지스터의 제어 전극 및 워드선을 1개의 폴리실리콘으로 공용하는 것에 의해, 형성해야 할 층의 수를 감소시켜 장치의 비용 삭감을 도모할 수 있다.
제 12 특징에 따른 반도체 기억 장치는, 제 1 및 제 2워드선에 의한 2개의 메모리 셀 선택 수단을 갖는 것에 의해, 메모리 셀을 FIFO 메모리용으로 이용할 수 있다.
제 13 특징에 따른 반도체 기억 장치는 제 1∼제 4 부분 비트선, 및 제 1 및 제 2 워드선에 의한 2 포트 메모리 셀을 실현한다.
제 14 특징에 따른 반도체 기억 장치는, 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극폭을 제 5∼제 8의 제 1종 전계 효과 트랜지스터의 제어 전극폭보다 넓게 설정하는 것에 의해, 메모리 셀의 안정성의 향상을 도모할 수 있다.
제 15 특징에 따른 반도체 기억 장치는, 제 1 및 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극 형성 영역을 제 2 및 제 1 기억 단자의 일부를 구성하도록 레이아웃 배치하는 것에 의해, 메모리 셀 형성 영역을 좁게 하여 집적도의 향상을 도모할 수 있다.
제 16 특징에 따른 반도체 기억 장치는, 제 1 및 제 2의 제 2종 웰 영역의사이에 레이아웃 배치된 제 1종 웰 영역에 의해서, 제 1 및 제 2의 제 2종 웰 영역중 한쪽의 제 2종 웰 영역에서 생성된 캐리어가 다른쪽의 제 2종 웰 영역에 영향을 미치게 하는 것을 방지할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위 내에서 여러가지로 변경가능한 것은 물론이다.
Claims (3)
- 서로 교차 접속된 제 1 및 제 2 인버터를 포함하는 메모리 셀을 갖는 반도체 기억 장치로서,제 1 도전형이 제 1종으로, 제 2 도전형이 제 2종으로 각각 정의되고,상기 제 1 인버터는 제 1의 제 1종 전계 효과 트랜지스터 및 제 1의 제 2종 전계 효과 트랜지스터로 이루어지고,상기 제 2 인버터는 제 2의 제 1종 전계 효과 트랜지스터 및 제 2의 제 2종 전계 효과 트랜지스터로 이루어지며,상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터를 서로 독립된 제 1 및 제 2의 제 2종 웰 영역에 각각 형성한 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 제 1 인버터의 출력부는 상기 제 1의 제 1종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 1의 제 2종 전계 효과 트랜지스터의 한쪽 전극과의 접속부를 포함하고, 입력부는 상기 제 1의 제 1종 전계 효과 트랜지스터의 제어 전극과 상기 제 1의 제 2종 전계 효과 트랜지스터의 제어 전극과의 접속부를 포함하며,상기 제 2 인버터의 출력부는 상기 제 2의 제 1종 전계 효과 트랜지스터의한쪽 전극과 상기 제 2의 제 2종 전계 효과 트랜지스터의 한쪽 전극과의 접속부를 포함하고, 입력부는 상기 제 2의 제 1종 전계 효과 트랜지스터의 제어 전극과 상기 제 2의 제 2종 전계 효과 트랜지스터의 제어 전극과의 접속부를 포함하며,상기 메모리 셀은,상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 전기적으로 접속되는 제 1 기억 단자에 한쪽 전극이 접속되고, 제 1 비트선에 다른쪽 전극이 접속되며, 제어 전극에 워드선이 접속되는 제 3의 제 1종 전계 효과 트랜지스터와,상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 전기적으로 접속되는 제 2 기억 단자에 한쪽 전극이 접속되고, 제 2 비트선에 다른쪽 전극이 접속되며, 제어 전극에 워드선이 접속되는 제 4의 제 1종 전계 효과 트랜지스터를 더포함하며,상기 제 3 및 제 4의 제 1종 전계 효과 트랜지스터를 각각 제 2 및 제 1의 제 2종 웰 영역에 형성한 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2의 제 1종 전계 효과 트랜지스터는 상기 메모리 셀의 중심점에 대하여 서로 점대칭으로 되도록 레이아웃 배치되는 것을 특징으로 하는 반도체 기억 장치.
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