JPH07130877A - 完全ｃｍｏｓ型スタティック記憶セル - Google Patents
完全ｃｍｏｓ型スタティック記憶セルInfo
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- JPH07130877A JPH07130877A JP5276940A JP27694093A JPH07130877A JP H07130877 A JPH07130877 A JP H07130877A JP 5276940 A JP5276940 A JP 5276940A JP 27694093 A JP27694093 A JP 27694093A JP H07130877 A JPH07130877 A JP H07130877A
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- 150000004706 metal oxides Chemical class 0.000 claims description 7
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- 210000004027 cell Anatomy 0.000 claims 2
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- 229920005591 polysilicon Polymers 0.000 description 18
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】マスク合わせによる影響を受けにくく、低電圧
動作が可能で、また、セルサイズの縮小化を図れる完全
ＣＭＯＳ型スタティック記憶セルを実現する。 【構成】完全ＣＭＯＳ型ＳＲＡＭセルにおいて、ワード
トランジスタＷＴ1 およびＷＴ2 のゲートを１本のワー
ド線ＷＬで形成し、ワード線ＷＬの一方側に、第１のイ
ンバータを構成する負荷用トランジスタＬＴ1 およびド
ライバトランジスタＤＴ1 のゲートＧＴ1 を形成し、ワ
ード線の他方側に、第２のインバータを構成する負荷用
トランジスタＬＴ2 およびドライバトランジスタＤＴ2
のゲートＧＴ2 を形成し、かつ、ワード線ＷＬは、セル
の略中央に配置し、ワード線ＷＬと各ゲートＧＴ1 ，Ｇ
Ｔ2 とを概平行に配置する。これにより、対称型セルを
構成でき、またマスク合わせの影響を受けにくくなり、
メモリサイズも縮小できる。
動作が可能で、また、セルサイズの縮小化を図れる完全
ＣＭＯＳ型スタティック記憶セルを実現する。 【構成】完全ＣＭＯＳ型ＳＲＡＭセルにおいて、ワード
トランジスタＷＴ1 およびＷＴ2 のゲートを１本のワー
ド線ＷＬで形成し、ワード線ＷＬの一方側に、第１のイ
ンバータを構成する負荷用トランジスタＬＴ1 およびド
ライバトランジスタＤＴ1 のゲートＧＴ1 を形成し、ワ
ード線の他方側に、第２のインバータを構成する負荷用
トランジスタＬＴ2 およびドライバトランジスタＤＴ2
のゲートＧＴ2 を形成し、かつ、ワード線ＷＬは、セル
の略中央に配置し、ワード線ＷＬと各ゲートＧＴ1 ，Ｇ
Ｔ2 とを概平行に配置する。これにより、対称型セルを
構成でき、またマスク合わせの影響を受けにくくなり、
メモリサイズも縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ（ＳＲＡＭ；Static RandomAccess Memo
ry ）などのスタティック記憶セルに係り、特に、完全
ＣＭＯＳ(Complementary Metal Oxide Semiconductor)
型スタティック記憶セルのセルパターン構造に関するも
のである。
アクセスメモリ（ＳＲＡＭ；Static RandomAccess Memo
ry ）などのスタティック記憶セルに係り、特に、完全
ＣＭＯＳ(Complementary Metal Oxide Semiconductor)
型スタティック記憶セルのセルパターン構造に関するも
のである。
【０００２】
【従来の技術】図１１は、完全ＣＭＯＳ型ＳＲＡＭセル
の等価回路を示す図である。図１１において、ＷＬはワ
ード線、ＢＬ，ＢＬ はビット線、ＶDDは電源電圧、Ｌ
Ｔ1 ，ＬＴ2 はＰチャネルＭＯＳ（以下、ＰＭＯＳとい
う）トランジスタからなる負荷用トランジスタ、Ｄ
Ｔ1 ，ＤＴ2 はＮチャネルＭＯＳ（以下、ＮＭＯＳとい
う）トランジスタからなるドライバトランジスタ、ＷＴ
1 ，ＷＴ2 はＮＭＯＳトランジスタからなるワードトラ
ンジスタをそれぞれ示している。
の等価回路を示す図である。図１１において、ＷＬはワ
ード線、ＢＬ，ＢＬ はビット線、ＶDDは電源電圧、Ｌ
Ｔ1 ，ＬＴ2 はＰチャネルＭＯＳ（以下、ＰＭＯＳとい
う）トランジスタからなる負荷用トランジスタ、Ｄ
Ｔ1 ，ＤＴ2 はＮチャネルＭＯＳ（以下、ＮＭＯＳとい
う）トランジスタからなるドライバトランジスタ、ＷＴ
1 ，ＷＴ2 はＮＭＯＳトランジスタからなるワードトラ
ンジスタをそれぞれ示している。
【０００３】本ＳＲＡＭでは、負荷用トランジスタＬＴ
1 とドライバトランジスタＤＴ1 のドレイン同士および
ゲート同士が接続されて第１のインバータが構成され、
負荷用トランジスタＬＴ2 とドライバトランジスタＤＴ
2 のドレイン同士およびゲート同士が接続されて第２の
インバータが構成され、第１のインバータの出力である
第１のノードｎ1 と第２のインバータの入力となるドラ
イバトランジスタＤＴ 2 のゲートとが接続され、第２の
インバータの出力である第２のノードｎ2 と第１のイン
バータの入力となるドライバトランジスタＤＴ1 のゲー
トとが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、第１のノードｎ1 がビット線
ＢＬに対してワードトランジスタＷＬ1 により作動的に
接続され、第２のノードｎ2 がビット線ＢＬ に対してワ
ードトランジスタＷＬ2 により作動的に接続されてい
る。各ワードトランジスタＷＴ1 ，ＷＴ2 のゲートがワ
ード線ＷＬに接続されている。
1 とドライバトランジスタＤＴ1 のドレイン同士および
ゲート同士が接続されて第１のインバータが構成され、
負荷用トランジスタＬＴ2 とドライバトランジスタＤＴ
2 のドレイン同士およびゲート同士が接続されて第２の
インバータが構成され、第１のインバータの出力である
第１のノードｎ1 と第２のインバータの入力となるドラ
イバトランジスタＤＴ 2 のゲートとが接続され、第２の
インバータの出力である第２のノードｎ2 と第１のイン
バータの入力となるドライバトランジスタＤＴ1 のゲー
トとが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、第１のノードｎ1 がビット線
ＢＬに対してワードトランジスタＷＬ1 により作動的に
接続され、第２のノードｎ2 がビット線ＢＬ に対してワ
ードトランジスタＷＬ2 により作動的に接続されてい
る。各ワードトランジスタＷＴ1 ，ＷＴ2 のゲートがワ
ード線ＷＬに接続されている。
【０００４】このような完全ＣＭＯＳ型ＳＲＡＭセルで
は、従来、非対称型セル、あるいはスプリットワードラ
インセルというセルパターンレイアウトがとられてい
た。
は、従来、非対称型セル、あるいはスプリットワードラ
インセルというセルパターンレイアウトがとられてい
た。
【０００５】図１２は、このスピリットワードラインセ
ルのセルパターン構造を示すレイアウト図である。な
お、図１２において、ＤＵＦ1 ，ＤＵＦ2 は拡散層を示
している。
ルのセルパターン構造を示すレイアウト図である。な
お、図１２において、ＤＵＦ1 ，ＤＵＦ2 は拡散層を示
している。
【０００６】スピリットワードラインセルは、図１２に
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 と間のビット線ＢＬ，ＢＬ の配置方向に
ドライバトランジスタＤＴ1 ，ＤＴ2 が配置されてい
る。すなわち、このメモリセルは、ワードトランジスタ
ＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタＤ
Ｔ1 ，ＤＴ2 のゲートとが概垂直に配置されており、ビ
ット線方向に長いにセルに構成されていた。
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 と間のビット線ＢＬ，ＢＬ の配置方向に
ドライバトランジスタＤＴ1 ，ＤＴ2 が配置されてい
る。すなわち、このメモリセルは、ワードトランジスタ
ＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタＤ
Ｔ1 ，ＤＴ2 のゲートとが概垂直に配置されており、ビ
ット線方向に長いにセルに構成されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、非対称
型セルでは、完全ＣＭＯＳ型ＳＲＡＭセル、すなわちＴ
ＦＴＰＭＯＳ負荷型セルの場合には、マスク合わせずれ
による素子特性の変動により低電圧動作には不利であ
る。すなわち、セル内素子の特性がばらつき、特に１セ
ル内の対になっている素子の間で特性が異なると、低電
圧化（１．５〜２．０Ｖ）したとき、ＳＲＡＭセルとし
て動作しないという問題があった。
型セルでは、完全ＣＭＯＳ型ＳＲＡＭセル、すなわちＴ
ＦＴＰＭＯＳ負荷型セルの場合には、マスク合わせずれ
による素子特性の変動により低電圧動作には不利であ
る。すなわち、セル内素子の特性がばらつき、特に１セ
ル内の対になっている素子の間で特性が異なると、低電
圧化（１．５〜２．０Ｖ）したとき、ＳＲＡＭセルとし
て動作しないという問題があった。
【０００８】また、スピリットワード線型セルの場合に
は、上述したように、メモリセル内に２本のワード線Ｗ
Ｌ1 ，ＷＬ2 が配置されているため、メモリセルサイズ
が大きくなるという問題があった。
は、上述したように、メモリセル内に２本のワード線Ｗ
Ｌ1 ，ＷＬ2 が配置されているため、メモリセルサイズ
が大きくなるという問題があった。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、マスク合わせによる影響を受け
にくく、低電圧動作が可能で、また、セルサイズの縮小
化を図れる完全ＣＭＯＳ型スタティック記憶セルを提供
することにある。
のであり、その目的は、マスク合わせによる影響を受け
にくく、低電圧動作が可能で、また、セルサイズの縮小
化を図れる完全ＣＭＯＳ型スタティック記憶セルを提供
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとからなる第１および第２のインバータの入出
力同士が接続され、第１および第２のインバータの出力
がそれぞれワードトランジスタにより第１および第２の
ビット線に対し作動的に接続され、各ワードトランジス
タのゲートがビット線に対し概平行に配置されたワード
線に接続された完全ＣＭＯＳ型スタティック記憶セルで
あって、上記ワードトランジスタのゲートが１本のワー
ド線で形成され、上記ワード線の一方側に、上記第１の
インバータのＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとのゲートが形成され、上記ワード線の他方側に、
上記第２のインバータのＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとのゲートが形成されている。
め、本発明では、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとからなる第１および第２のインバータの入出
力同士が接続され、第１および第２のインバータの出力
がそれぞれワードトランジスタにより第１および第２の
ビット線に対し作動的に接続され、各ワードトランジス
タのゲートがビット線に対し概平行に配置されたワード
線に接続された完全ＣＭＯＳ型スタティック記憶セルで
あって、上記ワードトランジスタのゲートが１本のワー
ド線で形成され、上記ワード線の一方側に、上記第１の
インバータのＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとのゲートが形成され、上記ワード線の他方側に、
上記第２のインバータのＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとのゲートが形成されている。
【００１１】また、本発明では、上記ワード線と上記各
ゲートとが概平行に配置されている。
ゲートとが概平行に配置されている。
【００１２】
【作用】本発明によれば、完全ＣＭＯＳ型ＳＲＡＭセル
パターンにおいて、ワードトランジスタのゲートを１本
のワード線で形成し、ワード線の一方側に、第１のイン
バータのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのゲートをワード線に対して概平行に形成し、ワード
線の他方側に、第２のインバータのＰＭＯＳトランジス
タとＮＭＯＳトランジスタとのゲートをワード線に対し
て概平行に形成することにより、対称型セルを構成でき
る。その結果、メモリサイズが縮小され、また、マスク
合わせの影響を受けにくくなる。
パターンにおいて、ワードトランジスタのゲートを１本
のワード線で形成し、ワード線の一方側に、第１のイン
バータのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とのゲートをワード線に対して概平行に形成し、ワード
線の他方側に、第２のインバータのＰＭＯＳトランジス
タとＮＭＯＳトランジスタとのゲートをワード線に対し
て概平行に形成することにより、対称型セルを構成でき
る。その結果、メモリサイズが縮小され、また、マスク
合わせの影響を受けにくくなる。
【００１３】
【実施例】図１は、本発明に係る完全ＣＭＯＳ型ＳＲＡ
Ｍのセルパターン構造の一実施例を示すレイアウト図で
あって、前述した図１１および図１２と同一構成部分は
同一符号をもって表す。すなわち、ＷＥＬP1，ＷＥＬP2
はＰウェル、ＷＥＬN1はＮウェル、ＤＵＦN1，ＤＵＦN2
はＮＭＯＳ拡散層、ＤＵＦP1，ＤＵＦP2はＰＭＯＳ拡散
層、ＷＬはワード線、ＧＴ1 ，ＧＴ2 はＣＭＯＳインバ
ータにおけるＰＭＯＳおよびＮＭＯＳトランジスタのゲ
ート、ＷＴ1 ，ＷＴ2 はＮＭＯＳトランジスタからなる
ワードトランジスタ、ＤＴ1 ，ＤＴ2 はＮＭＯＳトラン
ジスタからなるドライバトランジスタ、ＬＴ1 ，ＬＴ2
はＰＭＯＳトランジスタからなる負荷用トランジスタを
それぞれ示している。
Ｍのセルパターン構造の一実施例を示すレイアウト図で
あって、前述した図１１および図１２と同一構成部分は
同一符号をもって表す。すなわち、ＷＥＬP1，ＷＥＬP2
はＰウェル、ＷＥＬN1はＮウェル、ＤＵＦN1，ＤＵＦN2
はＮＭＯＳ拡散層、ＤＵＦP1，ＤＵＦP2はＰＭＯＳ拡散
層、ＷＬはワード線、ＧＴ1 ，ＧＴ2 はＣＭＯＳインバ
ータにおけるＰＭＯＳおよびＮＭＯＳトランジスタのゲ
ート、ＷＴ1 ，ＷＴ2 はＮＭＯＳトランジスタからなる
ワードトランジスタ、ＤＴ1 ，ＤＴ2 はＮＭＯＳトラン
ジスタからなるドライバトランジスタ、ＬＴ1 ，ＬＴ2
はＰＭＯＳトランジスタからなる負荷用トランジスタを
それぞれ示している。
【００１４】本実施例による完全ＣＭＯＳ型メモリセル
は、図１に示すように、ワードトランジスタＷＴ1 およ
びＷＴ2 のゲートが１本のワード線ＷＬで形成され、ワ
ード線ＷＬの一方側（図面中、ワード線を中心にして下
側）に、第１のインバータを構成する負荷用トランジス
タＬＴ1 およびドライバトランジスタＤＴ1 のゲートＧ
Ｔ1 が形成され、ワード線の他方側（図面中、ワード線
を中心にして上側）に、第２のインバータを構成する負
荷用トランジスタＬＴ2 およびドライバトランジスタＤ
Ｔ2 のゲートＧＴ2 が形成され、かつ、ワード線ＷＬ
は、セルの略中央に配置され、ワード線ＷＬと各ゲート
ＧＴ1 ，ＧＴ2 とが概平行に配置されて、対称型のセル
が構成されている。
は、図１に示すように、ワードトランジスタＷＴ1 およ
びＷＴ2 のゲートが１本のワード線ＷＬで形成され、ワ
ード線ＷＬの一方側（図面中、ワード線を中心にして下
側）に、第１のインバータを構成する負荷用トランジス
タＬＴ1 およびドライバトランジスタＤＴ1 のゲートＧ
Ｔ1 が形成され、ワード線の他方側（図面中、ワード線
を中心にして上側）に、第２のインバータを構成する負
荷用トランジスタＬＴ2 およびドライバトランジスタＤ
Ｔ2 のゲートＧＴ2 が形成され、かつ、ワード線ＷＬ
は、セルの略中央に配置され、ワード線ＷＬと各ゲート
ＧＴ1 ，ＧＴ2 とが概平行に配置されて、対称型のセル
が構成されている。
【００１５】このように本セルは、対称型メモリセルで
あることから、マスク合わせの影響を受けにくく、ま
た、ワード線が１本となっているので、メモリサイズも
スピリットワード線型セルに比べて縮小されている。
あることから、マスク合わせの影響を受けにくく、ま
た、ワード線が１本となっているので、メモリサイズも
スピリットワード線型セルに比べて縮小されている。
【００１６】次に、図１のメモリセルの構成方法を図２
〜図９を用いて説明する。まず始めに、図２に示すよう
に、拡散層ＤＵＦN1，ＤＵＦN2およびＤＵＦP1，ＤＵＦ
P2の領域を、それぞれＰウェルＷＥＬP1，ＷＥＬP2内、
およびＮウェルＷＥＬN1に形成する。次に、図３に示す
ように、第１ポリシリコン層により、セルの略中央にワ
ード線ＷＬのパターンを形成するとともに、ワード線Ｗ
Ｌを中心にして両側にそれぞれ第１のインバータを構成
する負荷用トランジスタＬＴ1 およびドライバトランジ
スタＤＴ1 のゲートＧＴ1 、並びに第２のインバータを
構成する負荷用トランジスタＬＴ2 およびドライバトラ
ンジスタＤＴ2 のゲートＧＴ2 を形成する。
〜図９を用いて説明する。まず始めに、図２に示すよう
に、拡散層ＤＵＦN1，ＤＵＦN2およびＤＵＦP1，ＤＵＦ
P2の領域を、それぞれＰウェルＷＥＬP1，ＷＥＬP2内、
およびＮウェルＷＥＬN1に形成する。次に、図３に示す
ように、第１ポリシリコン層により、セルの略中央にワ
ード線ＷＬのパターンを形成するとともに、ワード線Ｗ
Ｌを中心にして両側にそれぞれ第１のインバータを構成
する負荷用トランジスタＬＴ1 およびドライバトランジ
スタＤＴ1 のゲートＧＴ1 、並びに第２のインバータを
構成する負荷用トランジスタＬＴ2 およびドライバトラ
ンジスタＤＴ2 のゲートＧＴ2 を形成する。
【００１７】次に、図４に示すように、第２ポリシリコ
ン用コンタクトホールＣＮＴN21 ，ＣＮＴN22 およびＣ
ＮＴP21 ，ＣＮＴP22 を形成する。コンタクトホールＣ
ＮＴ N21 ，ＣＮＴN22 は、ＮＭＯＳトランジスタのドレ
イン領域へのコンタクト、コンタクトホールＣＮ
ＴP21 ，ＣＮＴP22 は、ＰＭＯＳトランジスタのドレイ
ン領域へのコンタクトである。
ン用コンタクトホールＣＮＴN21 ，ＣＮＴN22 およびＣ
ＮＴP21 ，ＣＮＴP22 を形成する。コンタクトホールＣ
ＮＴ N21 ，ＣＮＴN22 は、ＮＭＯＳトランジスタのドレ
イン領域へのコンタクト、コンタクトホールＣＮ
ＴP21 ，ＣＮＴP22 は、ＰＭＯＳトランジスタのドレイ
ン領域へのコンタクトである。
【００１８】次に、図５に示すように、第２ポリシリコ
ン層２ＰＯＬ1 ，２ＰＯＬ2 を形成する。これら第２ポ
リシリコン層２ＰＯＬ1 ，２ＰＯＬ2 により、第１およ
び第２のインバータを構成するＮＭＯＳトランジスタか
らなるドライバトランジスタＤＴ1 、ＤＴ2 と、ＰＭＯ
Ｓトランジスタからなる負荷用トランジスタＬＴ1 ，Ｌ
Ｔ2 のドレイン同士を接続する。
ン層２ＰＯＬ1 ，２ＰＯＬ2 を形成する。これら第２ポ
リシリコン層２ＰＯＬ1 ，２ＰＯＬ2 により、第１およ
び第２のインバータを構成するＮＭＯＳトランジスタか
らなるドライバトランジスタＤＴ1 、ＤＴ2 と、ＰＭＯ
Ｓトランジスタからなる負荷用トランジスタＬＴ1 ，Ｌ
Ｔ2 のドレイン同士を接続する。
【００１９】次に、図６に示すように、第３ポリシリコ
ン用コンタクトホールＣＮＴ311 ，ＣＮＴ312 およびＣ
ＮＴ313 ，ＣＮＴ314 を形成する。コンタクトホールＣ
ＮＴ 311 ，ＣＮＴ312 は、第１ポリシリコン層とのコン
タクト、コンタクトホールＣＮＴ313 ，ＣＮＴ314 は、
第２ポリシリコン層とのコンタクト用である。
ン用コンタクトホールＣＮＴ311 ，ＣＮＴ312 およびＣ
ＮＴ313 ，ＣＮＴ314 を形成する。コンタクトホールＣ
ＮＴ 311 ，ＣＮＴ312 は、第１ポリシリコン層とのコン
タクト、コンタクトホールＣＮＴ313 ，ＣＮＴ314 は、
第２ポリシリコン層とのコンタクト用である。
【００２０】次に、図７に示すように、第３ポリシリコ
ン用コンタクトホールＣＮＴN31 ，ＣＮＴN32 およびＣ
ＮＴP31 ，ＣＮＴP32 を形成する。コンタクトホールＣ
ＮＴ N31 は拡散層ＤＵＦN1上に、コンタクトホールＣＮ
ＴN32 は拡散層ＤＵＦN2上に、コンタクトホールＣＮＴ
P31 は拡散層ＤＵＦP1上に、コンタクトホールＣＮＴ
P32 は拡散層ＤＵＦP2上にそれぞれ形成される。なお、
このように、第３ポリシリコン用コンタクトホールＣＮ
Ｔ311 ，ＣＮＴ 312 ，ＣＮＴ313 ，ＣＮＴ314 とＣＮＴ
N31 ，ＣＮＴN32 ，ＣＮＴP31 ，ＣＮＴ P32 を別マスク
にて形成しているのは、コンタクトホールＣＮＴP31 ，
ＣＮＴP3 2 がセルフアラインコンタクトホールのため、
第１ポリシリコン層とのコンタクトホールであるＣＮＴ
311 ，ＣＮＴ312 と同時にエッチングするのが困難であ
ることによる。
ン用コンタクトホールＣＮＴN31 ，ＣＮＴN32 およびＣ
ＮＴP31 ，ＣＮＴP32 を形成する。コンタクトホールＣ
ＮＴ N31 は拡散層ＤＵＦN1上に、コンタクトホールＣＮ
ＴN32 は拡散層ＤＵＦN2上に、コンタクトホールＣＮＴ
P31 は拡散層ＤＵＦP1上に、コンタクトホールＣＮＴ
P32 は拡散層ＤＵＦP2上にそれぞれ形成される。なお、
このように、第３ポリシリコン用コンタクトホールＣＮ
Ｔ311 ，ＣＮＴ 312 ，ＣＮＴ313 ，ＣＮＴ314 とＣＮＴ
N31 ，ＣＮＴN32 ，ＣＮＴP31 ，ＣＮＴ P32 を別マスク
にて形成しているのは、コンタクトホールＣＮＴP31 ，
ＣＮＴP3 2 がセルフアラインコンタクトホールのため、
第１ポリシリコン層とのコンタクトホールであるＣＮＴ
311 ，ＣＮＴ312 と同時にエッチングするのが困難であ
ることによる。
【００２１】次に、図８に示すように、第３ポリシリコ
ン層３ＰＯＬ1 〜３ＰＯＬ5 を形成する。第３ポリシリ
コン層３ＰＯＬ1 はＶDDライン、第３ポリシリコン層３
ＰＯＬ2 ，３ＰＯＬ3 はフリップフロップを構成する第
１および第２のインバータの出力（ドレイン）と入力
（ゲート）とを互いに接続している。また、第３ポリシ
リコン層３ＰＯＬ4 ，３ＰＯＬ5 はビットコンタクト用
パッドを構成している。
ン層３ＰＯＬ1 〜３ＰＯＬ5 を形成する。第３ポリシリ
コン層３ＰＯＬ1 はＶDDライン、第３ポリシリコン層３
ＰＯＬ2 ，３ＰＯＬ3 はフリップフロップを構成する第
１および第２のインバータの出力（ドレイン）と入力
（ゲート）とを互いに接続している。また、第３ポリシ
リコン層３ＰＯＬ4 ，３ＰＯＬ5 はビットコンタクト用
パッドを構成している。
【００２２】次に、図９に示すように、第１Ａｌ用コン
タクトホールＣＮＴAl1 〜ＣＮＴAl 4 を形成する。コン
タクトホールＣＮＴAl1 ，ＣＮＴAl2 はＶSSへのコンタ
クト用で、コンタクトホールＣＮＴAl3 ，ＣＮＴAl4 は
ビット線へのコンタクト用である。
タクトホールＣＮＴAl1 〜ＣＮＴAl 4 を形成する。コン
タクトホールＣＮＴAl1 ，ＣＮＴAl2 はＶSSへのコンタ
クト用で、コンタクトホールＣＮＴAl3 ，ＣＮＴAl4 は
ビット線へのコンタクト用である。
【００２３】次に、図１０に示すように、第１Ａｌ層に
より、ビット線ＢＬ，ＢＬ およびＶSSラインを形成す
る。この後、必要に応じてオーバーパッシベーション、
あるいは上層のＡｌ配線を形成して、図１のメモリセル
の構成が完了する。
より、ビット線ＢＬ，ＢＬ およびＶSSラインを形成す
る。この後、必要に応じてオーバーパッシベーション、
あるいは上層のＡｌ配線を形成して、図１のメモリセル
の構成が完了する。
【００２４】以上説明したように、本実施例によれば、
完全ＣＭＯＳ型ＳＲＡＭセルにおいて、ワードトランジ
スタＷＴ1 およびＷＴ2 のゲートを１本のワード線ＷＬ
で形成し、ワード線ＷＬの一方側に、第１のインバータ
を構成する負荷用トランジスタＬＴ1 およびドライバト
ランジスタＤＴ1 のゲートＧＴ1 を形成し、ワード線の
他方側に、第２のインバータを構成する負荷用トランジ
スタＬＴ2 およびドライバトランジスタＤＴ2 のゲート
ＧＴ2 を形成し、かつ、ワード線ＷＬは、セルの略中央
に配置し、ワード線ＷＬと各ゲートＧＴ1 ，ＧＴ2 とを
概平行に配置したので、対称型セルを構成でき、またワ
ード線が１本となっているので、マスク合わせの影響を
受けにくく、低電圧動作が可能で、また、メモリサイズ
もスピリットワード線型セルに比べて縮小できる利点が
ある。
完全ＣＭＯＳ型ＳＲＡＭセルにおいて、ワードトランジ
スタＷＴ1 およびＷＴ2 のゲートを１本のワード線ＷＬ
で形成し、ワード線ＷＬの一方側に、第１のインバータ
を構成する負荷用トランジスタＬＴ1 およびドライバト
ランジスタＤＴ1 のゲートＧＴ1 を形成し、ワード線の
他方側に、第２のインバータを構成する負荷用トランジ
スタＬＴ2 およびドライバトランジスタＤＴ2 のゲート
ＧＴ2 を形成し、かつ、ワード線ＷＬは、セルの略中央
に配置し、ワード線ＷＬと各ゲートＧＴ1 ，ＧＴ2 とを
概平行に配置したので、対称型セルを構成でき、またワ
ード線が１本となっているので、マスク合わせの影響を
受けにくく、低電圧動作が可能で、また、メモリサイズ
もスピリットワード線型セルに比べて縮小できる利点が
ある。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
マスク合わせによる影響を受けにくく、低電圧動作が可
能で、また、セルサイズの縮小化を図れる完全ＣＭＯＳ
型スタティック記憶セルを実現できる。
マスク合わせによる影響を受けにくく、低電圧動作が可
能で、また、セルサイズの縮小化を図れる完全ＣＭＯＳ
型スタティック記憶セルを実現できる。
【図１】本発明に係る完全ＣＭＯＳ型ＳＲＡＭのセルパ
ターン構造の一実施例を示すレイアウト図である。
ターン構造の一実施例を示すレイアウト図である。
【図２】図１のメモリセルの構成方法の説明図で、拡散
層領域の形成工程を示す図である。
層領域の形成工程を示す図である。
【図３】図１のメモリセルの構成方法の説明図で、ワー
ド線（ワードトランジスタのゲート）およびドライバト
ランジスタのゲートの形成工程を示す図である。
ド線（ワードトランジスタのゲート）およびドライバト
ランジスタのゲートの形成工程を示す図である。
【図４】図１のメモリセルの構成方法の説明図で、第２
ポリシリコン層用コンタクトホールの形成工程を示す図
である。
ポリシリコン層用コンタクトホールの形成工程を示す図
である。
【図５】図１のメモリセルの構成方法の説明図で、第２
ポリシリコン層の形成工程を示す図である。
ポリシリコン層の形成工程を示す図である。
【図６】図１のメモリセルの構成方法の説明図で、第３
ポリシリコン層用コンタクトホール（第１および第２ポ
リシリコン用）の形成工程を示す図である。
ポリシリコン層用コンタクトホール（第１および第２ポ
リシリコン用）の形成工程を示す図である。
【図７】図１のメモリセルの構成方法の説明図で、第３
ポリシリコン層用コンタクトホール（拡散層用）の形成
工程を示す図である。
ポリシリコン層用コンタクトホール（拡散層用）の形成
工程を示す図である。
【図８】図１のメモリセルの構成方法の説明図で、第２
ポリシリコン層の形成工程を示す図である。
ポリシリコン層の形成工程を示す図である。
【図９】図１のメモリセルの構成方法の説明図で、第１
Ａｌ用コンタクトホールの形成工程を示す図である。
Ａｌ用コンタクトホールの形成工程を示す図である。
【図１０】図１のメモリセルの構成方法の説明図で、第
１Ａｌ層の形成工程を示す図である。
１Ａｌ層の形成工程を示す図である。
【図１１】完全ＣＭＯＳ型ＳＲＡＭセルの等価回路を示
す図である。
す図である。
【図１２】スピリットワードラインセルのセルパターン
構造を示すレイアウト図である。
構造を示すレイアウト図である。
ＷＥＬP1，ＷＥＬP2…Ｐウェル ＷＥＬN1…Ｎウェル ＤＵＦN1，ＤＵＦN2…ＮＭＯＳ拡散層 ＤＵＦP1，ＤＵＦP2…ＰＭＯＳ拡散層 ＷＬ…ワード線 ＢＬ，ＢＬ …ビット線 ＧＴ1 ，ＧＴ2 …ＣＭＯＳインバータにおけるＰＭＯＳ
およびＮＭＯＳトランジスタのゲート ＷＴ1 ，ＷＴ2 …ワードトランジスタ ＤＴ1 ，ＤＴ2 …ドライバトランジスタ ＬＴ1 ，ＬＴ2 …負荷用トランジスタ
およびＮＭＯＳトランジスタのゲート ＷＴ1 ，ＷＴ2 …ワードトランジスタ ＤＴ1 ，ＤＴ2 …ドライバトランジスタ ＬＴ1 ，ＬＴ2 …負荷用トランジスタ
Claims (2)
- 【請求項１】 Ｐチャネル金属酸化膜半導体トランジス
タとＮチャネル金属酸化膜半導体トランジスタとからな
る第１および第２のインバータの入出力同士が接続さ
れ、第１および第２のインバータの出力がそれぞれワー
ドトランジスタにより第１および第２のビット線に対し
作動的に接続され、各ワードトランジスタのゲートがビ
ット線に対し概平行に配置されたワード線に接続された
完全ＣＭＯＳ型スタティック記憶セルであって、 上記ワードトランジスタのゲートが１本のワード線で形
成され、 上記ワード線の一方側に、上記第１のインバータのＰチ
ャネル金属酸化膜半導体トランジスタとＮチャネル金属
酸化膜半導体トランジスタとのゲートが形成され、 上記ワード線の他方側に、上記第２のインバータのＰチ
ャネル金属酸化膜半導体トランジスタとＮチャネル金属
酸化膜半導体トランジスタとのゲートが形成されている
ことを特徴とする完全ＣＭＯＳ型スタティック記憶セ
ル。 - 【請求項２】 上記ワード線と上記各ゲートとが概平行
に配置されている請求項１記載の完全ＣＭＯＳ型スタテ
ィック記憶セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276940A JPH07130877A (ja) | 1993-11-05 | 1993-11-05 | 完全ｃｍｏｓ型スタティック記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276940A JPH07130877A (ja) | 1993-11-05 | 1993-11-05 | 完全ｃｍｏｓ型スタティック記憶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130877A true JPH07130877A (ja) | 1995-05-19 |
Family
ID=17576531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276940A Pending JPH07130877A (ja) | 1993-11-05 | 1993-11-05 | 完全ｃｍｏｓ型スタティック記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130877A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-11-05 JP JP5276940A patent/JPH07130877A/ja active Pending
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| JP2019075584A (ja) * | 2000-12-06 | 2019-05-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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