JPH097373A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH097373A JPH097373A JP7152954A JP15295495A JPH097373A JP H097373 A JPH097373 A JP H097373A JP 7152954 A JP7152954 A JP 7152954A JP 15295495 A JP15295495 A JP 15295495A JP H097373 A JPH097373 A JP H097373A
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Classifications
-
- G—PHYSICS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置における読出し速度を速くす
る。 【構成】 書込み用デコーダ２１と読出し用デコーダ２
２が、ワード線ＷＷＬ1〜ＷＷＬN 及びワード線ＲＷＬ
1 〜ＲＷＬN をそれぞれ選択的に活性化する。よって、
メモリセルＭＣ１〜ＭＣN から、書込みメモリセルと読
出しメモリセルが選択される。書込み用ビット線対ＷＢ
Ｌ，ＷＢＬ／は、書込みドライバ２３によって駆動さ
れ、読出し用ビット線対ＲＢＬ，ＲＢＬ／上にはデータ
が読出される。このとき、読出し用ビット線対ＲＢＬ，
ＲＢＬ／には、カップリングノイズが発生するが、鎖交
部分を有しているので、それらノイズが互いに影響を打
ち消し合う。即ち、ビット線対ＲＢＬ，ＲＢＬ／上のデ
ータは、誤データとならない。ＯＲ回路２６と排他的論
理和回路２５は、読出しデータの反転を行い、書込んだ
データと読出したデータＤｏｕｔの不一致をなくす。
る。 【構成】 書込み用デコーダ２１と読出し用デコーダ２
２が、ワード線ＷＷＬ1〜ＷＷＬN 及びワード線ＲＷＬ
1 〜ＲＷＬN をそれぞれ選択的に活性化する。よって、
メモリセルＭＣ１〜ＭＣN から、書込みメモリセルと読
出しメモリセルが選択される。書込み用ビット線対ＷＢ
Ｌ，ＷＢＬ／は、書込みドライバ２３によって駆動さ
れ、読出し用ビット線対ＲＢＬ，ＲＢＬ／上にはデータ
が読出される。このとき、読出し用ビット線対ＲＢＬ，
ＲＢＬ／には、カップリングノイズが発生するが、鎖交
部分を有しているので、それらノイズが互いに影響を打
ち消し合う。即ち、ビット線対ＲＢＬ，ＲＢＬ／上のデ
ータは、誤データとならない。ＯＲ回路２６と排他的論
理和回路２５は、読出しデータの反転を行い、書込んだ
データと読出したデータＤｏｕｔの不一致をなくす。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートスタティ
ックランダムアクセスメモリ（以下、マルチポートＳＲ
ＡＭ）等の半導体記憶装置に関するものである。
ックランダムアクセスメモリ（以下、マルチポートＳＲ
ＡＭ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次の文献に記載されるものがあった。 文献；菅野卓雄著“ＣＭＯＳ超ＬＳＩの設計”（１９８
９−４−２５）培風館、Ｐ．２３１ 従来のマルチポートＳＲＡＭは、書込み用デコーダと、
読出し用デコーダと、複数のメモリセルが配列されたメ
モリアレイを有しいている。各メモリセルは、書込み用
と読出し用の２本のワード線と、書込み用と読出し用の
２組のビット線対との間に、それぞれトランジスタを介
して接続されている。各書込み用ワード線が書込み用デ
コーダに接続され、各読出し用ワード線が読出し用デコ
ーダに接続されている。各書込み用デコーダ或いは読出
し用デコーダが、書込み用ワードと読出し用ワード線の
レベルを立ち上げることで、書込みメモリセルまたは読
出しメモリセルが選択される。よって、選択された書込
みメモリセルは、トランジスタを介して書込み用ビット
線対に接続され、読出しメモリセルは、トランジスタを
介して読出し用ビット線対に接続される。その後、書込
みドライバによって、書込みビット線対の内の一本のビ
ット線が書込みドライバによって駆動されて、電源電位
から“Ｌ”レベルに引き下げられる。これで、選択され
たメモリセルにデータの書込みが行なわれる。読出しメ
モリセルでは、メモリセルに格納されたデータが、トラ
ンジスタを介して読出しビット線対上に読出され、その
読出されたデータがセンスアンプで増幅されて出力され
る。
例えば次の文献に記載されるものがあった。 文献；菅野卓雄著“ＣＭＯＳ超ＬＳＩの設計”（１９８
９−４−２５）培風館、Ｐ．２３１ 従来のマルチポートＳＲＡＭは、書込み用デコーダと、
読出し用デコーダと、複数のメモリセルが配列されたメ
モリアレイを有しいている。各メモリセルは、書込み用
と読出し用の２本のワード線と、書込み用と読出し用の
２組のビット線対との間に、それぞれトランジスタを介
して接続されている。各書込み用ワード線が書込み用デ
コーダに接続され、各読出し用ワード線が読出し用デコ
ーダに接続されている。各書込み用デコーダ或いは読出
し用デコーダが、書込み用ワードと読出し用ワード線の
レベルを立ち上げることで、書込みメモリセルまたは読
出しメモリセルが選択される。よって、選択された書込
みメモリセルは、トランジスタを介して書込み用ビット
線対に接続され、読出しメモリセルは、トランジスタを
介して読出し用ビット線対に接続される。その後、書込
みドライバによって、書込みビット線対の内の一本のビ
ット線が書込みドライバによって駆動されて、電源電位
から“Ｌ”レベルに引き下げられる。これで、選択され
たメモリセルにデータの書込みが行なわれる。読出しメ
モリセルでは、メモリセルに格納されたデータが、トラ
ンジスタを介して読出しビット線対上に読出され、その
読出されたデータがセンスアンプで増幅されて出力され
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
マルチポートＳＲＡＭ等では、次のような課題があっ
た。図２は、従来のマルチポートＳＲＡＭの構成例を示
す回路図であり、図３は、図２中のメモリセルを示す回
路図である。このマルチポートＳＲＡＭは、書込み用ア
ドレスＷＡＤＲを入力とする書込み用デコーダ（ＷＤＥ
Ｃ）１と読出し用アドレスＲＡＤＲを入力とする読出し
用デコーダ（ＲＤＥＣ）２とを備えている。書込み用デ
コーダ１と読出し用デコーダ２の間に、Ｎ個のメモリセ
ルＭＣ1 〜ＭＣN がアレイ化されて配置されている。各
メモリセルＭＣ1 〜ＭＣN には、書込み用デコーダ１か
らの書き込み用ワード線ＷＷＬ1 〜ＷＷＬN と、読出し
用デコーダ２からの読出し用ワード線ＲＷＬ1〜ＲＷＬ
N とが、それぞれ接続されている。各モリセルＭＣ1 〜
ＭＣN には、また、書込み用ビット線対を形成するビッ
ト線対ＷＢＬ，ＷＢＬ／と、読出し用ビット線対を形成
するビット線対ＲＢＬ，ＲＢＬ／とが、共通に接続され
ている。ビット線対ＷＢＬ，ＷＢＬ／は、書込みドライ
バ（ＷＤ）３により、入力データＤｉｎに応じて電圧駆
動される構成となっている。ビット線対ＲＢＬ，ＲＢＬ
／は、センスアンプ（ＳＡ）４に接続されている。セン
スアンプ４が、ビット線対ＲＢＬ，ＲＢＬ／上のデータ
を増幅し、そのセンスアンプ４から出力データＤｏｕｔ
が出力される構成になっている。
マルチポートＳＲＡＭ等では、次のような課題があっ
た。図２は、従来のマルチポートＳＲＡＭの構成例を示
す回路図であり、図３は、図２中のメモリセルを示す回
路図である。このマルチポートＳＲＡＭは、書込み用ア
ドレスＷＡＤＲを入力とする書込み用デコーダ（ＷＤＥ
Ｃ）１と読出し用アドレスＲＡＤＲを入力とする読出し
用デコーダ（ＲＤＥＣ）２とを備えている。書込み用デ
コーダ１と読出し用デコーダ２の間に、Ｎ個のメモリセ
ルＭＣ1 〜ＭＣN がアレイ化されて配置されている。各
メモリセルＭＣ1 〜ＭＣN には、書込み用デコーダ１か
らの書き込み用ワード線ＷＷＬ1 〜ＷＷＬN と、読出し
用デコーダ２からの読出し用ワード線ＲＷＬ1〜ＲＷＬ
N とが、それぞれ接続されている。各モリセルＭＣ1 〜
ＭＣN には、また、書込み用ビット線対を形成するビッ
ト線対ＷＢＬ，ＷＢＬ／と、読出し用ビット線対を形成
するビット線対ＲＢＬ，ＲＢＬ／とが、共通に接続され
ている。ビット線対ＷＢＬ，ＷＢＬ／は、書込みドライ
バ（ＷＤ）３により、入力データＤｉｎに応じて電圧駆
動される構成となっている。ビット線対ＲＢＬ，ＲＢＬ
／は、センスアンプ（ＳＡ）４に接続されている。セン
スアンプ４が、ビット線対ＲＢＬ，ＲＢＬ／上のデータ
を増幅し、そのセンスアンプ４から出力データＤｏｕｔ
が出力される構成になっている。
【０００４】各メモリセルＭＣ1 〜ＭＣN は同様の構成
であり、図３には一つのメモリセルＭＣn （ｎは、１≦
ｎ≦Ｎの任意の整数）が示されている。メモリセルＭＣ
n は、襷がけ接続された２個のインバータ１１，１２を
備えている。それらインバータ１１，１２はデータを格
納するフリップフロップを構成している。インバータ１
１，１２間の２つ接続ノードのうちのノードＮ１とビッ
ト線ＷＢＬの間には、Ｎ型ＭＯＳトランジスタ（以下、
ＮＭＯＳいう）１３が接続され、該ノードＮ１とビット
線ＲＢＬとの間には、ＮＭＯＳ１４が接続されている。
２つ接続ノードのうちのノードＮ２とビット線ＷＢＬ／
の間には、ＮＭＯＳ１５が接続され、ノードＮ２とビッ
ト線ＲＢＬ／の間には、ＮＭＯＳ１６が接続されてい
る。各ＮＭＯＳ１３，１５のゲートには、共通にワード
線ＷＷＬn が接続されている。各ＮＭＯＳ１４，１６の
ゲートには、共通にワード線ＲＷＬn が接続されてい
る。
であり、図３には一つのメモリセルＭＣn （ｎは、１≦
ｎ≦Ｎの任意の整数）が示されている。メモリセルＭＣ
n は、襷がけ接続された２個のインバータ１１，１２を
備えている。それらインバータ１１，１２はデータを格
納するフリップフロップを構成している。インバータ１
１，１２間の２つ接続ノードのうちのノードＮ１とビッ
ト線ＷＢＬの間には、Ｎ型ＭＯＳトランジスタ（以下、
ＮＭＯＳいう）１３が接続され、該ノードＮ１とビット
線ＲＢＬとの間には、ＮＭＯＳ１４が接続されている。
２つ接続ノードのうちのノードＮ２とビット線ＷＢＬ／
の間には、ＮＭＯＳ１５が接続され、ノードＮ２とビッ
ト線ＲＢＬ／の間には、ＮＭＯＳ１６が接続されてい
る。各ＮＭＯＳ１３，１５のゲートには、共通にワード
線ＷＷＬn が接続されている。各ＮＭＯＳ１４，１６の
ゲートには、共通にワード線ＲＷＬn が接続されてい
る。
【０００５】メモリセルＭＣ1 〜ＭＣN に対してアクセ
スする場合、書込みデコーダ１は、書き込みアドレスＷ
ＡＲＤに基づき、選択的にワード線ＷＷＬ1 〜ＷＷＬN
を活性化する。例えば、ワード線ＷＷＬN によって選択
されたメモリセルＭＣN では、各ＮＭＯＳ１３，１５が
それぞれオンする。これによって、フリップフロップが
ビット線ＷＢＬ，ＷＢＬ／に接続される。読出しデコー
ダ２は、読出しアドレスＲＡＤＲに基づき、選択的にワ
ード線ＲＷＬ1 〜ＲＷＬN を活性化する。例えば、ワー
ド線ＲＷＬ1 によって選択されたメモリセルＭＣ1 で
は、各ＮＭＯＳ１４，１６がそれぞれオンする。これに
よって、フリップフロップがビット線対ＲＢＬ，ＲＢＬ
／に接続される。その後、書込みメモリセルＭＣN で
は、ドライバ３の駆動により、例えばビット線ＷＢＬの
レベルが引き下げられて、データがフリップフロップに
書込まれる。一方、ビット線対ＲＢＬ，ＲＢＬ／に接続
された読出しメモリセルＭＣ1 においては、フリップフ
ロップに格納したデータが、ビット線対ＲＢＬ，ＲＢＬ
／に読出され、それがセンスアンプ４で増幅されて出力
データＤｏｕｔとして出力される。
スする場合、書込みデコーダ１は、書き込みアドレスＷ
ＡＲＤに基づき、選択的にワード線ＷＷＬ1 〜ＷＷＬN
を活性化する。例えば、ワード線ＷＷＬN によって選択
されたメモリセルＭＣN では、各ＮＭＯＳ１３，１５が
それぞれオンする。これによって、フリップフロップが
ビット線ＷＢＬ，ＷＢＬ／に接続される。読出しデコー
ダ２は、読出しアドレスＲＡＤＲに基づき、選択的にワ
ード線ＲＷＬ1 〜ＲＷＬN を活性化する。例えば、ワー
ド線ＲＷＬ1 によって選択されたメモリセルＭＣ1 で
は、各ＮＭＯＳ１４，１６がそれぞれオンする。これに
よって、フリップフロップがビット線対ＲＢＬ，ＲＢＬ
／に接続される。その後、書込みメモリセルＭＣN で
は、ドライバ３の駆動により、例えばビット線ＷＢＬの
レベルが引き下げられて、データがフリップフロップに
書込まれる。一方、ビット線対ＲＢＬ，ＲＢＬ／に接続
された読出しメモリセルＭＣ1 においては、フリップフ
ロップに格納したデータが、ビット線対ＲＢＬ，ＲＢＬ
／に読出され、それがセンスアンプ４で増幅されて出力
データＤｏｕｔとして出力される。
【０００６】図４は図２中の各ビット線の配置を示す平
面図であり、図５は、図２の各ビット線のレベルと出力
データのタイミングを示す波形図である。図４の平面図
では、図３のメモリセルが縦に２個作成された半導体記
憶装置が示されている。図３のように、半導体記憶装置
中で各ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／
は、半導体記憶装置における同一層に平行に配置されて
いる。なお、同図中に記載されたＳ１及びＳ２は、ビッ
ト線ＷＢＬとビット線ＲＢＬ間の距離と、ビット線ＷＢ
Ｌ／とビット線ＲＢＬ／間の距離をそれぞれ示してい
る。近接したビット線ＷＢＬとＲＢＬの間には、図２に
示すように、カップリングツ容量ＣL が存在する。同様
に、ビット線ＷＢＬ／とビット線ＲＢＬ／の間にも、カ
ップリング容量ＣR が存在する。そのため、書込み用ビ
ット線ＷＢＬのレベルが引き下げられると、図８のよう
に、読出し用ビット線ＲＢＬのレベルは、容量ＣL の影
響で引下げられ、ビット線対ＲＢＬ，ＲＢＬ／の電位レ
ベルが反転し、一時的に誤ったデータとなる。即ち、容
量ＣL が、ビット線ＲＢＬ上にカップリングノイズＮＣ
を誘導する。一定時間が経過すると、カップリングノイ
ズＮＣは減少し、ビット線対ＲＢＬ，ＲＢＬ／上のデー
タは、正しい値に戻る。よって、一定時間が経過した後
に、センスアンプ４が動作を開始して、正しいデータが
増幅されて、図５のタイミングで出力データＤｏｕｔが
出力される。
面図であり、図５は、図２の各ビット線のレベルと出力
データのタイミングを示す波形図である。図４の平面図
では、図３のメモリセルが縦に２個作成された半導体記
憶装置が示されている。図３のように、半導体記憶装置
中で各ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／
は、半導体記憶装置における同一層に平行に配置されて
いる。なお、同図中に記載されたＳ１及びＳ２は、ビッ
ト線ＷＢＬとビット線ＲＢＬ間の距離と、ビット線ＷＢ
Ｌ／とビット線ＲＢＬ／間の距離をそれぞれ示してい
る。近接したビット線ＷＢＬとＲＢＬの間には、図２に
示すように、カップリングツ容量ＣL が存在する。同様
に、ビット線ＷＢＬ／とビット線ＲＢＬ／の間にも、カ
ップリング容量ＣR が存在する。そのため、書込み用ビ
ット線ＷＢＬのレベルが引き下げられると、図８のよう
に、読出し用ビット線ＲＢＬのレベルは、容量ＣL の影
響で引下げられ、ビット線対ＲＢＬ，ＲＢＬ／の電位レ
ベルが反転し、一時的に誤ったデータとなる。即ち、容
量ＣL が、ビット線ＲＢＬ上にカップリングノイズＮＣ
を誘導する。一定時間が経過すると、カップリングノイ
ズＮＣは減少し、ビット線対ＲＢＬ，ＲＢＬ／上のデー
タは、正しい値に戻る。よって、一定時間が経過した後
に、センスアンプ４が動作を開始して、正しいデータが
増幅されて、図５のタイミングで出力データＤｏｕｔが
出力される。
【０００７】ここで、高集積化の実現するために、ビッ
ト線間の各配線距離Ｓ１，Ｓ２を小さくすると、カップ
リング容量ＣL ，ＣR がそれぞれ増加し、カップリング
ノイズＮＣが増加する。例えば、マルチポートＳＲＡＭ
中のＭＯＳトランジスタのゲート長を０．３５μｍでデ
ザインすると、各距離Ｓ１，Ｓ２は０．５μｍになり、
各容量ＣL ，ＣR は０．１ｐＦと大きくなる。そのた
め、ビット線対ＲＢＬ，ＲＢＬ／上の読出しデータが正
しいデータに戻る時間が、遅れる。結果として、センス
アンプ４の動作開始が遅れ、出力データＤｏｕｔの出力
されるタイミングが遅れるという課題があった。
ト線間の各配線距離Ｓ１，Ｓ２を小さくすると、カップ
リング容量ＣL ，ＣR がそれぞれ増加し、カップリング
ノイズＮＣが増加する。例えば、マルチポートＳＲＡＭ
中のＭＯＳトランジスタのゲート長を０．３５μｍでデ
ザインすると、各距離Ｓ１，Ｓ２は０．５μｍになり、
各容量ＣL ，ＣR は０．１ｐＦと大きくなる。そのた
め、ビット線対ＲＢＬ，ＲＢＬ／上の読出しデータが正
しいデータに戻る時間が、遅れる。結果として、センス
アンプ４の動作開始が遅れ、出力データＤｏｕｔの出力
されるタイミングが遅れるという課題があった。
【０００８】
【課題を解決するための手段】第１から第５の発明は、
前記課題を解決するために、共通の第１のビット線対と
共通の第２のビット線対と複数のワード線の間に設けら
れ、個々に対応する該ワード線が選択されて活性化した
ときに該第１のビット線対または第２のビット線対にそ
れぞれ接続される複数のメモリセルを備え、活性化した
ワード線に接続されたメモリセルに対して、第１または
第２のビット線対を介してデータの書込み及び読出しを
行なう半導体記憶装置において、次のような構成を講じ
ている。即ち、第１のビット線対と第２のビット線対の
うちのいずれか一方は、鎖交部分を有し、複数のメモリ
セルのうちの一部では書込みデータまたは読出しデータ
のレベルが反転する構成としている。そして、複数のワ
ード線のレベルに基づきメモリセルに書込むデータを予
め反転させる書込み反転手段、またはメモリセルから読
出したデータのレベルを反転させる読出し反転手段を設
けている。第６から第１２の発明は、共通の第１のビッ
ト線対と共通の第２のビット線対と複数のワード線の間
に設けられ、個々に対応するワード線が選択されて活性
化したときにその第１のビット線対または第２のビット
線対にそれぞれ接続される複数のメモリセルを備え、前
記活性化したワード線に接続された前記メモリセルに対
して、前記第１または第２のビット線対を介してデータ
の書込み及び読出しを行なう半導体記憶装置において、
次のような構造を講じている。即ち、第１及び第２のビ
ット線対、複数のワード線及び複数のメモリセルは、共
通の半導体基板上に積層構造で形成し、その第１のビッ
ト線対と第２のビット線対は、積層構造における異なる
配線層に形成している。
前記課題を解決するために、共通の第１のビット線対と
共通の第２のビット線対と複数のワード線の間に設けら
れ、個々に対応する該ワード線が選択されて活性化した
ときに該第１のビット線対または第２のビット線対にそ
れぞれ接続される複数のメモリセルを備え、活性化した
ワード線に接続されたメモリセルに対して、第１または
第２のビット線対を介してデータの書込み及び読出しを
行なう半導体記憶装置において、次のような構成を講じ
ている。即ち、第１のビット線対と第２のビット線対の
うちのいずれか一方は、鎖交部分を有し、複数のメモリ
セルのうちの一部では書込みデータまたは読出しデータ
のレベルが反転する構成としている。そして、複数のワ
ード線のレベルに基づきメモリセルに書込むデータを予
め反転させる書込み反転手段、またはメモリセルから読
出したデータのレベルを反転させる読出し反転手段を設
けている。第６から第１２の発明は、共通の第１のビッ
ト線対と共通の第２のビット線対と複数のワード線の間
に設けられ、個々に対応するワード線が選択されて活性
化したときにその第１のビット線対または第２のビット
線対にそれぞれ接続される複数のメモリセルを備え、前
記活性化したワード線に接続された前記メモリセルに対
して、前記第１または第２のビット線対を介してデータ
の書込み及び読出しを行なう半導体記憶装置において、
次のような構造を講じている。即ち、第１及び第２のビ
ット線対、複数のワード線及び複数のメモリセルは、共
通の半導体基板上に積層構造で形成し、その第１のビッ
ト線対と第２のビット線対は、積層構造における異なる
配線層に形成している。
【０００９】
【作用】第１から第５の発明によれば、以上のように半
導体記憶装置を構成したので、個々に対応する該ワード
線が選択されて活性化したとき、活性化したワード線に
接続されたメモリセルに対して、第１または第２のビッ
ト線対を介してデータの書込みまたは読出しが行われ
る。ここで、第１のビット線対と第２のビット線対のう
ちのいずれか一方は、鎖交部分を有している。これによ
って、第１のビット線対に対する第２のビット線対の位
置関係が一部で逆転し、第１のビット線対と第２のビッ
ト線対間のカップリング容量で発生するカップリングノ
イズが、互いに打ち消すように働くことになる。そのた
め、メモリセルから読出したデータは、本来の正しいデ
ータとなり、そのまま、そのデータを増幅して出力する
ことが可能となる。なお、第１のビット線対と第２のビ
ット線対のうちのいずれか一方は、鎖交部分を有してい
るので、複数のメモリセルのうちの一部では、書込みデ
ータまたは読出しデータのレベルが反転する。これに対
して設けられた書込み反転手段あるいは読出し反転手段
によって、複数のワード線のレベルに基づき、メモリセ
ルに書き込むデータが予め反転して書込まれるか、また
は、メモリセルから読出したデータのレベルが反転して
読出される。第６から第１２の発明によれば、第１及び
第２のビット線対、複数のワード線及び複数のメモリセ
ルは、共通の半導体基板上に積層構造で形成されるが、
その第１のビット線対と第２のビット線対は、積層構造
における異なる配線層に形成される。そのため、半導体
記憶装置の構成面積を広げずに、第１のビット線対と第
２のビット線対の距離を離すことができる。即ち、第１
のビット線対と共通の第２のビット線対間のカップリン
グ容量が低減され、カップリングノイズが低減される。
そのため、メモリセルから読出したデータが、カップリ
ングノイズで変化する量が減じられる。従って、前記課
題を解決できるのである。
導体記憶装置を構成したので、個々に対応する該ワード
線が選択されて活性化したとき、活性化したワード線に
接続されたメモリセルに対して、第１または第２のビッ
ト線対を介してデータの書込みまたは読出しが行われ
る。ここで、第１のビット線対と第２のビット線対のう
ちのいずれか一方は、鎖交部分を有している。これによ
って、第１のビット線対に対する第２のビット線対の位
置関係が一部で逆転し、第１のビット線対と第２のビッ
ト線対間のカップリング容量で発生するカップリングノ
イズが、互いに打ち消すように働くことになる。そのた
め、メモリセルから読出したデータは、本来の正しいデ
ータとなり、そのまま、そのデータを増幅して出力する
ことが可能となる。なお、第１のビット線対と第２のビ
ット線対のうちのいずれか一方は、鎖交部分を有してい
るので、複数のメモリセルのうちの一部では、書込みデ
ータまたは読出しデータのレベルが反転する。これに対
して設けられた書込み反転手段あるいは読出し反転手段
によって、複数のワード線のレベルに基づき、メモリセ
ルに書き込むデータが予め反転して書込まれるか、また
は、メモリセルから読出したデータのレベルが反転して
読出される。第６から第１２の発明によれば、第１及び
第２のビット線対、複数のワード線及び複数のメモリセ
ルは、共通の半導体基板上に積層構造で形成されるが、
その第１のビット線対と第２のビット線対は、積層構造
における異なる配線層に形成される。そのため、半導体
記憶装置の構成面積を広げずに、第１のビット線対と第
２のビット線対の距離を離すことができる。即ち、第１
のビット線対と共通の第２のビット線対間のカップリン
グ容量が低減され、カップリングノイズが低減される。
そのため、メモリセルから読出したデータが、カップリ
ングノイズで変化する量が減じられる。従って、前記課
題を解決できるのである。
【００１０】
【実施例】カップリングノイズによる悪影響を低減し、
高速なデータの読出しが可能な半導体記憶装置を、以下
の第１〜第９の実施例に示す。第１〜第３の実施例は、
半導体記憶装置の回路構成によって、カップリングノイ
ズの影響を低減するものであり、第４〜第９の実施例
は、ビット線の配置によって、カップリングノイズを低
減するものである。第１の実施例 図１は、本発明の第１の実施例を示すマルチポートＳＲ
ＡＭの回路図である。このマルチポートＳＲＡＭは、書
込み用アドレスＷＡＤＲが入力される書込み用デコーダ
２１と、読出し用アドレスＲＡＤＲが入力される読出し
用デコーダ２２と、それらデコーダ２１，２２の間で配
列されたＮ個のメモリセルＭＣ1 〜ＭＣN とを備えてい
る。Ｎ個のうちの各モリセルＭＣ1 〜ＭＣN/2 は、デコ
ーダ２１に対してＮ／２本の書込み用ワード線ＷＷＬ1
〜ＷＷＬN/2 でそれぞれ接続されていると共に、デコー
ダ２２に対してＮ／２本の読出し用ワード線ＲＷＬ1 〜
ＲＷＬN/2 でそれぞれ接続されている。Ｎ個のうちの各
モリセルＭＣN/2+1 〜ＭＣN は、デコーダ２１に対して
Ｎ／２本の書込み用ワード線ＷＷＬN/2+1 〜ＷＷＬN で
それぞれ接続されていると共に、デコーダ２２に対して
Ｎ／２本の読出し用ワード線ＲＷＬN/2+1 〜ＲＷＬN で
それぞれ接続されている。
高速なデータの読出しが可能な半導体記憶装置を、以下
の第１〜第９の実施例に示す。第１〜第３の実施例は、
半導体記憶装置の回路構成によって、カップリングノイ
ズの影響を低減するものであり、第４〜第９の実施例
は、ビット線の配置によって、カップリングノイズを低
減するものである。第１の実施例 図１は、本発明の第１の実施例を示すマルチポートＳＲ
ＡＭの回路図である。このマルチポートＳＲＡＭは、書
込み用アドレスＷＡＤＲが入力される書込み用デコーダ
２１と、読出し用アドレスＲＡＤＲが入力される読出し
用デコーダ２２と、それらデコーダ２１，２２の間で配
列されたＮ個のメモリセルＭＣ1 〜ＭＣN とを備えてい
る。Ｎ個のうちの各モリセルＭＣ1 〜ＭＣN/2 は、デコ
ーダ２１に対してＮ／２本の書込み用ワード線ＷＷＬ1
〜ＷＷＬN/2 でそれぞれ接続されていると共に、デコー
ダ２２に対してＮ／２本の読出し用ワード線ＲＷＬ1 〜
ＲＷＬN/2 でそれぞれ接続されている。Ｎ個のうちの各
モリセルＭＣN/2+1 〜ＭＣN は、デコーダ２１に対して
Ｎ／２本の書込み用ワード線ＷＷＬN/2+1 〜ＷＷＬN で
それぞれ接続されていると共に、デコーダ２２に対して
Ｎ／２本の読出し用ワード線ＲＷＬN/2+1 〜ＲＷＬN で
それぞれ接続されている。
【００１１】各メモリセルＭＣ1 〜ＭＣN には、さら
に、第１のビット線対である書込み用ビット線対ＷＢ
Ｌ，ＷＢＬ／と、第２のビット線対の読出し用ビット線
対ＲＢＬ，ＲＢＬ／が共通に接続されている。ビット線
対ＷＢＬ，ＷＢＬ／は、入力データＤｉｎに基づき、該
ビット線対ＷＢＬ，ＷＢＬ／を電圧駆動する書込みドラ
イバ２３に接続されている。ビット線対ＲＢＬ，ＲＢＬ
／は、該ビット線対ＲＢＬ，ＲＢＬ／上のデータを増幅
して出力データＤｏｕｔを送出する出力段のセンスアン
プ２４に接続されている。ここで、ビット線対ＲＢＬ，
ＲＢＬ／は、メモリセルの列の途中で鎖交している。つ
まり、メモリセルＭＣN/2 とメモリセルＭＣN/2+1 との
間で、ビット線対ＲＢＬ，ＲＢＬ／は鎖交している。セ
ンスアンプ２４に対してビット線対ＲＢＬ，ＲＢＬ／
は、図２に対して逆極性に接続されている。
に、第１のビット線対である書込み用ビット線対ＷＢ
Ｌ，ＷＢＬ／と、第２のビット線対の読出し用ビット線
対ＲＢＬ，ＲＢＬ／が共通に接続されている。ビット線
対ＷＢＬ，ＷＢＬ／は、入力データＤｉｎに基づき、該
ビット線対ＷＢＬ，ＷＢＬ／を電圧駆動する書込みドラ
イバ２３に接続されている。ビット線対ＲＢＬ，ＲＢＬ
／は、該ビット線対ＲＢＬ，ＲＢＬ／上のデータを増幅
して出力データＤｏｕｔを送出する出力段のセンスアン
プ２４に接続されている。ここで、ビット線対ＲＢＬ，
ＲＢＬ／は、メモリセルの列の途中で鎖交している。つ
まり、メモリセルＭＣN/2 とメモリセルＭＣN/2+1 との
間で、ビット線対ＲＢＬ，ＲＢＬ／は鎖交している。セ
ンスアンプ２４に対してビット線対ＲＢＬ，ＲＢＬ／
は、図２に対して逆極性に接続されている。
【００１２】図６（１），（２）は、図１中のメモリセ
ルとビット線の関係を示す回路図である。各メモリセル
ＭＣ1 〜ＭＣN の内部は、図３に示すメモリセルと同様
に、インバータ１１，１２とＮＭＯＳ１３〜１６を備
え、それら各ＮＭＯＳ１３，１５のゲートはワード線Ｗ
ＷＬn に接続され、各ＮＭＯＳ１４，１６のゲートがワ
ード線ＲＷＬn に接続されている。各ＮＭＯＳ１３，１
５がオンすると、メモリセルはビット線対ＷＢＬ，ＷＢ
Ｌ／に接続され、ＮＭＯＳ１４，１６がオンするとメモ
リセルはビット線ＲＢＬ，ＲＢＬ／に接続される構成と
なっている。ところが、ビット線対ＲＢＬ，ＲＢＬ／
が、メモリセルの列の途中で鎖交しているために、メモ
リセルＭＣ1 〜ＭＣN/2 と、メモリセルＭＣN/2+1 〜Ｍ
ＣN とでは、図６（１），（２）のように、各ＮＭＯＳ
１４，１６によってそれぞれ接続されるビット線ＲＢ
Ｌ，ＲＢＬ／が反対になる。即ち、メモリセルＭＣ
N/2+1 〜ＭＣN から、ビット線対ＲＢＬ，ＲＢＬ／上に
読出したデータは、書込んだデータを反転したものとな
る構成となっている。一方、ビット線対ＲＢＬ，ＲＢＬ
／に接続されたセンスアンプ２４の出力側には、２入力
の排他的論理和回路２５が接続されている。排他的論理
和回路２５の２つの入力端子には、センスアンプ２４の
出力端子と、入力側がワード線ＲＷＬ1 〜ＲＷＬN/2 に
接続されたＯＲ回路２６の出力端子とが、接続されてい
る。排他的論理和回路２５とＯＲ回路２６が読出し反転
手段をしている。
ルとビット線の関係を示す回路図である。各メモリセル
ＭＣ1 〜ＭＣN の内部は、図３に示すメモリセルと同様
に、インバータ１１，１２とＮＭＯＳ１３〜１６を備
え、それら各ＮＭＯＳ１３，１５のゲートはワード線Ｗ
ＷＬn に接続され、各ＮＭＯＳ１４，１６のゲートがワ
ード線ＲＷＬn に接続されている。各ＮＭＯＳ１３，１
５がオンすると、メモリセルはビット線対ＷＢＬ，ＷＢ
Ｌ／に接続され、ＮＭＯＳ１４，１６がオンするとメモ
リセルはビット線ＲＢＬ，ＲＢＬ／に接続される構成と
なっている。ところが、ビット線対ＲＢＬ，ＲＢＬ／
が、メモリセルの列の途中で鎖交しているために、メモ
リセルＭＣ1 〜ＭＣN/2 と、メモリセルＭＣN/2+1 〜Ｍ
ＣN とでは、図６（１），（２）のように、各ＮＭＯＳ
１４，１６によってそれぞれ接続されるビット線ＲＢ
Ｌ，ＲＢＬ／が反対になる。即ち、メモリセルＭＣ
N/2+1 〜ＭＣN から、ビット線対ＲＢＬ，ＲＢＬ／上に
読出したデータは、書込んだデータを反転したものとな
る構成となっている。一方、ビット線対ＲＢＬ，ＲＢＬ
／に接続されたセンスアンプ２４の出力側には、２入力
の排他的論理和回路２５が接続されている。排他的論理
和回路２５の２つの入力端子には、センスアンプ２４の
出力端子と、入力側がワード線ＲＷＬ1 〜ＲＷＬN/2 に
接続されたＯＲ回路２６の出力端子とが、接続されてい
る。排他的論理和回路２５とＯＲ回路２６が読出し反転
手段をしている。
【００１３】次に、図１のマルチポートＳＲＡＭの動作
を説明する。まず、メモリセルＭＣN にデータを書込
み、メモリセルＭＣ1 からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
はワード線ＷＷＬN を選択的に活性化し、読出し用アド
レスＲＡＤＲに基づき、デコーダ２２は、ワード線ＲＷ
Ｌ1 を選択的に活性化する。よって、ワード線ＷＷＬN
が立ち上り、ＭＣN 中のＮＭＯＳ１３，１５がオンす
る。これにより、メモリセルＭＣN がビット線対ＷＢ
Ｌ，ＷＢＬ／間に接続される。また、ワード線ＲＷＬ1
が立ち上り、メモリセルＭＣ1 中のＮＭＯＳ１４，１６
がオンし、該メモリセルＭＣ1 が、ビット線対ＲＢＬ，
ＲＢＬ／間に接続される。書き込みドライバ２３によ
り、ビット線対ＷＢＬ，ＷＢＬ／は駆動され、例えばビ
ット線ＷＢＬが“Ｌ”レベルに引き下げられ、メモリセ
ルＭＣN に入力データＤｉｎに対応するデータが書き込
まれる。これと同時に、読出し対象のメモリセルＭＣ1
の格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出
される。
を説明する。まず、メモリセルＭＣN にデータを書込
み、メモリセルＭＣ1 からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
はワード線ＷＷＬN を選択的に活性化し、読出し用アド
レスＲＡＤＲに基づき、デコーダ２２は、ワード線ＲＷ
Ｌ1 を選択的に活性化する。よって、ワード線ＷＷＬN
が立ち上り、ＭＣN 中のＮＭＯＳ１３，１５がオンす
る。これにより、メモリセルＭＣN がビット線対ＷＢ
Ｌ，ＷＢＬ／間に接続される。また、ワード線ＲＷＬ1
が立ち上り、メモリセルＭＣ1 中のＮＭＯＳ１４，１６
がオンし、該メモリセルＭＣ1 が、ビット線対ＲＢＬ，
ＲＢＬ／間に接続される。書き込みドライバ２３によ
り、ビット線対ＷＢＬ，ＷＢＬ／は駆動され、例えばビ
ット線ＷＢＬが“Ｌ”レベルに引き下げられ、メモリセ
ルＭＣN に入力データＤｉｎに対応するデータが書き込
まれる。これと同時に、読出し対象のメモリセルＭＣ1
の格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出
される。
【００１４】図７は、図１の各ビット線のレベルと出力
データのタイミングを示す波形図であり、この図７を参
照しつつ、読出し動作の説明を進める。メモリセルＭＣ
1 〜ＭＣN/2 におけるビット線ＷＢＬとビット線ＲＢＬ
間のカップリング容量は、図２に対してＣL ／２となっ
ている。このＣL ／２のカップリング容量のため、ビッ
ト線ＲＢＬ上にはビット線ＷＢＬに誘導された逆相カッ
プリングノイズＮＣ１が発生する。また、メモリセルＭ
ＣN/2+1 〜ＭＣN におけるビット線ＷＢＬとビット線Ｒ
ＢＬ／間のカップリング容量も、ＣL ／２である。この
ＣL ／２のカップリング容量のため、ビット線ＲＢＬ／
上にはビット線ＷＢＬに誘導された同相カップリングノ
イズＮＣ２が発生する。これらカップリングノイズＮＣ
１，ＮＣ２は、同程度の量である。そのため、ビット線
ＲＢＬ，ＲＢＬ／間の電位差は保たれ、メモリセルＭＣ
1 から読出されたデータは、誤データになることがな
い。従って、従来のように、誤データから正しいデータ
に戻る時間を必要としないので、この時間分が短縮され
て、センスアンプ２４は高速に増幅を行う。また、この
とき、ＯＲ回路２６は“Ｈ”を出力しているので、排他
的論理和回路２５は、センスアンプ２４の出力信号Ｓ２
４の論理レベルを反転して出力データＤｏｕｔを出力す
る。
データのタイミングを示す波形図であり、この図７を参
照しつつ、読出し動作の説明を進める。メモリセルＭＣ
1 〜ＭＣN/2 におけるビット線ＷＢＬとビット線ＲＢＬ
間のカップリング容量は、図２に対してＣL ／２となっ
ている。このＣL ／２のカップリング容量のため、ビッ
ト線ＲＢＬ上にはビット線ＷＢＬに誘導された逆相カッ
プリングノイズＮＣ１が発生する。また、メモリセルＭ
ＣN/2+1 〜ＭＣN におけるビット線ＷＢＬとビット線Ｒ
ＢＬ／間のカップリング容量も、ＣL ／２である。この
ＣL ／２のカップリング容量のため、ビット線ＲＢＬ／
上にはビット線ＷＢＬに誘導された同相カップリングノ
イズＮＣ２が発生する。これらカップリングノイズＮＣ
１，ＮＣ２は、同程度の量である。そのため、ビット線
ＲＢＬ，ＲＢＬ／間の電位差は保たれ、メモリセルＭＣ
1 から読出されたデータは、誤データになることがな
い。従って、従来のように、誤データから正しいデータ
に戻る時間を必要としないので、この時間分が短縮され
て、センスアンプ２４は高速に増幅を行う。また、この
とき、ＯＲ回路２６は“Ｈ”を出力しているので、排他
的論理和回路２５は、センスアンプ２４の出力信号Ｓ２
４の論理レベルを反転して出力データＤｏｕｔを出力す
る。
【００１５】次に、メモリセルＭＣ1 にデータを書込
み、メモリセルＭＣN からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
はワード線ＷＷＬ1 を選択的に活性化し、読出し用アド
レスＲＡＤＲに基づき、デコーダ２２は、ワード線ＲＷ
ＬN を選択的に活性化する。よって、ワード線ＷＷＬ1
が立ち上り、ＭＣ1中のＮＭＯＳ１３，１５がオンす
る。これにより、メモリセルＭＣ1 がビット線対ＷＢ
Ｌ，ＷＢＬ／間に接続される。また、ワード線ＲＷＬN
が立ち上り、メモリセルＭＣN 中のＮＭＯＳ１４，１６
がオンとって、該メモリセルＭＣN が、ビット線対ＲＢ
Ｌ，ＲＢＬ／間に接続される。この場合、メモリセルＭ
ＣN から読出されるデータは、ビット線対ＲＢＬ，ＲＢ
Ｌ／が鎖交しているので、書込み時のデータに対して反
転したデータとなる。
み、メモリセルＭＣN からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
はワード線ＷＷＬ1 を選択的に活性化し、読出し用アド
レスＲＡＤＲに基づき、デコーダ２２は、ワード線ＲＷ
ＬN を選択的に活性化する。よって、ワード線ＷＷＬ1
が立ち上り、ＭＣ1中のＮＭＯＳ１３，１５がオンす
る。これにより、メモリセルＭＣ1 がビット線対ＷＢ
Ｌ，ＷＢＬ／間に接続される。また、ワード線ＲＷＬN
が立ち上り、メモリセルＭＣN 中のＮＭＯＳ１４，１６
がオンとって、該メモリセルＭＣN が、ビット線対ＲＢ
Ｌ，ＲＢＬ／間に接続される。この場合、メモリセルＭ
ＣN から読出されるデータは、ビット線対ＲＢＬ，ＲＢ
Ｌ／が鎖交しているので、書込み時のデータに対して反
転したデータとなる。
【００１６】各メモリセルＭＣ1 ，ＭＣN がビット線対
ＷＢＬ，ＷＢＬ／間とビット線対ＲＢＬ，ＲＢＬ／間と
にそれぞれ接続された後、ビット線対ＷＢＬ，ＷＢＬ／
は、書込みドライバ２３に電圧駆動される。電圧駆動の
結果、ビット線ＷＢＬは“Ｌ”レベルに引下げられ、メ
モリセルＭＣ1 に、入力データＤｉｎに対応するデータ
がデータが書込まれる。さらに、読出し対象のメモリセ
ルＭＣN の格納データが、ビット線対ＲＢＬ，ＲＢＬ／
上に読出される。このとき、ビット線対ＲＢＬ，ＲＢＬ
／上には、カップリングノイズが発生するが、メモリセ
ルＭＣN にデータを書込み、メモリセルＭＣ1 からデー
タを読出す場合と同様であり、読出したデータが誤デー
タとなることはない。ここでも、誤データから正しいデ
ータに戻る時間を必要としないので、この時間分が短縮
されて、センスアンプ２４は高速に増幅を行う。また、
このとき、ＯＲ回路２６は“Ｌ”を出力しているので、
排他的論理和回路２５はセンスアンプ２４の出力信号Ｓ
２４の論理レベルをそのまま通して、出力データＤｏｕ
ｔを出力する。このようにして、出力データＤｏｕｔの
論理レベルの調整をする。
ＷＢＬ，ＷＢＬ／間とビット線対ＲＢＬ，ＲＢＬ／間と
にそれぞれ接続された後、ビット線対ＷＢＬ，ＷＢＬ／
は、書込みドライバ２３に電圧駆動される。電圧駆動の
結果、ビット線ＷＢＬは“Ｌ”レベルに引下げられ、メ
モリセルＭＣ1 に、入力データＤｉｎに対応するデータ
がデータが書込まれる。さらに、読出し対象のメモリセ
ルＭＣN の格納データが、ビット線対ＲＢＬ，ＲＢＬ／
上に読出される。このとき、ビット線対ＲＢＬ，ＲＢＬ
／上には、カップリングノイズが発生するが、メモリセ
ルＭＣN にデータを書込み、メモリセルＭＣ1 からデー
タを読出す場合と同様であり、読出したデータが誤デー
タとなることはない。ここでも、誤データから正しいデ
ータに戻る時間を必要としないので、この時間分が短縮
されて、センスアンプ２４は高速に増幅を行う。また、
このとき、ＯＲ回路２６は“Ｌ”を出力しているので、
排他的論理和回路２５はセンスアンプ２４の出力信号Ｓ
２４の論理レベルをそのまま通して、出力データＤｏｕ
ｔを出力する。このようにして、出力データＤｏｕｔの
論理レベルの調整をする。
【００１７】以上のように、この第１の実施例では、読
出し用ビット線対ＲＢＬ，ＲＢＬ／に鎖交する部分を設
け、読出したデータの論理レベルを反転させる排他的論
理和回路２５とＯＲ回路２６とを設けている。そのた
め、従来の回路に比べ、ビット線対ＲＢＬ，ＲＢＬ／上
のデータに対して、カップリングノイズで生じた誤デー
タから正しいデータに戻る間での時間を待つ必要がなく
なり、出力データＤｏｕｔを高速に出力することが可能
となっている。また、カップリング容量が、読出しデー
タに影響を与えないので、各ビット線ＲＢＬ，ＲＢＬ／
と各ビット線対ＷＢＬ，ＷＢＬ／との、図４に示された
距離Ｓ１，Ｓ２を小さくでき、高集積化が可能となる。
さらに、今後のプロセス動向の微細化に伴うカップリン
グ容量の増加にも適用可能なマルチポートＳＲＡＭとな
る。
出し用ビット線対ＲＢＬ，ＲＢＬ／に鎖交する部分を設
け、読出したデータの論理レベルを反転させる排他的論
理和回路２５とＯＲ回路２６とを設けている。そのた
め、従来の回路に比べ、ビット線対ＲＢＬ，ＲＢＬ／上
のデータに対して、カップリングノイズで生じた誤デー
タから正しいデータに戻る間での時間を待つ必要がなく
なり、出力データＤｏｕｔを高速に出力することが可能
となっている。また、カップリング容量が、読出しデー
タに影響を与えないので、各ビット線ＲＢＬ，ＲＢＬ／
と各ビット線対ＷＢＬ，ＷＢＬ／との、図４に示された
距離Ｓ１，Ｓ２を小さくでき、高集積化が可能となる。
さらに、今後のプロセス動向の微細化に伴うカップリン
グ容量の増加にも適用可能なマルチポートＳＲＡＭとな
る。
【００１８】第２の実施例 図８は、本発明の第２の実施例を示すマルチポートＳＲ
ＡＭの回路図であり、図１と共通する要素には共通の符
号が付されている。第１の実施例では、読出しアドレス
ＲＡＤＲに対応して、出力データＤｏｕｔの論理を反転
する読出し反転手段を排他的論理和回路２５及びＯＲ回
路２６で構成していたが、本実施例では、その排他的論
理和回路２５及びＯＲ回路２６の代わりに、４個のＮＭ
ＯＳ３１〜３４と、それらＮＭＯＳ３１〜３４を制御す
る２個のＯＲ回路３５，３６で構成している。このマル
チポートＳＲＡＭの他の部分は、図１のマルチポートＳ
ＲＡＭと同様の構成である。読出し用ビット線対ＲＢ
Ｌ，ＲＢＬ／とセンスアンプ２４の間に、ＮＭＯＳ３
１，３２がそれぞれ接続されている。ＮＭＯＳ３１のド
レインがビット線ＲＢＬに接続され、ＮＭＯＳ３１のソ
ースがセンスアンプ２４に接続されている。ＮＭＯＳ３
２のドレインがビット線ＲＢＬ／に接続され、ＮＭＯＳ
３２のソースがセンスアンプ２４に接続されている。各
ＮＭＯＳ３１，３２のゲートには、Ｎ／２本の読出し用
ワード線ＲＷＬN/2+1 〜ＲＷＬN のレベルを入力とする
ＯＲ回路３５の出力端子が共通に接続されている。ま
た、ＮＭＯＳ３１のドレインには、ＮＭＯＳ３３のドレ
インが接続され、そのＮＭＯＳ３３のソースがＮＭＯＳ
３２のソースに接続されている。ＮＭＯＳ３２のドレイ
ンには、ＮＭＯＳ３４のドレインが接続され、そのＮＭ
ＯＳ３４のソースがＮＭＯＳ３１のソースに接続されて
いる。各ＮＭＯＳ３３，３４のゲートには、Ｎ／２本の
読出し用ワード線ＲＷＬ1 〜ＲＷＬN/2 のレベルを入力
とするＯＲ回路３６の出力端子が共通に接続されてい
る。
ＡＭの回路図であり、図１と共通する要素には共通の符
号が付されている。第１の実施例では、読出しアドレス
ＲＡＤＲに対応して、出力データＤｏｕｔの論理を反転
する読出し反転手段を排他的論理和回路２５及びＯＲ回
路２６で構成していたが、本実施例では、その排他的論
理和回路２５及びＯＲ回路２６の代わりに、４個のＮＭ
ＯＳ３１〜３４と、それらＮＭＯＳ３１〜３４を制御す
る２個のＯＲ回路３５，３６で構成している。このマル
チポートＳＲＡＭの他の部分は、図１のマルチポートＳ
ＲＡＭと同様の構成である。読出し用ビット線対ＲＢ
Ｌ，ＲＢＬ／とセンスアンプ２４の間に、ＮＭＯＳ３
１，３２がそれぞれ接続されている。ＮＭＯＳ３１のド
レインがビット線ＲＢＬに接続され、ＮＭＯＳ３１のソ
ースがセンスアンプ２４に接続されている。ＮＭＯＳ３
２のドレインがビット線ＲＢＬ／に接続され、ＮＭＯＳ
３２のソースがセンスアンプ２４に接続されている。各
ＮＭＯＳ３１，３２のゲートには、Ｎ／２本の読出し用
ワード線ＲＷＬN/2+1 〜ＲＷＬN のレベルを入力とする
ＯＲ回路３５の出力端子が共通に接続されている。ま
た、ＮＭＯＳ３１のドレインには、ＮＭＯＳ３３のドレ
インが接続され、そのＮＭＯＳ３３のソースがＮＭＯＳ
３２のソースに接続されている。ＮＭＯＳ３２のドレイ
ンには、ＮＭＯＳ３４のドレインが接続され、そのＮＭ
ＯＳ３４のソースがＮＭＯＳ３１のソースに接続されて
いる。各ＮＭＯＳ３３，３４のゲートには、Ｎ／２本の
読出し用ワード線ＲＷＬ1 〜ＲＷＬN/2 のレベルを入力
とするＯＲ回路３６の出力端子が共通に接続されてい
る。
【００１９】次に、図８のマルチポートＳＲＡＭの動作
を説明する。各メモリセルＭＣ1 〜ＭＣN に対するビッ
ト線対ＷＢＬ，ＷＢＬ／を介した書込みと、各メモリセ
ルＭＣ1 〜ＭＣN からビット線ＲＢＬ，ＲＢＬ／上にデ
ータを読出す動作は第１の実施例と同様である。ここ
で、例えば、読出し用ワード線のうち、ワード線ＲＷＬ
1 〜ＲＷＬN/2 のいずれかが選択的に活性化された場
合、ＯＲ回路３６が“Ｈ”を出力し、ＯＲ回路３５は
“Ｌ”を出力する。そのため、各ＮＭＯＳ３３，３４が
共にオン状態となり、ＮＭＯＳ３１，３２が共にオフ状
態となる。このとき、ビット線対ＲＢＬ，ＲＢＬ／は鎖
交してセンスアンプ２４に接続される。ビット線対ＲＢ
Ｌ，ＲＢＬ／上のデータは、ＮＭＯＳ３３，３４を介し
てセンスアンプ２４に与えられる。センスアンプ２４が
そのデータを増幅し、出力データＤｏｕｔの論理レベル
を確定して出力する。
を説明する。各メモリセルＭＣ1 〜ＭＣN に対するビッ
ト線対ＷＢＬ，ＷＢＬ／を介した書込みと、各メモリセ
ルＭＣ1 〜ＭＣN からビット線ＲＢＬ，ＲＢＬ／上にデ
ータを読出す動作は第１の実施例と同様である。ここ
で、例えば、読出し用ワード線のうち、ワード線ＲＷＬ
1 〜ＲＷＬN/2 のいずれかが選択的に活性化された場
合、ＯＲ回路３６が“Ｈ”を出力し、ＯＲ回路３５は
“Ｌ”を出力する。そのため、各ＮＭＯＳ３３，３４が
共にオン状態となり、ＮＭＯＳ３１，３２が共にオフ状
態となる。このとき、ビット線対ＲＢＬ，ＲＢＬ／は鎖
交してセンスアンプ２４に接続される。ビット線対ＲＢ
Ｌ，ＲＢＬ／上のデータは、ＮＭＯＳ３３，３４を介し
てセンスアンプ２４に与えられる。センスアンプ２４が
そのデータを増幅し、出力データＤｏｕｔの論理レベル
を確定して出力する。
【００２０】また、ワード線ＲＷＬN/2+1 〜ＲＷＬN の
いずれかが選択的に活性化されていた場合、ＯＲ回路３
６が“Ｌ”を出力し、ＯＲ回路３５は“Ｈ”を出力す
る。そのため、各ＮＭＯＳ３３，３４が共にオフ状態と
なり、ＮＭＯＳ３１，３２が共にオン状態となる。ビッ
ト線対ＲＢＬ，ＲＢＬ／は鎖交せずにセンスアンプ２４
に接続される。ビット線対ＲＢＬ，ＲＢＬ／上のデータ
は、ＮＭＯＳ３１，３２を介してセンスアンプ２４に与
えられる。センスアンプ２４がそのデータを増幅し、出
力データＤｏｕｔの論理レベルを確定して出力する。こ
のようにして、書込んだデータと読出したデータの一致
を行う。以上のように、この第２の実施例では、第１の
実施例と同様に、読出し用ビット線対ＲＢＬ，ＲＢＬ／
に鎖交する部分を設け、読出したデータの論理レベルを
反転させる読出し反転手段を４個のＮＭＯＳ３１〜３４
と、それらＮＭＯＳ３１〜３４を制御する２個のＯＲ回
路３５，３６で構成している。そのため、第１の実施例
と同様の効果が期待できるともに、第１の実施例よりも
さらに高速なマルチポートＳＲＡＭが構成できる。即
ち、ＮＭＯＳ３１〜３４で構成されるトランスファミッ
ションゲートの遅延時間は、排他的論理和回路２５の遅
延時間に対して微小であり、これら遅延時間の差分だ
け、出力データＤｏｕｔを高速に出力できる。
いずれかが選択的に活性化されていた場合、ＯＲ回路３
６が“Ｌ”を出力し、ＯＲ回路３５は“Ｈ”を出力す
る。そのため、各ＮＭＯＳ３３，３４が共にオフ状態と
なり、ＮＭＯＳ３１，３２が共にオン状態となる。ビッ
ト線対ＲＢＬ，ＲＢＬ／は鎖交せずにセンスアンプ２４
に接続される。ビット線対ＲＢＬ，ＲＢＬ／上のデータ
は、ＮＭＯＳ３１，３２を介してセンスアンプ２４に与
えられる。センスアンプ２４がそのデータを増幅し、出
力データＤｏｕｔの論理レベルを確定して出力する。こ
のようにして、書込んだデータと読出したデータの一致
を行う。以上のように、この第２の実施例では、第１の
実施例と同様に、読出し用ビット線対ＲＢＬ，ＲＢＬ／
に鎖交する部分を設け、読出したデータの論理レベルを
反転させる読出し反転手段を４個のＮＭＯＳ３１〜３４
と、それらＮＭＯＳ３１〜３４を制御する２個のＯＲ回
路３５，３６で構成している。そのため、第１の実施例
と同様の効果が期待できるともに、第１の実施例よりも
さらに高速なマルチポートＳＲＡＭが構成できる。即
ち、ＮＭＯＳ３１〜３４で構成されるトランスファミッ
ションゲートの遅延時間は、排他的論理和回路２５の遅
延時間に対して微小であり、これら遅延時間の差分だ
け、出力データＤｏｕｔを高速に出力できる。
【００２１】第３の実施例 図９は、本発明の第３の実施例を示すマルチポートＳＲ
ＡＭの回路図であり、図１及び図８に共通する要素には
共通の符号が付されている。第１及び第２の実施例で
は、読出し用ビット線対ＲＢＬ，ＲＢＬ／に鎖交する部
分を設け、読出したデータの論理レベルを反転させる読
出し手段を設けていたが、本実施例において、読出し用
ビット線対ＲＢＬ，ＲＢＬ／には鎖交部分がなく、書込
み用ビット線対ＷＢＬ，ＷＢＬ／に鎖交する部分を設け
ている。そして、読出したデータの論理レベルを反転さ
せる回路の代わりに、書込むデータの論理レベルを反転
させる書込み反転手段を設けている。マルチポートＳＲ
ＡＭの他の部分は、第１及び第２の実施例と同様の構成
である。Ｎ個のメモリセルの列に対して、メモリセルＭ
ＣN/2 とメモリセルＭＣN/2+1との間で、ビット線対Ｗ
ＢＬ，ＷＢＬ／は鎖交している。そのため、メモリセル
ＭＣ1 〜ＭＣN/2 と、メモリセルＭＣN/2+1 〜ＭＣN と
では、各ＮＭＯＳ１３，１５によってそれぞれ接続され
るビット線ＷＢＬ，ＷＢＬ／が異なる接続となってい
る。即ち、ビット線対ＷＢＬ，ＷＢＬ／を介してメモリ
セルＭＣN/2+1 〜ＭＣN に書込まれるデータは、論理レ
ベルが反転されて書き込まれる構成となっている。書込
み反転手段は、ワード線ＷＷＬN/2+1 〜ＷＷＬN のレベ
ルを入力とするＯＲ回路４１と、ＯＲ回路４１の出力信
号Ｓ４１と入力データＤｉｎを入力とする排他的論理和
回路４２で構成されている。排他的論理和回路４２の出
力側が、書込みドライバ２３に接続されている。
ＡＭの回路図であり、図１及び図８に共通する要素には
共通の符号が付されている。第１及び第２の実施例で
は、読出し用ビット線対ＲＢＬ，ＲＢＬ／に鎖交する部
分を設け、読出したデータの論理レベルを反転させる読
出し手段を設けていたが、本実施例において、読出し用
ビット線対ＲＢＬ，ＲＢＬ／には鎖交部分がなく、書込
み用ビット線対ＷＢＬ，ＷＢＬ／に鎖交する部分を設け
ている。そして、読出したデータの論理レベルを反転さ
せる回路の代わりに、書込むデータの論理レベルを反転
させる書込み反転手段を設けている。マルチポートＳＲ
ＡＭの他の部分は、第１及び第２の実施例と同様の構成
である。Ｎ個のメモリセルの列に対して、メモリセルＭ
ＣN/2 とメモリセルＭＣN/2+1との間で、ビット線対Ｗ
ＢＬ，ＷＢＬ／は鎖交している。そのため、メモリセル
ＭＣ1 〜ＭＣN/2 と、メモリセルＭＣN/2+1 〜ＭＣN と
では、各ＮＭＯＳ１３，１５によってそれぞれ接続され
るビット線ＷＢＬ，ＷＢＬ／が異なる接続となってい
る。即ち、ビット線対ＷＢＬ，ＷＢＬ／を介してメモリ
セルＭＣN/2+1 〜ＭＣN に書込まれるデータは、論理レ
ベルが反転されて書き込まれる構成となっている。書込
み反転手段は、ワード線ＷＷＬN/2+1 〜ＷＷＬN のレベ
ルを入力とするＯＲ回路４１と、ＯＲ回路４１の出力信
号Ｓ４１と入力データＤｉｎを入力とする排他的論理和
回路４２で構成されている。排他的論理和回路４２の出
力側が、書込みドライバ２３に接続されている。
【００２２】次に、図９のマルチポートＳＲＡＭの動作
を説明する。例えば、メモリセルＭＣN にデータを書込
み、メモリセルＭＣ1 からデータを読出す場合、書込み
用アドレスＷＡＤＲに基づき、デコーダ２１はワード線
ＷＷＬN を選択的に活性化し、読出し用アドレスＲＡＤ
Ｒに基づき、デコーダ２２は、ワード線ＲＷＬ1 を選択
的に活性化する。よって、ワード線ＷＷＬN が立ち上
り、ＭＣN 中のＮＭＯＳ１３，１５がオンする。また、
ワード線ＲＷＬ1 が立ち上り、メモリセルＭＣ1 中のＮ
ＭＯＳ１４，１６がオンし、該メモリセルＭＣ1がビッ
ト線対ＲＢＬ，ＲＢＬ／間に接続される。このとき、Ｏ
Ｒ回路４１は“Ｈ”の出力信号Ｓ４１を出力し、排他的
論理和回路４２は入力データＤｉｎの論理レベルを反転
して書込みドライバ２３に与える。書込みドライバ２３
がビット線対ＷＢＬ，ＷＢＬ／の電圧駆動を行い、ビッ
ト線ＷＢＬ／が“Ｌ”レベルに引き下げられ、メモリセ
ルＭＣN には、入力データＤｉｎとは反転した論理レベ
ルが書込まれる。
を説明する。例えば、メモリセルＭＣN にデータを書込
み、メモリセルＭＣ1 からデータを読出す場合、書込み
用アドレスＷＡＤＲに基づき、デコーダ２１はワード線
ＷＷＬN を選択的に活性化し、読出し用アドレスＲＡＤ
Ｒに基づき、デコーダ２２は、ワード線ＲＷＬ1 を選択
的に活性化する。よって、ワード線ＷＷＬN が立ち上
り、ＭＣN 中のＮＭＯＳ１３，１５がオンする。また、
ワード線ＲＷＬ1 が立ち上り、メモリセルＭＣ1 中のＮ
ＭＯＳ１４，１６がオンし、該メモリセルＭＣ1がビッ
ト線対ＲＢＬ，ＲＢＬ／間に接続される。このとき、Ｏ
Ｒ回路４１は“Ｈ”の出力信号Ｓ４１を出力し、排他的
論理和回路４２は入力データＤｉｎの論理レベルを反転
して書込みドライバ２３に与える。書込みドライバ２３
がビット線対ＷＢＬ，ＷＢＬ／の電圧駆動を行い、ビッ
ト線ＷＢＬ／が“Ｌ”レベルに引き下げられ、メモリセ
ルＭＣN には、入力データＤｉｎとは反転した論理レベ
ルが書込まれる。
【００２３】さらに、読出し対象のメモリセルＭＣ1 の
格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出さ
れる。ここで、第１及び第２の実施例と同様に、メモリ
セルＭＣ1 〜ＭＣN/2 におけるビット線ＷＢＬとビット
線ＲＢＬ間のカップリング容量はＣL ／２となってい
る。このＣL ／２のカップリング容量のため、ビット線
ＲＢＬ上にはビット線ＷＢＬに誘導された逆相カップリ
ングノイズが発生する。また、メモリセルＭＣN/2+1 〜
ＭＣN におけるビット線ＷＢＬとビット線ＲＢＬ／間の
カップリング容量もＣL ／２である。このＣL ／２のカ
ップリング容量のため、ビット線ＲＢＬ／上にはビット
線ＷＢＬに誘導された同相カップリングノイズが発生す
る。これらカップリングノイズは、同程度の量である。
そのため、ビット線ＲＢＬ，ＲＢＬ／間の電位差は保た
れ、メモリセルＭＣ1 から読出されたデータは、誤デー
タになることがない。メモリセルＭＣ1 から読出された
データは、センスアンプ２４にそのまま与えられ、セン
スアンプ２４がそのデータを増幅して出力データＤｏｕ
ｔとして出力する。メモリセルＭＣ1 にデータを書込
み、メモリセルＭＣN からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
とデコーダ２２の選択により、メモリセルＭＣ1 がビッ
ト線対ＷＢＬ，ＷＢＬ／間に接続され、メモリセルＭＣ
N が、ビット線対ＲＢＬ，ＲＢＬ／間に接続される。こ
のときには、ＯＲ回路４１は、“Ｌ”の出力信号Ｓ４１
を出力し、排他的論理和回路４２は入力データＤｉｎの
論理レベルをそのまま書込みドライバ２３に与える。書
込みドライバ２３がビット線対ＷＢＬ，ＷＢＬ／の電圧
駆動を行い、ビット線ＷＢＬが“Ｌ”レベルに引き下げ
られ、メモリセルＭＣ1 には、入力データＤｉｎに対応
した論理レベルが書込まれる。
格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出さ
れる。ここで、第１及び第２の実施例と同様に、メモリ
セルＭＣ1 〜ＭＣN/2 におけるビット線ＷＢＬとビット
線ＲＢＬ間のカップリング容量はＣL ／２となってい
る。このＣL ／２のカップリング容量のため、ビット線
ＲＢＬ上にはビット線ＷＢＬに誘導された逆相カップリ
ングノイズが発生する。また、メモリセルＭＣN/2+1 〜
ＭＣN におけるビット線ＷＢＬとビット線ＲＢＬ／間の
カップリング容量もＣL ／２である。このＣL ／２のカ
ップリング容量のため、ビット線ＲＢＬ／上にはビット
線ＷＢＬに誘導された同相カップリングノイズが発生す
る。これらカップリングノイズは、同程度の量である。
そのため、ビット線ＲＢＬ，ＲＢＬ／間の電位差は保た
れ、メモリセルＭＣ1 から読出されたデータは、誤デー
タになることがない。メモリセルＭＣ1 から読出された
データは、センスアンプ２４にそのまま与えられ、セン
スアンプ２４がそのデータを増幅して出力データＤｏｕ
ｔとして出力する。メモリセルＭＣ1 にデータを書込
み、メモリセルＭＣN からデータを読出す場合を説明す
る。書込み用アドレスＷＡＤＲに基づき、デコーダ２１
とデコーダ２２の選択により、メモリセルＭＣ1 がビッ
ト線対ＷＢＬ，ＷＢＬ／間に接続され、メモリセルＭＣ
N が、ビット線対ＲＢＬ，ＲＢＬ／間に接続される。こ
のときには、ＯＲ回路４１は、“Ｌ”の出力信号Ｓ４１
を出力し、排他的論理和回路４２は入力データＤｉｎの
論理レベルをそのまま書込みドライバ２３に与える。書
込みドライバ２３がビット線対ＷＢＬ，ＷＢＬ／の電圧
駆動を行い、ビット線ＷＢＬが“Ｌ”レベルに引き下げ
られ、メモリセルＭＣ1 には、入力データＤｉｎに対応
した論理レベルが書込まれる。
【００２４】さらに、読出し対象のメモリセルＭＣN の
格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出さ
れる。このとき、ビット線対ＲＢＬ，ＲＢＬ／上には、
カップリングノイズが発生するが、メモリセルＭＣN に
データを書込み、メモリセルＭＣ1 からデータを読出す
場合と同様であり、読出したデータが誤データとなるこ
とはない。ビット線対ＲＢＬ，ＲＢＬ／上のデータが、
センスアンプ２４に与えられ、センスアンプ２４がその
データを増幅して出力データＤｏｕｔとして出力する。
以上のように、この第３の実施例では、読出し用ビット
線対ＲＢＬ，ＲＢＬ／の代わりに、書込み用ビット線対
ＷＢＬ，ＷＢＬ／に鎖交する部分を設けている。そし
て、読出したデータの論理レベルを反転させる回路の代
わりに、書込むデータの論理レベルを反転させる回路の
ＯＲ回路４１と、排他的論理和回路４２と設けている。
そのため、第２の実施例で用いたトランスミッションゲ
ート、つまりＮＭＯＳ３１〜３４が省略でき、その分だ
け第２の実施例よりも出力データＤｏｕｔを速く出力す
ることができる。
格納データが、ビット線対ＲＢＬ，ＲＢＬ／上に読出さ
れる。このとき、ビット線対ＲＢＬ，ＲＢＬ／上には、
カップリングノイズが発生するが、メモリセルＭＣN に
データを書込み、メモリセルＭＣ1 からデータを読出す
場合と同様であり、読出したデータが誤データとなるこ
とはない。ビット線対ＲＢＬ，ＲＢＬ／上のデータが、
センスアンプ２４に与えられ、センスアンプ２４がその
データを増幅して出力データＤｏｕｔとして出力する。
以上のように、この第３の実施例では、読出し用ビット
線対ＲＢＬ，ＲＢＬ／の代わりに、書込み用ビット線対
ＷＢＬ，ＷＢＬ／に鎖交する部分を設けている。そし
て、読出したデータの論理レベルを反転させる回路の代
わりに、書込むデータの論理レベルを反転させる回路の
ＯＲ回路４１と、排他的論理和回路４２と設けている。
そのため、第２の実施例で用いたトランスミッションゲ
ート、つまりＮＭＯＳ３１〜３４が省略でき、その分だ
け第２の実施例よりも出力データＤｏｕｔを速く出力す
ることができる。
【００２５】第４の実施例 図１０は、本発明の第４の実施例を示すマルチポートＳ
ＲＡＭの回路図である。このマルチポートＳＲＡＭの回
路は、従来の図２と同様に、例えば、マルチポートＳＲ
ＡＭ中のＮＭＯＳトランジスタのゲート長を０．３５μ
ｍでデザインしたものであり、書込み用デコーダ５１と
読出し用デコーダ５２とを備えている。デコーダ５１と
デコーダ５２の間に、Ｎ個のメモリセルＭＣ1 〜ＭＣN
がアレイ化されて配置されている。各メモリセルＭＣ1
〜ＭＣN には、デコーダ５１からの書込み用ワード線Ｗ
ＷＬ1 〜ＷＷＬN と、デコーダ５２からの読出し用ワー
ド線ＲＷＬ1 〜ＲＷＬN とが、それぞれ接続されてい
る。各モリセルＭＣ1 〜ＭＣN には、また、第１のビッ
ト線対である書込み用ビット線対ＷＢＬ，ＷＢＬ／と、
第２のビット線対を形成するビット線対ＲＢＬ，ＲＢＬ
／とが、共通に接続されている。ビット線対ＷＢＬ，Ｗ
ＢＬ／は、書込みドライバ５３により、入力データＤｉ
ｎに応じて電圧駆動される構成となっている。ビット線
対ＲＢＬ，ＲＢＬ／は、センスアンプ５４に接続されて
いる。センスアンプ５４が、ビット線対ＲＢＬ，ＲＢＬ
／上のデータを増幅し、そのセンスアンプ５４から出力
データＤｏｕｔが出力される構成になっている。各メモ
リセルＭＣ1 〜ＭＣN の内部も、図３及び図６（ａ）と
同様になっている。即ち、各メモリセルＭＣ1 〜ＭＣN
は同様の構成であり、任意のメモリセルＭＣn は、襷が
け接続された２個のインバータ１１，１２を備えてい
る。それらインバータ１１，１２はデータを格納するフ
リップフロップを構成している。インバータ１１，１２
間の２つ接続ノードのうちのノードＮ１とビット線ＷＢ
Ｌの間には、ＮＭＯＳ１３が接続され、該ノードＮ１と
ビット線ＲＢＬとの間には、ＮＭＯＳ１４が接続されて
いる。２つ接続ノードのうちのノードＮ２とビット線Ｗ
ＢＬ／の間には、ＮＭＯＳ１５が接続され、ノードＮ２
とビット線ＲＢＬ／の間には、ＮＭＯＳ１６が接続され
ている。各ＮＭＯＳ１３，１５のゲートには、共通にワ
ード線ＷＷＬn が接続されている。各ＮＭＯＳ１４，１
６のゲートには、共通にワード線ＲＷＬn が接続されて
いる。
ＲＡＭの回路図である。このマルチポートＳＲＡＭの回
路は、従来の図２と同様に、例えば、マルチポートＳＲ
ＡＭ中のＮＭＯＳトランジスタのゲート長を０．３５μ
ｍでデザインしたものであり、書込み用デコーダ５１と
読出し用デコーダ５２とを備えている。デコーダ５１と
デコーダ５２の間に、Ｎ個のメモリセルＭＣ1 〜ＭＣN
がアレイ化されて配置されている。各メモリセルＭＣ1
〜ＭＣN には、デコーダ５１からの書込み用ワード線Ｗ
ＷＬ1 〜ＷＷＬN と、デコーダ５２からの読出し用ワー
ド線ＲＷＬ1 〜ＲＷＬN とが、それぞれ接続されてい
る。各モリセルＭＣ1 〜ＭＣN には、また、第１のビッ
ト線対である書込み用ビット線対ＷＢＬ，ＷＢＬ／と、
第２のビット線対を形成するビット線対ＲＢＬ，ＲＢＬ
／とが、共通に接続されている。ビット線対ＷＢＬ，Ｗ
ＢＬ／は、書込みドライバ５３により、入力データＤｉ
ｎに応じて電圧駆動される構成となっている。ビット線
対ＲＢＬ，ＲＢＬ／は、センスアンプ５４に接続されて
いる。センスアンプ５４が、ビット線対ＲＢＬ，ＲＢＬ
／上のデータを増幅し、そのセンスアンプ５４から出力
データＤｏｕｔが出力される構成になっている。各メモ
リセルＭＣ1 〜ＭＣN の内部も、図３及び図６（ａ）と
同様になっている。即ち、各メモリセルＭＣ1 〜ＭＣN
は同様の構成であり、任意のメモリセルＭＣn は、襷が
け接続された２個のインバータ１１，１２を備えてい
る。それらインバータ１１，１２はデータを格納するフ
リップフロップを構成している。インバータ１１，１２
間の２つ接続ノードのうちのノードＮ１とビット線ＷＢ
Ｌの間には、ＮＭＯＳ１３が接続され、該ノードＮ１と
ビット線ＲＢＬとの間には、ＮＭＯＳ１４が接続されて
いる。２つ接続ノードのうちのノードＮ２とビット線Ｗ
ＢＬ／の間には、ＮＭＯＳ１５が接続され、ノードＮ２
とビット線ＲＢＬ／の間には、ＮＭＯＳ１６が接続され
ている。各ＮＭＯＳ１３，１５のゲートには、共通にワ
ード線ＷＷＬn が接続されている。各ＮＭＯＳ１４，１
６のゲートには、共通にワード線ＲＷＬn が接続されて
いる。
【００２６】図１１は、図１０の要部の平面構造を示す
図であり、図１２は図１１のＡ−Ａ断面図である。図１
１には、Ｎを２とした場合の２個のメモリセルとビット
線対ＲＢＬ，ＲＢＬ／と、ビット線対ＷＢＬ，ＷＢＬ
／、電源線Ｖｄｄ、グランド線ＧＮＤ等の平面的位置関
係が示されている。これら図１１及び図１２を参照しつ
つ、図１０のマルチポートＳＲＡＭの断面構造の概略の
製造方法を説明する。シリコン基板６１の表面にウエル
拡散層が選択的に形成され、ＮＭＯＳ或いはＰＭＯＳ等
のアクティブ領域が形成される。その後、３０００オン
グストローム程度のフィールド酸化膜６２が、熱酸化で
形成される。フィールド酸化膜６２上に、図示しないＮ
ＭＯＳ，ＰＭＯＳのゲート用多結晶シリコンが選択的に
形成され、イオン打込みでＮＭＯＳ，ＰＭＯＳが形成さ
れる。ゲート用多結晶シリコンとフィールド酸化膜６２
の上に、ＣＶＤ法で中間絶縁膜６３が積層される。中間
絶縁膜６３上が第１の配線層６４であり、該第１の配線
層６４にワード線ＷＷＬn ，ＲＷＬn 等が形成される。
中間絶縁膜６３の露出した部分と第１配線層６４の上
に、第一層間絶縁膜６５のＣＶＤ酸化膜が形成される。
第一層間絶縁膜６５の厚さは、中間絶縁膜６３上で、例
えば１４０００オングストロームで、第１配線層６４上
では７０００オングストロームである。第一層間絶縁膜
６５の上側が、第２配線層６６となる。第２配線層６６
に、例えばビット線対ＲＢＬ，ＲＢＬ／等が選択的に形
成される。ビット線対ＲＢＬ，ＲＢＬ／の厚さは、７０
００オングストローム程度に形成される。第一層間絶縁
膜６５及びビット線対ＲＢＬ，ＲＢＬ／の上に、第２層
間絶縁膜６７であるＣＶＤ酸化膜が堆積される。第２層
間絶縁膜６７の厚さは、ビット線対ＲＢＬ，ＲＢＬ／の
上で７０００、第一層間絶縁膜６５で１４０００オング
ストローム程度である。第２層間絶縁膜６７の上側が第
３配線配線層となる。第２層間絶縁膜６７の上に、第３
層間絶縁膜６８のＣＶＤ酸化膜が、１４０００オングス
トローム程度堆積される。第３層間絶縁膜６８の上側が
第４配線層６９となっている。この第４配線層６９に、
ビット線対ＷＢＬ，ＷＢＬ／が、７０００オングストロ
ーム程度の厚さで形成される。露出した第４配線層６９
及びビット線対ＷＢＬ，ＷＢＬ／上にパッシベーション
膜７０のシリコン窒化膜が形成される。よって、ビット
線対ＲＢＬ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ／は
２００００オングストローム（従来の４倍）以上離れる
ことになる。
図であり、図１２は図１１のＡ−Ａ断面図である。図１
１には、Ｎを２とした場合の２個のメモリセルとビット
線対ＲＢＬ，ＲＢＬ／と、ビット線対ＷＢＬ，ＷＢＬ
／、電源線Ｖｄｄ、グランド線ＧＮＤ等の平面的位置関
係が示されている。これら図１１及び図１２を参照しつ
つ、図１０のマルチポートＳＲＡＭの断面構造の概略の
製造方法を説明する。シリコン基板６１の表面にウエル
拡散層が選択的に形成され、ＮＭＯＳ或いはＰＭＯＳ等
のアクティブ領域が形成される。その後、３０００オン
グストローム程度のフィールド酸化膜６２が、熱酸化で
形成される。フィールド酸化膜６２上に、図示しないＮ
ＭＯＳ，ＰＭＯＳのゲート用多結晶シリコンが選択的に
形成され、イオン打込みでＮＭＯＳ，ＰＭＯＳが形成さ
れる。ゲート用多結晶シリコンとフィールド酸化膜６２
の上に、ＣＶＤ法で中間絶縁膜６３が積層される。中間
絶縁膜６３上が第１の配線層６４であり、該第１の配線
層６４にワード線ＷＷＬn ，ＲＷＬn 等が形成される。
中間絶縁膜６３の露出した部分と第１配線層６４の上
に、第一層間絶縁膜６５のＣＶＤ酸化膜が形成される。
第一層間絶縁膜６５の厚さは、中間絶縁膜６３上で、例
えば１４０００オングストロームで、第１配線層６４上
では７０００オングストロームである。第一層間絶縁膜
６５の上側が、第２配線層６６となる。第２配線層６６
に、例えばビット線対ＲＢＬ，ＲＢＬ／等が選択的に形
成される。ビット線対ＲＢＬ，ＲＢＬ／の厚さは、７０
００オングストローム程度に形成される。第一層間絶縁
膜６５及びビット線対ＲＢＬ，ＲＢＬ／の上に、第２層
間絶縁膜６７であるＣＶＤ酸化膜が堆積される。第２層
間絶縁膜６７の厚さは、ビット線対ＲＢＬ，ＲＢＬ／の
上で７０００、第一層間絶縁膜６５で１４０００オング
ストローム程度である。第２層間絶縁膜６７の上側が第
３配線配線層となる。第２層間絶縁膜６７の上に、第３
層間絶縁膜６８のＣＶＤ酸化膜が、１４０００オングス
トローム程度堆積される。第３層間絶縁膜６８の上側が
第４配線層６９となっている。この第４配線層６９に、
ビット線対ＷＢＬ，ＷＢＬ／が、７０００オングストロ
ーム程度の厚さで形成される。露出した第４配線層６９
及びビット線対ＷＢＬ，ＷＢＬ／上にパッシベーション
膜７０のシリコン窒化膜が形成される。よって、ビット
線対ＲＢＬ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ／は
２００００オングストローム（従来の４倍）以上離れる
ことになる。
【００２７】次に、図１０のマルチポートＳＲＡＭの動
作を説明する。メモリセルＭＣ1 〜ＭＣN に対してアク
セスする場合、デコーダ５１は書き込み用アドレスＷＡ
ＲＤに基づき、選択的にワード線ＷＷＬ1 〜ＷＷＬN を
活性化する。ワード線ＷＷＬN によって選択されたメモ
リセルＭＣN では、各ＮＭＯＳ１３，１５がそれぞれオ
ンする。これによって、フリップフロップがビット線Ｗ
ＢＬ，ＷＢＬ／に接続される。デコーダ５２は読出し用
アドレスＲＡＤＲに基づき、選択的にワード線ＲＷＬ1
〜ＲＷＬN を活性化する。例えば、ワード線ＲＷＬ1 に
よって選択されたメモリセルＭＣN では、各ＮＭＯＳ１
４，１６がそれぞれオンする。これによって、フリップ
フロップがビット線ＲＢＬ，ＲＢＬ／に接続される。そ
の後、書込みメモリセルＭＣN では、書込みドライバ５
３の駆動により、例えばビット線ＷＢＬのレベルが引き
下げられて、データが書込まれる。一方、ビット線ＲＢ
Ｌ，ＲＢＬ／に接続された読出しメモリセルＭＣ1 にお
いては、フリップフロップに格納したデータが、ビット
線ＲＢＬ，ＲＢＬ／に読出され、それがセンスアンプ５
４で増幅されて出力データＤｏｕｔとして出力される。
作を説明する。メモリセルＭＣ1 〜ＭＣN に対してアク
セスする場合、デコーダ５１は書き込み用アドレスＷＡ
ＲＤに基づき、選択的にワード線ＷＷＬ1 〜ＷＷＬN を
活性化する。ワード線ＷＷＬN によって選択されたメモ
リセルＭＣN では、各ＮＭＯＳ１３，１５がそれぞれオ
ンする。これによって、フリップフロップがビット線Ｗ
ＢＬ，ＷＢＬ／に接続される。デコーダ５２は読出し用
アドレスＲＡＤＲに基づき、選択的にワード線ＲＷＬ1
〜ＲＷＬN を活性化する。例えば、ワード線ＲＷＬ1 に
よって選択されたメモリセルＭＣN では、各ＮＭＯＳ１
４，１６がそれぞれオンする。これによって、フリップ
フロップがビット線ＲＢＬ，ＲＢＬ／に接続される。そ
の後、書込みメモリセルＭＣN では、書込みドライバ５
３の駆動により、例えばビット線ＷＢＬのレベルが引き
下げられて、データが書込まれる。一方、ビット線ＲＢ
Ｌ，ＲＢＬ／に接続された読出しメモリセルＭＣ1 にお
いては、フリップフロップに格納したデータが、ビット
線ＲＢＬ，ＲＢＬ／に読出され、それがセンスアンプ５
４で増幅されて出力データＤｏｕｔとして出力される。
【００２８】図１３は、図１０の各ビット線のレベルと
出力データのタイミングを示す波形図である。ビット線
ＷＢＬとＲＢＬの間には、カップリング容量ＣL1が存在
する。同様に、ビット線ＷＢＬ／とビット線ＲＢＬ／の
間にも、カップリング容量ＣR1が存在する。そのため、
書込み用ビット線ＷＢＬのレベルが引き下げられると、
図１３のように、読出し用ビット線ＲＢＬのレベルは、
容量ＣL1の影響で引下げられ、ビット線ＲＢＬ，ＲＢＬ
／間の電位レベルが変動する。しかし、ビット線対ＲＢ
Ｌ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ／は２０００
０オングストローム以上離れているので、カップリング
ノイズの発生が小さく、従来よりも変動が小さい。因っ
て、ビット線対ＲＢＬ，ＲＢＬ／間の電位レベルが正常
に戻るのが速くなり、センスアンプ５４の動作が速くな
り、高速に出力データＤｏｕｔを出力できる。以上のよ
うに、この第４の実施例では、ビット線対ＷＢＬ，ＷＢ
Ｌ／とビット線対ＲＢＬ，ＲＢＬ／とを異なる配線層に
形成しているので、それらの配線によるカップリング容
量ＣL1，ＣR1が減じられ、高速に出力データＤｏｕｔを
出力できる。
出力データのタイミングを示す波形図である。ビット線
ＷＢＬとＲＢＬの間には、カップリング容量ＣL1が存在
する。同様に、ビット線ＷＢＬ／とビット線ＲＢＬ／の
間にも、カップリング容量ＣR1が存在する。そのため、
書込み用ビット線ＷＢＬのレベルが引き下げられると、
図１３のように、読出し用ビット線ＲＢＬのレベルは、
容量ＣL1の影響で引下げられ、ビット線ＲＢＬ，ＲＢＬ
／間の電位レベルが変動する。しかし、ビット線対ＲＢ
Ｌ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ／は２０００
０オングストローム以上離れているので、カップリング
ノイズの発生が小さく、従来よりも変動が小さい。因っ
て、ビット線対ＲＢＬ，ＲＢＬ／間の電位レベルが正常
に戻るのが速くなり、センスアンプ５４の動作が速くな
り、高速に出力データＤｏｕｔを出力できる。以上のよ
うに、この第４の実施例では、ビット線対ＷＢＬ，ＷＢ
Ｌ／とビット線対ＲＢＬ，ＲＢＬ／とを異なる配線層に
形成しているので、それらの配線によるカップリング容
量ＣL1，ＣR1が減じられ、高速に出力データＤｏｕｔを
出力できる。
【００２９】第５の実施例 図１４（１），（２）は、本発明の第５の実施例を示す
マルチポートＳＲＡＭの断面図であり、図１２に共通す
る要素には、共通の符号が付されている。このマルチポ
ートＳＲＡＭの特徴は、ビット線対ＷＢＬ，ＷＢＬ／と
ビット線対ＲＢＬ，ＲＢＬ／の構造を変化させたことで
あり、他の構造は第４の実施例と同様となっている。ビ
ット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／の下辺コー
ナーに、図１４（１）のように、９０度以下のテーパー
がつけられている。そのため、同図（２）に示すよう
に、例えば、テーパーをつけた場合の各ビット線ＷＢＬ
とビット線ＲＢＬ側面の距離Ｓｓは、つけない場合の距
離Ｓｓ１よりも大きくなる。また、テーパーをつけた場
合のビット線ＲＢＬの側面とビット線ＷＢＬの底面の距
離Ｓｔは、つけない場合の距離Ｓｔ１よりも大きくな
る。すなわち、実質的にビット線対ＷＢＬ，ＷＢＬ／と
ビット線対ＲＢＬ，ＲＢＬ／間の距離が大きくなり、カ
ップリング容量が小さくなる。回路の動作としては、第
４の実施例と同様の動作が行われる。
マルチポートＳＲＡＭの断面図であり、図１２に共通す
る要素には、共通の符号が付されている。このマルチポ
ートＳＲＡＭの特徴は、ビット線対ＷＢＬ，ＷＢＬ／と
ビット線対ＲＢＬ，ＲＢＬ／の構造を変化させたことで
あり、他の構造は第４の実施例と同様となっている。ビ
ット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／の下辺コー
ナーに、図１４（１）のように、９０度以下のテーパー
がつけられている。そのため、同図（２）に示すよう
に、例えば、テーパーをつけた場合の各ビット線ＷＢＬ
とビット線ＲＢＬ側面の距離Ｓｓは、つけない場合の距
離Ｓｓ１よりも大きくなる。また、テーパーをつけた場
合のビット線ＲＢＬの側面とビット線ＷＢＬの底面の距
離Ｓｔは、つけない場合の距離Ｓｔ１よりも大きくな
る。すなわち、実質的にビット線対ＷＢＬ，ＷＢＬ／と
ビット線対ＲＢＬ，ＲＢＬ／間の距離が大きくなり、カ
ップリング容量が小さくなる。回路の動作としては、第
４の実施例と同様の動作が行われる。
【００３０】以上のように、この第５の実施例では、ビ
ット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／の下辺コー
ナーに、９０度以下のテーパーをつけているので、第４
の実施例よりもカップリング容量ＣL1，ＣR1がさらに減
じられ、高速に出力データＤｏｕｔを出力できる。特
に、ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／のみ
にテーパーをつけ、他の抵抗ドロップを考慮する必要の
ある電源線、グランド線、長いバス配線等には、テーパ
ーをつけない構成にすれば、マルチポートＳＲＡＭはカ
ップリング容量だけが減じられる構成となり、機能の優
れたものになる。第６の実施例 図１５は、本発明の第６の実施例を示すマルチポートＳ
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭの
特徴は、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢ
Ｌ，ＲＢＬ／の厚さは、それらの最小配線幅（配線間
隔）よりも、薄く形成されている。他の構造は第４の実
施例と同様となっており、回路動作も、第４の実施例と
同様である。以上のように、この第６の実施例では、ビ
ット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ
／の厚さを、それらの最小配線幅よりも、薄くしてい
る。そのため、第５の実施例よりも、さらにカップリン
グ容量の低減化が図れる。ビット線対ＷＢＬ，ＷＢＬ
／，ＲＢＬ，ＲＢＬ／における隣接容量は、配線膜厚を
一定として配線間隔をかえたとき、配線間隔と配線膜厚
が等しくなると最小となる。配線膜厚を最小配線幅より
薄くすることで、隣接容量の低減が可能である。特に、
ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／のみ、こ
の構造を採用し、他の抵抗ドロップを考慮する必要ある
電源線、グランド線、長いバス配線等では採用しないよ
うにすると、マルチポートＳＲＡＭはカップリング容量
だけが減じられる構成となり、機能の優れたものにな
る。
ット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／の下辺コー
ナーに、９０度以下のテーパーをつけているので、第４
の実施例よりもカップリング容量ＣL1，ＣR1がさらに減
じられ、高速に出力データＤｏｕｔを出力できる。特
に、ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／のみ
にテーパーをつけ、他の抵抗ドロップを考慮する必要の
ある電源線、グランド線、長いバス配線等には、テーパ
ーをつけない構成にすれば、マルチポートＳＲＡＭはカ
ップリング容量だけが減じられる構成となり、機能の優
れたものになる。第６の実施例 図１５は、本発明の第６の実施例を示すマルチポートＳ
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭの
特徴は、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢ
Ｌ，ＲＢＬ／の厚さは、それらの最小配線幅（配線間
隔）よりも、薄く形成されている。他の構造は第４の実
施例と同様となっており、回路動作も、第４の実施例と
同様である。以上のように、この第６の実施例では、ビ
ット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ
／の厚さを、それらの最小配線幅よりも、薄くしてい
る。そのため、第５の実施例よりも、さらにカップリン
グ容量の低減化が図れる。ビット線対ＷＢＬ，ＷＢＬ
／，ＲＢＬ，ＲＢＬ／における隣接容量は、配線膜厚を
一定として配線間隔をかえたとき、配線間隔と配線膜厚
が等しくなると最小となる。配線膜厚を最小配線幅より
薄くすることで、隣接容量の低減が可能である。特に、
ビット線ＷＢＬ，ＷＢＬ／，ＲＢＬ，ＲＢＬ／のみ、こ
の構造を採用し、他の抵抗ドロップを考慮する必要ある
電源線、グランド線、長いバス配線等では採用しないよ
うにすると、マルチポートＳＲＡＭはカップリング容量
だけが減じられる構成となり、機能の優れたものにな
る。
【００３１】第７の実施例 図１６は、本発明の第７の実施例を示すマルチポートＳ
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭで
は、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，
ＲＢＬ／とを、断面で見たとき垂直方向に重なるように
している。他の構造は第４の実施例と同様となってお
り、回路動作も第４の実施例と同様である。以上のよう
に、この第７の実施例では、ビット線対ＷＢＬ，ＷＢＬ
／とビット線対ＲＢＬ，ＲＢＬ／とを、垂直方向に重な
るようにしたので、第４の実施例に比べてメモリセルの
形成面積を小さくでき、高集積化がさらに容易になって
いる。
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭで
は、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，
ＲＢＬ／とを、断面で見たとき垂直方向に重なるように
している。他の構造は第４の実施例と同様となってお
り、回路動作も第４の実施例と同様である。以上のよう
に、この第７の実施例では、ビット線対ＷＢＬ，ＷＢＬ
／とビット線対ＲＢＬ，ＲＢＬ／とを、垂直方向に重な
るようにしたので、第４の実施例に比べてメモリセルの
形成面積を小さくでき、高集積化がさらに容易になって
いる。
【００３２】第８の実施例 図１７は、本発明の第８の実施例を示すマルチポートＳ
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭで
は、異なる第２及び第４配線層に形成されたビット線対
ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間
に、導電層７１を設けている。導電層７１は、第２層間
絶縁膜６７と第３層間絶縁膜６８の間の第３配線層に形
成されている。他の構造は第４の実施例と同様となって
おり、回路動作も第４の実施例と同様である。以上のよ
うに、この第８の実施例では、ビット線対ＷＢＬ，ＷＢ
Ｌ／とビット線対ＲＢＬ，ＲＢＬ／との間に、導電層７
１を設けている。そのため、ビット線対ＷＢＬ，ＷＢＬ
／とビット線対ＲＢＬ，ＲＢＬ／との間の電気力線がカ
ットされる。よって、ビット線対ＷＢＬ，ＷＢＬ／とビ
ット線対ＲＢＬ，ＲＢＬ／間のカップリング容量が、第
４の実施例よりも、さらに低減できる。ここで、導電層
７１を、図１７に示したように、その第３配線層に形成
される他の配線よりも薄い膜７１ａで形成すると、上層
のビット線対ＷＢＬ，ＷＢＬ／の距離が、遠くなり、さ
らによい効果が得られる。
ＲＡＭの断面図であり、図１２に共通する要素には、共
通の符号が付されている。このマルチポートＳＲＡＭで
は、異なる第２及び第４配線層に形成されたビット線対
ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間
に、導電層７１を設けている。導電層７１は、第２層間
絶縁膜６７と第３層間絶縁膜６８の間の第３配線層に形
成されている。他の構造は第４の実施例と同様となって
おり、回路動作も第４の実施例と同様である。以上のよ
うに、この第８の実施例では、ビット線対ＷＢＬ，ＷＢ
Ｌ／とビット線対ＲＢＬ，ＲＢＬ／との間に、導電層７
１を設けている。そのため、ビット線対ＷＢＬ，ＷＢＬ
／とビット線対ＲＢＬ，ＲＢＬ／との間の電気力線がカ
ットされる。よって、ビット線対ＷＢＬ，ＷＢＬ／とビ
ット線対ＲＢＬ，ＲＢＬ／間のカップリング容量が、第
４の実施例よりも、さらに低減できる。ここで、導電層
７１を、図１７に示したように、その第３配線層に形成
される他の配線よりも薄い膜７１ａで形成すると、上層
のビット線対ＷＢＬ，ＷＢＬ／の距離が、遠くなり、さ
らによい効果が得られる。
【００３３】第９の実施例 図１８は、本発明の第９の実施例を示すマルチポートＳ
ＲＡＭの平面図である。このマルチポートＳＲＡＭで
は、第８の実施例における導電層７１をダミーパターン
７２とし、そのダミーパターン７２を、このマルチポー
トＳＲＡＭの電源線Ｖｄｄ或いはグランド線ＧＮＤに接
続している。これにより、ダミーパターン７２の電位が
電源電位あるい接地電位に固定され、ビット線対ＷＢ
Ｌ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のア
イソレーションを、より確実にする。なお、ダミーパタ
ーン７２は、電源線Ｖｄｄ或いはグランド線ＧＮＤその
ものとしてもよい。他の構造は第４の実施例と同様とな
っており、回路動作も第４の実施例と同様である。以上
のように、この第９の実施例では、ダミーパターン７２
を、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，
ＲＢＬ／との間に形成し、それ電源線Ｖｄｄ或いはグラ
ンド線ＧＮＤに接続している。第８の実施例と同様にダ
ミーパターン７２は電気力線がカットすると共に、ビッ
ト線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／
の間に一定の電位を設定する。よって、ビット線対ＷＢ
Ｌ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のア
イソレーションが、より確実になる。
ＲＡＭの平面図である。このマルチポートＳＲＡＭで
は、第８の実施例における導電層７１をダミーパターン
７２とし、そのダミーパターン７２を、このマルチポー
トＳＲＡＭの電源線Ｖｄｄ或いはグランド線ＧＮＤに接
続している。これにより、ダミーパターン７２の電位が
電源電位あるい接地電位に固定され、ビット線対ＷＢ
Ｌ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のア
イソレーションを、より確実にする。なお、ダミーパタ
ーン７２は、電源線Ｖｄｄ或いはグランド線ＧＮＤその
ものとしてもよい。他の構造は第４の実施例と同様とな
っており、回路動作も第４の実施例と同様である。以上
のように、この第９の実施例では、ダミーパターン７２
を、ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，
ＲＢＬ／との間に形成し、それ電源線Ｖｄｄ或いはグラ
ンド線ＧＮＤに接続している。第８の実施例と同様にダ
ミーパターン７２は電気力線がカットすると共に、ビッ
ト線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／
の間に一定の電位を設定する。よって、ビット線対ＷＢ
Ｌ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のア
イソレーションが、より確実になる。
【００３４】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記第１〜第９の実施例では、同時に書込みと
読出しが可能なマルチポートＳＲＡＭについて説明して
いるが、これに限定されない。読み出すビット線対に対
して、カップリング容量の影響を与えて読出し速度を制
限する構成の半導体記憶装置に用いることにより、その
カップリング容量の影響が軽減され、出力データＤｏｕ
ｔが高速に出力できる。例えば、２組のビット線対を用
いて、同時に読出しを行う半導体記憶装置等にも適用が
可能である。 （２） 第４〜第９の実施例は、それぞれ併用すること
ができる。併用により、相乗的な効果が得られる。 （３） 第１〜第３の実施例では、ビット線対ＲＢＬ，
ＲＢＬ／或いはビット線対ＷＢＬ，ＷＢＬ／に、鎖交部
分を１箇所設けて、同程度の大きさのカップリングノイ
ズＮＣ１，ＮＣ２を発生させてているが、鎖交部分は、
複数箇所に設けてもよい。このようにすると、例えば、
ビット線ＲＢＬ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ
／のカップリング容量がその長手方向で変動する場合、
カップリングノイズＮＣ１，ＮＣ２の値が異なることに
なる。鎖交部分を複数箇所に設けることにより、同程度
の大きさの部分カップリングノイズを細かく発生させる
ので、トータルのカップリングノイズの均等化が実現さ
れる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記第１〜第９の実施例では、同時に書込みと
読出しが可能なマルチポートＳＲＡＭについて説明して
いるが、これに限定されない。読み出すビット線対に対
して、カップリング容量の影響を与えて読出し速度を制
限する構成の半導体記憶装置に用いることにより、その
カップリング容量の影響が軽減され、出力データＤｏｕ
ｔが高速に出力できる。例えば、２組のビット線対を用
いて、同時に読出しを行う半導体記憶装置等にも適用が
可能である。 （２） 第４〜第９の実施例は、それぞれ併用すること
ができる。併用により、相乗的な効果が得られる。 （３） 第１〜第３の実施例では、ビット線対ＲＢＬ，
ＲＢＬ／或いはビット線対ＷＢＬ，ＷＢＬ／に、鎖交部
分を１箇所設けて、同程度の大きさのカップリングノイ
ズＮＣ１，ＮＣ２を発生させてているが、鎖交部分は、
複数箇所に設けてもよい。このようにすると、例えば、
ビット線ＲＢＬ，ＲＢＬ／とビット線対ＷＢＬ，ＷＢＬ
／のカップリング容量がその長手方向で変動する場合、
カップリングノイズＮＣ１，ＮＣ２の値が異なることに
なる。鎖交部分を複数箇所に設けることにより、同程度
の大きさの部分カップリングノイズを細かく発生させる
ので、トータルのカップリングノイズの均等化が実現さ
れる。
【００３５】
【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、第１のビット線対と第２のビット線対
のうちのいずれか一方は、鎖交部分を有し、複数のメモ
リセルのうちの一部では書込みデータまたは読出しデー
タのレベルが反転する構成とし、ている。そして、複数
のワード線のレベルに基づき前記メモリセルに書込むデ
ータを予め反転させる書込み反転手段、または該メモリ
セルから読出したデータのレベルを反転させる読出し反
転手段を、半導体記憶装置に設ている。そのため、第１
のビット線対と第２のビット線対間に存在するカップリ
ング容量の影響によるカップリングノイズが、長手方向
で相殺されることになり、また、書込んだデータと読出
したデータの一致が、書込み反転手段または読出し反転
手段で調整される。よって、メモリセルから読出したデ
ータを高速に出力できる。第６〜第１２の発明によれ
ば、半導体記憶装置における第１及び第２のビット線
対、複数のワード線及び複数のメモリセルを、共通の半
導体基板上に積層構造で形成し、その第１のビット線対
と第２のビット線対は、積層構造の異なる配線層に形成
している。よって、カップリング容量が小さくなり、カ
ップリングノイズが軽減される。そのため、メモリセル
から読出したデータを高速に出力できる。
の発明によれば、第１のビット線対と第２のビット線対
のうちのいずれか一方は、鎖交部分を有し、複数のメモ
リセルのうちの一部では書込みデータまたは読出しデー
タのレベルが反転する構成とし、ている。そして、複数
のワード線のレベルに基づき前記メモリセルに書込むデ
ータを予め反転させる書込み反転手段、または該メモリ
セルから読出したデータのレベルを反転させる読出し反
転手段を、半導体記憶装置に設ている。そのため、第１
のビット線対と第２のビット線対間に存在するカップリ
ング容量の影響によるカップリングノイズが、長手方向
で相殺されることになり、また、書込んだデータと読出
したデータの一致が、書込み反転手段または読出し反転
手段で調整される。よって、メモリセルから読出したデ
ータを高速に出力できる。第６〜第１２の発明によれ
ば、半導体記憶装置における第１及び第２のビット線
対、複数のワード線及び複数のメモリセルを、共通の半
導体基板上に積層構造で形成し、その第１のビット線対
と第２のビット線対は、積層構造の異なる配線層に形成
している。よって、カップリング容量が小さくなり、カ
ップリングノイズが軽減される。そのため、メモリセル
から読出したデータを高速に出力できる。
【図１】本発明の第１の実施例を示すマルチポートＳＲ
ＡＭの回路図である。
ＡＭの回路図である。
【図２】従来のマルチポートＳＲＡＭの構成例を示す回
路図である。
路図である。
【図３】図２中のメモリセルを示す回路図である。
【図４】図２中の各ビット線の配置を示す平面図であ
る。
る。
【図５】図２の各ビット線のレベルと出力データのタイ
ミングを示す波形図である。
ミングを示す波形図である。
【図６】図１中のメモリセルとビット線の関係を示す回
路図である。
路図である。
【図７】図１の各ビット線のレベルと出力データのタイ
ミングを示す波形図である。
ミングを示す波形図である。
【図８】本発明の第２の実施例を示すマルチポートＳＲ
ＡＭの回路図である。
ＡＭの回路図である。
【図９】本発明の第３の実施例を示すマルチポートＳＲ
ＡＭの回路図である。
ＡＭの回路図である。
【図１０】本発明の第４の実施例を示すマルチポートＳ
ＲＡＭの回路図である。
ＲＡＭの回路図である。
【図１１】図１０の要部の平面構造を示す図である。
【図１２】図１１のＡ−Ａ断面図である。
【図１３】図１０の各ビット線のレベルと出力データの
タイミングを示す波形図である。
タイミングを示す波形図である。
【図１４】本発明の第５の実施例を示すマルチポートＳ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図１５】本発明の第６の実施例を示すマルチポートＳ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図１６】本発明の第７の実施例を示すマルチポートＳ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図１７】本発明の第８の実施例を示すマルチポートＳ
ＲＡＭの断面図である。
ＲＡＭの断面図である。
【図１８】本発明の第９の実施例を示すマルチポートＳ
ＲＡＭの平面図である
ＲＡＭの平面図である
２１ 書込み用デコーダ ２２ 読出し用デコーダ ２３ 書込みドライバ ２４ センスアンプ ＭＣ１〜ＭＣN メモリセル ＷＷＬ1 〜ＷＷＬN 書込み用ワード線 ＲＷＬ1 〜ＲＷＬN 読出し用ワード線 ＷＢＬ，ＷＢＬ／ 書込み用ビット線対 ＲＢＬ，ＲＢＬ／ 読出し用ビット線対 Ｄｉｎ 入力データ Ｄｏｕｔ 出力データ
Claims (12)
- 【請求項１】 共通の第１のビット線対と共通の第２の
ビット線対と複数のワード線の間に設けられ、個々に対
応する該ワード線が選択されて活性化したときに該第１
のビット線対または第２のビット線対にそれぞれ接続さ
れる複数のメモリセルを備え、 前記活性化したワード線に接続された前記メモリセルに
対して、前記第１または第２のビット線対を介してデー
タの書込み及び読出しを行なう半導体記憶装置におい
て、 前記第１のビット線対と第２のビット線対のうちのいず
れか一方は、鎖交部分を有し、前記複数のメモリセルの
うちの一部では前記書込みデータまたは読出しデータの
レベルが反転する構成とし、 前記複数のワード線のレベルに基づき前記メモリセルに
書込むデータを予め反転させる書込み反転手段、または
該メモリセルから読出したデータのレベルを反転させる
読出し反転手段を設けたことを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記鎖交部分は複数であることを特徴とする半導体
記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、 前記第１のビット線対は書込みビット線対とし、 前記第２のビット線対は読出しビット線対とし、 前記第１のビット線対は鎖交部分を有し、複数のメモリ
セルのうちの一部では前記読出しデータのレベルが反転
する構成とし、 前記複数のワード線のレベルに基づき前記メモリセルか
ら読出したデータのレベルを反転させる読出し反転手段
を設けたことを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 前記読出し反転手段は、データ読出し対象のメモリセル
が前記読出しデータのレベルが反転するメモリセルか否
かを前記複数のワード線のレベルから検出するＯＲ回路
と、該検出の結果、データ読出し対象のメモリセルが前
記読出しデータのレベルが反転するメモリセルの場合、
前記第１のビット線対を鎖交させて出力段に接続するト
ランジスタと、該検出の結果、該データ読出し対象のメ
モリセルが前記読出しデータのレベルが反転するメモリ
セルでない場合、その第１のビット線対を鎖交させずに
該出力段に接続するトランジスタとで、構成したことを
特徴とする半導体記憶装置。 - 【請求項５】 請求項１または２記載の半導体記憶装置
において、 前記第１のビット線対は書込みビット線対とし、 前記第２のビット線対は読出しビット線対とし、 前記第２のビット線対は鎖交部分を有し、複数のメモリ
セルのうちの一部では前記書込んだデータのレベルが反
転する構成とし、 前記複数のワード線のレベルに基づいて該書込むデータ
のレベルを反転させる書込み反転手段を設けたことを特
徴とする半導体記憶装置。 - 【請求項６】 共通の第１のビット線対と共通の第２の
ビット線対と複数のワード線の間に設けられ、個々に対
応する該ワード線が選択されて活性化したときにその第
１のビット線対または第２のビット線対にそれぞれ接続
される複数のメモリセルを備え、前記活性化したワード
線に接続された前記メモリセルに対して、前記第１また
は第２のビット線対を介してデータの書込み及び読出し
を行なう半導体記憶装置において、 前記第１及び第２のビット線対、前記複数のワード線及
び前記複数のメモリセルは、共通の半導体基板上に積層
構造で形成し、前記第１のビット線対と前記第２のビッ
ト線対は、前記積層構造における異なる配線層に形成し
たことを特徴とする半導体記憶装置。 - 【請求項７】 請求項６記載の半導体記憶装置におい
て、前記第１のビット線対と前記第２のビット線対を構
成する各配線は、下部コーナーに９０度以下のテーパー
がついた構成にしたことを特徴とする半導体記憶装置。 - 【請求項８】 請求項６または７記載の半導体記憶装置
において、前記第１のビット線対と第２のビット線対を
構成する各配線の膜厚は、該第１のビット線対と第２の
ビット線対の最小配線幅より薄い構成にしたことを特徴
とする半導体記憶装置。 - 【請求項９】 請求項６、７または８記載の半導体記憶
装置において、前記前記第１のビット線対と前記第２の
ビット線対は、前記半導体基板における垂直方向に重ね
た構成にしたこと特徴とする半導体記憶装置。 - 【請求項１０】 請求項６、７、８または９記載の半導
体記憶装置において、前記第１のビット線対と前記第２
のビット線対との間で、それらに対して絶縁膜を介した
配線層に形成され、前記第１のビット線対と前記第２の
ビット線対の間の電気力線をカットする導電層を設けた
ことを特徴とする半導体記憶装置。 - 【請求項１１】 請求項６、７、８、９または１０記載
の半導体記憶装置において、前記導電層の膜厚は、該導
電層の形成される配線層に形成された他の配線よりも薄
い構成にしたことを特徴とする半導体記憶装置。 - 【請求項１２】 請求項６、７、８、９、１０または１
１記載の半導体記憶装置において、前記導電層は所定の
電位に固定される構成としたことを特徴とする半導体記
憶装置。
Priority Applications (3)
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