KR20020030706A - 데이터 비트 선택 방법 및 장치 - Google Patents

Abstract

본 발명은 데이터 처리 시스템, 특히 통신 시스템에서 하나의 데이터 워드로부터 데이터 비트를 선택(구분)(puncturing)하는 방법에 관한 것으로서 n 개의 데이터 비트를 포함하는 데이터 워드의 데이터 비트 또는 데이터 비트들이 데이터 워드의 하나의 데이터 비트가 선택될 것인지 여부를 나타내는 n 개의 선택 비트를 포함하는 선택 비트 레지스터에 기초하여 작업 프로세서의 한 동작 사이클 동안 선택된다.

Description

데이터 비트 선택 방법 및 장치{METHOD FOR THE SELECTION (PUNCTURING) OF DATA BITS}

본 발명은 데이터 처리 시스템, 특히 통신 시스템 내에서 데이터 워드로부터 데이터 비트를 선택(구분(puncturing))하는 방법에 관한 것이다.

이런 종류의 방법은 알려져 있으며 데이터 비트 스트림을 원하는 정보 비트로 줄이기 위해 데이터 워드로부터 주어진 데이터 비트를 선택하고자 하는 것이다. 예컨대, 이런 종류의 방법은 가령, 이동 전화기와 같은 이동 통신 시스템 내의 채널 인코딩과 관련하여 사용된다.

알려진 방법에서는 선택을 수행하는 작업 프로세서의 각 동작 사이클 내에 매번 단 하나의 데이터 비트만을 데이터 워드로부터 선택하는 식으로 선택을 수행한다. 제 2 데이터 비트는 후속 동작 사이클 동안에만 동일한 데이터 워드로부터 선택될 수 있다. 결과적으로, 알려진 구분 방법은 매우 느리다. 즉, 비교적 긴 시간이 지나서야 적절한 데이터의 샘플링이 종료된다. 본질적으로, 샘플링되고 압축된 데이터의 후속 처리도 그에 따라 자연히 긴 시간이 소요된다.

본 발명의 목적은 알려진 방법보다 더 빠르고 효율적인 선택 또는 구분 방법을 제공하여 전술한 문제점을 해결하는 것이다.

이 문제를 해결하기 위해서는 전술한 종류의 방법에서 데이터 워드의 하나의데이터 비트가 선택되는지 여부를 나타내는 n 개의 선택 비트를 포함하는 선택 비트 레지스터에 기초하여 n 개의 데이터 비트를 포함하는 데이터 워드의 데이터 비트 또는 데이터 비트들이 작업 프로세서의 한 동작 사이클 내에 선택된다.

선택을 위해서 본 발명에 따른 방법은 어느 정도 선택 마스크를 나타내고 대응 선택 비트가 기록되는 선택 비트 레지스터를 사용하는데, 그 선택 비트 레지스터 각각은 처리되는 데이터 워드의 주어진 데이터 비트와 관련된다. 데이터 워드 및 선택 비트 레지스터는 동일한 수의 비트를 포함한다. 작업 프로세서는 동작 사이클 동안 특정 선택 패턴에 기초하여 선택 비트 레지스터 내의 대응 선택 비트에 의해 지시되는 데이터 워드로부터의 이들 데이터 비트를 선택한다. 따라서, n 이하인 임의의 수 x가 한 동작 사이클 동안 데이터 워드로부터 선택될 수 있다. 임의 선택 방식이 실현가능하며 그러한 방식은 프로그래머에 의해 규정되고 임의의 정보에 대한 추출을 가능하게 한다. 따라서, 완전한 데이터 워드(complete data word), 가령 16 비트 워드는 대응 16 비트 선택 비트 레지스터를 사용하여 한 동작 사이클 내에서 처리되기 때문에 데이터 비트 스트림으로부터 적절한 데이터에 대한 샘플링을 종래의 기술보다 상당히 빠르게 수행할 수 있다.

바람직하게, 선택 데이터 비트(selected data bit)는 바람직하게는 시프트 레지스트 메모리인 버퍼 메모리 내에 먼저 기록된다. 버퍼 메모리는 31 비트 시프트 레지스터로서 유리하게 구성되지만 더 클 수도 있다는 것이 밝혀졌다.

명백하게, 샘플링된 데이터 비트의 후속 처리를 위해서는 한 동작 사이클 내에 선택된 데이터 비트가 카운트되고 데이터 비트가 버퍼 메모리 내에 기록되는 한 합산되면, 적절한 순간에 버퍼 메모리의 내에 있는 데이터 비트의 수가 항상 알려지는 것이 유리하다.

버퍼 메모리로부터의 저장된 데이터 비트의 판독을 최적화하기 위해서는 새로운 데이터 비트의 기록에 앞서 시프트 레지스터의 형태인 버퍼 메모리 내에 존재하는 데이터 비트를 최근 도달한 데이터 비트 수만큼 시프트하는 것이 유리하다. 이것은 버퍼 메모리 내에 가장 오래 동안 존재해 왔던 데이터 비트가 각각의 판독 단계 동안 판독되도록 하여 선입선출(a first-in-first-out : FIFO) 판독 모드를 구현한다.

본 발명의 유리한 실시예에 따르면, m 개의작업 비트를 포함하고 출력 포맷을 규정하는 작업 비트 레지스터를 사용하면서 메모리 등으로 메모리 데이터 워드로서 출력하기 위해 이미 버퍼 메모리 내에 저장된 선택 데이터 비트를 준비한다. 그러므로, 본 발명의 이러한 실시예는 제 2 레지스터를 사용하는데 이에 기초하여 샘플링된 데이터 비트의 출력 포맷이 비트 샘플링에 후속하는 임의의 후속 처리 동작을 위해 규정된다. 이런 경우에는 작업 비트 레지스터의 해당 점유도에 따라 프로그래머가 임의의 출력 포맷을 다시 규정할 수 있다.

또한, 판독 모드 자체는 변할 수 있도록 구성될 수 있다. 버퍼 메모리 내에 존재하는 데이터 비트의 수에 따라, 즉, 주어진 수 x의 데이터 비트가 기록된 후에만 버퍼 메모리 내에 저장된 데이터 워드의 출력이 발생할 수 있다. 한편, 프로세서의 매 동작 사이클 후에 출력이 발생할 수도 있다. 따라서, 매 구분 단계 후에 주어진 크기의 데이터 워드를 버퍼 메모리로부터 판독하여 가령, 또 다른 메모리 내에 기록하는 것이 시도될 수 있다.

출력 포팻의 규정을 위해서는 사전결정된 수의 데이터 비트를 버퍼 메모리로부터 출력하는 것이 가능하다. 작업 비트 레지스터를 사용하면, 주어진 길이가 메모리 버퍼로부터 판독된 데이터 워드에 대해 각각의 판독 단계 동안 규정될 수 있다. 예를 들어, 판독은 버퍼 메모리가 적어도 출력을 위해 사전결정된 것과 같은 수의 데이터 비트를 포함하는 경우에만 발생할 수 있다. 버퍼 메모리 내에 기록된 데이터 비트의 전술한 카운트는 그러한 판독이 버퍼 메모리 내에 존재하는 비트를 고려하여 정말로 가능한 경우에만 작업 프로세서가 버퍼 메모리로부터의 출력을 개시하도록 하는 것을 가능하게 한다.

본 발명의 또 다른 실시예에 따르면 버퍼 메모리로부터 판독된 데이터 워드는 하나 이상의 후속 데이터 비트의 부가에 의해 확장된다. 이 확장은 판독된 데이터 비트 수가 사전결정된 메모리 데이터 워드의 비트 수보다 더 적을 경우에 필요하다. 예를 들어, 16 비트의 길이를 갖는 메모리 데이터 워드가 처리될 데이터 워드와 대응 선택 레지스터에 따라 다시 규정되는 경우, 가령, 버퍼 메모리로부터 판독될 사전결정된 12 비트 길이의 데이터 워드의 경우에는, 프로그래머가 지정하는 대로 4 개의 자유 비트가 채워진다. 한편, 그런 다음에는 소위 "부호 확장(sign extension)"이라 불리는 동작이 수행될 수 있다. 그런 다음, 원하는 경우에는 버퍼 메모리로부터 판독된 데이터 워드의 부호와 동일한 부호가 여전히 사용되고 있지 않는 출력 데이터 워드의 상부 셀 내에 기록된다. 이러한 선택 사항이 채택되지 않는다면, 프로그래머가 지정한 비트가 사용되고 있지 않는 상부 셀 내에 매번 기록될 것이다.

또한, 본 발명의 또 다른 실시예에 따르면, 버퍼 메모리로부터 판독된 데이터 워드는 출력 데이터 워드 내에서 시프트될 수 있다. 이로써 판독된 데이터 워드를 가령, 16 비트 길이의 출력 데이터 워드 내의 임의의 위치 내에서 정렬하고, 매번 하나의 "0"을 하부의 자유 셀 내에 설정하는 것이 가능하다("왼쪽 시프트(shift-left)").

전반적으로, 본 발명에 따른 방법은 한편으로는 매우 빠른 비트 샘플링 또는 비트 구분을 가능하게 하고, 다른 한편으로는 매우 신속히 샘플링된 데이터를 임의의 출력 데이터 포맷으로 단순하면서도 빠르게 구성하는 것을 가능하게 한다.

본 발명은 전술한 방법뿐만 아니라 전술한 방법을 수행하는 장치에 관한 것이기도하다. 이 장치는 작업 프로세서와, n 개의 데이터 비트를 포함하는 하나의 데이터 워드로부터 하나 이상의 주어진 데이터 비트를 선택하는 데이터 비트 선택 유닛을 포함하되, 데이터 비트 선택 유닛은 데이터 워드의 하나의 데이터 비트가 선택되는지 여부를 나타내는 n 개의 선택 비트를 포함하는 선택 비트 레지스터에 기초하여 작업 프로세서의 한 동작 사이클 내에 선택을 수행하는 것을 특징으로 한다.

본 발명에 따라 가령, 휴대용 전화기와 같은 이동 통신 장치의 일부를 형성하는 장치는 선택 비트 레지스터가 복수개의 선택 레지스터를 포함하고 데이터 선택 유닛에 포함되는 선택 레지스터 메모리로부터 로딩될 수 있도록 유리하게 구상될 수 있다. 이는 각각의 데이터 워드에 대해 주어진 선택 비트 레지스터의 로딩이 한 사이클 내에 로딩되고 처리되도록 한다. 그에 따라 전반적으로 동작의 선택모드가 매우 유연하게 된다.

또한, 시프트 레지스터로서 구성되고 한 동작 사이클 내에 선택된 데이터 비트가 저장되는 버퍼 메모리가 유리하게 제공된다. 또한, 한 동작 사이클 내에 선택된 데이터 비트를 카운트하고 복수개의 동작 사이클의 비트 수를 합산하기 위한 카운터가 제공될 수 있다. 이 장치는 이미 버퍼 메모리 내에 존재하는 데이터 비트가 기록될 새 데이터 비트의 카운트된 수에 따라 시프트될 수 있도록 구성된다.

버퍼 메모리 내에 저장된 선택되고 샘플링된 데이터 비트에 기초하여 형성되는 출력 데이터 워드의 출력 포맷을 결정하기 위해서는, m 개의 작업 비트를 포함하고 출력 포맷을 규정하는 적어도 하나의 작업 비트 레지스터 - 이 작업 비트 레지스터는 버퍼 메모리로부터 판독된 데이터 비트를 출력 데이터 워드의 형태로 출력하도록 이들 비트를 준비함 - 를 제공하는 것이 매우 유리하다는 것이 밝혀졌다. 기본적으로, 그러한 출력 비트 레지스터는 출력 데이터 워드가 형성되고 구성되는 방법 또는 선택 데이터 비트가 출력 데이터 워드 내에서 정렬되는 방법을 규정한다.

작업 비트 레지스터 자체는 카운터를 구성하는 제 1 레지스터 섹션을 포함하는데, 이는 카운터 자체가 작업 비트 레지스터의 일부를 형성한다는 것을 의미한다. 또한, 버퍼 메모리로부터 판독될 데이터 비트의 수를 규정하는 제 2 카운터 섹션이 제공될 수 있다. 마지막으로, 제 3 레지스터 섹션이 제공될 수 있는데, 그것에 의해서 판독될 데이터 비트가 출력 데이터 워드 내에 시프트되어 판독된 데이터 비트의 위치를 규정할 수 있게 된다.

제 4 및 제 5 레지스터 섹션은 버퍼 메모리로부터 n 개의 데이터 비트가 판독될 경우, m 개의 데이터 비트로 이루어진 출력 데이터 워드가 완료되는 방법을 규정하는 것을 가능하게 한다(n ≤ m). 따라서, 이들 레지스터 섹션은 기록된 데이터 비트와 무관하게 "부호 확장" 동작, 즉 부호 비트의 반복이 발생하여 여전히 사용가능한 출력 데이터 워드(가령, 16 비트 길이를 가짐)의 셀을 채울지 여부 또는 예를 들어, 규정된 비트 값이 그 사용되지 않는 셀 내에 위치될 것인지 여부를 나타낸다. 마지막으로, 출력 모드의 조정을 가능하게 하는 16 개의 레지스터 섹션이 제공 될 수 있다.

일반적으로 말하자면, 샘플링된 비트는 예를 들어, 출력 값의 저장을 위해 판독될 수 있다. 일반적으로 저장은 실제 저장(증가 또는 감소) 후 또는 그 전에 변화되는 포인터를 통해 발생한다. 제 1 모드에서는 비트 카운트가 규정된 수 이상일 때만 이 포인터 업데이트가 활성화되는데, 이는 매번 출력이 판독될 때마다 그 값이 저장된다 것을 의미한다. 그러나 포인트 업데이트는 억제될 수도 있다. 제 2 모드에서, 포인터 업데이트는 더 이상 억제되지 않는데, 이는 포인터 업데이트가 영구적으로 활성화된다는 것을 의미한다.

도 1은 본 발명에 따른 장치를 도시한 도면,

도 2는 데이터 비트의 선택 및 버퍼 메모리 내의 버퍼링을 도식적으로 도시한 도면,

도 3은 출력 데이터 워드를 형성하기 위해 작업 비트 레지스터에 기초하여 버퍼링된 데이터 비트의 준비를 도식적으로 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 데이터 비트 선택 유닛2 : 작업 프로세서

3 : 데이터 워드 메모리4 : 로딩된 데이터 워드

5 : 선택 비트 레지스터 메모리6 : 선택 비트 레지스터

7 : 버퍼 메모리8 : 작업 비트 레지스터

9 : 출력 데이터 워드

본 발명의 또 다른 이점, 특징 및 세부는 이하 상세히 설명될 실시예뿐만 아니라 도면으로부터 명백해질 것이다.

도 1은 본 발명에 따라 임의의 원하는 데이터 비트가 데이터 워드로부터 추출(extraction) - 그러한 추출은 작업 프로세서의 한 동작 사이클 내에 발생함 - 될 수 있도록 하는 장치를 도식적으로 도시한 도면이다. 본 실시예는 16 비트 길이를 갖는 데이터 워드, 16 비트 길이를 갖는 선택 비트 레지스터, 16 비트를 포함하는 작업 비트 레지스터 및 16 비트 길이를 갖는 출력 데이터 워드에 기초하여 기술될 것이라는 점에 유의해야 한다. 물론, 다른 구성, 가령, 8 비트도 사용될 수 있다.

본 발명에 따른 디바이스는 연관 작업 프로세서(2)를 갖는 데이터 비트 선택 유닛(1)으로 이루어진다. 데이터 비트 선택 유닛은 매번 n 개의 데이터 비트로 이루어진 데이터 워드(4)를 데이터 워드 메모리(3)로부터 로딩하여 그로부터 주어진 데이터 비트를 선택한다. 로딩된 데이터 워드(4)와 함께 선택 비트 레지스터(6)가 다수의 선택 비트 레지스터(6)를 포함하는 선택 비트 레지스터 메모리(5)로부터 로딩된다. 또한, 선택 비트 레지스터는 n 개의 선택 비트로 이루어진다. 각각의 선택 비트는 로딩된 데이터 워드(4)의 하나의 데이터 비트와 연관된다. 선택 비트는 연관 데이터 비트의 선택 여부를 나타낸다. 전체 동작은 작업 프로세서(2)의 제어 하에 수행된다. 데이터 워드로부터 선택될 모든 데이터 비트의 선택은 작업 프로세서(2)의 한 동작 사이클 내에 발생한다. 이어서, 선택된 데이터 비트가 버퍼 메모리 내에 저장된다. 주어진 출력 데이터 워드가 후속 처리를 위해 전술한 버퍼 메모리에 의해 출력될 경우에는 그것이 또 다른 메모리 내로의 저장을 위해서이든 직접적인 후속 처리를 위해서이든 간에, 작업 비트 레지스터(8)에 의해 지정된 대로 주어진 m 개의 버퍼링된 데이터 비트는 버퍼 메모리(7)로부터 선택되는데, 전술한 버퍼링된 데이터 비트는 출력 데이터 워드(9)를 형성하고 출력하도록 후속하여 준비된다. 적절한 레지스터의 정확한 동작 및 구성은 도 2 및 도 3에 도시된 것과 같은 예에 기초하여 이하 상세히 기술될 것이다.

도 2는 상이한 값 "0" 및 "1"을 갖는 총 16 개의 데이터 비트(10)로 이루어진 하나의 데이터 워드(4)를 도시한다. 도시된 예에서 역시 상이한 값 "0" 및 "1"을 갖는 총 16 개의 선택 비트(11)로 이루어진 선택 비트 레지스터(6)가 데이터 워드(4)와 연관된다. 각각의 데이터 비트(10)는 각각의 선택 비트(11)와 연관된다.

선택 비트(11)를 통해 어느 연관 데이터 비트가 선택되고 이 경우에서는 총 31 비트(12)로 이루어진 시프트 레지스터에 의해 형성되는 버퍼 메모리(7) 내에 기록될 지가 특정된다. 값 "1"을 갖는 데이터 비트(11)와 연관이 있는 각각의 비트(10)가 도시된 예에서 선택된다. 이 예에서는 총 11 개의 데이터 비트가 데이터 워드(4)(값 "1"을 갖는 총 11 개의 선택 비트가 선택 비트 레지스터(6) 내에 기록됨)로부터 선택된다. 선택된 데이터 비트(10)는 버퍼 메모리(7)의 대응 비트 셀 내에 선택 데이터 비트(13)로서 기록된다. 전술한 동작은 작업 프로세서(2)의 완전히 한 동작 사이클 내에 발생한다. 이는 각각의 데이터 워드(4)가 완전히 처리되고 그로부터 선택된 모든 데이터 비트가 한 동작 사이클 내에 선택된다는 것을 의미한다. 총 11 개의 선택 데이터 비트(13)는 버퍼 메모리(7)의 자유 비트 셀의 좌측 블록 내에 기록된다. 이전의 선택 사이클 동안 기록되어 이미 버퍼 메모리(7) 내에 존재하는 데이터 비트는 시프트 레지스터 메모리의 우측으로 새로운 데이터가 기록되는만큼 시프트된다. 이를 위해서, 선택 레지스터(6)의 대응 선택 비트를 카운트하고 시프트를 제어하는 카운터(이후에 상세히 설명)가 제공된다. 이는 도 2에서 버퍼 메모리(7) 아래 도시된 버퍼 메모리(7')로 나타나고 상부에 도시된 선택 또는 구분 단계의 실행 전의 상태를 나타낸다. 2 개의 화살표는 적절하게 기록된 비트가 그에 따라 시프트되는 것을 나타내는데, 이는 그들이 도시된 바와 같이 버퍼 메모리(7) 내에서 우측으로 시프트되었다는 것을 의미한다.

도 3은 선택 또는 구분 방법의 또 다른 실행을 도시하는데, 그 동안 선택 데이터 비트는 버퍼 메모리(7)로부터 판독되고 특정 데이터 포맷에 맞게 준비된다. 이를 위해, 출력 데이터 포맷을 규정하는 작업 비트 레지스터(8)가 제공된다. 작업 비트 레지스터(8)는 총 6 개의 레지스터 블록 Ⅰ,Ⅱ,Ⅲ,Ⅳ,Ⅴ 및 Ⅵ과 그에 따라 레지스터 블록 Ⅰ 내지 Ⅵ 사이에 할당된 총 16개의 작업 비트(14)로 이루어진다.

제 1 레지스터 블록 Ⅰ은 한편으로는 버퍼 메모리(7) 내에 기록되도록 적절한 동작 사이클 내에 선택되는 비트의 수를 카운트하는 카운터를 구성한다. 이 방법은 버퍼 메모리(7) 내에 이미 존재하는 데이터 비트가 이 수만큼 시프트되어야 한다는 점에서 적절하다. 다른 한편으로는, 버퍼 메모리(7) 내에 이미 존재하는 비트와 기록된 새로운 비트의 수가 합해져서, 카운터가 버퍼 메모리(7)의 점유도에 대한 정보를 제공하도록 한다. 버퍼 메모리(7)는 총 31 개의 비트 셀로 구성되기 때문에 카운터는 비트 수의 2진 표면을 위해 5 비트(14)를 포함해야 한다.

레지스터 섹션 Ⅱ는 버퍼 메모리(7)로부터 판독된 데이터 비트가 형성될 출력 데이터 워드 내에서 위치하는 곳을 나타낸다. 출력될 데이터 워드(9)도 총 16데이터 비트(15)로 이루어진다. 레지스터 섹션 Ⅱ는 선행하는 "0"비트가 출력 데이터 워드(9) 내에서 판독되는 데이터에 앞서야 하는지 여부와 그 선행하는 "0" 비트의 수는 얼마인지를 나타내는 역할을 한다.

레지스터 섹션 Ⅲ은 버퍼 메모리(7)로부터 판독되어야만 하는 선택 데이터 비트(13)의 수를 규정한다. 이 수는 출력 데이터 워드가 16 개의 데이터 비트로 이루어지기 때문에 많아야 16이다.

레지스터 섹션 Ⅳ는 출력 모드를 규정한다. "0" 또는 "1"이 그 안에 기록되는지 여부에 따라서, 판독될 데이터 비트의 최소 수 - 레지스터 섹션 Ⅲ에 의해서 규정됨 - 가 버퍼 메모리(7) 내에 도달하게 되는 경우에만 출력이 발생할 것이다. 이 동작은 카운터의 통제 하에서 수행된다. 이는 카운트 값이 충분히 높고 적어도 레지스터 섹션 Ⅲ에 의해 특정된 것과 같은 수의 데이터 비트가 기록된 경우에만 판독이 발생함을 의미한다. 다른 모드에서는, 카운터와는 무관하게 버퍼 메모리(7)로부터의 판독이 매 선택 사이클 후에 시도되고, 기록 시도는 가령, 외부 메모리 내에서 발생한다.

마지막으로, 레지스터 섹션 Ⅴ 및 Ⅵ은 16 개 보다 적은 데이터 비트가 버퍼 메모리(7)로부터 판독되고 선행 "0" 비트 세트의 수가 출력 데이터 워드의 모든 16 개의 데이터 비트(15)가 점유될 정도로 크지 않은 경우에 출력 데이터 워드의 사용가능한 비트(15)의 값이 정해지는 방법을 나타내는 역할을 한다. 레지스터 섹션 Ⅴ의 점유도에 따라 소위 "부호 확장"이 발생할 수 있는데, 이는 여전히 사용가능한 출력 데이터 워드(9)의 데이터 비트가 버퍼 메모리(7)로부터 판독되는 데이터워드의 부호 비트와 같은 비트로 채워진다는 것을 의미한다. 따라서, 부호는 반복된다. 레지스터 섹션 Ⅴ의 점유도가 상이한 경우에는 레지스터 섹션 Ⅴ 내에서 사전결정된 비트 값이 기록된다.

도시된 실시예에서, 20 개의 임의의 데이터 비트가 슬래쉬(slash)로 나타난 대로 레지스터 메모리(7) 내에 기록된다. 결과적으로, 레지스터 섹션 Ⅰ 내의 카운터는 "10100"이다. 레지스터 섹션 Ⅲ에서 볼수있다시피, 총 12 개의 데이터 비트가 판독되어야 한다(레지스터 섹션 Ⅲ 내에 점유된 데이터 비트는 "1100"임). 매번 12 개의 우측 데이터 비트가 판독된다.

레지스터 섹션 Ⅱ의 "0001"은 하나의 선행 0이 판독될 12 개의 데이터 비트에 앞서게 된다는 것을 나타낸다. 출력 데이터 워드(9)에서는 이것이 데이터 비트(16)에 의해 표시된다. 그 데이터 비트는 판독된 12 개의 데이터 비트(17)에 선행한다. 나머지 3 개의 데이터 비트(18)는 값 "1"로 설정된다. 레지스터 섹션 Ⅴ는 "0"을 포함하는데, 이는 판독된 데이터 비트의 부호 비트를 여러번 반복하는 "부호 확장"이 비활성화되고 레지스터 섹션 Ⅵ 내에 기록된 값 "1"이 기록된다는 것을 의미한다.

따라서, 형성된 출력 데이터 워드(9)는 임의의 또 다른 처리에 대해, 가령, 외부 메모리 등에의 저장을 위해 출력된다.

출력이 발생할 때, 비트 카운트는 비트 출력 수(이 경우에는 12)만큼 감소한다.

마지막으로 "0"이 레지스터 섹션 Ⅳ에 삽입된다. 이 경우에서 이는 출력이레지스터 섹션 Ⅰ 내의 카운트가 레지스터 섹션 Ⅲ 내에 나타난 것과 같이 출력될 데이터 비트의 수 이상인 경우에만 배타적으로 발생해야 한다는 것을 의미한다.

본 발명에 따른 방법 및 장치는 이동 전화를 위한 장치 내에서 유리하게 사용될 수 있다. 기술된 방법은 가령, 소위 "무작위 구분(구분 구조의 규칙적 반복 없이 구분하는 것)"을 가능하게 한다. 더욱이, 예를 들어, 유입되는 데이터 워드의 짝수 또는 홀수 데이터 비트 사이의 분리가 가능하다. 또 다른 가능성은 매번 4 개의 부호 비트가 4 개의 비트를 각각 포함하는 4 개의 비트 블록으로 이루어지는 데이터 워드로부터 선택되는 경우 소위 "경결정 비트 추출(hard decision bit extraction)"을 수행하는 것인데, 그러한 선택은 선택 비트 레지스터에 의해 수행된다.

본 발명에 의하면 선택 비트 레지스터를 이용하여 데이터 워드로부터 데이터 비트를 선택함으로써, 신속한 비트 샘플링 또는 비트 구분이 가능하며, 샘플링된 데이터를 출력 데이터 포맷으로 신속히 구성할 수 있다.

Claims (23)

1. 테이터 처리 시스템, 특히 통신 시스템에서 하나의 데이터 워드로부터 데이터 비트를 선택(구분)(puncturing)하는 방법에 있어서,

   n 개의 데이터 비트를 포함하는 상기 데이터 워드의 상기 데이터 비트 또는 데이터 비트들은 상기 데이터 워드의 하나의 데이터 비트가 선택되는지 여부를 나타내는 n 개의 선택 비트를 포함하는 선택 비트 레지스터에 기초하여 작업 프로세서의 한 동작 사이클 내에 선택되는

   데이터 비트 선택 방법.
2. 제 1 항에 있어서,

   상기 선택 데이터 비트는 버퍼 메모리 내에 기록되는

   데이터 비트 선택 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   한 동작 사이클 내에 선택된 상기 데이터 비트는 카운트되는

   데이터 비트 선택 방법.
4. 제 3 항에 있어서,

   상기 버퍼 메모리 내에 기록된 데이터 비트의 수는 합산되는

   데이터 비트 선택 방법.
5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서.

   시프트 레지스터로서 구성되는 상기 버퍼 메모리 내에 이미 존재하는 상기 데이터 비트는 새로운 데이터 비트의 기록에 앞서 상기 새로운 데이터 비트의 수만큼 시프트되는

   데이터 비트 선택 방법.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 버퍼 메모리 내에 이미 존재할 수도 있는 상기 선택 데이터 비트는 m 개의 작업 비트를 포함하고 출력 포맷을 규정하는 작업 비트 레지스터를 사용하여 출력 데이터 워드를 형성하도록 준비되는

   데이터 비트 선택 방법.
7. 제 6 항에 있어서,

   상기 출력은 상기 버퍼 메모리 내에 존재하는 데이터 비트의 수에 의존하여 발생하거나 상기 작업 프로세서의 매 동작 사이클 후에 발생하는

   데이터 비트 선택 방법.
8. 제 6 항 또는 제 7 항에 있어서,

   사전결정된 수의 데이터 비트가 상기 버퍼 메모리로부터 출력되는

   데이터 비트 선택 방법.
9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 버퍼 메모리로부터 판독된 상기 데이터 워드는 하나 이상의 또 다른 데이터 비트의 부가에 의해 확장되는

   데이터 비트 선택 방법.
10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 버퍼 메모리로부터 판독된 상기 데이터는 상기 출력 데이터 워드 내에서 시프트되는

    데이터 비트 선택 방법.
11. 제 1 항 내지 제 10 항 중 어느 한 항에 따른 방법을 수행하는 장치에 있어서,

    작업 프로세서(2)와,

    n 개의 데이터 비트(10)를 포함하는 하나의 데이터 워드(4)로부터 하나 이상의 주어진 데이터 비트를 선택하는 데이터 비트 선택 유닛(1)

    을 포함하되,

    상기 데이터 비트 선택 유닛(1)은 상기 데이터 워드(4)의 하나의 데이터 비트(10)가 선택되는지 여부를 나타내는 n 개의 선택 비트(11)를 포함하는 선택 비트 레지스터(6)에 기초하여 상기 작업 프로세서(2)의 한 동작 사이클 내에 선택을 수행하는 장치.
12. 제 11 항에 있어서,

    상기 선택 비트 레지스터(6)는 복수개의 선택 비트 레지스터들(6)을 포함하고 상기 데이터 비트 선택 유닛(1) 내에 포함되는 선택 비트 레지스터 메모리(5)로부터 로딩될 수 있는 것을 특징으로 하는 장치.
13. 제 11 항 또는 제 12 항에 있어서,

    시프트 레지스터로서 구성되고 한 동작 사이클 내에 선택된 상기 데이터 비트(10)가 저장될 수 있는 버퍼 메모리(7)가 제공되는 것을 특징으로 하는 장치.
14. 제 11 항 내지 제 13 항에 있어서,

    한 동작 사이클 내에 선택된 상기 데이터 비트(10)를 카운팅하고 복수의 동작 사이클의 비트 수를 합산하는 카운터가 제공되는 것을 특징으로 하는 장치.
15. 제 13 항 또는 제 14 항에 있어서,

    상기 버퍼 메모리(7) 내에 이미 존재하는 데이터는 기록될 새로운 데이터 비트(10)의 수에 따라 시프트될 수 있는 것을 특징으로 하는 장치.
16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,

    m 개의 작업 비트(14)를 포함하고 출력 포맷을 규정하는 적어도 하나의 작업 비트 레지스터(8) - 상기 작업 비트 레지스터는 상기 버퍼 메모리(7)로부터 판독된 데이터가 출력 데이터 워드(9)의 형태 로 출력되도록 준비함 - 가 제공되는 것을특징으로 하는 장치.
17. 제 16 항에 있어서,

    상기 작업 비트 레지스터(8)는 상기 카운터를 구성하는 제 1 레지스터 섹션(Ⅰ)을 포함하는 장치.
18. 제 16 항 또는 제 17 항에 있어서,

    상기 버퍼 메모리(7)로부터 판독될 데이터 비트(13) 수를 규정하는 제 2 카운터 섹션(Ⅱ)이 제공되는 것을 특징으로 하는 장치.
19. 제 16 항 내지 제 18 항에 있어서,

    제 3 레지스터 섹션(Ⅲ)이 제공되어 상기 판독된 데이터 비트(15)가 상기 출력 데이터 워드(9) 내에서 시프트될 수 있는 것을 특징으로 하는 장치.
20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,

    n 개의 데이터 비트가 상기 버퍼 메모리(7)로부터 판독된 때, m 개의 데이터비트(15)로 이루어진 상기 출력 데이터 워드(9)가 완료되는 방법(n < m)을 규정하는 제 4 및 제 5 레지스터 섹션(Ⅳ, Ⅴ)이 제공되는 것을 특징으로 하는 장치.
21. 제 16 항 내지 제 20 항 중 어느 한 항에 있어서,

    제 6 레지스터 섹션(Ⅵ)이 제공되어 출력 모드가 조정되는 장치.
22. 제 21 항에 있어서,

    제 1 비트는 상기 제 6 레지스터 섹션(Ⅵ) 내에 기록되거나 기록될 수 있고,

    판독 전후로 업데이트 될 수 있고 메모리 위치를 나타내는 포인터의 업데이트가 상기 카운터의 카운터가 규정된 수 이하인 동안 억제되는 제 1 출력 모드와 상기 포인터의 업데이트가 상기 카운터와 무관하게 허용되는 제 2 출력 모드 사이의 선택은 상기 제 6 레지스터 섹션(Ⅵ) 내에 기록된 상기 비트 값에 기초하여 수행되는 장치.
23. 제 11 항 내지 제 22 항 중 어느 한 항에 있어서,

    상기 장치가 이동 통신을 위한 휴대용 전화기의 일부를 형성하는 것을 특징으로 하는 장치.